JPH04255988A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04255988A JPH04255988A JP3017860A JP1786091A JPH04255988A JP H04255988 A JPH04255988 A JP H04255988A JP 3017860 A JP3017860 A JP 3017860A JP 1786091 A JP1786091 A JP 1786091A JP H04255988 A JPH04255988 A JP H04255988A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000004913 activation Effects 0.000 claims description 13
- 239000000872 buffer Substances 0.000 claims description 12
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 1
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特にダイナミックメモリなどのメモリセルとデータレ
ジスタとの間のデータ転送機能を有する半導体メモリ装
置に関する。
、特にダイナミックメモリなどのメモリセルとデータレ
ジスタとの間のデータ転送機能を有する半導体メモリ装
置に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置は、一
例として図３に示すように、それぞれ容量素子Ｃ１及び
トランジスタＱ１を備えた複数のメモリセルＭＣ１，Ｍ
Ｃ２、これらメモリセルＭＣ１，ＭＣ２のうちの１つを
選択するための複数のワード線ＷＬ１，ＷＬ２、並びに
選択されたメモリセル（ＭＣ１，ＭＣ２）と接続しデー
タの伝達を行う対をなす第１及び第２のビット線ＢＬ１
，ＢＬ２を含むメモリセルアレイ１と、活性化信号ＳＡ
Ｐ，ＳＡＮにより活性化し対をなす第１及び第２のビッ
ト線ＢＬ１，ＢＬ２間の信号を増幅するセンス増幅器２
と、入力データ及び出力データを伝達する対をなす第１
及び第２のデータ線ＤＬ１，ＤＬ２と、この対をなす第
１及び第２のデータ線ＤＬ１，ＤＬ２間のデータを保持
するデータレジスタ３と、制御信号φ３によりオン，オ
フするトランジスタＱ６，Ｑ７を備えこの制御信号φ３
に従って第１及び第２のビット線ＢＬ１，ＢＬ２と第１
及び第２のデータ線ＤＬ１，ＤＬ２との間のデータの転
送を行うデータ転送回路４ａとを有する構成となってい
た。
例として図３に示すように、それぞれ容量素子Ｃ１及び
トランジスタＱ１を備えた複数のメモリセルＭＣ１，Ｍ
Ｃ２、これらメモリセルＭＣ１，ＭＣ２のうちの１つを
選択するための複数のワード線ＷＬ１，ＷＬ２、並びに
選択されたメモリセル（ＭＣ１，ＭＣ２）と接続しデー
タの伝達を行う対をなす第１及び第２のビット線ＢＬ１
，ＢＬ２を含むメモリセルアレイ１と、活性化信号ＳＡ
Ｐ，ＳＡＮにより活性化し対をなす第１及び第２のビッ
ト線ＢＬ１，ＢＬ２間の信号を増幅するセンス増幅器２
と、入力データ及び出力データを伝達する対をなす第１
及び第２のデータ線ＤＬ１，ＤＬ２と、この対をなす第
１及び第２のデータ線ＤＬ１，ＤＬ２間のデータを保持
するデータレジスタ３と、制御信号φ３によりオン，オ
フするトランジスタＱ６，Ｑ７を備えこの制御信号φ３
に従って第１及び第２のビット線ＢＬ１，ＢＬ２と第１
及び第２のデータ線ＤＬ１，ＤＬ２との間のデータの転
送を行うデータ転送回路４ａとを有する構成となってい
た。
【０００３】次に、この回路の動作について説明する。
【０００４】図４（Ａ），（Ｂ）はこの回路の動作を説
明するための各部信号の波形図である。
明するための各部信号の波形図である。
【０００５】メモリセルアレイ１とデータレジスタ３と
の間のデータ転送は、制御信号φ３が電源電位レベルの
高レベルになるとトランジスタＱ６，Ｑ７が導通状態と
なり可能となる。また制御信号φ３が接地電位の低レベ
ルになるとトランジスタＱ６，Ｑ７が非導通状態となり
データ転送は不可能となる。
の間のデータ転送は、制御信号φ３が電源電位レベルの
高レベルになるとトランジスタＱ６，Ｑ７が導通状態と
なり可能となる。また制御信号φ３が接地電位の低レベ
ルになるとトランジスタＱ６，Ｑ７が非導通状態となり
データ転送は不可能となる。
【０００６】まずメモリセルアレイ１からデータレジス
タ３へデータ転送する場合について図４（Ａ）を参照し
て説明する。
タ３へデータ転送する場合について図４（Ａ）を参照し
て説明する。
【０００７】予め、ワード線ＷＬ１を選択レベルにし容
量素子Ｃ１の電荷をトランジスタＱ１を介してビット線
ＢＬ１に伝達し、活性化信号ＳＡＰ，ＳＡＮを活性化レ
ベルにしてセンス増幅器２で増幅しておく。ここで、デ
ータ転送開始前に、ビット線ＢＬ１及びデータ線ＤＬ２
のレベルが電源電位の高レベル、またビット線ＢＬ２及
びデータ線ＤＬ１のレベルが接地電位の低レベルである
とする。
量素子Ｃ１の電荷をトランジスタＱ１を介してビット線
ＢＬ１に伝達し、活性化信号ＳＡＰ，ＳＡＮを活性化レ
ベルにしてセンス増幅器２で増幅しておく。ここで、デ
ータ転送開始前に、ビット線ＢＬ１及びデータ線ＤＬ２
のレベルが電源電位の高レベル、またビット線ＢＬ２及
びデータ線ＤＬ１のレベルが接地電位の低レベルである
とする。
【０００８】制御信号φ３が高レベルになると、センス
増幅器２によりデータ線ＤＬ１，ＤＬ２及びデータレジ
スタ３に電荷供給が行なわれる。ここで、センス増幅器
２，データ転送回路４ａ及びデータレジスタ３を構成す
るトランジスタの能力比でデータ線ＤＬ１，ＤＬ２の電
位が決定される様になっている。従って正しくデータを
転送するために、センス増幅器２及びデータ転送回路４
ａのトランジスタの駆動能力をデータレジスタを反転さ
せるのに十分な大きさに設定してある。この結果、ビッ
ト線ＢＬ１，ＢＬ２及びデータ線ＤＬ１，ＤＬ２が上記
レベルである場合、データ線ＤＬ１，ＤＬ２のレベルは
反転し、制御信号φ３が低レベルになると、データレジ
スタ３はそのレベルを保持する。
増幅器２によりデータ線ＤＬ１，ＤＬ２及びデータレジ
スタ３に電荷供給が行なわれる。ここで、センス増幅器
２，データ転送回路４ａ及びデータレジスタ３を構成す
るトランジスタの能力比でデータ線ＤＬ１，ＤＬ２の電
位が決定される様になっている。従って正しくデータを
転送するために、センス増幅器２及びデータ転送回路４
ａのトランジスタの駆動能力をデータレジスタを反転さ
せるのに十分な大きさに設定してある。この結果、ビッ
ト線ＢＬ１，ＢＬ２及びデータ線ＤＬ１，ＤＬ２が上記
レベルである場合、データ線ＤＬ１，ＤＬ２のレベルは
反転し、制御信号φ３が低レベルになると、データレジ
スタ３はそのレベルを保持する。
【０００９】次に、データレジスタ３からメモリセルア
レイ１へデータ転送する場合についえ図４（Ｂ）を参照
して説明する。
レイ１へデータ転送する場合についえ図４（Ｂ）を参照
して説明する。
【００１０】データ転送前のデータ線ＤＬ１，ＤＬ２は
それぞれ低レベル，高レベルとし、メモリセルＭＣ１に
は高レベルのデータが記憶されているものとする。
それぞれ低レベル，高レベルとし、メモリセルＭＣ１に
は高レベルのデータが記憶されているものとする。
【００１１】ワード線ＷＬ１が選択レベルになると、ビ
ット線ＢＬ１のレベルは上昇しようとするが、制御信号
φ３も活性化レベルになっているので、トランジスタＱ
６を介してデータ線ＤＬ１により低レベルに向って下降
しはじめ、またビット線ＢＬ２はトランジスタＱ７を介
してデータ線ＤＬ２により高レベルに向って上昇しはじ
める。
ット線ＢＬ１のレベルは上昇しようとするが、制御信号
φ３も活性化レベルになっているので、トランジスタＱ
６を介してデータ線ＤＬ１により低レベルに向って下降
しはじめ、またビット線ＢＬ２はトランジスタＱ７を介
してデータ線ＤＬ２により高レベルに向って上昇しはじ
める。
【００１２】この例のように、ビット線を電源電位の１
／２のレベルにプリチャージする方式の場合、ビット線
は、データ線に接続されるか、メモリセルが接続される
までこのレベルに保たれている。そこで、制御信号φ３
が活性化レベルになると、データ線ＤＬ１，ＤＬ２は、
ビット線ＢＬ１，ＢＬ２との容量分割によって決まるレ
ベルまで電位変動する。通常、データ線ＤＬ１，ＤＬ２
の容量は、ビット線ＢＬ１，ＢＬ２の容量より小さいた
め、データ線ＤＬ１，ＤＬ２のレベルは電源電位の１／
２レベル近くまで変動する。
／２のレベルにプリチャージする方式の場合、ビット線
は、データ線に接続されるか、メモリセルが接続される
までこのレベルに保たれている。そこで、制御信号φ３
が活性化レベルになると、データ線ＤＬ１，ＤＬ２は、
ビット線ＢＬ１，ＢＬ２との容量分割によって決まるレ
ベルまで電位変動する。通常、データ線ＤＬ１，ＤＬ２
の容量は、ビット線ＢＬ１，ＢＬ２の容量より小さいた
め、データ線ＤＬ１，ＤＬ２のレベルは電源電位の１／
２レベル近くまで変動する。
【００１３】一定遅延時間後に、活性化信号ＳＡＰ，Ｓ
ＡＮが活性化レベルとなりセンス増幅器２が活性化する
とセンス増幅器２により電荷が供給され、ビット線ＢＬ
２，データ線ＤＬ２は電源電位の高レベルへ、ビット線
ＢＬ１，データ線ＤＬ１は接地電位の低レベルへと変化
する。
ＡＮが活性化レベルとなりセンス増幅器２が活性化する
とセンス増幅器２により電荷が供給され、ビット線ＢＬ
２，データ線ＤＬ２は電源電位の高レベルへ、ビット線
ＢＬ１，データ線ＤＬ１は接地電位の低レベルへと変化
する。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、ビット線ＢＬ１，ＢＬ２とデータ線ＤＬ
１，ＤＬ２との間のデータ転送を、制御信号φ３でトラ
ンジスタＱ６，Ｑ７をオン，オフすることにより行う構
成となっているので、制御信号φ３によりデータ転送が
開始されると、トランジスタＱ６，Ｑ７によりセンス増
幅器２及びデータレジスタ３が接続されて互いに干渉し
あい、ビット線ＢＬ１，ＢＬ２及びデータ線ＤＬ１，Ｄ
Ｌ２のレベルが変動し、このためセンス増幅器２及びデ
ータレジスタ３を形成するトランジスタが同時オンとな
り貫通電流が流れるという欠点があり、またこのレベル
変動により誤書込み、誤読出しが発生しやすいという欠
点がある。
メモリ装置は、ビット線ＢＬ１，ＢＬ２とデータ線ＤＬ
１，ＤＬ２との間のデータ転送を、制御信号φ３でトラ
ンジスタＱ６，Ｑ７をオン，オフすることにより行う構
成となっているので、制御信号φ３によりデータ転送が
開始されると、トランジスタＱ６，Ｑ７によりセンス増
幅器２及びデータレジスタ３が接続されて互いに干渉し
あい、ビット線ＢＬ１，ＢＬ２及びデータ線ＤＬ１，Ｄ
Ｌ２のレベルが変動し、このためセンス増幅器２及びデ
ータレジスタ３を形成するトランジスタが同時オンとな
り貫通電流が流れるという欠点があり、またこのレベル
変動により誤書込み、誤読出しが発生しやすいという欠
点がある。
【００１５】本発明の目的は、センス増幅器及びデータ
レジスタの貫通電流の発生を防止し、かつ誤書込み，誤
読出しを防止することができる半導体メモリ装置を提供
することにある。
レジスタの貫通電流の発生を防止し、かつ誤書込み，誤
読出しを防止することができる半導体メモリ装置を提供
することにある。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ装
置は、複数のメモリセル、これらメモリセルのうちの１
つを選択する複数のワード線、及びこれらワード線によ
り選択されたメモリセルと接続しデータの伝達を行うビ
ット線を備えたメモリセルアレイと、活性化信号により
活性化し前記ビット線の信号を増幅するセンス増幅器と
、入力データ及び出力データを伝達するデータ線と、こ
のデータ線のデータを保持するデータレジスタと、第１
の制御信号により前記ビット線の信号を緩衝増幅して前
記データ線へ転送し第２の制御信号により前記データ線
のデータを緩衝増幅して前記ビット線へ転送するデータ
転送回路とを有している。
置は、複数のメモリセル、これらメモリセルのうちの１
つを選択する複数のワード線、及びこれらワード線によ
り選択されたメモリセルと接続しデータの伝達を行うビ
ット線を備えたメモリセルアレイと、活性化信号により
活性化し前記ビット線の信号を増幅するセンス増幅器と
、入力データ及び出力データを伝達するデータ線と、こ
のデータ線のデータを保持するデータレジスタと、第１
の制御信号により前記ビット線の信号を緩衝増幅して前
記データ線へ転送し第２の制御信号により前記データ線
のデータを緩衝増幅して前記ビット線へ転送するデータ
転送回路とを有している。
【００１７】また、ビット線が第１及び第２のビット線
により対をなして形成され、センス増幅器が前記第１及
び第２のビット線間の信号を増幅する回路であり、デー
タ線が第１及び第２のデータ線により対をなして形成さ
れ、データレジスタが前記第１及び第２のデータ線間の
データを保持する回路であり、データ転送回路が第１の
制御信号により活性化して前記第２のビット線の信号を
反転緩衝増幅して前記第１のデータ線へ転送する第１の
クロックドインバータと、第２の制御信号により活性化
して前記第２のデータ線のデータを反転緩衝増幅して前
記第１のビット線へ転送する第２のクロックドインバー
タとを備えて形成された構成を有している。
により対をなして形成され、センス増幅器が前記第１及
び第２のビット線間の信号を増幅する回路であり、デー
タ線が第１及び第２のデータ線により対をなして形成さ
れ、データレジスタが前記第１及び第２のデータ線間の
データを保持する回路であり、データ転送回路が第１の
制御信号により活性化して前記第２のビット線の信号を
反転緩衝増幅して前記第１のデータ線へ転送する第１の
クロックドインバータと、第２の制御信号により活性化
して前記第２のデータ線のデータを反転緩衝増幅して前
記第１のビット線へ転送する第２のクロックドインバー
タとを備えて形成された構成を有している。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は本発明の一実施例を示す回路図であ
る。
る。
【００２０】この実施例が図３に示された従来の半導体
メモリ装置と相違する点は、データ転送回路４を、第１
の制御信号φ１により活性化して第２のビット線ＢＬ２
の信号を反転緩衝増幅して第１のデータ線ＤＬ１へ転送
する第１のクロックドインバータＩＶ１と、第２の制御
信号φ２により活性化して第２のデータ線ＤＬ２のデー
タを反転緩衝増幅して第１のビット線ＢＬ１へ転送する
第２のクロックドインバータＩＶ２とを備えた構成とし
た点にある。
メモリ装置と相違する点は、データ転送回路４を、第１
の制御信号φ１により活性化して第２のビット線ＢＬ２
の信号を反転緩衝増幅して第１のデータ線ＤＬ１へ転送
する第１のクロックドインバータＩＶ１と、第２の制御
信号φ２により活性化して第２のデータ線ＤＬ２のデー
タを反転緩衝増幅して第１のビット線ＢＬ１へ転送する
第２のクロックドインバータＩＶ２とを備えた構成とし
た点にある。
【００２１】次に、この実施例の動作について説明する
。図２（Ａ），（Ｂ）はこの実施例の動作を説明するた
めの各部信号の波形図である。
。図２（Ａ），（Ｂ）はこの実施例の動作を説明するた
めの各部信号の波形図である。
【００２２】はじめに、図２（Ａ）に示されたメモリセ
ルアレイ１からデータレジスタ３へデータ転送する場合
について説明する。
ルアレイ１からデータレジスタ３へデータ転送する場合
について説明する。
【００２３】まず、制御信号φ１，φ２を低レベルにし
てクロックドインバータＩＶ１，ＩＶ２を非活性状態に
しておき、ワード線ＷＬ１を選択レベルにしてメモリセ
ルＭＣ１のデータをビット線ＢＬ１に伝達し、次に活性
化信号ＳＡＰ，ＳＡＮを活性化レベルにしてセンス増幅
器を活性化しビット線ＢＬ１，ＢＬ２の信号を増幅して
おく。ここで転送開始前のビット線ＢＬ２及びデータ線
ＤＬ１のレベルが低レベル、ビット線ＢＬ１及びデータ
線ＤＬ２のレベルが高レベルであるとする。
てクロックドインバータＩＶ１，ＩＶ２を非活性状態に
しておき、ワード線ＷＬ１を選択レベルにしてメモリセ
ルＭＣ１のデータをビット線ＢＬ１に伝達し、次に活性
化信号ＳＡＰ，ＳＡＮを活性化レベルにしてセンス増幅
器を活性化しビット線ＢＬ１，ＢＬ２の信号を増幅して
おく。ここで転送開始前のビット線ＢＬ２及びデータ線
ＤＬ１のレベルが低レベル、ビット線ＢＬ１及びデータ
線ＤＬ２のレベルが高レベルであるとする。
【００２４】次に、制御信号φ１を高レベルにすると、
データ線ＤＬ１とビット線ＢＬ２とはクロックドインバ
ータＩＶ１を介して接続され、ビット線ＢＬ２の信号が
クロックドインバータＩＶ１により反転増幅されてデー
タ線ＤＬ１を低レベルから高レベルにし、これに伴って
データレジスタ３によりデータ線ＤＢ２が高レベルから
低レベルへと変化する。
データ線ＤＬ１とビット線ＢＬ２とはクロックドインバ
ータＩＶ１を介して接続され、ビット線ＢＬ２の信号が
クロックドインバータＩＶ１により反転増幅されてデー
タ線ＤＬ１を低レベルから高レベルにし、これに伴って
データレジスタ３によりデータ線ＤＢ２が高レベルから
低レベルへと変化する。
【００２５】次に、図２（Ｂ）に示されたデータレジス
タ３からメモリセルアレイ１へのデータ転送について説
明する。
タ３からメモリセルアレイ１へのデータ転送について説
明する。
【００２６】データ転送前のデータ線ＤＬ１，ＤＬ２の
レベルをそれぞれ高レベル，低レベルとし、メモリセル
ＭＣ２には高レベルのデータが記憶されているものとす
る。
レベルをそれぞれ高レベル，低レベルとし、メモリセル
ＭＣ２には高レベルのデータが記憶されているものとす
る。
【００２７】制御信号φ２がワード線ＷＬ２のレベルと
ほぼ同時に高レベルになると、データ線ＤＬ２がクロッ
クドインバータＩＶ２を介してビット線ＢＬ１に接続さ
れる。このときセンス増幅器２は非活性状態であり、デ
ータ線ＤＬ２の低レベルのデータがクロックドインバー
タＩＶ２により反転増幅され、ビット線ＢＬ１はクロッ
クドインバータＩＶ２による電荷の供給を受けて電源電
位の高レベルへと遷移する。
ほぼ同時に高レベルになると、データ線ＤＬ２がクロッ
クドインバータＩＶ２を介してビット線ＢＬ１に接続さ
れる。このときセンス増幅器２は非活性状態であり、デ
ータ線ＤＬ２の低レベルのデータがクロックドインバー
タＩＶ２により反転増幅され、ビット線ＢＬ１はクロッ
クドインバータＩＶ２による電荷の供給を受けて電源電
位の高レベルへと遷移する。
【００２８】一方、ビット線ＢＬ２は、メモリセルＭＣ
２により電源電位の１／２レベルからわずかに高いレベ
ルになり、そのレベルを保つ。
２により電源電位の１／２レベルからわずかに高いレベ
ルになり、そのレベルを保つ。
【００２９】この後、活性化信号ＳＡＰ，ＳＡＮが活性
化レベルになると、このときビット線ＢＬ１は電源電位
レベル近くまで達しているので、センス増幅器２は、電
源電位の１／２レベル近くのビット線ＢＬ２と電源電位
レベル近くのビット線ＢＬ１の差電位を増幅し、ビット
線ＢＬ１は電源電位の高レベルに、ビット線ＢＬ２は接
地電位の低レベルに達する。
化レベルになると、このときビット線ＢＬ１は電源電位
レベル近くまで達しているので、センス増幅器２は、電
源電位の１／２レベル近くのビット線ＢＬ２と電源電位
レベル近くのビット線ＢＬ１の差電位を増幅し、ビット
線ＢＬ１は電源電位の高レベルに、ビット線ＢＬ２は接
地電位の低レベルに達する。
【００３０】こうして、ビット線ＢＬ１，ＢＬ２とデー
タ線ＤＬ１，ＤＬ２との間のデータ転送が行なわれる。 このデータ転送の際、ビット線ＢＬ１，ＢＬ２とデータ
線ＤＬ１，ＤＬ２との間にはクロックドインバータＩＶ
１，ＩＶ２が介入しているので、センス増幅器２とデー
タレジスタ３とは互いに干渉することがなく、従って相
互干渉に基ずくビット線ＢＬ１，ＢＬ２及びデータ線Ｄ
Ｌ１，ＤＬ２のレベル変動はなくなり、またセンス増幅
器２及びデータレジスタ３の貫通電流がなくなる。
タ線ＤＬ１，ＤＬ２との間のデータ転送が行なわれる。 このデータ転送の際、ビット線ＢＬ１，ＢＬ２とデータ
線ＤＬ１，ＤＬ２との間にはクロックドインバータＩＶ
１，ＩＶ２が介入しているので、センス増幅器２とデー
タレジスタ３とは互いに干渉することがなく、従って相
互干渉に基ずくビット線ＢＬ１，ＢＬ２及びデータ線Ｄ
Ｌ１，ＤＬ２のレベル変動はなくなり、またセンス増幅
器２及びデータレジスタ３の貫通電流がなくなる。
【００３１】
【発明の効果】以上説明したように本発明は、データ転
送回路を、第１の制御信号により活性化しビット線の信
号を緩衝増幅してデータ線へ転送し、第２の制御信号に
より活性化してデータ線のデータを緩衝増幅してビット
線へ転送する構成とすることにより、データ転送の際、
センス増幅器とデータレジスタとの間に緩衝増幅回路が
介入するので、これらの間の干渉がなくなり、従って相
互干渉に基ずくビット線及びデータ線のレベル変動がな
くなるため、誤書込みや誤読出しの発生を防止すること
ができ、またセンス増幅器及びデータレジスタの貫通電
流の発生を防止することができる効果がある。
送回路を、第１の制御信号により活性化しビット線の信
号を緩衝増幅してデータ線へ転送し、第２の制御信号に
より活性化してデータ線のデータを緩衝増幅してビット
線へ転送する構成とすることにより、データ転送の際、
センス増幅器とデータレジスタとの間に緩衝増幅回路が
介入するので、これらの間の干渉がなくなり、従って相
互干渉に基ずくビット線及びデータ線のレベル変動がな
くなるため、誤書込みや誤読出しの発生を防止すること
ができ、またセンス増幅器及びデータレジスタの貫通電
流の発生を防止することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
【図４】図３に示された半導体装置の動作を説明するた
めの各部信号の波形図である。
めの各部信号の波形図である。
１ メモリセルアレイ
２ センス増幅器
３ データレジスタ
４，４ａ データ転送回路
ＢＬ１，ＢＬ２ ビット線
Ｃ１ 容量素子
ＤＬ１，ＤＬ２ データ線
ＩＶ１，ＩＶ２ クロックドインバータＭＣ１，
ＭＣ２ メモリセル Ｑ１〜Ｑ７ トランジスタ ＷＬ１，ＷＬ２ ワード線
ＭＣ２ メモリセル Ｑ１〜Ｑ７ トランジスタ ＷＬ１，ＷＬ２ ワード線
Claims (2)
- 【請求項１】 複数のメモリセル、これらメモリセル
のうちの１つを選択する複数のワード線、及びこれらワ
ード線により選択されたメモリセルと接続しデータの伝
達を行うビット線を備えたメモリセルアレイと、活性化
信号により活性化し前記ビット線の信号を増幅するセン
ス増幅器と、入力データ及び出力データを伝達するデー
タ線と、このデータ線のデータを保持するデータレジス
タと、第１の制御信号により前記ビット線の信号を緩衝
増幅して前記データ線へ転送し第２の制御信号により前
記データ線のデータを緩衝増幅して前記ビット線へ転送
するデータ転送回路とを有することを特徴とする半導体
メモリ装置。 - 【請求項２】 ビット線が第１及び第２のビット線に
より対をなして形成され、センス増幅器が前記第１及び
第２のビット線間の信号を増幅する回路であり、データ
線が第１及び第２のデータ線により対をなして形成され
、データレジスタが前記第１及び第２のデータ線間のデ
ータを保持する回路であり、データ転送回路が第１の制
御信号により活性化して前記第２のビット線の信号を反
転緩衝増幅して前記第１のデータ線へ転送する第１のク
ロックドインバータと、第２の制御信号により活性化し
て前記第２のデータ線のデータを反転緩衝増幅して前記
第１のビット線へ転送する第２のクロックドインバータ
とを備えて形成された請求項１記載の半導体メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017860A JPH04255988A (ja) | 1991-02-08 | 1991-02-08 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017860A JPH04255988A (ja) | 1991-02-08 | 1991-02-08 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255988A true JPH04255988A (ja) | 1992-09-10 |
Family
ID=11955413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017860A Pending JPH04255988A (ja) | 1991-02-08 | 1991-02-08 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255988A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
-
1991
- 1991-02-08 JP JP3017860A patent/JPH04255988A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
| US10037798B2 (en) | 2013-03-22 | 2018-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9876495B2 (en) | 2014-03-13 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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