CN113196666A - 使用单极晶体管构成的逻辑电路以及半导体装置 - Google Patents

Abstract

提供一种使用单极晶体管的半导体装置，其中稳态电流没有流过且可以利用高电源电位及低电源电位表示高电平或低电平。半导体装置包括第一至第四晶体管、第一及第二电容元件、第一及第二布线、第一及第二输入端子以及输出端子。第四晶体管的源极和漏极中的一个与第一布线电连接，第四晶体管的源极和漏极中的另一个与第二晶体管的源极和漏极中的一个、第二电容元件的一个端子以及第三晶体管的栅极电连接。第四晶体管的栅极与第一输入端子、第一电容元件的一个端子以及第一晶体管的栅极电连接，第二晶体管的栅极与第二输入端子电连接。第一晶体管的源极和漏极中的一个与第一布线电连接，第一晶体管的源极和漏极中的另一个与第一电容元件的另一个端子、第二电容元件的另一个端子、第三晶体管的源极和漏极中的一个以及输出端子电连接。第二晶体管的源极和漏极中的另一个以及第三晶体管的源极和漏极中的另一个与第二布线电连接。

Description

使用单极晶体管构成的逻辑电路以及半导体装置

技术领域

本发明的一个方式是一种使用单极晶体管构成的逻辑电路。

另外，本发明的一个方式涉及一种半导体装置。在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。例如，集成电路、具备集成电路的芯片、在其封装中容纳有芯片的电子构件、具备集成电路的电子设备都是半导体装置的例子。

注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composition of matter)。

背景技术

作为处理由高电平或低电平(有时表示为High或Low、H或L、1或0等)表示的数字信号的电路(也称为数字电路或逻辑电路)，CMOS(互补金属氧化物半导体)电路被广范使用。

在很多情况下，逻辑电路被供应高电源电位及低电源电位，高电平使用高电源电位表示，低电平使用低电源电位表示。另外，CMOS电路例如使用形成在单晶硅衬底上的n沟道型晶体管和p沟道型晶体管构成。

CMOS电路具有高电源电位和低电源电位之间串联连接有n沟道型晶体管及p沟道型晶体管的电路结构，在n沟道型晶体管处于导通状态的情况下p沟道型晶体管处于非导通状态，在n沟道型晶体管处于非导通状态的情况下p沟道型晶体管处于导通状态。换言之，具有在决定高电平还是低电平之后贯通电流从高电源电位没有流向低电源电位(除外晶体管的关态电流等)的特征。

在此，在不能制造n沟道型晶体管和p沟道型晶体管的情况下或者在要减少晶体管的制造工序以便降低成本等的情况等下，有时仅使用n沟道型晶体管和p沟道型晶体管中的一方(也称为单极晶体管、单沟道晶体管)构成逻辑电路。

例如，专利文献1及专利文献2公开了使用单极晶体管构成的半导体装置或显示装置的驱动电路的例子。在专利文献1及专利文献2中，电路具有如下结构：在高电源电位和低电源电位之间串联连接两个单极晶体管，第一信号以及第一信号的逻辑(高电平或低电平)反转而成的第二信号各自被输入到晶体管的栅极，贯通电流从高电源电位没有流向低电源电位。有时将使用第一信号以及第一信号的逻辑反转而成的第二信号的方法称为双轨(dual rail)。

另外，在专利文献1及专利文献2中，通过在输出端子与一个晶体管的栅极之间设置电容器，解决输出信号的高电平和低电平中的一个不到高电源电位或低电源电位的问题。有时将在输出端子与一个晶体管的栅极之间设置电容器的方法称为自举(bootstrap)。

另一方面，近年来在沟道形成区域中包含金属氧化物的晶体管(也称为氧化物半导体晶体管、OS晶体管)受到关注。作为OS晶体管，n沟道型晶体管已实现实用化，其具有如下特征：关态电流(off-state current)非常小；可以将高电压施加在源极与漏极之间(也就是耐压高)；由于是薄膜晶体管而可以层叠设置；等。另外，OS晶体管具有如下特征：在高温环境下也不容易增加关态电流；在高温环境下通态电流与关态电流之比也大。使用OS晶体管构成的半导体装置具有高可靠性。

例如，专利文献3公开了：在形成有驱动电路、控制电路等外围电路的半导体衬底上包括使用OS晶体管的多个存储单元的半导体装置；在DRAM(动态随机存储器)的存储单元中使用OS晶体管的例子。例如，可以使用形成在单晶硅衬底上的Si晶体管构成外围电路，在其上方层叠设置使用OS晶体管的存储单元。当将使用OS晶体管的存储单元设置在形成有外围电路的单晶硅衬底上时，可以减少芯片面积。另外，由于OS晶体管的关态电流非常小，可以长时间保持所储存的数据。

[先行技术文献]

[专利文献]

[专利文献1]日本专利申请公开第平9-246936号公报

[专利文献2]日本专利申请公开第2002-328643号公报

[专利文献3]日本专利申请公开第2012-256820号公报

发明内容

发明所要解决的技术问题

专利文献1及专利文献2公开了一种电路：该电路是采用双轨及自举并使用单极晶体管构成的逻辑电路，有与CMOS电路同样地在决定高电平还是低电平之后贯通电流从高电源电位没有流向低电源电位(也可以说稳态电流没有流动)的特征，可以使用高电源电位和低电源电位分别表示高电平和低电平。

在此，在自举中，优选在电容器设置于源极和栅极之间的晶体管中确保十分的相对于晶体管的源极的栅极的电压Vgs。如果相对于晶体管的源极的栅极的电压Vgs的确保不足，有时高电平没有上升到高电源电位或低电平没有下降到低电源电位。

在专利文献1及专利文献2中，晶体管的源极与输出端子电连接，晶体管的源极和栅极之间设置有电容器。例如，在输出端子连接有容性负载的情况等下，在是高电平的情况下输出端子的电位有时没有上升到高电源电位或者在是低电平的情况下输出端子的电位有时没有下降到低电源电位。

本发明的一个方式的目的之一是提供一种逻辑电路，该逻辑电路使用单极晶体管构成而稳态电流没有流动，在输出为高电平时，输出端子的电位上升到高电源电位，在输出为低电平时，输出端子的电位下降到低电源电位。另外，本发明的一个方式的目的之一是提供一种半导体装置，该半导体装置使用单极晶体管构成，稳态电流没有流动，在输出为高电平时，输出端子的电位上升到高电源电位，在输出为低电平时，输出端子的电位下降到低电源电位。

注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。另外，上述目的的记载不妨碍其他目的的存在。上述以外的目的自可从说明书、权利要求书、附图等的记载显而易见，且可以从说明书、权利要求书、附图等的记载中抽出上述以外的目的。

解决技术问题的手段

本发明的一个方式是一种包括第一至第四晶体管、第一及第二电容元件、第一及第二布线、第一及第二输入端子以及输出端子的半导体装置。第四晶体管的源极和漏极中的一个与第一布线电连接，第四晶体管的源极和漏极中的另一个与第二晶体管的源极和漏极中的一个、第二电容元件的一个端子以及第三晶体管的栅极电连接，第二晶体管的源极和漏极中的另一个与第二布线电连接。第四晶体管的栅极与第一输入端子、第一电容元件的一个端子以及第一晶体管的栅极电连接，第二晶体管的栅极与第二输入端子电连接。第一晶体管的源极和漏极中的一个与第一布线电连接，第一晶体管的源极和漏极中的另一个与第一电容元件的另一个端子、第二电容元件的另一个端子、第三晶体管的源极和漏极中的一个以及输出端子电连接，第三晶体管的源极和漏极中的另一个与第二布线电连接。

另外，在上述方式中，第一布线被供应第一电位，第二布线被供应第二电位，第二电位是比第一电位高的电位，第一信号被输入到第一输入端子，第二信号被输入到第二输入端子，第二信号是第一信号的逻辑反转而成的信号。

另外，在上述方式中，第一至第四晶体管是n沟道型晶体管。

另外，在上述方式中，第一至第四晶体管在沟道形成区域中包含金属氧化物。

另外，本发明的一个方式是一种包括第一至第三晶体管、第一及第二电容元件、第一及第二布线、第一及第二输入端子以及输出端子的半导体装置。第二晶体管的源极和漏极中的一个与第二输入端子电连接，第二晶体管的源极和漏极中的另一个与第二电容元件的一个端子以及第三晶体管的栅极电连接，第二晶体管的栅极与第二布线电连接。第一晶体管的源极和漏极中的一个与第一布线电连接，第一晶体管的栅极与第一输入端子及第一电容元件的一个端子电连接，第一晶体管的源极和漏极中的另一个与第一电容元件的另一个端子、第二电容元件的另一个端子、第三晶体管的源极和漏极中的一个以及输出端子电连接，第三晶体管的源极和漏极中的另一个与第二布线电连接。

另外，在上述方式中，第一布线被供应第一电位，第二布线被供应第二电位，第二电位是比第一电位高的电位，第一信号被输入到第一输入端子，第二信号被输入到第二输入端子，第二信号是第一信号的逻辑反转而成的信号。

另外，在上述方式中，第一至第三晶体管是n沟道型晶体管。

另外，在上述方式中，第一至第三晶体管在沟道形成区域中包含金属氧化物。

另外，本发明的一个方式是一种包括第一至第七晶体管、第一至第三电容元件、第一及第二布线、第一至第四输入端子以及输出端子的半导体装置。第六晶体管的源极和漏极中的一个与第一布线电连接，第六晶体管的源极和漏极中的另一个与第七晶体管的源极和漏极中的一个电连接，第七晶体管的源极和漏极中的另一个与第三晶体管的源极和漏极中的一个、第四晶体管的源极和漏极中的一个、第三电容元件的一个端子以及第五晶体管的栅极电连接，第三晶体管的源极和漏极中的另一个以及第四晶体管的源极和漏极中的另一个与第二布线电连接。第六晶体管的栅极与第二输入端子、第二电容元件的一个端子以及第一晶体管的栅极电连接，第七晶体管的栅极与第一输入端子、第一电容元件的一个端子以及第二晶体管的栅极电连接，第三晶体管的栅极与第三输入端子电连接，第四晶体管的栅极与第四输入端子电连接。第一晶体管的源极和漏极中的一个与第一布线电连接，第一晶体管的源极和漏极中的另一个与第二晶体管的源极和漏极中的一个电连接，第二晶体管的源极和漏极中的另一个与第一电容元件的另一个端子、第二电容元件的另一个端子、第三电容元件的另一个端子、第五晶体管的源极和漏极中的一个以及输出端子电连接，第五晶体管的源极和漏极中的另一个与第二布线电连接。

另外，在上述方式中，第一布线被供应第一电位，第二布线被供应第二电位，第二电位是比第一电位高的电位，第一信号被输入到第一输入端子，第二信号被输入到第二输入端子，第三信号被输入到第三输入端子，第四信号被输入到第四输入端子，第三信号是第一信号的逻辑反转而成的信号，第四信号是第二信号的逻辑反转而成的信号。

另外，在上述方式中，第一至第七晶体管是n沟道型晶体管。

另外，在上述方式中，第一至第七晶体管在沟道形成区域中包含金属氧化物。

另外，本发明的一个方式是一种包括第一至第七晶体管、第一至第三电容元件、第一及第二布线、第一至第四输入端子以及输出端子的半导体装置。第六晶体管的源极和漏极中的一个以及第七晶体管的源极和漏极中的一个与第一布线电连接，第六晶体管的源极和漏极中的另一个与第七晶体管的源极和漏极中的另一个、第三晶体管的源极和漏极中的一个、第三电容元件的一个端子以及第五晶体管的栅极电连接，第三晶体管的源极和漏极中的另一个与第四晶体管的源极和漏极中的一个电连接，第四晶体管的源极和漏极中的另一个与第二布线电连接。第六晶体管的栅极与第一输入端子、第一电容元件的一个端子以及第一晶体管的栅极电连接，第七晶体管的栅极与第二输入端子、第二电容元件的一个端子以及第二晶体管的栅极电连接，第三晶体管的栅极与第三输入端子电连接，第四晶体管的栅极与第四输入端子电连接。第一晶体管的源极和漏极中的一个以及第二晶体管的源极和漏极中的一个与第一布线电连接，第一晶体管的源极和漏极中的另一个与第二晶体管的源极和漏极中的另一个、第一电容元件的另一个端子、第二电容元件的另一个端子、第三电容元件的另一个端子、第五晶体管的源极和漏极中的一个以及输出端子电连接，第五晶体管的源极和漏极中的另一个与第二布线电连接。

另外，在上述方式中，第一布线被供应第一电位，第二布线被供应第二电位，第二电位是比第一电位高的电位，第一信号被输入到第一输入端子，第二信号被输入到第二输入端子，第三信号被输入到第三输入端子，第四信号被输入到第四输入端子，第三信号是第一信号的逻辑反转而成的信号，第四信号是第二信号的逻辑反转而成的信号。

另外，在上述方式中，第一至第七晶体管是n沟道型晶体管。

另外，在上述方式中，第一至第七晶体管在沟道形成区域中包含金属氧化物。

发明效果

根据本发明的一个方式可以提供一种逻辑电路，该逻辑电路使用单极晶体管构成而稳态电流没有流动，在输出为高电平时，输出端子的电位上升到高电源电位，在输出为低电平时，输出端子的电位下降到低电源电位。另外，根据本发明的一个方式可以提供一种半导体装置，该半导体装置使用单极晶体管构成而稳态电流没有流动，在输出为高电平时，输出端子的电位上升到高电源电位，在输出为低电平时，输出端子的电位下降到低电源电位。

注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。上述以外的效果自可从说明书、权利要求书、附图等的记载显而易见，且可以从说明书、权利要求书、附图等的记载中抽出上述以外的效果。

附图简要说明

图1A及图1B是示出半导体装置的结构例子的电路图。

图2是时序图。

图3是时序图。

图4A及图4B是示出晶体管的电路图符号的图。图4C及图4D是示出半导体装置的结构例子的电路图。

图5是示出半导体装置的结构例子的电路图。

图6是时序图。

图7A及图7B是示出半导体装置的结构例子的电路图。

图8是时序图。

图9A及图9B是示出半导体装置的符号的图。

图10A及图10B是示出半导体装置的结构例子的方框图。

图11是时序图。

图12是时序图。

图13是示出半导体装置的结构例子的截面图。

图14A、图14B及图14C是示出晶体管的结构例子的截面图。

图15A是示出晶体管的结构例子的俯视图。图15B及图15C是示出晶体管的结构例子的截面图。

图16A是示出晶体管的结构例子的俯视图。图16B及图16C是示出晶体管的结构例子的截面图。

图17A是示出晶体管的结构例子的俯视图。图17B及图17C是示出晶体管的结构例子的截面图。

图18A是示出晶体管的结构例子的俯视图。图18B及图18C是示出晶体管的结构例子的截面图。

图19A是示出晶体管的结构例子的俯视图。图19B及图19C是示出晶体管的结构例子的截面图。

图20A是示出晶体管的结构例子的俯视图。图20B及图20C是示出晶体管的结构例子的截面图。

图21A及图21B是示出晶体管的结构例子的截面图。

图22是示出半导体装置的结构例子的截面图。

图23A及图23B是示出晶体管的结构例子的截面图。

实施发明的方式

下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。

下面所示的多个实施方式可以适当地组合。另外，当在一个实施方式中示出多个结构例子时，可以适当地相互组合这些结构例子。

本说明书的方框图示出在独立的方框中根据其功能进行分类的构成要素，但是，实际的构成要素难以根据功能被清楚地划分，一个构成要素有时具有多个功能。

在附图等中，为了方便起见，有时夸大表示大小、层的厚度或区域等。因此，本发明并不局限于附图中的尺寸。在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。

在附图等中，有时使用同一附图标记表示同一构成要素、具有相同功能的构成要素、由同一材料形成的构成要素或者同时形成的构成要素等，并且有时省略重复说明。

在本说明书等中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。

在本说明书等中，“上”或“下”等表达配置的词句不局限于构成要素的位置关系为“直接在…之上”或“直接在…之下”。例如，“栅极绝缘层上的栅电极”包括在栅极绝缘层和栅电极之间包含另一构成要素的情况。

另外，本说明书等中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附记的，而不是用于在数目方面上进行限制。

在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容元件、其他具有各种功能的元件等。因此，即便记载为“电连接”，在实际电路中有时存在没有物理连接的部分而只是布线延伸的情况。

另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。

另外，在本说明书等中，电子电路中的“端子”是指进行电流或电位的输入(或输出)或者信号的接收(或发送)的部分。因此，布线或电极的一部分有时被用作端子。

另外，一般而言，“电容器”具有两个电极隔着绝缘体(电介质)彼此相对的结构。本说明书等包括“电容元件”为上述“电容器”的情况。换言之，本说明书等包括“电容元件”具有两个电极隔着绝缘体彼此相对的结构、“电容元件”具有两个布线隔着绝缘体彼此相对的结构的情况或者“电容元件”具有两个布线隔着绝缘体配置的结构的情况。

注意，在本说明书等中，“电压”大多是指某个电位与基准电位(例如接地电位)之间的电位差。因此，电压和电位差可以互相调换。

在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区或漏电极)与源极(源极端子、源区或源电极)之间具有沟道形成区域，并且电流能够通过沟道形成区域流过漏极与源极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。

另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，源极和漏极可以相互调换。

另外，在本说明书等中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)时的漏极电流。在没有特别的说明的情况下，在n沟道型晶体管中，关闭状态是指相对于源极的栅极的电压Vgs低于阈值电压Vth的状态，在p沟道型晶体管中，关闭状态是指相对于源极的栅极的电压Vgs高于阈值电压Vth的状态。也就是说，n沟道型晶体管的关态电流有时是指相对于源极的栅极的电压Vgs低于阈值电压Vth时的漏极电流。

在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时的源极电流。另外，泄漏电流有时指与关态电流相同的意思。在本说明书等中，关态电流有时指在晶体管处于关闭状态时流在源极与漏极间的电流。

在本说明书等中，通态电流有时指在晶体管处于开启状态(也称为导通状态)时流在源极与漏极间的电流。

在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体等。

例如，在将金属氧化物用于晶体管的沟道形成区域的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物具有放大作用、整流作用和开关作用中的至少一个的情况下，可以将该金属氧化物称为金属氧化物半导体(metal oxidesemiconductor)。也就是说，可以将在沟道形成区域中包含金属氧化物的晶体管称为“氧化物半导体晶体管”、“OS晶体管”。同样地，上述“使用氧化物半导体的晶体管”也是在沟道形成区域中包含金属氧化物的晶体管。

此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。将在后面说明金属氧化物的详细内容。

(实施方式1)

在本实施方式中，说明根据本发明的一个方式的半导体装置的结构例子。根据本发明的一个方式的半导体装置是一种逻辑电路，该逻辑电路使用单极晶体管构成，使用高电源电位表示高电平且使用低电源电位表示低电平。

另外，示出在本说明书等中说明的半导体装置中使用n沟道型晶体管的例子，但是也可以使用p沟道型晶体管。所属技术领域的普通技术人员可以很容易地理解将n沟道型晶体管变更为p沟道型晶体管，因此省略其说明。

<半导体装置的结构例子1>

图1A是示出半导体装置10的结构例子的电路图。半导体装置10是根据本发明的一个方式的半导体装置，并包括晶体管11至晶体管14、电容元件C11以及电容元件C12。晶体管11至晶体管14是n沟道型晶体管。

半导体装置10包括被供应低电源电位VSS的布线VSS_IN、被供应高电源电位VDD的布线VDD_IN、被输入信号SI的输入端子SI_IN、被输入信号SIB的输入端子SIB_IN以及输出信号SO的输出端子SO_OUT。

在此，高电源电位VDD是比低电源电位VSS高的电位，低电源电位VSS也可以是半导体装置10中的标准电位。另外，信号SI及信号SIB是数字信号，表示信号SI及信号SIB的高电平的电位是高电源电位VDD，表示低电平的电位是低电源电位VSS。另外，信号SIB是信号SI的逻辑反转而成的信号。

在半导体装置10中，晶体管14的源极和漏极中的一个与布线VSS_IN电连接，晶体管14的源极和漏极中的另一个与晶体管12的源极和漏极中的一个、电容元件C12的一个端子以及晶体管13的栅极电连接，晶体管12的源极和漏极中的另一个与布线VDD_IN电连接。

晶体管14的栅极与输入端子SI_IN、电容元件C11的一个端子以及晶体管11的栅极电连接，晶体管12的栅极与输入端子SIB_IN电连接。

晶体管11的源极和漏极中的一个与布线VSS_IN电连接，晶体管11的源极和漏极中的另一个与电容元件C11的另一个端子、电容元件C12的另一个端子、晶体管13的源极和漏极中的一个以及输出端子SO_OUT电连接，晶体管13的源极和漏极中的另一个与布线VDD_IN电连接。

在此，将晶体管14的源极和漏极中的另一个、晶体管12的源极和漏极中的一个、电容元件C12的一个端子以及晶体管13的栅极的连接部称为节点N11。

<半导体装置的结构例子2>

图1B是示出半导体装置20的结构例子的电路图。半导体装置20是根据本发明的一个方式的半导体装置，并是与半导体装置10不同的结构例子。半导体装置20包括晶体管21至晶体管23、电容元件C21以及电容元件C22。晶体管21至晶体管23是n沟道型晶体管。

半导体装置20与半导体装置10同样地包括被供应低电源电位VSS的布线VSS_IN、被供应高电源电位VDD的布线VDD_IN、被输入信号SI的输入端子SI_IN、被输入信号SIB的输入端子SIB_IN以及输出信号SO的输出端子SO_OUT。注意，为了避免重复而省略电位及信号的说明。

在半导体装置20中，晶体管22的源极和漏极中的一个与输入端子SIB_IN电连接，晶体管22的源极和漏极中的另一个与电容元件C22的一个端子以及晶体管23的栅极电连接，晶体管22的栅极与布线VDD_IN电连接。

晶体管21的源极和漏极中的一个与布线VSS_IN电连接，晶体管21的栅极与输入端子SI_IN以及电容元件C21的一个端子电连接，晶体管21的源极和漏极中的另一个与电容元件C21的另一个端子、电容元件C22的另一个端子、晶体管23的源极和漏极中的一个以及输出端子SO_OUT电连接，晶体管23的源极和漏极中的另一个与布线VDD_IN电连接。

在此，将晶体管22的源极和漏极中的另一个、电容元件C22的一个端子以及晶体管23的栅极的连接部称为节点N21。

<半导体装置的工作例子1>

图2是示出半导体装置10的工作例子的时序图。在图2中，分为期间D11至期间D15而示出信号SI、信号SIB、节点N11以及信号SO的电位。注意，将晶体管11至晶体管14的阈值电压设定为阈值电压Vth。

期间D11是信号SI处于高电平且信号SIB处于低电平的期间。由于信号SI处于高电平，晶体管11及晶体管14处于导通状态，节点N11及信号SO处于低电平。另外，晶体管12及晶体管13处于非导通状态。

期间D12是信号SI从高电平变为低电平且信号SIB从低电平变为高电平的期间的一部分(将信号从高电平变为低电平的期间还称为下降期间，将信号从低电平变为高电平的期间还称为上升期间)。

在期间D12，由于通过电容元件C11的电容耦合，随着信号SI从高电平变为低电平，信号SO的电位变为比低电平(低电源电位VSS)低的电位。另外，信号SIB从低电平上升，在信号SIB和节点N11的电位差超过晶体管12的阈值电压Vth的情况下，晶体管12变为导通状态，节点N11的电位从低电平上升。当节点N11的电位从低电平上升时，晶体管13也变为导通状态，因此信号SO的电位从低电平下降的程度变低，在后述的期间D13，信号SO的电位开始上升。

期间D13是信号SI的下降期间的一部分及低电平的期间，且是信号SIB的上升期间的一部分及高电平的期间。在期间D13，晶体管12及晶体管13处于导通状态，节点N11的电位上升，变为比低电平低的电位的信号SO的电位也开始上升。另外，晶体管11及晶体管14变为非导通状态。

在期间D13，虽然节点N11及信号SO的电位上升，但是信号SO从比低电平低的电位上升，因此产生节点N11和信号SO之间的电位差。另外，信号SIB变为高电平而节点N11的电位上升，信号SIB和节点N11之间的电位差小于晶体管12的阈值电压Vth，此时晶体管12变为非导通状态。虽然晶体管12变为非导通状态，但是由于通过电容元件C12的电容耦合，随着信号SO的电位上升，节点N11的电位进一步上升。换言之，因为有节点N11和信号SO之间的电位差，所以可以使节点N11的电位确实地上升。

节点N11的电位超过高电源电位VDD上升，因此即使信号SO和高电源电位VDD之间的电位差变小于晶体管13的阈值电压Vth，晶体管13也不变为非导通状态。信号SO直到具有等于高电源电位VDD的电位为止上升。

期间D14是信号SI上升且信号SIB下降的期间。在期间D14，晶体管11及晶体管14变为导通状态，晶体管12及晶体管13变为非导通状态。换言之，节点N11及信号SO变为低电平。

期间D15是信号SI处于高电平且信号SIB处于低电平的期间。期间D15是与期间D11同样的，因此省略说明。

如上所述，半导体装置10是使用n沟道型晶体管构成的逻辑电路，从输出端子SO_OUT输出的信号SO在处于高电平时上升到高电源电位VDD且在处于低电平时下降到低电源电位VSS。另外，半导体装置10具有如下特征：在决定信号SI及信号SIB是高电平还是低电平之后，贯通电流从高电源电位VDD没有流向低电源电位VSS。

<半导体装置的工作例子2>

图3是示出半导体装置20的工作例子的时序图。在图3中，分为期间D21至期间D25而示出信号SI、信号SIB、节点N21以及信号SO的电位。注意，将晶体管21至晶体管23的阈值电压设定为阈值电压Vth。

期间D21是信号SI处于高电平且信号SIB处于低电平的期间。由于信号SI处于高电平，晶体管21处于导通状态，信号SO处于低电平。另外，晶体管22处于导通状态，节点N21的电位与信号SIB同样地处于低电平。因此，晶体管23处于非导通状态。

期间D22是信号SI从高电平变为低电平且信号SIB从低电平变为高电平的期间的一部分。

在期间D22，由于通过电容元件C21的电容耦合，随着信号SI从高电平变为低电平，信号SO的电位变为比低电平低的电位。另外，信号SIB从低电平上升，节点N21的电位与信号SIB同样地上升。当节点N21的电位从低电平上升时，晶体管23变为导通状态，因此信号SO的电位从低电平下降的程度变低，在后述的期间D23，信号SO的电位开始上升。

期间D23是信号SI的下降期间的一部分及低电平的期间，且是信号SIB的上升期间的一部分及高电平的期间。在期间D23，节点N21的电位还上升，晶体管23处于导通状态，变为比低电平低的电位的信号SO的电位也开始上升。另外，晶体管21变为非导通状态。

在期间D23，虽然节点N21及信号SO的电位上升，但是信号SO从比低电平低的电位上升，因此产生节点N21和信号SO之间的电位差。另外，信号SIB变为高电平而节点N21的电位上升，节点N21和高电源电位VDD之间的电位差小于晶体管22的阈值电压Vth，此时晶体管22变为非导通状态。虽然晶体管22变为非导通状态，但是由于通过电容元件C22的电容耦合，随着信号SO的电位上升，节点N21的电位进一步上升。换言之，因为有节点N21和信号SO之间的电位差，所以可以使节点N21的电位确实地上升。

节点N21的电位超过高电源电位VDD上升，因此即使信号SO和高电源电位VDD之间的电位差变小于晶体管23的阈值电压Vth，晶体管23也不变为非导通状态。信号SO直到具有等于高电源电位VDD的电位为止上升。

期间D24是信号SI上升且信号SIB下降的期间。在期间D24，晶体管21变为导通状态，节点N21的电位下降，晶体管23变为非导通状态。换言之，节点N21及信号SO变为低电平。

期间D25是信号SI处于高电平且信号SIB处于低电平的期间。期间D25是与期间D21同样的，因此省略说明。

如上所述，半导体装置20是使用n沟道型晶体管构成的逻辑电路，从输出端子SO_OUT输出的信号SO在处于高电平时上升到高电源电位VDD且在处于低电平时下降到低电源电位VSS。另外，半导体装置20具有如下特征：在决定信号SI及信号SIB是高电平还是低电平之后，贯通电流从高电源电位VDD没有流向低电源电位VSS。

<构成半导体装置的晶体管>

作为构成半导体装置10的晶体管11至晶体管14以及构成半导体装置20的晶体管21至晶体管23，可以使用在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。

OS晶体管具有如下特征：关态电流非常小；可以在源极与漏极之间施加高电压；由于是薄膜晶体管而可以层叠设置；等。在此，关态电流是指晶体管处于关闭状态时的漏极电流，因为氧化物半导体的带隙为2.5eV以上，优选为3.0eV以上，所以OS晶体管具有如下特征：因热激发而产生的泄漏电流小，且关态电流也非常小。在OS晶体管中，例如，每沟道宽度1μm的关态电流可以为100zA/μm以下、10zA/μm以下、1zA/μm以下或10yA/μm以下。

尤其是，作为晶体管12、晶体管14、晶体管22优选使用关态电流小的晶体管。由此，在期间D13或期间D23，即使信号SI处于低电平的期间(信号SIB处于高电平的期间)较长，也可以长时间保持超过高电源电位VDD上升的节点N11或节点N21的电位。

另外，OS晶体管具有如下特征：在高温环境下也不容易增加关态电流；在高温环境下通态电流与关态电流之比也大。通过使用OS晶体管构成半导体装置10或半导体装置20，可以提高该半导体装置的可靠性。

用于OS晶体管的沟道形成区域的金属氧化物优选是包含铟(In)和锌(Zn)中的至少一个的氧化物半导体。这种氧化物半导体的典型例子是In-M-Zn氧化物(元素M例如为Al、Ga、Y或Sn)。通过减少用作电子给体(施体)的水分或氢等杂质且减少氧空位，能够使氧化物半导体成为i型(本征)或实质上i型。可以将该氧化物半导体称为被高纯度化了的氧化物半导体。注意，关于OS晶体管的详细内容，在实施方式3及实施方式4中进行说明。

另外，因为OS晶体管是薄膜晶体管，所以该晶体管可以层叠设置。例如，可以将OS晶体管设置在使用形成于单晶硅衬底上的Si晶体管构成的电路上等。由此，可以缩小半导体装置10或半导体装置20的芯片面积。

或者，作为构成半导体装置10的晶体管11至晶体管14以及构成半导体装置20的晶体管21至晶体管23，也可以使用OS晶体管以外的晶体管。例如，也可以使用在沟道形成区域中包含带隙较大的半导体的晶体管。带隙较大的半导体有时是指带隙为2.2eV以上的半导体，例如可以举出碳化硅、氮化镓、金刚石等。

另外，作为构成半导体装置10的晶体管11至晶体管14以及构成半导体装置20的晶体管21至晶体管23，也可以使用包括背栅极的晶体管。

作为包括背栅极的晶体管的例子，图4A示出晶体管31的电路图符号。晶体管31包括被称为栅极(也称为前栅极)、漏极、源极以及背栅极的四个端子。在图4A中，将该四个端子分别表示为G(栅极)、D(漏极)、S(源极)以及BG(背栅极)。

作为晶体管31的使用例子，也可以将背栅极电连接到栅极，也可以将背栅极电连接到源极，也可以将规定电位供应到背栅极，或者也可以使背栅极处于电浮动状态(也称为浮动)。例如，通过将背栅极电连接到栅极，可以增大晶体管31的通态电流。另外，通过将规定电位供应到背栅极，可以使晶体管31的阈值电压发生变化。将在实施方式3中说明包括背栅极的晶体管的截面结构例子。

另外，作为构成半导体装置10的晶体管11至晶体管14以及构成半导体装置20的晶体管21至晶体管23，也可以使用包括多个栅极(也称为多栅极)的晶体管。

作为包括多个栅极的晶体管的例子，图4B示出包括两个栅极(也称为双栅极)的晶体管32的电路图符号。晶体管32包括四个端子(栅极1、栅极2、漏极及源极)。在图4B中，将该四个端子分别表示为G1(栅极1)、G2(栅极2)、D(漏极)以及S(源极)。

作为晶体管32的使用例子，也可以电连接栅极1与栅极2，或者也可以将规定电位供应到栅极1或栅极2。例如，通过电连接栅极1与栅极2，有时可以降低晶体管32的关态电流。另外，通过将规定电位供应到栅极1或栅极2，有时可以使晶体管32为耐压高的晶体管。

例如，图4C示出作为构成半导体装置10的晶体管11使用包括背栅极的晶体管31的例子。在图4C中，晶体管31的背栅极与栅极电连接。

例如，图4D示出作为构成半导体装置10的晶体管11使用包括两个栅极的晶体管32的例子。在图4D中，晶体管32的栅极1与栅极2电连接。

另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式2)

在本实施方式中，说明应用在上述实施方式中说明的半导体装置10而构成通用逻辑电路的例子。注意，在本说明书等中，在包括多个相同构成要素的情况下，为了区别多个构成要素，有时使用“_1”或[_2]等符号(例如，半导体装置10_1、半导体装置10_2)。

<非(NOT)电路及缓冲器电路>

图5是示出半导体装置30的结构例子的电路图。半导体装置30包括两个在上述实施方式中说明的半导体装置10，并被用作将逻辑反转的非(NOT)电路或不将逻辑反转的缓冲器电路。

如图5所示，半导体装置30包括半导体装置10_1及半导体装置10_2。注意，为了说明，在图5中，用点划线围绕半导体装置10_1及半导体装置10_2，用点划线上的圆圈表示输入/输出端子。另外，用布线的延长线上的箭头表示输入/输出的电位或信号。

与在上述实施方式中说明的半导体装置10同样，信号SI被输入到半导体装置10_1所包括的输入端子SI_IN，信号SIB被输入到输入端子SIB_IN，从输出端子SO_OUT输出信号SO。另一方面，信号SIB被输入到半导体装置10_2所包括的输入端子SI_IN，信号SI被输入到输入端子SIB_IN。信号SOB从半导体装置10_2所包括的输出端子SO_OUT输出。

接着，图6是示出半导体装置30的工作例子的时序图。信号SI、信号SIB及信号SO是与图2所示的时序图同样的，图6中追加示出信号SOB的时序图。与半导体装置10_1相反的方式信号SI及信号SIB被输入到半导体装置10_2，因此信号SOB是信号SO的逻辑反转而成的信号。

如上所述，半导体装置30被输入信号SI及信号SIB并输出信号SO及信号SOB。信号SIB是信号SI的逻辑反转而成的信号，信号SOB是信号SO的逻辑反转而成的信号，因此可以将半导体装置30的输出端子电连接到其他的半导体装置30的输入端子。

<与非(NAND)电路>

图7A是示出半导体装置40的结构例子的电路图。半导体装置40是应用半导体装置10的半导体装置，并被用作与非(NAND)电路。半导体装置40包括晶体管41至晶体管47、电容元件C41至电容元件C43。晶体管41至晶体管47是n沟道型晶体管。

半导体装置40包括被供应低电源电位VSS的布线VSS_IN、被供应高电源电位VDD的布线VDD_IN、被输入信号SI1的输入端子SI1_IN、被输入信号SI2的输入端子SI2_IN、被输入信号SI1B的输入端子SI1B_IN、被输入信号SI2B的输入端子SI2B_IN以及输出信号SO1的输出端子SO1_OUT。

在此，高电源电位VDD是比低电源电位VSS高的电位，低电源电位VSS也可以是半导体装置40中的标准电位。另外，信号SI1、信号SI2、信号SI1B以及信号SI2B是数字信号，表示信号SI1、信号SI2、信号SI1B以及信号SI2B的高电平的电位是高电源电位VDD，表示低电平的电位是低电源电位VSS。另外，信号SI1B是信号SI1的逻辑反转而成的信号，信号SI2B是信号SI2的逻辑反转而成的信号。

在半导体装置40中，晶体管46的源极和漏极中的一个与布线VSS_IN电连接，晶体管46的源极和漏极中的另一个与晶体管47的源极和漏极中的一个电连接，晶体管47的源极和漏极中的另一个与晶体管43的源极和漏极中的一个、晶体管44的源极和漏极中的一个、电容元件C43的一个端子以及晶体管45的栅极电连接，晶体管43的源极和漏极中的另一个以及晶体管44的源极和漏极中的另一个与布线VDD_IN电连接。

晶体管46的栅极与输入端子SI2_IN、电容元件C42的一个端子以及晶体管41的栅极电连接，晶体管47的栅极与输入端子SI1_IN、电容元件C41的一个端子以及晶体管42的栅极电连接，晶体管43的栅极与输入端子SI1B_IN电连接，晶体管44的栅极与输入端子SI2B_IN电连接。

晶体管41的源极和漏极中的一个与布线VSS_IN电连接，晶体管41的源极和漏极中的另一个与晶体管42的源极和漏极中的一个电连接，晶体管42的源极和漏极中的另一个与电容元件C41的另一个端子、电容元件C42的另一个端子、电容元件C43的另一个端子、晶体管45的源极和漏极中的一个以及输出端子SO1_OUT电连接，晶体管45的源极和漏极中的另一个与布线VDD_IN电连接。

在此，将晶体管47的源极和漏极中的另一个、晶体管43的源极和漏极中的一个、晶体管44的源极和漏极中的一个、电容元件C43的一个端子以及晶体管45的栅极的连接部称为节点N41。注意，将在后面说明半导体装置40的工作例子。

<或非(NOR)电路>

图7B是示出半导体装置50的结构例子的电路图。半导体装置50是应用半导体装置10的半导体装置，并被用作或非(NOR)电路。半导体装置50包括晶体管51至晶体管57、电容元件C51至电容元件C53。晶体管51至晶体管57是n沟道型体管。

半导体装置50包括被供应低电源电位VSS的布线VSS_IN、被供应高电源电位VDD的布线VDD_IN、被输入信号SI1的输入端子SI1_IN、被输入信号SI2的输入端子SI2_IN、被输入信号SI1B的输入端子SI1B_IN、被输入信号SI2B的输入端子SI2B_IN以及输出信号SO2的输出端子SO2_OUT。注意，为了避免重复而省略电位及信号的说明。

在半导体装置50中，晶体管56的源极和漏极中的一个以及晶体管57的源极和漏极中的一个与布线VSS_IN电连接，晶体管56的源极和漏极中的另一个与晶体管57的源极和漏极中的另一个、晶体管53的源极和漏极中的一个、电容元件C53的一个端子以及晶体管55的栅极电连接，晶体管53的源极和漏极中的另一个与晶体管54的源极和漏极中的一个电连接，晶体管54的源极和漏极中的另一个与布线VDD_IN电连接。

晶体管56的栅极与输入端子SI1_IN、电容元件C51的一个端子以及晶体管51的栅极电连接，晶体管57的栅极与输入端子SI2_IN、电容元件C52的一个端子以及晶体管52的栅极电连接，晶体管53的栅极与输入端子SI1B_IN电连接，晶体管54的栅极与输入端子SI2B_IN电连接。

晶体管51的源极和漏极中的一个以及晶体管52的源极和漏极中的一个与布线VSS_IN电连接，晶体管51的源极和漏极中的另一个与晶体管52的源极和漏极中的另一个、电容元件C51的另一个端子、电容元件C52的另一个端子、电容元件C53的另一个端子、晶体管55的源极和漏极中的一个以及输出端子SO2_OUT电连接，晶体管55的源极和漏极中的另一个与布线VDD_IN电连接。

在此，将晶体管56的源极和漏极中的另一个、晶体管57的源极和漏极中的另一个、晶体管53的源极和漏极中的一个、电容元件C53的一个端子以及晶体管55的栅极的连接部称为节点N51。

<半导体装置的工作例子>

图8是示出半导体装置40及半导体装置50的工作例子的时序图。图8示出信号SI1、信号SI2、信号SI1B及信号SI2B的电位与信号SO1及信号SO2的电位的关系。此外，用时间T41至时间T45表示信号SI1、信号SI2、信号SI1B以及信号SI2B的电位开始下降的时间或开始上升的时间。

在时间T41，信号SI1及信号SI2从高电平开始变为低电平。注意，信号SI1B是信号SI1的逻辑反转而成的信号，信号SI2B是信号SI2的逻辑反转而成的信号，因此省略其说明。

在半导体装置40中，晶体管41、晶体管42、晶体管46以及晶体管47从导通状态开始变为非导通状态，由于通过电容元件C41及电容元件C42的电容耦合，信号SO1的电位变为比低电平(低电源电位VSS)低的电位。另外，因为晶体管43及晶体管44从非导通状态变为导通状态，所以节点N41的电位从低电平上升，晶体管45变为导通状态，然后信号SO1的电位开始上升。由于通过电容元件C43的电容耦合，随着信号SO1的电位上升，节点N41的电位超过高电源电位VDD上升，信号SO1的电位直到等于高电源电位VDD为止上升。

在半导体装置50中，晶体管51、晶体管52、晶体管56以及晶体管57从导通状态开始变为非导通状态，由于通过电容元件C51及电容元件C52的电容耦合，信号SO2的电位变为比低电平低的电位。另外，因为晶体管53及晶体管54从非导通状态变为导通状态，所以节点N51的电位从低电平上升，晶体管55变为导通状态，然后信号SO2的电位开始上升。由于通过电容元件C53的电容耦合，随着信号SO2的电位上升，节点N51的电位超过高电源电位VDD上升，信号SO2的电位直到等于高电源电位VDD为止上升。

在时间T42，信号SI1从低电平开始变为高电平，信号SI2保持处于低电平。

在半导体装置40中，晶体管42及晶体管47从非导通状态开始变为导通状态，但是晶体管41及晶体管46保持处于非导通状态。另外，晶体管43从导通状态开始变为非导通状态，但是晶体管44保持处于导通状态。因此，节点N41的电位保持处于高电平，信号SO1的电位保持高电源电位VDD。

在半导体装置50中，晶体管52及晶体管57保持处于非导通状态，但是晶体管51及晶体管56从非导通状态开始变为导通状态。另外，晶体管54保持处于导通状态，但是晶体管53从导通状态开始变为非导通状态。因此，节点N51的电位从高电平下降，信号SO2的电位从高电源电位VDD下降到低电源电位VSS。

在时间T43，信号SI1从高电平开始变为低电平，信号SI2从低电平开始变为高电平。

在半导体装置40中，晶体管42及晶体管47从导通状态开始变为非导通状态，晶体管41及晶体管46从非导通状态开始变为导通状态。另外，晶体管43从非导通状态开始变为导通状态，晶体管44从导通状态开始变为非导通状态。因此，节点N41的电位保持处于高电平，信号SO1的电位保持高电源电位VDD。

在半导体装置50中，晶体管51及晶体管56从导通状态开始变为非导通状态，晶体管52及晶体管57从非导通状态开始变为导通状态。另外，晶体管53从非导通状态开始变为导通状态，晶体管54从导通状态开始变为非导通状态。因此，节点N51的电位保持处于低电平，信号SO2的电位保持低电源电位VSS。

在时间T44，信号SI1从低电平开始变为高电平，信号SI2保持处于高电平。

在半导体装置40中，晶体管42及晶体管47从非导通状态开始变为导通状态，晶体管41及晶体管46保持处于导通状态。另外，晶体管43从导通状态开始变为非导通状态，晶体管44保持处于非导通状态。因此，节点N41的电位从高电平下降，信号SO1的电位从高电源电位VDD下降到低电源电位VSS。

在半导体装置50中，晶体管51及晶体管56从非导通状态开始变为导通状态，晶体管52及晶体管57保持处于导通状态。另外，晶体管53从导通状态开始变为非导通状态，晶体管54保持处于非导通状态。因此，节点N51的电位保持处于低电平，信号SO2的电位保持低电源电位VSS。

在时间T45，信号SI1及信号SI2从高电平开始变为低电平。时间T45中的信号SI1及信号SI2的变化是与时间T41同样的，因此省略其说明。

如上所述，半导体装置40被输入信号SI1、信号SI2、信号SI1B及信号SI2B，半导体装置40输出信号SO1。换言之，半导体装置40被用作与非(NAND)电路。另外，半导体装置50被输入信号SI1、信号SI2、信号SI1B及信号SI2B，半导体装置50输出信号SO2。换言之，半导体装置50被用作或非(NOR)电路。

<半导体装置的结构例子>

半导体装置40及半导体装置50可以与包括两个半导体装置10的半导体装置30同样地组合而使用。

例如，用图9A所示的符号表示半导体装置40，用图9B所示的符号表示半导体装置50。并且，说明组合这些半导体装置的例子。

图9A是示出半导体装置40的符号的图，并示出用于输入/输出的布线VSS_IN、布线VDD_IN、输入端子SI1_IN、输入端子SI2_IN、输入端子SI1B_IN、输入端子SI2B_IN以及输出端子SO1_OUT。

图9B是示出半导体装置50的符号的图，并示出用于输入/输出的布线VSS_IN、布线VDD_IN、输入端子SI1_IN、输入端子SI2_IN、输入端子SI1B_IN、输入端子SI2B_IN以及输出端子SO2_OUT。

图10A是示出半导体装置60的结构例子的方框图。半导体装置60包括半导体装置40及半导体装置50。用布线的延长线上的箭头表示被输入到半导体装置40及半导体装置50或者从半导体装置40及半导体装置50输出的电位或信号。

在半导体装置60中，信号SI1被输入到半导体装置40所包括的输入端子SI1_IN，信号SI2被输入到输入端子SI2_IN，信号SI1B被输入到输入端子SI1B_IN，信号SI2B被输入到输入端子SI2B_IN，从输出端子SO1_OUT输出信号SO1。另一方面，在半导体装置60中，信号SI1B被输入到半导体装置50所包括的输入端子SI1_IN，信号SI2B被输入到输入端子SI2_IN，信号SI1被输入到输入端子SI1B_IN，信号SI2被输入到输入端子SI2B_IN，从输出端子SO2_OUT输出信号SO1B。

接着，图11是示出半导体装置60的工作例子的时序图。信号SI1、信号SI2、信号SI1B、信号SI2B及信号SO1是与图8所示的时序图同样的，在图11中追加示出信号SO1B的时序图。

以与在图8的时序图中说明的半导体装置50相反的方式信号SI1及信号SI1B以及信号SI2及信号SI2B被输入到半导体装置60所包括的半导体装置50。因此，半导体装置60所包括的半导体装置50在信号SI1B及信号SI2B处于低电平时从输出端子SO2_OUT输出高电平的信号SO1B。换言之，信号SO1B是信号SO1的逻辑反转而成的信号。

图10B是示出半导体装置70的结构例子的方框图。半导体装置70包括半导体装置50及半导体装置40。用布线的延长线上的箭头表示被输入到半导体装置50及半导体装置40或者从半导体装置50及半导体装置40输出的电位或信号。

在半导体装置70中，信号SI1被输入到半导体装置50所包括的输入端子SI1_IN，信号SI2被输入到输入端子SI2_IN，信号SI1B被输入到输入端子SI1B_IN，信号SI2B被输入到输入端子SI2B_IN，从输出端子SO2_OUT输出信号SO2。另一方面，在半导体装置70中，信号SI1B被输入到半导体装置40所包括的输入端子SI1_IN，信号SI2B被输入到输入端子SI2_IN，信号SI1被输入到输入端子SI1B_IN，信号SI2被输入到输入端子SI2B_IN，从输出端子SO1_OUT输出信号SO2B。

接着，图12是示出半导体装置70的工作例子的时序图。信号SI1、信号SI2、信号SI1B、信号SI2B及信号SO2是与图8所示的时序图同样的，在图12中追加示出信号SO2B的时序图。

以与在图8的时序图中说明的半导体装置40相反的方式信号SI1及信号SI1B以及信号SI2及信号SI2B被输入到半导体装置70所包括的半导体装置40。因此，半导体装置70所包括的半导体装置40在信号SI1B及信号SI2B处于高电平时从输出端子SO1_OUT输出低电平的信号SO2B。换言之，信号SO2B是信号SO2的逻辑反转而成的信号。

如上所述，半导体装置60被输入信号SI1、信号SI2、信号SI1B、信号SI2B并输出信号SO1及信号SO1B。另外，半导体装置70被输入信号SI1、信号SI2、信号SI1B、信号SI2B，并输出信号SO2及信号SO2B。信号SO1B是信号SO1的逻辑反转而成的信号，信号SO2B是信号SO2的逻辑反转而成的信号。

换言之，可以将半导体装置30、半导体装置60及半导体装置70彼此电连接，通过利用半导体装置30、半导体装置60及半导体装置70可以构成通用逻辑电路。

另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式3)

在本实施方式中，说明可用作上述实施方式中说明的构成半导体装置10的晶体管、构成半导体装置20的晶体管、构成半导体装置40的晶体管以及构成半导体装置50的晶体管的OS晶体管的结构例子。注意，OS晶体管为薄膜晶体管，该晶体管可以层叠设置，由此，在本实施方式中说明在形成于单晶硅衬底上的Si晶体管的上方设置OS晶体管的半导体装置的结构例子。

<半导体装置的结构例子>

图13所示的半导体装置包括晶体管300、晶体管500及电容元件600。图14A是晶体管500的沟道长度方向上的截面图，图14B是晶体管500的沟道宽度方向上的截面图，图14C是晶体管300的沟道宽度方向上的截面图。

晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。晶体管500具有可以在源极与漏极之间施加高电压、在高温环境下也不容易增加关态电流、在高温环境下通态电流与关态电流之比也大等特征，因此，在上述实施方式中，通过将晶体管500用于半导体装置10、半导体装置20、半导体装置40及半导体装置50，可以提高该半导体装置的可靠性。

如图13所示，在本实施方式中说明的半导体装置包括晶体管300、晶体管500及电容元件600。晶体管500设置在晶体管300的上方，电容元件600设置在晶体管300及晶体管500的上方。

晶体管300设置在衬底311上，并包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313；以及被用作源区或漏区的低电阻区域314a及低电阻区域314b。

如图14C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，有效沟道宽度增加，所以可以提高晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以提高晶体管300的关态特性。

另外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。

半导体区域313的沟道形成区域或其附近的区域、被用作源区或漏区的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。或者，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。或者，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。

在低电阻区域314a及低电阻区域314b中，除了用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。

作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。

此外，由于导电体的材料决定功函数，所以通过改变导电体的材料，可以调整晶体管的Vth。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。

注意，图13所示的晶体管300只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。

以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。

作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。

绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。

作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。

作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。抑制氢的扩散的膜具体是指氢的脱离量少的膜。

氢的脱离量例如可以利用热脱附谱分析(TDS分析)法等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324的氢的脱离量为10×10¹⁵atoms/cm²以下，优选为5×10¹⁵atoms/cm²以下，即可。

注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将相对介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。

此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容元件600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。

作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。

也可以在绝缘体326及导电体330上形成布线层。例如，在图13中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。

此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。

注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。

此外，也可以在绝缘体354及导电体356上形成布线层。例如，在图13中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。

此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。

此外，也可以在绝缘体364及导电体366上形成布线层。例如，在图13中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。

此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。

此外，也可以在绝缘体374及导电体376上形成布线层。例如，在图13中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。

此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。

在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是根据本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。

在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的任意个，优选使用对氧或氢具有阻挡性的物质。

例如，作为绝缘体510及绝缘体514，优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。

作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。

例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。

尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。

例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过由介电常数较低的材料形成层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。

此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中埋入有导电体518、构成晶体管500的导电体(导电体503)等。此外，导电体518被用作与电容元件600或晶体管300连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。

尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。

在绝缘体516的上方设置有晶体管500。

如图14A和图14B所示，晶体管500包括：嵌入在绝缘体514及绝缘体516中的导电体503；配置在绝缘体516及导电体503上的绝缘体520；配置在绝缘体520上的绝缘体522；配置在绝缘体522上的绝缘体524；配置在绝缘体524上的氧化物530a；配置在氧化物530a上的氧化物530b；配置在氧化物530b上且彼此隔开的导电体542a及导电体542b；配置在导电体542a及导电体542b上且形成有与导电体542a和导电体542b之间重叠的开口的绝缘体580；配置在开口中的导电体560；配置在氧化物530b、导电体542a、导电体542b及绝缘体580与导电体560之间的绝缘体550；配置在氧化物530b、导电体542a、导电体542b及绝缘体580与绝缘体550之间的氧化物530c。

另外，如图14A和图14B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图14A和图14B所示，导电体560优选包括设置在绝缘体550的内侧的导电体560a及嵌入在导电体560a的内侧的导电体560b。此外，如图14A和图14B所示，优选在绝缘体580、导电体560及绝缘体550上配置有绝缘体574。

注意，下面有时将氧化物530a、氧化物530b及氧化物530c统称为氧化物530。此外，有时将导电体542a及导电体542b统称为导电体542。

在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a、氧化物530b及氧化物530c的三层，但是本发明不局限于此。例如，可以设置氧化物530b的单层、氧化物530b与氧化物530a的两层结构、氧化物530b与氧化物530c的两层结构或者四层以上的叠层结构。另外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图13、图14A、图14B所示的晶体管500只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。

在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。导电体560、导电体542a及导电体542b相对于绝缘体580的开口的配置是自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。

再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a及导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。

导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的Vth。尤其是，通过对导电体503供应负电位，可以使晶体管500的Vth大于0V且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560供应的电位为0V时的漏极电流。

导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。在本说明书等中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。

另外，在本说明书等中，S-channel结构具有如下特征，即与沟道形成区域相同，接触于被用作源电极及漏电极的导电体542a及导电体542b的氧化物530的侧面及周边为I型。另外，因为接触于导电体542a及导电体542b的氧化物530的侧面及周边与绝缘体544接触，所以与沟道形成区域相同，有可能成为I型。注意，在本说明书等中，I型可以说与后面说明的高纯度本征相同。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以提高对于短沟道效应的耐性，换言之，可以实现不容易发生短沟道效应的晶体管。

另外，导电体503具有与导电体518同样的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。

绝缘体520、绝缘体522、绝缘体524及绝缘体550被用作栅极绝缘膜。

在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。换言之，优选在绝缘体524中形成有过剩氧区域。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位，从而可以提高晶体管500的可靠性。

具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS分析中换算为氧原子的氧的脱离量为1.0×10¹⁸atoms/cm³以上，优选为1.0×10¹⁹atoms/cm³以上，进一步优选为2.0×10¹⁹atoms/cm³以上，或者3.0×10²⁰atoms/cm³以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。

当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。

当绝缘体522具有抑制氧或杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体520一侧，所以是优选的。另外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。

作为绝缘体522，例如优选使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO₃)或(Ba,Sr)TiO₃(BST)等的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。

尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。

或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。

绝缘体520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体520。

绝缘体520、绝缘体522及绝缘体524也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。

在晶体管500中，优选将被用作氧化物半导体的金属氧化物用于包含沟道形成区域的氧化物530。例如，作为氧化物530优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。此外，作为氧化物530，也可以使用In-Ga氧化物、In-Zn氧化物。

另外，作为晶体管500优选使用载流子密度低的金属氧化物。在降低金属氧化物的载流子密度的情况下，降低金属氧化物中的杂质浓度而降低缺陷态密度即可。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。作为金属氧化物中的杂质例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。

特别是，由于包含在金属氧化物中的氢与键合到金属原子的氧起反应而成为水，因此有时在金属氧化物中形成氧空位。当金属氧化物中的沟道形成区域中包括氧空位时，晶体管有时具有常开启特性。再者，有时氢进入氧空位中而成的缺陷被用作供体而生成作为载流子的电子。此外，有时氢的一部分键合到与金属原子键合的氧而生成作为载流子的电子。因此，使用包含多量的氢的金属氧化物的晶体管容易具有常开启特性。

氢进入氧空位中而成的缺陷会用作金属氧化物的供体。然而，难以定量地评价该缺陷。于是，在金属氧化物中，有时不是使用供体浓度而是使用载流子密度进行评价。因此，在本说明书等中，作为金属氧化物的参数，有时不是使用供体浓度而是使用假定不施加电场的状态下的载流子密度。换言之，本说明书等所记载的“载流子密度”有时也可以称为“供体浓度”。

因此，在将金属氧化物用于氧化物530时，优选尽量减少金属氧化物中的氢。具体而言，在金属氧化物中，利用二次离子质谱(SIMS：Secondary Ion Mass Spectrometry)测得的氢浓度低于1×10²⁰atoms/cm³，优选低于1×10¹⁹atoms/cm³，更优选低于5×10¹⁸atoms/cm³，进一步优选低于1×10¹⁸atoms/cm³。通过将氢等杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。

另外，在作为氧化物530使用金属氧化物时，沟道形成区域的金属氧化物的载流子密度优选为1×10¹⁸cm^-3以下，更优选小于1×10¹⁷cm^-3，进一步优选小于1×10¹⁶cm^-3，更进一步优选小于1×10¹³cm^-3，还进一步优选小于1×10¹²cm^-3。注意，对沟道形成区域的金属氧化物的载流子密度的下限值没有特别的限制，例如可以设定为1×10^-9cm^-3。

另外，在作为氧化物530使用金属氧化物时，在导电体542(导电体542a及导电体542b)与氧化物530接触时，有时氧化物530中的氧扩散到导电体542而导电体542被氧化。在导电体542被氧化时，导电体542的导电率下降的可能性高。另外，也可以将“氧化物530中的氧向导电体542扩散”称为“导电体542吸收氧化物530中的氧”。

此外，当氧化物530中的氧扩散到导电体542(导电体542a及导电体542b)时，导电体542a和氧化物530b的界面及导电体542b和氧化物530b的界面可能会形成另一层。因为该另一层包含比导电体542多的氧，所以推测该另一层具有绝缘性。此时，可以认为导电体542、该另一层和氧化物530b的三层结构是由金属-绝缘体-半导体构成的三层结构，有时也将其称为MIS(Metal-Insulator-Semiconductor)结构或以MIS结构为主的二极管连接结构。

注意，上述另一层不局限于形成在导电体542与氧化物530b间，例如，有时另一层形成在导电体542与氧化物530c间或者导电体542与氧化物530b间及导电体542与氧化物530c间。

此外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。

此外，能够用于氧化物530的半导体材料不局限于上述金属氧化物。氧化物530也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，优选将硅等单个元素的半导体、砷化镓等化合物半导体、被用作半导体的层状物质(也称为原子层物质、二维材料等)等用于半导体材料。特别是，优选将被用作半导体的层状物质用于半导体材料。

在此，在本说明书等中，层状物质是具有层状结晶结构的材料群的总称。层状结晶结构是由共价键或离子键形成的层通过如范德华力那样的比共价键或离子键弱的键合层叠的结构。层状物质在每单位层中具有高导电性，即，具有高二维导电性。通过将被用作半导体并具有高二维导电性的材料用于沟道形成区域，可以提供通态电流大的晶体管。

作为层状物质，有石墨烯、硅烯、硫族化物等。硫族化物是包含硫族元素的化合物。此外，硫族元素是属于第16族的元素的总称，其中包括氧、硫、硒、碲、钋、鉝。另外，作为硫族化物，可以举出过渡金属硫族化物、第13族硫族化物等。

作为氧化物530，例如优选使用被用作半导体的过渡金属硫族化物。作为能够被用作氧化物530的过渡金属硫族化物，具体地可以举出硫化钼(典型的是MoS₂)、硒化钼(典型的是MoSe₂)、碲化钼(典型的是MoTe₂)、硫化钨(典型的是WS₂)、硒化钨(典型的是WSe₂)、碲化钨(典型的是WTe₂)、硫化铪(典型的是HfS₂)、硒化铪(典型的是HfSe₂)、硫化锆(典型的是ZrS₂)、硒化锆(典型的是ZrSe₂)等。

在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以防止杂质从形成在氧化物530a下的结构物扩散到氧化物530b。当在氧化物530b之上设置有氧化物530c时，可以防止杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。

另外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物530c可以使用可用于氧化物530a或氧化物530b的金属氧化物。

优选的是，使氧化物530a及氧化物530c的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a及氧化物530c的电子亲和势优选小于氧化物530b的电子亲和势。

在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a、氧化物530b及氧化物530c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面以及氧化物530b与氧化物530c的界面的混合层的缺陷态密度。

具体而言，通过使氧化物530a与氧化物530b、以及氧化物530b与氧化物530c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a及氧化物530c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。

此时，载流子的主要路径为氧化物530b。通过使氧化物530a及氧化物530c具有上述结构，可以降低氧化物530a与氧化物530b的界面及氧化物530b与氧化物530c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。

在氧化物530b上设置有被用作源电极及漏电极的导电体542(导电体542a及导电体542b)。作为导电体542，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。

另外，如图14A所示，有时在氧化物530与导电体542的界面及其附近作为低电阻区域形成有区域543(区域543a及区域543b)。此时，区域543a被用作源区和漏区中的一个，区域543b被用作源区和漏区中的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。

通过以与氧化物530接触的方式形成上述导电体542，区域543的氧浓度有时降低。另外，在区域543中有时形成包括包含在导电体542中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543的载流子密度增加，区域543成为低电阻区域。

绝缘体544以覆盖导电体542的方式设置，抑制导电体542的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。

作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。

尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。另外，在导电体542是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。

绝缘体550被用作栅极绝缘膜。绝缘体550优选以与氧化物530c的内侧(顶面及侧面)接触的方式配置。绝缘体550优选使用通过加热而使氧释放的绝缘体形成。例如，可以使用在TDS分析中换算为氧原子的氧的脱离量为1.0×10¹⁸atoms/cm³以上，优选为1.0×10¹⁹atoms/cm³以上，进一步优选为2.0×10¹⁹atoms/cm³以上，或者3.0×10²⁰atoms/cm³以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下的范围内。

具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。

通过作为绝缘体550以与氧化物530c的顶面接触的方式设置通过加热而释放氧的绝缘体，可以高效地从绝缘体550通过氧化物530c对氧化物530b的沟道形成区域供应氧。此外，与绝缘体524同样，优选降低绝缘体550中的水或氢等杂质的浓度。绝缘体550的厚度优选为1nm以上且20nm以下。

另外，为了将绝缘体550所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体550与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体550到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体550到导电体560的过剩氧的扩散得到抑制。换言之，可以抑制供应到氧化物530的过剩氧的减少。另外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。

在图14A及图14B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。

作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N₂O、NO、NO₂等)、铜原子等杂质的扩散的功能的导电材料。或者，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体550所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。

作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电体560b也可以具有叠层结构，例如，可以采用钛或者氮化钛和上述导电材料的叠层结构。

绝缘体580隔着绝缘体544设置在导电体542上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。

绝缘体580优选具有过剩氧区域。通过以与氧化物530c接触的方式设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧通过氧化物530c高效地供应给氧化物530。另外，优选降低绝缘体580中的水或氢等杂质的浓度。

绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。

在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560填埋于绝缘体580的开口，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。

绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体550的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体550及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。

例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。

尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。

另外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。

另外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。

在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。

尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。

此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过由介电常数较低的材料形成层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。

此外，在绝缘体520、绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中埋入导电体546及导电体548等。

导电体546及导电体548被用作与电容元件600、晶体管500或晶体管300连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料形成。

接着，在晶体管500的上方设置有电容元件600。电容元件600包括导电体610、导电体620及绝缘体630。

此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容元件600的电极。此外，可以同时形成导电体612及导电体610。

作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。

在图13中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。

以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。

在导电体620及绝缘体630上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650可以被用作覆盖其下方的凹凸形状的平坦化膜。

通过采用本结构，可以在抑制使用包含氧化物半导体的晶体管的半导体装置的电特性变动的同时提高可靠性。此外，可以提供一种通态电流大的包含氧化物半导体的晶体管。此外，可以提供一种关态电流小的包含氧化物半导体的晶体管。此外，可以提供一种功耗得到减少的半导体装置。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。

<晶体管的结构例子>

注意，本实施方式所示的半导体装置的晶体管500的结构不局限于上述结构。下面，对可用于晶体管500的结构例子进行说明。

<晶体管的结构例子1>

参照图15A、图15B及图15C说明晶体管510A的结构例子。图15A是晶体管510A的俯视图。图15B是在图15A中以点划线L1-L2表示的部分的截面图。图15C是在图15A中以点划线W1-W2表示的部分的截面图。在图15A的俯视图中，为了明确起见，省略构成要素的一部分。

在图15A、图15B及图15C中示出晶体管510A、被用作层间膜的绝缘体511、绝缘体512、绝缘体514、绝缘体516、绝缘体580、绝缘体582及绝缘体584。此外，示出与晶体管510A电连接且被用作接触插头的导电体546(导电体546a及导电体546b)及被用作布线的导电体503。

晶体管510A包括：被用作第一栅电极的导电体560(导电体560a及导电体560b)；被用作第二栅电极的导电体505(导电体505a及导电体505b)；被用作第一栅极绝缘膜的绝缘体550；被用作第二栅极绝缘膜的绝缘体521、绝缘体522、绝缘体524；包括形成沟道的区域的氧化物530(氧化物530a、氧化物530b及氧化物530c)；被用作源极和漏极中的一个的导电体542a；被用作源极和漏极中的另一个的导电体542b；绝缘体574。

另外，在图15所示的晶体管510A中，在设置于绝缘体580中的开口部中隔着绝缘体574配置有氧化物530c、绝缘体550及导电体560。此外，氧化物530c、绝缘体550及导电体560配置在导电体542a和导电体542b之间。

绝缘体511及绝缘体512被用作层间膜。

作为层间膜，可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO₃)或(Ba,Sr)TiO₃(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以将氧化硅、氧氮化硅或氮化硅层叠于上述绝缘体。

例如，绝缘体511优选被用作抑制水或氢等杂质从衬底一侧进入晶体管510A的阻挡膜。因此，作为绝缘体511优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。此外，例如，优选作为绝缘体511使用氧化铝或氮化硅等。通过采用该结构，可以抑制氢、水等杂质从与绝缘体511相比更靠近衬底一侧扩散到晶体管510A一侧。

例如，绝缘体512的介电常数优选比绝缘体511低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。

导电体503以嵌入在绝缘体512中的方式形成。在此，导电体503的顶面的高度与绝缘体512的顶面的高度可以大致相同。导电体503具有单层结构，但是本发明不局限于此。例如，导电体503也可以具有两层以上的多层膜结构。作为导电体503，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。

在晶体管510A中，导电体560有时被用作第一栅(也称为顶栅极)电极。导电体505有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体505的电位而不使其与供应到导电体560的电位联动，可以控制晶体管510A的阈值电压。尤其是，通过对导电体505供应负电位，可以使晶体管510A的阈值电压大于0V且可以减小关态电流。因此，与不对导电体505施加负电位时相比，在对导电体505施加负电位的情况下，可以减小对导电体560供应的电位为0V时的漏极电流。

另外，例如通过将导电体505重叠于导电体560，在对导电体560及导电体505供应电位的情况下，从导电体560产生的电场和从导电体505产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。

就是说，可以由被用作第一栅电极的导电体560的电场和被用作第二栅电极的导电体505的电场电围绕沟道形成区域。换言之，与上述晶体管500同样，晶体管510A具有surrounded channel(S-channel)结构。

与绝缘体511及绝缘体512同样，绝缘体514及绝缘体516被用作层间膜。例如，绝缘体514优选被用作抑制水或氢等杂质从衬底一侧进入晶体管510A的阻挡膜。通过采用该结构，可以抑制氢、水等杂质从与绝缘体514相比更靠近衬底一侧扩散到晶体管510A一侧。例如，绝缘体516的介电常数优选比绝缘体514低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。

在被用作第二栅极的导电体505中，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体505a，其内侧形成有导电体505b。在此，导电体505a及导电体505b的顶面的高度与绝缘体516的顶面的高度可以大致相同。另外，在晶体管510A中，层叠有导电体505a与导电体505b，但是本发明不局限于此。例如，导电体505可以具有单层结构，也可以具有三层以上的叠层结构。

在此，作为导电体505a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。或者，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。

例如，通过使导电体505a具有抑制氧的扩散的功能，可以抑制因导电体505b氧化而导致导电率的下降。

另外，在导电体505还具有布线的功能的情况下，作为导电体505b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。在此情况下，不一定需要设置导电体503。在附图中，导电体505b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛或者氮化钛和上述导电材料的叠层结构。

绝缘体521、绝缘体522及绝缘体524被用作第二栅极绝缘膜。

绝缘体522优选具有阻挡性。当绝缘体522具有阻挡性时，绝缘体522被用作抑制氢等杂质从晶体管510A的周围部进入晶体管510A的层。

作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO₃)或(Ba,Sr)TiO₃(BST)等的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。

此外，绝缘体521优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体521。

注意，在图15中，第二栅极绝缘膜具有三层的叠层结构，但是也可以具有单层或者四层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。

包括被用作沟道形成区域的区域的氧化物530包括氧化物530a、氧化物530a上的氧化物530b及氧化物530b上的氧化物530c。当氧化物530b下设置有氧化物530a时，可以防止杂质从形成在氧化物530a下的结构物扩散到氧化物530b。当氧化物530b上设置有氧化物530c时，可以防止杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。作为氧化物530，可以使用上述金属氧化物之一的氧化物半导体。

优选在设置于绝缘体580中的开口部内隔着绝缘体574设置氧化物530c。当绝缘体574具有阻挡性时，可以抑制来自绝缘体580的杂质扩散到氧化物530。

导电体542中的一个被用作源电极，另一个被用作漏电极。

导电体542a、导电体542b可以使用铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨等金属或者以这些元素为主要成分的合金。尤其是，氮化钽等金属氮化物膜对氢或氧具有阻挡性，且耐氧化性较高，所以是优选的。

此外，虽然在图15中示出具有单层结构的导电体542a及导电体542b，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。另外，也可以层叠钛膜及铝膜。另外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。

另外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。

此外，也可以在导电体542上设置阻挡层。阻挡层优选使用对氧或氢具有阻挡性的物质。通过采用该结构，可以抑制在形成绝缘体574时导电体542氧化。

阻挡层例如可以使用金属氧化物。尤其是，优选使用氧化铝、氧化铪、氧化镓等对氧或氢具有阻挡性的绝缘膜。此外，也可以使用利用CVD法形成的氮化硅。

通过包括阻挡层，可以扩大导电体542的材料的选择范围。例如，导电体542可以使用钨或铝等耐氧化性低且导电性高的材料。另外，例如可以使用容易进行沉积或加工的导电体。

绝缘体550被用作第一栅极绝缘膜。优选在设置于绝缘体580中的开口部内隔着氧化物530c及绝缘体574设置绝缘体550。

当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。此时，与第二栅极绝缘膜同样，绝缘体550也可以具有叠层结构。通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。

被用作第一栅电极的导电体560包括导电体560a及导电体560a上的导电体560b。与导电体505a同样，作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。

当导电体560a具有抑制氧的扩散的功能时，可以扩大导电体560b的材料的选择范围。也就是说，通过包括导电体560a，可以抑制导电体560b的氧化，而可以防止导电率的下降。

作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电体560a，可以使用可用于氧化物530的氧化物半导体。在此情况下，通过利用溅射法形成导电体560b，可以降低导电体560a的电阻率而使其成为导电体。该导电体可以称为OC(Oxide Conductor)电极。

作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560被用作布线，所以作为导电体560b优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电体560b也可以具有叠层结构，例如，可以采用钛或者氮化钛和上述导电材料的叠层。

在绝缘体580与晶体管510A之间配置绝缘体574。作为绝缘体574优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。此外，例如，可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。

通过包括绝缘体574，可以抑制绝缘体580所包含的水、氢等杂质经过氧化物530c、绝缘体550扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体560氧化。

绝缘体580、绝缘体582及绝缘体584被用作层间膜。

与绝缘体514同样，绝缘体582优选被用作抑制水或氢等杂质从外部进入晶体管510A的阻挡绝缘膜。

此外，与绝缘体516同样，绝缘体580及绝缘体584的介电常数优选比绝缘体582低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。

另外，晶体管510A也可以通过嵌入在绝缘体580、绝缘体582及绝缘体584中的导电体546等插头或布线电连接到其他构成要素。

另外，与导电体505同样，作为导电体546的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。例如，优选使用兼具耐热性和导电性的钨或钼等高熔点材料。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。

例如，通过作为导电体546使用对氢及氧具有阻挡性的导电体的氮化钽等与导电性高的钨的叠层结构，可以在保持作为布线的导电性的同时抑制来自外部的杂质的扩散。

通过具有上述结构，可以提供一种使用包含通态电流大的氧化物半导体的晶体管的半导体装置。或者，可以提供一种使用包含关态电流小的氧化物半导体的晶体管的半导体装置。或者，可以提供一种在电特性变动得到抑制而具有稳定电特性的同时可靠性得到提高的半导体装置。

<晶体管的结构例子2>

参照图16A、图16B及图16C说明晶体管510B的结构例子。图16A是晶体管510B的俯视图。图16B是在图16A中以点划线L1-L2表示的部分的截面图。图16C是在图16A中以点划线W1-W2表示的部分的截面图。在图16A的俯视图中，为了明确起见，省略构成要素的一部分。

晶体管510B是晶体管510A的变形例子。由此，为了防止重复说明，主要对与晶体管510A不同之处进行说明。

晶体管510B包括导电体542(导电体542a及导电体542b)与氧化物530c、绝缘体550及导电体560重叠的区域。通过采用该结构，可以提供通态电流大的晶体管。此外，可以提供控制性高的晶体管。

被用作第一栅电极的导电体560包括导电体560a及导电体560a上的导电体560b。与导电体505a同样，作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。

当导电体560a具有抑制氧的扩散的功能时，可以扩大导电体560b的材料的选择范围。也就是说，通过包括导电体560a，可以抑制导电体560b的氧化，而可以防止导电率的下降。

此外，优选以覆盖导电体560的顶面及侧面、绝缘体550的侧面以及氧化物530c的侧面的方式设置绝缘体574。作为绝缘体574优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。此外，例如，可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。

通过设置绝缘体574，可以抑制导电体560的氧化。此外，通过包括绝缘体574，可以抑制绝缘体580所包含的水、氢等杂质扩散到晶体管510B。

另外，也可以在导电体546与绝缘体580之间设置具有阻挡性的绝缘体576(绝缘体576a及绝缘体576b)。通过设置绝缘体576，可以抑制绝缘体580的氧与导电体546起反应而导致导电体546氧化。

另外，通过设置具有阻挡性的绝缘体576，可以扩大用于插头或布线的导电体的材料的选择范围。例如，通过作为导电体546使用具有吸收氧的性质且具有高导电性的金属材料，可以提供低功耗的半导体装置。具体而言，可以使用钨或铝等耐氧化性低且导电性高的材料。另外，例如可以使用容易进行沉积或加工的导电体。

<晶体管的结构例子3>

参照图17A、图17B及图17C说明晶体管510C的结构例子。图17A是晶体管510C的俯视图。图17B是在图17A中以点划线L1-L2表示的部分的截面图。图17C是在图17A中以点划线W1-W2表示的部分的截面图。在图17A的俯视图中，为了明确起见，省略构成要素的一部分。

晶体管510C是晶体管510A的变形例子。由此，为了防止重复说明，主要对与晶体管510A不同之处进行说明。

图17所示的晶体管510C在导电体542a与氧化物530b之间配置有导电体547a，在导电体542b与氧化物530b之间配置有导电体547b。在此，导电体542a(导电体542b)具有超过导电体547a(导电体547b)的顶面及导电体560一侧的侧面延伸并与氧化物530b的顶面接触的区域。在此，作为导电体547，可以使用可用于导电体542的导电体。此外，导电体547的厚度优选至少大于导电体542。

由于图17所示的晶体管510C具有上述结构，与晶体管510A相比，可以将导电体542靠近导电体560。或者，可以将导电体542a的端部及导电体542b的端部重叠于导电体560。由此，可以减小晶体管510C的实质上的沟道长度，而可以提高通态电流及频率特性。

另外，导电体547a(导电体547b)优选与导电体542a(导电体542b)重叠。通过采用该结构，在形成填埋导电体546a(导电体546b)的开口的蚀刻时，导电体547a(导电体547b)被用作蚀刻停止层而可以防止氧化物530b的过蚀刻。

此外，在图17所示的晶体管510C中，也可以以接触于绝缘体544之上的方式配置绝缘体545。绝缘体544优选被用作抑制水或氢等杂质或过剩氧从绝缘体580一侧进入晶体管510C的阻挡绝缘膜。作为绝缘体545，可以使用可用于绝缘体544的绝缘体。此外，作为绝缘体544，例如也可以使用氮化铝、氮化铝钛、氮化钛、氮化硅或氮氧化硅等氮化物绝缘体。

另外，在图17所示的晶体管510C中，与图15所示的晶体管510A不同，导电体505也可以具有单层结构。此时，可以在已形成为图案的导电体505上形成成为绝缘体516的绝缘膜，通过利用CMP法等直到导电体505的顶面露出为止去除该绝缘膜的顶部。在此，优选提高导电体505的顶面的平坦性。例如，导电体505的顶面的平均表面粗糙度(Ra)可以为1nm以下，优选为0.5nm以下，更优选为0.3nm以下。由此，可以提高形成在导电体505上的绝缘层的平坦性，而可以提高氧化物530b及氧化物530c的结晶性。

<晶体管的结构例子4>

参照图18A、图18B及图18C说明晶体管510D的结构例子。图18A是晶体管510D的俯视图。图18B是在图18A中以点划线L1-L2表示的部分的截面图。图18C是在图18A中以点划线W1-W2表示的部分的截面图。在图18A的俯视图中，为了明确起见，省略构成要素的一部分。

晶体管510D是上述晶体管的变形例子。由此，为了防止重复说明，主要对与上述晶体管不同之处进行说明。

在图18A至图18C中，将具有第二栅极的功能的导电体505还用作布线而不设置导电体503。此外，在氧化物530c上包括绝缘体550，在绝缘体550上包括金属氧化物552。此外，在金属氧化物552上包括导电体560，在导电体560上包括绝缘体570。此外，在绝缘体570上包括绝缘体571。

金属氧化物552优选具有抑制氧扩散的功能。通过在绝缘体550与导电体560之间设置抑制氧扩散的金属氧化物552，向导电体560的氧扩散得到抑制。换言之，可以抑制供应到氧化物530的氧量的减少。另外，可以抑制因氧导致的导电体560的氧化。

另外，金属氧化物552可以被用作第一栅极的一部分。例如，可以将可用作氧化物530的氧化物半导体用作金属氧化物552。在此情况下，通过利用溅射法形成导电体560，可以降低金属氧化物552的电阻值使其变为导电层。可以将其称为OC(Oxide Conductor)电极。

另外，金属氧化物552有时被用作栅极绝缘膜的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体550的情况下，作为金属氧化物552优选使用作为相对介电常数高的high-k材料的金属氧化物。通过采用该叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘膜的绝缘层的等效氧化物厚度(EOT)。

虽然示出晶体管510D中的金属氧化物552是单层的结构，但是也可以采用两层以上的叠层结构。例如，可以将被用作栅电极的一部分的金属氧化物与被用作栅极绝缘膜的一部分的金属氧化物层叠。

当将金属氧化物552用作栅电极时，可以在不减弱来自导电体560的电场的影响的情况下提高晶体管510D的通态电流。另外，当将金属氧化物552用作栅极绝缘膜时，通过利用绝缘体550及金属氧化物552的物理厚度保持导电体560与氧化物530之间的距离，可以抑制导电体560与氧化物530之间的泄漏电流。由此，通过设置绝缘体550及金属氧化物552的叠层结构，可以容易调节导电体560与氧化物530之间的物理距离及从导电体560施加到氧化物530的电场强度。

具体而言，作为金属氧化物552，通过使可用于氧化物530的氧化物半导体低电阻化，可以将其用作金属氧化物552。或者，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。

尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘层的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的加热处理中不容易晶化，所以是优选的。注意，金属氧化物552不是必需的构成要素，可以根据所需的晶体管特性适当地设计。

作为绝缘体570优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电体560因来自绝缘体570的上方的氧而氧化。另外，可以抑制来自绝缘体570的上方的水或氢等杂质通过导电体560及绝缘体550进入氧化物530中。

绝缘体571被用作硬掩模。通过设置绝缘体571，可以以使导电体560的侧面与衬底表面大致垂直的方式对导电体560进行加工，具体而言，可以使导电体560的侧面与衬底表面所形成的角度为75度以上且100度以下，优选为80度以上且95度以下。

另外，也可以通过作为绝缘体571使用抑制水或氢等杂质及氧的透过的功能的绝缘材料，来将绝缘体571还用作阻挡层。在此情况下，也可以不设置绝缘体570。

通过将绝缘体571用作硬掩模，选择性地去除绝缘体570、导电体560、金属氧化物552、绝缘体550及氧化物530c的一部分，可以使它们的侧面大致对齐，且使氧化物530b的表面的一部分露出。

另外，晶体管510D在露出的氧化物530b的表面的一部分具有区域531a及区域531b。区域531a和区域531b中的一个被用作源区，另一个被用作漏区。

例如通过利用离子注入法、离子掺杂法、等离子体浸没离子注入法或等离子体处理等，对露出的氧化物530b的表面引入磷或硼等杂质元素，来可以形成区域531a及区域531b。注意，在本实施方式等中，“杂质元素”是指主要成分元素之外的元素。

另外，也可以在使氧化物530b的表面的一部分露出之后形成金属膜，然后进行加热处理，来将包含在该金属膜中的元素扩散到氧化物530b中，由此形成区域531a及区域531b。

氧化物530b中的被引入杂质元素的区域的电阻率下降。由此，有时将区域531a及区域531b称为“杂质区域”或“低电阻区域”。

通过将绝缘体571和/或导电体560用作掩模，可以自对准地形成区域531a及区域531b。因此，区域531a和/或区域531b不与导电体560重叠，可以减小寄生电容。此外，偏置区域不形成在沟道形成区域与源/漏区(区域531a或区域531b)之间。通过自对准地形成区域531a及区域531b，可以实现通态电流的增加、阈值电压的降低、工作频率的提高等。

另外，为了进一步降低关态电流，也可以在沟道形成区域与源/漏区之间设置偏置区域。偏置区域是电阻率高的区域，且是不被进行上述杂质元素的引入的区域。通过在形成绝缘体575后进行上述杂质元素的引入，可以形成偏置区域。在此情况下，与绝缘体571等同样，绝缘体575也被用作掩模。因此，氧化物530b的与绝缘体575重叠的区域不被引入杂质元素，由此可以将该区域的电阻率保持为高。

另外，晶体管510D在绝缘体570、导电体560、金属氧化物552、绝缘体550及氧化物530c的侧面包括绝缘体575。绝缘体575优选为相对介电常数低的绝缘体。例如，优选使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，当将氧化硅、氧氮化硅、氮氧化硅或具有空孔的氧化硅用于绝缘体575时，在后面的工序中可在绝缘体575中容易形成过剩氧区域，所以是优选的。另外，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，绝缘体575优选具有扩散氧的功能。

另外，晶体管510D在绝缘体575、氧化物530上包括绝缘体574。绝缘体574优选利用溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。例如，作为绝缘体574，优选使用氧化铝。

有时利用溅射法形成的氧化膜从被形成的结构体抽出氢。因此，由于绝缘体574从氧化物530及绝缘体575吸收氢及水，而可以降低氧化物530及绝缘体575的氢浓度。

<晶体管的结构例子5>

参照图19A至图19C说明晶体管510E的结构例子。图19A是晶体管510E的俯视图。图19B是在图19A中以点划线L1-L2表示的部分的截面图。图19C是在图19A中以点划线W1-W2表示的部分的截面图。在图19A的俯视图中，为了明确起见，省略构成要素的一部分。

晶体管510E是上述晶体管的变形例子。由此，为了防止重复说明，主要对与上述晶体管不同之处进行说明。

在图19A至图19C中，在露出的氧化物530b的表面的一部分包括区域531a及区域531b而不设置导电体542。区域531a和区域531b中的一个被用作源区，另一个被用作漏区。此外，在氧化物530b与绝缘体574之间包括绝缘体573。

图19所示的区域531(区域531a及区域531b)是氧化物530b被添加下述元素而成的区域。区域531例如可以利用伪栅极形成。

具体而言，在氧化物530b上设置伪栅极，将该伪栅极用作掩模，对氧化物530b添加使该氧化物530b低电阻化的元素。也就是说，该元素被添加到氧化物530的不与伪栅极重叠的区域中，由此形成区域531。作为该元素的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。

另外，作为使氧化物530低电阻化的元素，典型的有硼或磷。另外，也可以使用氢、碳、氮、氟、硫、氯、钛、稀有气体等。作为稀有气体的典型例子有氦、氖、氩、氪及氙等。该元素的浓度可以利用SIMS等进行测量。

尤其是，硼及磷例如可以使用低温多晶硅的生产线的装置，所以是优选的。可以使用已有的设备，由此可以降低设备投资。

接着，也可以在氧化物530b及伪栅极上形成成为绝缘体573的绝缘膜及成为绝缘体574的绝缘膜。通过层叠设置成为绝缘体573的绝缘膜和成为绝缘体574的绝缘膜，可以设置区域531与氧化物530c及绝缘体550重叠的区域。

具体而言，在成为绝缘体574的绝缘膜上设置成为绝缘体580的绝缘膜，然后对成为绝缘体580的绝缘膜进行CMP处理，去除成为绝缘体580的绝缘膜的一部分，使伪栅极露出。接着，在去除伪栅极时，优选还去除与伪栅极接触的绝缘体573的一部分。由此，在设置于绝缘体580中的开口部的侧面，绝缘体574及绝缘体573露出，在该开口部的底面，设置在氧化物530b中的区域531的一部分露出。接着，在该开口部依次形成成为氧化物530c的氧化膜、成为绝缘体550的绝缘膜及成为导电体560的导电膜，然后利用CMP处理等直到绝缘体580露出为止去除成为氧化物530c的氧化膜、成为绝缘体550的绝缘膜及成为导电体560的导电膜的一部分，由此可以形成图19所示的晶体管。

注意，不一定需要设置绝缘体573及绝缘体574。根据所需要的晶体管特性，适当地设计即可。

图19所示的晶体管可以利用已有的装置，并且不设置导电体542，由此可以降低成本。

<晶体管的结构例子6>

参照图20A至图20C说明晶体管510F的结构例子。图20A是晶体管510F的俯视图。图20B是在图20A中以点划线L1-L2表示的部分的截面图。图20C是在图20A中以点划线W1-W2表示的部分的截面图。在图20A的俯视图中，为了明确起见，省略构成要素的一部分。

晶体管510F是晶体管510A的变形例子。由此，为了防止重复说明，主要对与上述晶体管不同之处进行说明。

在晶体管510A中，绝缘体574的一部分设置在绝缘体580中的开口部内，覆盖导电体560的侧面。另一方面，在晶体管510F中，通过去除绝缘体580的一部分和绝缘体574的一部分形成开口。

另外，也可以在导电体546与绝缘体580间设置具有阻挡性的绝缘体576(绝缘体576a及绝缘体576b)。通过设置绝缘体576，可以抑制绝缘体580的氧与导电体546发生反应导致导电体546被氧化。

此外，当作为氧化物530使用氧化物半导体时优选采用各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，在用于氧化物530a的金属氧化物中，构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。此外，在用于氧化物530a的金属氧化物中，相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，在用于氧化物530b的金属氧化物中，相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。此外，氧化物530c可以使用可用于氧化物530a或氧化物530b的金属氧化物。

氧化物530a、氧化物530b及氧化物530c优选具有结晶性，尤其是，优选使用CAAC-OS。CAAC-OS等具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制由源电极或漏电极氧从氧化物530b被抽出。因此，即使进行加热处理也可以减少氧从氧化物530b被抽出，所以晶体管510F对制造工序中的高温度(所谓热积存，thermal budget)也很稳定。

另外，也可以省略氧化物530a及氧化物530c中的一方或双方。氧化物530也可以采用氧化物530b的单层。当作为氧化物530采用氧化物530a、氧化物530b及氧化物530c的叠层时，优选的是，使氧化物530a及氧化物530c的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a及氧化物530c的电子亲和势优选小于氧化物530b的电子亲和势。在此情况下，氧化物530c优选使用可以用于氧化物530a的金属氧化物。具体而言，在用于氧化物530c的金属氧化物中，构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。此外，在用于氧化物530c的金属氧化物中，相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，在用于氧化物530b的金属氧化物中，相对于元素M的In的原子个数比优选大于用于氧化物530c的金属氧化物中的相对于元素M的In的原子个数比。

在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a、氧化物530b及氧化物530c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面以及氧化物530b与氧化物530c的界面的混合层的缺陷态密度。

具体而言，通过使氧化物530a与氧化物530b以及氧化物530b与氧化物530c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a及氧化物530c可以使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。此外，氧化物530c可以具有叠层结构。例如，可以使用In-Ga-Zn氧化物和该In-Ga-Zn氧化物上的Ga-Zn氧化物的叠层结构，或者，可以使用In-Ga-Zn氧化物和该In-Ga-Zn氧化物上的氧化镓的叠层结构。换言之，作为氧化物530c，也可以使用In-Ga-Zn氧化物和不包含In的氧化物的叠层结构。

具体而言，作为氧化物530a使用In：Ga：Zn＝1：3：4[原子个数比]或1：1：0.5[原子个数比]的金属氧化物，即可。此外，作为氧化物530b使用In：Ga：Zn＝4：2：3[原子个数比]或3：1：2[原子个数比]的金属氧化物，即可。此外，作为氧化物530c使用In：Ga：Zn＝1：3：4[原子个数比]、In：Ga：Zn＝4：2：3[原子个数比]、Ga：Zn＝2：1[原子个数比]或Ga：Zn＝2：5[原子个数比]的金属氧化物，即可。此外，作为氧化物530c具有叠层结构的情况下的具体例子，可以举出In：Ga：Zn＝4：2：3[原子个数比]和Ga：Zn＝2：1[原子个数比]的叠层结构、In：Ga：Zn＝4：2：3[原子个数比]和Ga：Zn＝2：5[原子个数比]的叠层结构、In：Ga：Zn＝4：2：3[原子个数比]和氧化镓的叠层结构等。

此时，载流子的主要路径为氧化物530b。通过使氧化物530a及氧化物530c具有上述结构，可以降低氧化物530a与氧化物530b的界面及氧化物530b与氧化物530c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，从而晶体管510F可以得到大通态电流及高频率特性。此外，在氧化物530c具有叠层结构时，被期待降低上述氧化物530b和氧化物530c的界面的缺陷态密度的效果及抑制氧化物530c所具有的构成元素扩散到绝缘体550一侧的效果。更具体而言，在氧化物530c具有叠层结构时，因为使不包含In的氧化物位于叠层结构的上方，所以可以抑制会扩散到绝缘体550一侧的In。由于绝缘体550被用作栅极绝缘体，因此在In扩散在其中的情况下导致晶体管的特性不良。由此，通过使氧化物530c具有叠层结构，可以提供可靠性高的半导体装置。

作为氧化物530优选使用被用作氧化物半导体的金属氧化物。例如，作为将成为氧化物530的沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。通过采用这种晶体管，可以提供低功耗的半导体装置。

<晶体管的结构例子7>

使用图21A及图21B说明晶体管510G的结构例子。晶体管510G是晶体管500的变形例子。由此，为了防止重复说明，主要对与上述晶体管不同之处进行说明。注意，图21A及图21B所示的结构也可以用于晶体管300等本发明的一个方式的半导体装置所包括的其他晶体管。

图21A是晶体管510G的沟道长度方向上的截面图，图21B是晶体管510G的沟道宽度方向上的截面图。图21A及图21B所示的结构的晶体管510G与图14A及图14B所示的晶体管500的不同之处在于包括绝缘体402及绝缘体404。此外，与图14A及图14B所示的晶体管500的不同之处在于与导电体540a的侧面接触地设置绝缘体551，且与导电体540b的侧面接触地设置绝缘体551。再者，与图14A及图14B所示的晶体管500的不同之处在于不包括绝缘体520。

在图21A及图21B所示的晶体管510G中，绝缘体512上设置有绝缘体402。此外，绝缘体574上及绝缘体402上设置有绝缘体404。

在图21A及图21B所示的晶体管510G中，绝缘体514、绝缘体516、绝缘体522、绝缘体524、绝缘体544、绝缘体580及绝缘体574被图案化，绝缘体404覆盖它们。也就是说，绝缘体404与绝缘体574的顶面、绝缘体574的侧面、绝缘体580的侧面、绝缘体544的侧面、绝缘体524的侧面、绝缘体522的侧面、绝缘体516的侧面、绝缘体514的侧面、绝缘体402的顶面接触。由此，氧化物530等被绝缘体404及绝缘体402与外部隔开。

绝缘体402及绝缘体404的抑制氢(例如，氢原子、氢分子等中的至少一个)或水分子的扩散的能力优选高。例如，作为绝缘体402及绝缘体404，优选使用氢阻挡性较高的材料的氮化硅或氮氧化硅。由此，由于可以抑制氢等扩散到氧化物530中，可以抑制晶体管510G的特性下降。因此，可以提高本发明的一个方式的半导体装置的可靠性。

绝缘体551以与绝缘体581、绝缘体404、绝缘体574、绝缘体580及绝缘体544接触的方式设置。绝缘体551优选具有抑制氢或水分子的扩散的功能。例如，作为绝缘体551优选使用氢阻挡性较高的材料的氮化硅、氧化铝或氮氧化硅等绝缘体。尤其是，氮化硅为氢阻挡性较高的材料，因此优选用于绝缘体551。通过作为绝缘体551使用氢阻挡性较高的材料，可以抑制水或氢等杂质从绝缘体580等通过导电体540a及导电体540b扩散到氧化物530。另外，可以抑制包含在绝缘体580中的氧被导电体540a及导电体540b吸收。如此，可以提高本发明的一个方式的半导体装置的可靠性。

图22是示出晶体管500及晶体管300具有图21A及图21B所示的结构的情况下的半导体装置的结构例子的截面图。导电体546的侧面设置有绝缘体551。

图23A及图23B是图21A及图21B所示的晶体管的变形例子。图23A是晶体管的沟道长度方向上的截面图，图23B是晶体管的沟道宽度方向上的截面图。图23A及图23B所示的晶体管与图21A及图21B所示的晶体管的不同之处在于氧化物530c具有氧化物530c1及氧化物530c2的两层结构。

氧化物530c1与绝缘体524的顶面、氧化物530a的侧面、氧化物530b的顶面及侧面、导电体542a及导电体542b的侧面、绝缘体544的侧面及绝缘体580的侧面接触。氧化物530c2与绝缘体550接触。

作为氧化物530c1，例如可以使用In-Zn氧化物。此外，作为氧化物530c2，可以使用与氧化物530c具有单层结构时能够用于氧化物530c的材料同样的材料。例如，作为氧化物530c2，可以使用In:Ga:Zn＝1:3:4[原子个数比]、Ga:Zn＝2:1[原子个数比]或Ga:Zn＝2:5[原子个数比]的金属氧化物。

通过氧化物530c具有氧化物530c1及氧化物530c2的两层结构，与氧化物530c具有单层结构的情况相比，可以提高晶体管的通态电流。因此，例如可以使晶体管为功率MOS晶体管。注意，图14A及图14B所示的晶体管所包括的氧化物530c也可以具有氧化物530c1及氧化物530c2的两层结构。

可以将图23A及图23B所示的晶体管例如用于晶体管500、晶体管300或者晶体管500和晶体管300的双方。

另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式4)

在本实施方式中，对可用于在上述实施方式中说明的OS晶体管的金属氧化物的构成进行说明。

<金属氧化物的构成>

在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。

CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制On/Off的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。

此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。

此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。

此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即，大通态电流及高场效应迁移率。

就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。

<金属氧化物的结构>

氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。

作为用于晶体管的半导体的氧化物半导体，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶氧化物半导体薄膜或多晶氧化物半导体薄膜。但是，在衬底上形成单晶氧化物半导体薄膜或多晶氧化物半导体薄膜需要进行高温或激光加热的工序。因此，制造工序的成本变高且处理量下降。

CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。

虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。

CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。

CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(或热积存)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。

在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。

a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。

氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。

<具有氧化物半导体的晶体管>

接着，说明将上述氧化物半导体用于晶体管的情况。

通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。

优选将载流子密度低的氧化物半导体用于晶体管。在要降低氧化物半导体膜的载流子密度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。

此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。注意，可用于本发明的一个方式的氧化物半导体的载流子密度可以在实施方式3所记载的范围中。

此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成有沟道形成区域的晶体管的电特性有时不稳定。

因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。

<杂质>

在此，说明氧化物半导体中的各杂质的影响。

在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×10¹⁸atoms/cm³以下，优选为2×10¹⁷atoms/cm³以下。

另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×10¹⁸atoms/cm³以下，优选为2×10¹⁶atoms/cm³以下。

当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于沟道形成区域的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮。例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×10¹⁹atoms/cm³，优选为5×10¹⁸atoms/cm³以下，更优选为1×10¹⁸atoms/cm³以下，进一步优选为5×10¹⁷atoms/cm³以下。

包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×10²⁰atoms/cm³，优选低于1×10¹⁹atoms/cm³，更优选低于5×10¹⁸atoms/cm³，进一步优选低于1×10¹⁸atoms/cm³。

通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。

CAAC结构及nc结构的发现有助于使用CAAC结构或具有nc结构的氧化物半导体的晶体管的电特性及可靠性的提高、制造工序的成本的降低以及处理量的提高。另外，已进行利用上述晶体管的泄漏电流小这一特性将该晶体管应用于半导体装置的研究。

另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。

[符号说明]

C11：电容元件、C12：电容元件、C21：电容元件、C22：电容元件、C41：电容元件、C42：电容元件、C43：电容元件、C51：电容元件、C52：电容元件、C53：电容元件、N11：节点、N21：节点、N41：节点、N51：节点、SI1：信号、SI1_IN：输入端子、SI1B：信号、SI1B_IN：输入端子、SI2：信号、SI2_IN：输入端子、SI2B：信号、SI2B_IN：输入端子、SO1：信号、SO1_OUT：输出端子、SO1B：信号、SO2：信号、SO2_OUT：输出端子、SO2B：信号、10：半导体装置、10_1：半导体装置、10_2：半导体装置、11：晶体管、12：晶体管、13：晶体管、14：晶体管、20：半导体装置、21：晶体管、22：晶体管、23：晶体管、30：半导体装置、31：晶体管、32：晶体管、40：半导体装置、41：晶体管、42：晶体管、43：晶体管、44：晶体管、45：晶体管、46：晶体管、47：晶体管、50：半导体装置、51：晶体管、52：晶体管、53：晶体管、54：晶体管、55：晶体管、56：晶体管、57：晶体管、60：半导体装置、70：半导体装置、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、370：绝缘体、372：绝缘体、374：绝缘体、376：导电体、380：绝缘体、382：绝缘体、384：绝缘体、386：导电体、402：绝缘体、404：绝缘体、500：晶体管、503：导电体、503a：导电体、503b：导电体、505：导电体、505a：导电体、505b：导电体、510：绝缘体、510A：晶体管、510B：晶体管、510C：晶体管、510D：晶体管、510E：晶体管、510F：晶体管、510G：晶体管、511：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、520：绝缘体、521：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530c：氧化物、530c1：氧化物、530c2：氧化物、531：区域、531a：区域、531b：区域、540a：导电体、540b：导电体、542：导电体、542a：导电体、542b：导电体、543：区域、543a：区域、543b：区域、544：绝缘体、545：绝缘体、546：导电体、546a：导电体、546b：导电体、547：导电体、547a：导电体、547b：导电体、548：导电体、550：绝缘体、551：绝缘体、552：金属氧化物、560：导电体、560a：导电体、560b：导电体、570：绝缘体、571：绝缘体、573：绝缘体、574：绝缘体、575：绝缘体、576：绝缘体、576a：绝缘体、576b：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、584：绝缘体、586：绝缘体、600：电容元件、610：导电体、612：导电体、620：导电体、630：绝缘体、650：绝缘体。

Claims (16)

1.一种半导体装置，包括：

第一至第四晶体管；

第一及第二电容元件；

第一及第二布线；

第一及第二输入端子；以及

输出端子，

其中，所述第四晶体管的源极和漏极中的一个与所述第一布线电连接，

所述第四晶体管的源极和漏极中的另一个与所述第二晶体管的源极和漏极中的一个、所述第二电容元件的一个端子以及所述第三晶体管的栅极电连接，

所述第二晶体管的源极和漏极中的另一个与所述第二布线电连接，

所述第四晶体管的栅极与所述第一输入端子、所述第一电容元件的一个端子以及所述第一晶体管的栅极电连接，

所述第二晶体管的栅极与所述第二输入端子电连接，

所述第一晶体管的源极和漏极中的一个与所述第一布线电连接，

所述第一晶体管的源极和漏极中的另一个与所述第一电容元件的另一个端子、所述第二电容元件的另一个端子、所述第三晶体管的源极和漏极中的一个以及所述输出端子电连接，

并且，所述第三晶体管的源极和漏极中的另一个与所述第二布线电连接。

2.根据权利要求1所述的半导体装置，

其中所述第一布线被供应第一电位，

所述第二布线被供应第二电位，

所述第二电位是比所述第一电位高的电位，

第一信号被输入到所述第一输入端子，

第二信号被输入到所述第二输入端子，

并且所述第二信号是所述第一信号的逻辑反转而成的信号。

3.根据权利要求1或2所述的半导体装置，

其中所述第一至第四晶体管是n沟道型晶体管。

4.根据权利要求1或2所述的半导体装置，

其中所述第一至第四晶体管在沟道形成区域中包含金属氧化物。

5.一种半导体装置，包括：

第一至第三晶体管；

第一及第二电容元件；

第一及第二布线；

第一及第二输入端子；以及

输出端子，

其中，所述第二晶体管的源极和漏极中的一个与所述第二输入端子电连接，

所述第二晶体管的源极和漏极中的另一个与所述第二电容元件的一个端子以及所述第三晶体管的栅极电连接，

所述第二晶体管的栅极与所述第二布线电连接，

所述第一晶体管的源极和漏极中的一个与所述第一布线电连接，

所述第一晶体管的栅极与所述第一输入端子及所述第一电容元件的一个端子电连接，

所述第一晶体管的源极和漏极中的另一个与所述第一电容元件的另一个端子、所述第二电容元件的另一个端子、所述第三晶体管的源极和漏极中的一个以及所述输出端子电连接，

并且，所述第三晶体管的源极和漏极中的另一个与所述第二布线电连接。

6.根据权利要求5所述的半导体装置，

其中所述第一布线被供应第一电位，

所述第二布线被供应第二电位，

所述第二电位是比所述第一电位高的电位，

第一信号被输入到所述第一输入端子，

第二信号被输入到所述第二输入端子，

并且所述第二信号是所述第一信号的逻辑反转而成的信号。

7.根据权利要求5或6所述的半导体装置，

其中所述第一至第三晶体管是n沟道型晶体管。

8.根据权利要求5或6所述的半导体装置，

其中所述第一至第三晶体管在沟道形成区域中包含金属氧化物。

9.一种半导体装置，包括：

第一至第七晶体管；

第一至第三电容元件；

第一及第二布线；

第一至第四输入端子；以及

输出端子，

其中，所述第六晶体管的源极和漏极中的一个与所述第一布线电连接，

所述第六晶体管的源极和漏极中的另一个与所述第七晶体管的源极和漏极中的一个电连接，

所述第七晶体管的源极和漏极中的另一个与所述第三晶体管的源极和漏极中的一个、所述第四晶体管的源极和漏极中的一个、所述第三电容元件的一个端子以及所述第五晶体管的栅极电连接，

所述第三晶体管的源极和漏极中的另一个以及所述第四晶体管的源极和漏极中的另一个与所述第二布线电连接，

所述第六晶体管的栅极与所述第二输入端子、所述第二电容元件的一个端子以及所述第一晶体管的栅极电连接，

所述第七晶体管的栅极与所述第一输入端子、所述第一电容元件的一个端子以及所述第二晶体管的栅极电连接，

所述第三晶体管的栅极与所述第三输入端子电连接，

所述第四晶体管的栅极与所述第四输入端子电连接，

所述第一晶体管的源极和漏极中的一个与所述第一布线电连接，

所述第一晶体管的源极和漏极中的另一个与所述第二晶体管的源极和漏极中的一个电连接，

所述第二晶体管的源极和漏极中的另一个与所述第一电容元件的另一个端子、所述第二电容元件的另一个端子、所述第三电容元件的另一个端子、所述第五晶体管的源极和漏极中的一个以及所述输出端子电连接，

并且，所述第五晶体管的源极和漏极中的另一个与所述第二布线电连接。

10.根据权利要求9所述的半导体装置，

其中所述第一布线被供应第一电位，

所述第二布线被供应第二电位，

所述第二电位是比所述第一电位高的电位，

第一信号被输入到所述第一输入端子，

第二信号被输入到所述第二输入端子，

第三信号被输入到所述第三输入端子，

第四信号被输入到所述第四输入端子，

所述第三信号是所述第一信号的逻辑反转而成的信号，

并且所述第四信号是所述第二信号的逻辑反转而成的信号。

11.根据权利要求9或10所述的半导体装置，

其中所述第一至第七晶体管是n沟道型晶体管。

12.根据权利要求9或10所述的半导体装置，

其中所述第一至第七晶体管在沟道形成区域中包含金属氧化物。

13.一种半导体装置，包括：

第一至第七晶体管；

第一至第三电容元件；

第一及第二布线；

第一至第四输入端子；以及

输出端子，

其中，所述第六晶体管的源极和漏极中的一个以及所述第七晶体管的源极和漏极中的一个与所述第一布线电连接，

所述第六晶体管的源极和漏极中的另一个与所述第七晶体管的源极和漏极中的另一个、所述第三晶体管的源极和漏极中的一个、所述第三电容元件的一个端子以及所述第五晶体管的栅极电连接，

所述第三晶体管的源极和漏极中的另一个与所述第四晶体管的源极和漏极中的一个电连接，

所述第四晶体管的源极和漏极中的另一个与所述第二布线电连接，

所述第六晶体管的栅极与所述第一输入端子、所述第一电容元件的一个端子以及所述第一晶体管的栅极电连接，

所述第七晶体管的栅极与所述第二输入端子、所述第二电容元件的一个端子以及所述第二晶体管的栅极电连接，

所述第三晶体管的栅极与所述第三输入端子电连接，

所述第四晶体管的栅极与所述第四输入端子电连接，

所述第一晶体管的源极和漏极中的一个以及所述第二晶体管的源极和漏极中的一个与所述第一布线电连接，

所述第一晶体管的源极和漏极中的另一个与所述第二晶体管的源极和漏极中的另一个、所述第一电容元件的另一个端子、所述第二电容元件的另一个端子、所述第三电容元件的另一个端子、所述第五晶体管的源极和漏极中的一个以及所述输出端子电连接，

并且，所述第五晶体管的源极和漏极中的另一个与所述第二布线电连接。

14.根据权利要求13所述的半导体装置，

其中所述第一布线被供应第一电位，

所述第二布线被供应第二电位，

所述第二电位是比所述第一电位高的电位，

第一信号被输入到所述第一输入端子，

第二信号被输入到所述第二输入端子，

第三信号被输入到所述第三输入端子，

第四信号被输入到所述第四输入端子，

所述第三信号是所述第一信号的逻辑反转而成的信号，

并且所述第四信号是所述第二信号的逻辑反转而成的信号。

15.根据权利要求13或14所述的半导体装置，

其中所述第一至第七晶体管是n沟道型晶体管。

16.根据权利要求13或14所述的半导体装置，

其中所述第一至第七晶体管在沟道形成区域中包含金属氧化物。

Images