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JP7467430B2 - 記憶装置 - Google Patents

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Description

本発明の一形態は、記憶装置に関する。特に、本発明の一形態は、半導体特性を利用することで機能しうる記憶装置（半導体記憶装置、半導体メモリ、メモリ、ともいう）であり、冗長メモリセルを有する。
また、本発明の一形態は、半導体装置に関する。本明細書等において、半導体装置とは、半導体特性を利用した装置のことであり、例えば、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等を指す。また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般のことであり、例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、各種電子機器に用いられる記憶装置として広く知られている。ＤＲＡＭのメモリセルは、１つのトランジスタと１つの容量素子で構成され、ＤＲＡＭは容量素子に電荷を蓄積することでデータを記憶するメモリである。
ＤＲＡＭには、通常使用するメモリセル（通常メモリセル、ともいう）に加えて、冗長なメモリセル（冗長メモリセル、ともいう）を有する場合があり、例えば、出荷前検査で通常メモリセルの一部に不良が見つかると、当該メモリセルを冗長メモリセルに切り替えて出荷される。そのため、冗長メモリセルは、不良メモリセルを冗長メモリセルに切り替えるための回路（切り替え回路、冗長回路、ともいう）とあわせて、ＤＲＡＭの歩留まりを向上させるための技術として用いられる。
一方、トランジスタのチャネルが形成される領域（チャネル形成領域、ともいう）に、金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタ、ともいう）が注目されている。例えば、トランジスタに適用可能な金属酸化物として、Ｉｎ－Ｇａ－Ｚｎ酸化物（ＩＧＺＯ、イグゾー、などと呼ばれる）が知られている。
ＯＳトランジスタは、トランジスタがオフ状態にあるときのドレイン電流（オフ電流、ともいう）が非常に小さい（例えば、非特許文献１、２、参照）ため、ＯＳトランジスタをＤＲＡＭのメモリセルに用いることで、容量素子に蓄積した電荷を長時間保持することができる。
また、ＯＳトランジスタは薄膜トランジスタであるため、積層して設けることができる。例えば、特許文献１は、半導体基板に形成されたトランジスタを用いてＤＲＡＭの周辺回路を構成し、その上方に、ＯＳトランジスタを用いて構成されたＤＲＡＭのメモリセルを有する層を、複数積層した構成について開示している。ＤＲＡＭのメモリセルを有する層を複数積層することで、ＤＲＡＭのチップ面積を削減することができる。
なお、本明細書等では、ＯＳトランジスタがメモリセルに用いられたＤＲＡＭを、酸化物半導体ＤＲＡＭ、または、ＤＯＳＲＡＭ（登録商標、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ドスラム）と呼ぶ。
米国特許出願公開第２０１２／００６３２０８号明細書
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ ｉｔｓ ｔｒａｎｓｉｓｔｏｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｅｖａｌｕａｔｉｏｎ ｏｆ Ｏｆｆ－Ｓｔａｔｅ Ｃｕｒｒｅｎｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）．
冗長メモリセルを有する記憶装置は、通常メモリセルに加えて、冗長メモリセルと、不良となった通常メモリセルを冗長メモリセルに切り替えるための回路が必要である。しかし、記憶装置が有するメモリセルの数が増える（記憶装置が記憶できるデータ量が多くなる）と、冗長メモリセルの数も増え、切り替え回路の回路規模が大きく、複雑なものとなる。
本発明の一形態は、冗長メモリセルを有し、通常メモリセルと冗長メモリセルとの切り替えが容易な、記憶装置を提供することを課題の一つとする。または、本発明の一形態は、冗長メモリセルを有し、小型で消費電力が少なく、信頼性が高い記憶装置を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、ワード線ドライバ回路と、切り替え回路と、メモリセルアレイとを有する記憶装置である。ワード線ドライバ回路は、ｋ（ｋは１以上の整数）本の信号線に信号を出力する機能を有し、メモリセルアレイは、ｋ＋１本のワード線を有し、ｋ＋１本のワード線は、それぞれ、複数のメモリセルと電気的に接続される。切り替え回路は、２×ｋ個のスイッチトランジスタを有し、２×ｋ個のスイッチトランジスタのゲートは、それぞれ、トランジスタのソースまたはドレインの一方、および、キャパシタの一方の端子と電気的に接続される。２×ｋ個のスイッチトランジスタの一つは、ソースまたはドレインの一方がｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方がｋ＋１本のワード線の一つと電気的に接続され、２×ｋ個のスイッチトランジスタの他の一つは、ソースまたはドレインの一方がｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方がｋ＋１本のワード線の他の一つと電気的に接続される。
また、上記形態において、トランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、スイッチトランジスタ、および、トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、ワード線ドライバ回路と、第１乃至第ｍ（ｍは１以上の整数）切り替え回路と、第１乃至第ｍメモリセルブロックとを有する記憶装置である。ワード線ドライバ回路は、第１乃至第ｍ回路を有し、第ｊ（ｊは１以上ｍ以下の整数）回路は、それぞれ、第ｊ切り替え回路に、第１乃至第ｋ（ｋは１以上の整数）信号線を介して、信号を出力する機能を有する。第ｊメモリセルブロックは、それぞれ、ｋ＋１本のワード線を有し、ｋ＋１本のワード線は、それぞれ、複数のメモリセルと電気的に接続される。第ｊ切り替え回路は、それぞれ、２×ｋ個のスイッチトランジスタを有し、第ｊ切り替え回路のそれぞれにおいて、２×ｋ個のスイッチトランジスタのゲートは、それぞれ、トランジスタのソースまたはドレインの一方、および、キャパシタの一方の端子と電気的に接続される。第ｊ切り替え回路のそれぞれにおいて、２×ｋ個のスイッチトランジスタの一つは、ソースまたはドレインの一方がｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方がｋ＋１本のワード線の一つと電気的に接続され、２×ｋ個のスイッチトランジスタの他の一つは、ソースまたはドレインの一方がｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方がｋ＋１本のワード線の他の一つと電気的に接続される。
また、上記形態において、トランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、スイッチトランジスタ、および、トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、ワード線ドライバ回路を有する半導体基板と、第１乃至第ｍ（ｍは１以上の整数）切り替え回路、および、第１乃至第ｍメモリセルブロックを有する素子層と、を有する記憶装置である。ワード線ドライバ回路は、第１乃至第ｍ回路を有し、第ｊ（ｊは１以上ｍ以下の整数）回路は、それぞれ、第ｊ切り替え回路に、第１乃至第ｋ（ｋは１以上の整数）信号線を介して、信号を出力する機能を有する。第ｊメモリセルブロックは、それぞれ、ｋ＋１本のワード線を有し、ｋ＋１本のワード線は、それぞれ、複数のメモリセルと電気的に接続される。第ｊ切り替え回路は、それぞれ、２×ｋ個のスイッチトランジスタを有し、第ｊ切り替え回路のそれぞれにおいて、２×ｋ個のスイッチトランジスタのゲートは、それぞれ、トランジスタのソースまたはドレインの一方、および、キャパシタの一方の端子と電気的に接続される。第ｊ切り替え回路のそれぞれにおいて、２×ｋ個のスイッチトランジスタの一つは、ソースまたはドレインの一方がｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方がｋ＋１本のワード線の一つと電気的に接続され、２×ｋ個のスイッチトランジスタの他の一つは、ソースまたはドレインの一方がｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方がｋ＋１本のワード線の他の一つと電気的に接続される。素子層は、半導体基板の上方に積層して設けられる。
また、上記形態において、素子層に形成されたトランジスタ、および、スイッチトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する。
また、上記形態において、半導体基板は、単結晶シリコン基板であり、素子層に形成されたトランジスタ、および、スイッチトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する。
本発明の一形態により、冗長メモリセルを有し、通常メモリセルと冗長メモリセルとの切り替えが容易な、記憶装置を提供することができる。または、本発明の一形態により、冗長メモリセルを有し、小型で消費電力が少なく、信頼性が高い記憶装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
図１は、記憶装置の構成例を示す斜視概略図である。
図２は、記憶装置の構成例を示すブロック図である。
図３Ａ、図３Ｂは、メモリセルアレイの構成例、および、メモリセルアレイと切り替え回路の電気的な接続、を説明する図である。
図４Ａは、メモリセルアレイの構成例、および、メモリセルアレイと切り替え回路の電気的な接続、を説明する図である。図４Ｂは、メモリセルの構成例を示す回路図である。
図５は、切り替え回路の構成例を示す回路図である。
図６Ａは、ワード線ドライバ回路の構成例を示すブロック図である。図６Ｂは、回路ＬＶＢの構成例を示す回路図である。
図７は、メモリセルアレイとビット線ドライバ回路の構成例を説明する図である。
図８は、回路構成例を説明する図である。
図９は、記憶装置の動作例を説明するタイミングチャートである。
図１０は、記憶装置の動作例を説明するタイミングチャートである。
図１１は、記憶装置の動作例を説明するタイミングチャートである。
図１２は、記憶装置の構成例を示す断面図である。
図１３Ａ、図１３Ｂ、図１３Ｃは、トランジスタの構造例を示す断面図である。
図１４Ａは、トランジスタの構造例を示す上面図である。図１４Ｂ、図１４Ｃは、トランジスタの構造例を示す断面図である。
図１５Ａは、トランジスタの構造例を示す上面図である。図１５Ｂ、図１５Ｃは、トランジスタの構造例を示す断面図である。
図１６Ａは、トランジスタの構造例を示す上面図である。図１６Ｂ、図１６Ｃは、トランジスタの構造例を示す断面図である。
図１７Ａは、トランジスタの構造例を示す上面図である。図１７Ｂ、図１７Ｃは、トランジスタの構造例を示す断面図である。
図１８Ａは、トランジスタの構造例を示す上面図である。図１８Ｂ、図１８Ｃは、トランジスタの構造例を示す断面図である。
図１９Ａは、トランジスタの構造例を示す上面図である。図１９Ｂ、図１９Ｃは、トランジスタの構造例を示す断面図である。
図２０Ａ、図２０Ｂは、トランジスタの構造例を示す断面図である。
図２１は、記憶装置の構成例を示す断面図である。
図２２Ａ、図２２Ｂは、トランジスタの構造例を示す断面図である。
図２３Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図２３Ｂは、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図２３Ｃは、ＣＡＡＣ－ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図２４Ａ、図２４Ｂは、電子部品の一例を説明する模式図である。
図２５は、電子機器の例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。また、「電気的に接続」と表現される場合であっても、実際の回路において、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書等において、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆も同様である。
また、本明細書等において、電気回路における「端子」とは、電流または電位の入力（または、出力）や、信号の受信（または、送信）が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
また、一般に、「容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子（キャパシタ、ともいう）」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、または、ドレイン電極）とソース（ソース端子、ソース領域、または、ソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、オン電流とは、トランジスタがオン状態（導通状態、ともいう）にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体、を含む）、酸化物半導体などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。本発明の一形態に係わる記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、半導体記憶装置、半導体メモリ、または単に、メモリとも呼ばれている。また、本発明の一形態に係わる記憶装置は、半導体基板に形成されたトランジスタを有する層の上方に、ＯＳトランジスタを有する層が積層して設けられた構造を有する。ＯＳトランジスタは、オフ電流が非常に小さいという性質を有する。
＜記憶装置の斜視概略図＞
図１は、本発明の一形態に係わる記憶装置１０の構成例を示す斜視概略図である。図１に示す記憶装置１０は、層１００および層１１０を有し、層１００の上方に層１１０が積層して設けられた構造を有する。
層１００および層１１０には、それぞれ半導体特性を利用することで機能しうる回路が設けられており、具体的には、層１００には周辺回路１０１が、層１１０にはメモリセルアレイ１１１および切り替え回路１１２が設けられている。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
周辺回路１０１は、ロウデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、出力回路１４１、および、コントロールロジック回路１５１を有する。周辺回路１０１は、メモリセルアレイ１１１および切り替え回路１１２の、駆動回路および制御回路としての機能を有する。
周辺回路１０１は、半導体基板ＳＵＢに形成されたトランジスタを用いて構成される。半導体基板ＳＵＢは、トランジスタのチャネル領域を形成することが可能であれば、特に限定されない。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板など）、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
また、ＳＯＩ基板としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
本実施の形態では、半導体基板ＳＵＢに、単結晶シリコン基板を用いた場合について説明する。なお、単結晶シリコン基板に形成されたトランジスタを、Ｓｉトランジスタと呼ぶ。Ｓｉトランジスタを用いて構成された周辺回路１０１は、高速な動作が可能である。
メモリセルアレイ１１１は、複数のメモリセル１１４を有し、メモリセル１１４はＯＳトランジスタを用いて構成される。また、切り替え回路１１２も、ＯＳトランジスタを用いて構成される。ＯＳトランジスタは薄膜トランジスタであるため、メモリセルアレイ１１１および切り替え回路１１２は、半導体基板ＳＵＢ上に積層して設けることができる。そのため、メモリセル１１４および切り替え回路１１２を、ＯＳトランジスタを用いて構成することで、記憶装置１０のチップ面積を削減（記憶装置１０を小型化）することができる。また、ＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することができるため、低コストでの作製が可能である。
ここで、酸化物半導体のバンドギャップは２．５ｅＶ以上、好ましくは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が非常に小さい。なお、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流をいう。
ＯＳトランジスタのチャネル形成領域に用いられる金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、または実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態３および実施の形態４で説明する。
図１に示すように、メモリセルアレイ１１１において、メモリセル１１４は行列状（マトリクス状、ともいう）に配置され、各メモリセル１１４は、配線ＷＬＭおよび配線ＢＬと電気的に接続される。メモリセル１１４は、配線ＷＬＭに印加される電位によって選択され、配線ＢＬを介して、選択されたメモリセル１１４にデータが書き込まれる。または、メモリセル１１４は、配線ＷＬＭに印加される電位によって選択され、配線ＢＬを介して、選択されたメモリセル１１４からデータが読み出される。すなわち、配線ＷＬＭはメモリセル１１４のワード線としての機能を有し、配線ＢＬはメモリセル１１４のビット線としての機能を有する。
メモリセル１１４は、配線ＷＬＭを介して切り替え回路１１２と電気的に接続され、配線ＢＬを介してビット線ドライバ回路１３２と電気的に接続される。また、切り替え回路１１２は、配線ＷＬおよび配線ＣＴＬを介してワード線ドライバ回路１２２と電気的に接続される。配線ＣＴＬは、切り替え回路１１２の制御信号を伝える配線である。
なお、メモリセル１１４と切り替え回路１１２、切り替え回路１１２とワード線ドライバ回路１２２、メモリセル１１４とビット線ドライバ回路１３２との電気的な接続については、後ほど図３および図４を用いて説明するが、配線ＷＬの本数は配線ＷＬＭの本数よりも少なく、メモリセル１１４には、通常使用するメモリセルと冗長なメモリセルが含まれる。また、周辺回路１０１については、図２を用いて説明する。
＜記憶装置のブロック図＞
図２は、記憶装置１０の構成例を示すブロック図である。図２に示すブロック図では、メモリセルアレイ１１１が有するメモリセル１１４の数を省略し、代表的に１つのみ図示している。
図２に示すように、記憶装置１０は、周辺回路１０１、メモリセルアレイ１１１、および、切り替え回路１１２を有する。周辺回路１０１は、ロウデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、出力回路１４１、および、コントロールロジック回路１５１を有する。
メモリセルアレイ１１１は、複数のメモリセル１１４を有し（図２では１つのみ図示）、メモリセル１１４は、配線ＷＬＭを介して切り替え回路１１２と電気的に接続され、切り替え回路１１２は、配線ＷＬおよび配線ＣＴＬを介してワード線ドライバ回路１２２と電気的に接続され、メモリセル１１４は、配線ＢＬを介してビット線ドライバ回路１３２と電気的に接続される。
メモリセル１１４は、電荷を蓄積し保持することで、データを記憶する機能を有する。メモリセル１１４は、２値（ハイレベルまたはローレベル）のデータを記憶する機能を有していてもよいし、４値以上のデータを記憶する機能を有していてもよい。または、アナログデータを記憶する機能を有していてもよい。
ＯＳトランジスタは、オフ電流が非常に小さいため、メモリセル１１４に用いるトランジスタとして好適である。ＯＳトランジスタは、例えば、チャネル幅１μｍあたりのオフ電流を１００ｚＡ／μｍ以下、または１０ｚＡ／μｍ以下、または１ｚＡ／μｍ以下、または１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをメモリセル１１４に用いることにより、メモリセル１１４に書き込んだデータを長時間保持することができる。そのため、メモリセル１１４のリフレッシュ頻度を少なくすることができ、記憶装置１０を消費電力の少ないメモリとすることができる。
ＯＳトランジスタは、高温環境下でもオフ電流が増加しにくい特徴を有するため、記憶装置１０は、設置されている環境の温度が高い場合でも動作することができる。また、周辺回路１０１の発熱による高温環境下においても、メモリセル１１４に記憶したデータの消失が生じにくい。メモリセル１１４にＯＳトランジスタを用いることで、記憶装置１０の信頼性を高めることができる。
また、ＯＳトランジスタを用いたメモリセル１１４は、電荷を充電または放電することによって、データの書き換えおよび読み出しを行うため、実質的に無制限回のデータの書き換えおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセル１１４は、磁気メモリあるいは抵抗変化型メモリなどのように、原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。また、フラッシュメモリのように、繰り返しの書き換え動作による電子捕獲中心の増加による不安定性が認められない。
もしくは、メモリセル１１４に用いるトランジスタとして、オフ電流が小さければＯＳトランジスタ以外のトランジスタを用いてもよい。例えば、チャネル形成領域にバンドギャップが大きい半導体を有するトランジスタを用いてもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合があり、例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
ビット線ドライバ回路１３２は、プリチャージ回路１３３、センスアンプ１３４、および、入出力回路１３５を有する。プリチャージ回路１３３は、配線ＢＬをプリチャージする機能を有する。センスアンプ１３４は、配線ＢＬから読み出されたデータ信号を増幅する機能を有し、入出力回路１３５は、配線ＢＬにデータ信号を書き込む機能、および、配線ＢＬから読み出したデータ信号を出力回路１４１へ出力する機能を有する。なお、ビット線ドライバ回路１３２の構成例については、実施の形態２で説明する。
配線ＢＬおよび配線ＷＬＭは、メモリセルアレイ１１１が有するメモリセル１１４に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４１を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置１０の外部に出力される。
記憶装置１０には、外部から電源として、低電源電位ＶＳＳ、周辺回路１０１用の高電源電位ＶＤＤ、メモリセルアレイ１１１用の高電源電位ＶＩＨが供給される。ここで、高電源電位ＶＤＤは、低電源電位ＶＳＳよりも高い電位であり、また、高電源電位ＶＩＨは、高電源電位ＶＤＤより高い電位、もしくは高電源電位ＶＤＤと同電位とすることができる。なお、低電源電位ＶＳＳは、記憶装置１０において、基準の電位として用いられる。
記憶装置１０には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ１２１およびカラムデコーダ１３１に入力され、ＷＤＡＴＡはビット線ドライバ回路１３２に入力される。
なお、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡ、および、データ信号ＲＤＡＴＡは、ハイレベルまたはローレベル（ＨｉｇｈまたはＬｏｗ、ＨまたはＬ、１または０等で表される場合がある）で表されるデジタル信号である。本実施の形態では、デジタル信号のハイレベルは電位ＶＤＤを用いて表され、ローレベルは電位ＶＳＳを用いて表される。また、書き込みワード線ＷＬＭのハイレベルには電位ＶＩＨが用いられ、ローレベルには電位ＶＳＳが用いられる。
コントロールロジック回路１５１は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ１２１、カラムデコーダ１３１の制御信号を生成する。ＣＥはチップイネーブル信号であり、ＷＥは書き込みイネーブル信号であり、ＲＥは読み出しイネーブル信号である。コントロールロジック回路１５１が処理する信号は、これに限定されるものではなく、必要に応じて他の制御信号を入力してもよい。
なお、記憶装置１０において、上述の各回路、各信号、および各電位は、必要に応じて適宜取捨することができる。あるいは、他の回路、他の信号、または他の電位を追加してもよい。
＜メモリセルアレイの構成例１＞
図３Ａおよび図３Ｂは、メモリセルアレイ１１１の構成例、および、メモリセルアレイ１１１と切り替え回路１１２の電気的な接続、を説明する図である。
図３Ａを用いて、メモリセルアレイ１１１と、メモリセルブロック１１３および切り替え回路１１２との関係を説明する。図３Ａに示すように、メモリセルアレイ１１１が有する複数のメモリセル１１４は、ｍ（ｍは１以上の整数）個のメモリセルブロック１１３に分けて考えることができる。すなわち、メモリセルアレイ１１１は、ｍ個のメモリセルブロック１１３を有し、メモリセルブロック１１３のそれぞれはメモリセル１１４を有する、ともいえる。
ここで、ｈを１以上ｍ以下の整数とすると、メモリセルブロック１１３の１つであるメモリセルブロック１１３［ｈ］は、配線ＷＬＭを介して切り替え回路１１２［ｈ］と電気的に接続される。記憶装置１０は、切り替え回路１１２［１］乃至切り替え回路１１２［ｍ］を有する。
また、記憶装置１０は、ｎ（ｎは１以上の整数）本の配線ＢＬを有し、メモリセルブロック１１３［１］乃至メモリセルブロック１１３［ｍ］のそれぞれは、配線ＢＬ［１］乃至配線ＢＬ［ｎ］と電気的に接続される。
図３Ｂを用いて、メモリセルブロック１１３［ｈ］の構成例、および、メモリセルブロック１１３［ｈ］と切り替え回路１１２［ｈ］との関係を説明する。図３Ｂに示すように、メモリセルブロック１１３［ｈ］は、一列にｋ＋１（ｋは１以上の整数）個、一行にｎ個、計（ｋ＋１）×ｎ個のメモリセル１１４を有する。
メモリセル１１４は行列状に配置され、図３Ｂに示す［１，１］、［ｉ，ｊ］、［ｋ，ｎ］、［ｋ＋１，ｎ］（ｉは１以上ｋ＋１以下の整数、ｊは１以上ｎ以下の整数）等は、メモリセル１１４のアドレスを示している。
各メモリセル１１４は、配線ＷＬＭおよび配線ＢＬと電気的に接続される。メモリセルブロック１１３［ｈ］において、メモリセル１１４［ｉ、ｊ］は、配線ＷＬＭ［ｑ＋ｉ］および配線ＢＬ［ｊ］と電気的に接続される。ここで、ｑ＝（ｋ＋１）×（ｈ－１）である。
すなわち、記憶装置１０は、ｍ×（ｋ＋１）本の配線ＷＬＭを有し、メモリセルブロック１１３［ｈ］において、メモリセル１１４［ｉ、ｊ］は、配線ＷＬＭ［ｑ＋ｉ］を介して、切り替え回路１１２［ｈ］と電気的に接続される。
また、記憶装置１０は、ｍ×ｋ本の配線ＷＬおよびｍ本の配線ＣＴＬを有する。切り替え回路１１２［ｈ］は、配線ＷＬ［ｐ＋１］乃至配線ＷＬ［ｐ＋ｋ］および配線ＣＴＬ［ｈ］を介して、ワード線ドライバ回路１２２と電気的に接続される。ここで、ｐ＝ｋ×（ｈ－１）である。
＜メモリセルアレイの構成例２＞
ここで、説明をわかりやすくするため、ｋ＝４の場合における、メモリセルアレイ１１１の構成例、および、メモリセルアレイ１１１と切り替え回路１１２の電気的な接続を、図４Ａを用いて説明する。
図４Ａに示すように、メモリセルブロック１１３［１］乃至メモリセルブロック１１３［ｍ］のそれぞれは、５×ｎ個のメモリセル１１４を有する。記憶装置１０は、ｎ本の配線ＢＬと５×ｍ本の配線ＷＬＭを有し、メモリセル１１４のそれぞれは、配線ＢＬを介してビット線ドライバ回路１３２と電気的に接続され、配線ＷＬＭを介して切り替え回路１１２［１］乃至切り替え回路１１２［ｍ］のいずれかと電気的に接続される。
また、記憶装置１０は、４×ｍ本の配線ＷＬおよびｍ本の配線ＣＴＬを有し、切り替え回路１１２のそれぞれは、配線ＷＬおよび配線ＣＴＬを介してワード線ドライバ回路１２２と電気的に接続される。
すなわち、切り替え回路１１２［１］乃至切り替え回路１１２［ｍ］のそれぞれに接続される配線ＷＬＭの数は５本であり、配線ＷＬの数は４本である。そして、切り替え回路１１２［１］乃至切り替え回路１１２［ｍ］は、４本の配線ＷＬと４本の配線ＷＬＭを導通させる機能、および、１本の配線ＷＬＭを非選択とする機能を有する。
＜メモリセルの構成例＞
図４Ｂは、メモリセル１１４の構成例を示す回路図である。メモリセル１１４は、トランジスタＭ１１と、容量素子ＣＡとを有する。なお、トランジスタＭ１１は、フロントゲート（単に、ゲート、ともいう）およびバックゲートを有する。
トランジスタＭ１１のソースまたはドレインの一方は、容量素子ＣＡの第１端子と電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方は、配線ＢＬと接続されている。トランジスタＭ１１のゲートは、配線ＷＬＭと接続され、トランジスタＭ１１のバックゲートは、配線ＢＫＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＬは、ビット線として機能し、配線ＷＬＭは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。また、配線ＢＫＬは、トランジスタＭ１１のバックゲートに所定の電位を印加するための配線として機能する。配線ＢＫＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
トランジスタＭ１１は、容量素子ＣＡの第１端子と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有する。データの書き込みまたは読み出しは、配線ＷＬＭにハイレベルの電位を印加し、容量素子ＣＡの第１端子と配線ＢＬとを、導通状態とすることによって行われる。つまり、メモリセル１１４は、容量素子ＣＡに電荷を蓄積することでデータを保持する記憶装置であり、メモリセル１１４に保持されるデータは、配線ＢＬおよびトランジスタＭ１１を介して、書き込みまたは読み出しが行われる。
なお、トランジスタＭ１１には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。例えば、トランジスタＭ１１のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
また、容量素子ＣＡは、電極となる導電体の間に絶縁体を挟んだ構成である。電極を構成する導電体としては、金属の他、導電性を付与した半導体などを用いることができる。
ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル１１４に書き込んだデータを長時間保持することができる。そのため、メモリセル１１４のリフレッシュ頻度を少なくすることができ、記憶装置１０を消費電力の少ない記憶装置とすることができる。
または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル１１４に多値データまたはアナログデータを保持してもよい。または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル１１４が有する容量素子ＣＡの容量を小さくしても、記憶装置１０を動作させることが可能である。トランジスタＭ１１にＯＳトランジスタを用いることで、上述のＤＯＳＲＡＭを構成することができる。
なお、トランジスタＭ１１を、バックゲートを有さない構成としてもよい。
＜切り替え回路の構成例＞
切り替え回路１１２［１］乃至切り替え回路１１２［ｍ］を代表して、切り替え回路１１２［１］の構成例を図５に示す。
切り替え回路１１２［１］は、トランジスタ１１乃至トランジスタ１８、トランジスタ２１乃至トランジスタ２８、および、キャパシタＣ１１乃至キャパシタＣ１８を有する。トランジスタ１１乃至トランジスタ１８、および、トランジスタ２１乃至トランジスタ２８は、ｎチャネル型のトランジスタである。なお、トランジスタ２１乃至トランジスタ２８は、オフ電流が小さいトランジスタであることが好ましく、また、トランジスタ１１乃至トランジスタ１８は、配線ＷＬと配線ＷＬＭとの導通状態を制御するスイッチトランジスタである。
切り替え回路１１２［１］には、配線ＷＬ［１］乃至配線ＷＬ［４］、配線ＷＬＭ［１］乃至配線ＷＬＭ［５］、配線ＣＴＬ［１］、および、配線ＰＬが接続され、さらに、配線ＣＴＬ［１］は、配線ＣＴＬ［１、０］乃至配線ＣＴＬ［１、４］、および、配線ＣＴＬ［１、１ｂ］乃至配線ＣＴＬ［１、４ｂ］に分けられる。
なお、配線ＣＴＬ［１、１ｂ］を介して伝えられる信号は、配線ＣＴＬ［１、１］を介して伝えられる信号の反転信号であり、配線ＣＴＬ［１、２ｂ］を介して伝えられる信号は、配線ＣＴＬ［１、２］を介して伝えられる信号の反転信号であり、配線ＣＴＬ［１、３ｂ］を介して伝えられる信号は、配線ＣＴＬ［１、３］を介して伝えられる信号の反転信号であり、配線ＣＴＬ［１、４ｂ］を介して伝えられる信号は、配線ＣＴＬ［１、４］を介して伝えられる信号の反転信号である。
また、配線ＣＴＬ［１、０］を介して伝えられる信号は、配線ＣＴＬ［１、１］乃至配線ＣＴＬ［１、４］、および、配線ＣＴＬ［１、１ｂ］乃至配線ＣＴＬ［１、４ｂ］を介して伝えられる信号を、取り込むタイミングを制御する。
切り替え回路１１２［１］において、配線ＷＬ［１］は、トランジスタ１１のソースまたはドレインの一方、および、トランジスタ１２のソースまたはドレインの一方と電気的に接続される。同様に、配線ＷＬ［２］は、トランジスタ１３のソースまたはドレインの一方、および、トランジスタ１４のソースまたはドレインの一方と電気的に接続され、配線ＷＬ［３］は、トランジスタ１５のソースまたはドレインの一方、および、トランジスタ１６のソースまたはドレインの一方と電気的に接続され、配線ＷＬ［４］は、トランジスタ１７のソースまたはドレインの一方、および、トランジスタ１８のソースまたはドレインの一方と電気的に接続される。
配線ＷＬＭ［１］は、トランジスタ１１のソースまたはドレインの他方と電気的に接続され、配線ＷＬＭ［２］は、トランジスタ１２のソースまたはドレインの他方、および、トランジスタ１３のソースまたはドレインの他方と電気的に接続され、配線ＷＬＭ［３］は、トランジスタ１４のソースまたはドレインの他方、および、トランジスタ１５のソースまたはドレインの他方と電気的に接続され、配線ＷＬＭ［４］は、トランジスタ１６のソースまたはドレインの他方、および、トランジスタ１７のソースまたはドレインの他方と電気的に接続され、配線ＷＬＭ［５］は、トランジスタ１８のソースまたはドレインの他方と電気的に接続される。
配線ＣＴＬ［１、０］は、トランジスタ２１乃至トランジスタ２８のゲートと電気的に接続され、配線ＣＴＬ［１、１］は、トランジスタ２１のソースまたはドレインの一方と電気的に接続され、配線ＣＴＬ［１、１ｂ］は、トランジスタ２２のソースまたはドレインの一方と電気的に接続され、配線ＣＴＬ［１、２］は、トランジスタ２３のソースまたはドレインの一方と電気的に接続され、配線ＣＴＬ［１、２ｂ］は、トランジスタ２４のソースまたはドレインの一方と電気的に接続され、配線ＣＴＬ［１、３］は、トランジスタ２５のソースまたはドレインの一方と電気的に接続され、配線ＣＴＬ［１、３ｂ］は、トランジスタ２６のソースまたはドレインの一方と電気的に接続され、配線ＣＴＬ［１、４］は、トランジスタ２７のソースまたはドレインの一方と電気的に接続され、配線ＣＴＬ［１、４ｂ］は、トランジスタ２８のソースまたはドレインの一方と電気的に接続される。
トランジスタ２１のソースまたはドレインの他方は、トランジスタ１１のゲートおよびキャパシタＣ１１の一方の端子と電気的に接続され、トランジスタ２２のソースまたはドレインの他方は、トランジスタ１２のゲートおよびキャパシタＣ１２の一方の端子と電気的に接続され、トランジスタ２３のソースまたはドレインの他方は、トランジスタ１３のゲートおよびキャパシタＣ１３の一方の端子と電気的に接続され、トランジスタ２４のソースまたはドレインの他方は、トランジスタ１４のゲートおよびキャパシタＣ１４の一方の端子と電気的に接続され、トランジスタ２５のソースまたはドレインの他方は、トランジスタ１５のゲートおよびキャパシタＣ１５の一方の端子と電気的に接続され、トランジスタ２６のソースまたはドレインの他方は、トランジスタ１６のゲートおよびキャパシタＣ１６の一方の端子と電気的に接続され、トランジスタ２７のソースまたはドレインの他方は、トランジスタ１７のゲートおよびキャパシタＣ１７の一方の端子と電気的に接続され、トランジスタ２８のソースまたはドレインの他方は、トランジスタ１８のゲートおよびキャパシタＣ１８の一方の端子と電気的に接続される。
配線ＰＬは、キャパシタＣ１１乃至キャパシタＣ１８の他方の端子と電気的に接続される。なお、配線ＰＬは、キャパシタＣ１１乃至キャパシタＣ１８の他方の端子に、所定の電位を印加するための配線として機能する。
＜切り替え回路の動作例＞
例えば、配線ＣＴＬ［１、１］乃至配線ＣＴＬ［１、４］を介して伝えられる信号がハイレベルの時、配線ＷＬ［１］と配線ＷＬＭ［１］、配線ＷＬ［２］と配線ＷＬＭ［２］、配線ＷＬ［３］と配線ＷＬＭ［３］、配線ＷＬ［４］と配線ＷＬＭ［４］が、それぞれ導通状態となる。配線ＷＬＭ［５］は非選択の状態である。
例えば、配線ＣＴＬ［１、１］乃至配線ＣＴＬ［１、４］を介して伝えられる信号がローレベルの時、配線ＷＬ［１］と配線ＷＬＭ［２］、配線ＷＬ［２］と配線ＷＬＭ［３］、配線ＷＬ［３］と配線ＷＬＭ［４］、配線ＷＬ［４］と配線ＷＬＭ［５］が、それぞれ導通状態となる。配線ＷＬＭ［１］は非選択の状態である。
例えば、配線ＣＴＬ［１、１］を介して伝えられる信号がハイレベルであり、配線ＣＴＬ［１、２］乃至配線ＣＴＬ［１、４］を介して伝えられる信号がローレベルの時、配線ＷＬ［１］と配線ＷＬＭ［１］、配線ＷＬ［２］と配線ＷＬＭ［３］、配線ＷＬ［３］と配線ＷＬＭ［４］、配線ＷＬ［４］と配線ＷＬＭ［５］が、それぞれ導通状態となる。配線ＷＬＭ［２］は非選択の状態である。
また、例えば、配線ＣＴＬ［１、１］および配線ＣＴＬ［１、２］を介して伝えられる信号がハイレベルであり、配線ＣＴＬ［１、３］および配線ＣＴＬ［１、４］を介して伝えられる信号がローレベルの時、配線ＷＬ［１］と配線ＷＬＭ［１］、配線ＷＬ［２］と配線ＷＬＭ［２］、配線ＷＬ［３］と配線ＷＬＭ［４］、配線ＷＬ［４］と配線ＷＬＭ［５］が、それぞれ導通状態となる。配線ＷＬＭ［３］は非選択の状態である。
なお、図５では省略したが、切り替え回路１１２［１］は、非選択とした配線ＷＬＭをローレベルとする機能を有することが好ましい。また、トランジスタ２１乃至トランジスタ２８のオフ電流が十分小さい場合、キャパシタＣ１１乃至キャパシタＣ１８は省略してもよい。
メモリセルブロック１１３［１］および切り替え回路１１２［１］において、例えば、初期状態で、配線ＣＴＬ［１、１］乃至配線ＣＴＬ［１、４］を介して伝えられる信号をハイレベルとし、出荷前検査で、配線ＷＬＭ［２］と電気的に接続されるメモリセル１１４に不良が見つかった場合、配線ＣＴＬ［１、１］を介して伝えられる信号をハイレベルに、配線ＣＴＬ［１、２］乃至配線ＣＴＬ［１、４］を介して伝えられる信号をローレベルとすることで、メモリセルブロック１１３［１］を良品とすることができる。
この場合、配線ＷＬＭ［１］乃至配線ＷＬＭ［４］と電気的に接続されるメモリセル１１４は、通常メモリセルであり、配線ＷＬＭ［５］と電気的に接続されるメモリセル１１４は、冗長メモリセルである、ということができる。
メモリセルブロック１１３［１］乃至メモリセルブロック１１３［ｍ］について、同様の対応を行うことにより、記憶装置１０の歩留まりを向上させることができる。また、不良メモリセルを見つける検査は、出荷前検査に限らず、記憶装置１０の使用開始後に行ってもよい。
＜ワード線ドライバ回路の構成例＞
図６Ａは、ワード線ドライバ回路１２２の構成例を示すブロック図である。
ワード線ドライバ回路１２２は、ｍ×ｋ本の配線ＷＬに信号を出力する機能を有する。ワード線ドライバ回路１２２は、ロウデコーダ１２１より、配線ＷＬを駆動するための、信号ＷＩおよび信号ＷＩＢが入力される。ここで、信号ＷＩおよび信号ＷＩＢは、ハイレベルまたはローレベルで表されるデジタル信号であり、信号ＷＩＢは、信号ＷＩの論理を反転した反転信号である。
また、ワード線ドライバ回路１２２は、ｍ本の配線ＣＴＬに信号を出力する機能を有する。ワード線ドライバ回路１２２が配線ＣＴＬに信号を出力する機能は、ワード線ドライバ回路１２２が配線ＷＬに信号を出力する機能と同様に構成できるため、本実施の形態では説明を省略する。
配線ＷＬはｍ×ｋ本あるため、信号ＷＩおよび信号ＷＩＢも、それぞれｍ×ｋ本である。図６Ａでは、それぞれ、ＷＬ（１）乃至ＷＬ（ｍ×ｋ）、ＷＩ（１）乃至ＷＩ（ｍ×ｋ）、ＷＩＢ（１）乃至ＷＩＢ（ｍ×ｋ）、と表す。
ロウデコーダ１２１には、低電源電位ＶＳＳと高電源電位ＶＤＤが供給されているため、信号ＷＩおよび信号ＷＩＢのハイレベルに対応する電位は高電源電位ＶＤＤであり、信号ＷＩおよび信号ＷＩＢのローレベルに対応する電位は低電源電位ＶＳＳである。
一方、メモリセルアレイ１１１においては、配線ＷＬのハイレベルに対応する電位として高電源電位ＶＩＨが使用され、配線ＷＬのローレベルに対応する電位として低電源電位ＶＳＳが使用される。
そのため、ワード線ドライバ回路１２２は、入力された信号のハイレベルを調整する（レベル調整、ともいう）機能と、入力された信号に配線ＷＬを駆動する能力を付加する（バッファ、ともいう）機能とを有する。ワード線ドライバ回路１２２は、回路ＬＶＢをｍ×ｋ個有し、図６Ａでは、ＬＶＢ（１）乃至ＬＶＢ（ｍ×ｋ）と表す。回路ＬＶＢは、入力された信号のハイレベルを調整する機能と、入力された信号に配線ＷＬを駆動する能力を付加する機能とを有する。
図６Ｂは、回路ＬＶＢの構成例を示す回路図である。
回路ＬＶＢは、ｎチャネル型のトランジスタ３１乃至トランジスタ３４、および、ｐチャネル型のトランジスタ４１乃至トランジスタ４６を有する。また、回路ＬＶＢは、入力端子ＷＩ＿ＩＮ、入力端子ＷＩＢ＿ＩＮ、配線ＶＩＨ＿ＩＮ、配線ＶＳＳ＿ＩＮ、および、出力端子ＷＬ＿ＯＵＴを有する。
回路ＬＶＢにおいて、入力端子ＷＩ＿ＩＮには信号ＷＩが入力され、入力端子ＷＩＢ＿ＩＮには信号ＷＩＢが入力され、配線ＶＩＨ＿ＩＮには高電源電位ＶＩＨが入力され、配線ＶＳＳ＿ＩＮには低電源電位ＶＳＳが入力される。そして、回路ＬＶＢは、出力端子ＷＬ＿ＯＵＴから配線ＷＬを駆動する信号を出力する。
回路ＬＶＢにおいて、トランジスタ３１のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ３１のソースまたはドレインの他方は、トランジスタ４２のソースまたはドレインの一方、およびトランジスタ４３のゲートと電気的に接続され、トランジスタ３１のゲートは、入力端子ＷＩ＿ＩＮ、およびトランジスタ４２のゲートと電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、トランジスタ４１のソースまたはドレインの一方と電気的に接続され、トランジスタ４１のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続される。
トランジスタ３２のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ３２のソースまたはドレインの他方は、トランジスタ４４のソースまたはドレインの一方、およびトランジスタ４１のゲートと電気的に接続され、トランジスタ３２のゲートは、入力端子ＷＩＢ＿ＩＮ、およびトランジスタ４４のゲートと電気的に接続される。トランジスタ４４のソースまたはドレインの他方は、トランジスタ４３のソースまたはドレインの一方と電気的に接続され、トランジスタ４３のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続される。ここで、トランジスタ４４のソースまたはドレインの他方と、トランジスタ４３のソースまたはドレインの一方との接続部を、ノードＮ１１と呼称し、ノードＮ１１と電気的に接続される他の素子等については後述する。
トランジスタ３１、トランジスタ３２、および、トランジスタ４１乃至トランジスタ４４は、入力された信号ＷＩおよび信号ＷＩＢのハイレベルに対応する電位を、高電源電位ＶＤＤから高電源電位ＶＩＨに変換するレベル調整の機能を有する。
また、回路ＬＶＢにおいて、トランジスタ３３のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ３３のソースまたはドレインの他方は、トランジスタ４５のソースまたはドレインの一方、トランジスタ３４のゲート、およびトランジスタ４６のゲートと電気的に接続され、トランジスタ３３のゲートは、ノードＮ１１、およびトランジスタ４５のゲートと電気的に接続される。トランジスタ４５のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続される。
トランジスタ３４のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ３４のソースまたはドレインの他方は、トランジスタ４６のソースまたはドレインの一方、および出力端子ＷＬ＿ＯＵＴと電気的に接続され、トランジスタ４６のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続される。
トランジスタ３３、トランジスタ３４、トランジスタ４５、および、トランジスタ４６は、ノードＮ１１の信号を、出力端子ＷＬ＿ＯＵＴから出力するバッファの機能を有する。
上述のように、回路ＬＶＢは、高電源電位ＶＤＤおよび低電源電位ＶＳＳを用いてハイレベルまたはローレベルが表される、信号ＷＩおよび信号ＷＩＢのハイレベルを、高電源電位ＶＩＨに変えて、配線ＷＬに出力する機能を有する。
＜記憶装置＞
本発明の一形態に係わる記憶装置において、メモリセル１１４のワード線としての機能を有する配線ＷＬＭの本数は、ワード線ドライバ回路１２２が信号を出力する配線ＷＬの本数よりも多い。配線ＷＬＭのそれぞれにメモリセル１１４が接続され、メモリセル１１４には冗長なメモリセルが含まれる。切り替え回路１１２は、配線ＷＬＭと配線ＷＬとの導通状態を制御する機能を有し、メモリセル１１４に不良メモリセルが見つかった場合、不良メモリセルが接続された配線ＷＬＭを、配線ＷＬとは非導通状態とすることで、不良メモリセルを使用しないようにすることができる。
また、配線ＷＬと配線ＷＬＭとの導通状態を制御するスイッチトランジスタのゲートには、オフ電流が小さなトランジスタを用いて選択情報が書き込まれるため、不良メモリセルを見つける検査が行われた後、当該選択情報を長時間保持することができる。すなわち、配線ＷＬＭと配線ＷＬとの導通状態を保持することができる。
また、ＯＳトランジスタを用いて切り替え回路１１２を構成することで、切り替え回路１１２を、周辺回路１０１の上方に積層して設けることができる。メモリセルアレイ１１１の近くに切り替え回路１１２を設けることができ、信号遅延を少なくすることができる。また、記憶装置１０のチップ面積を削減することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明したビット線ドライバ回路１３２が有する、プリチャージ回路１３３、センスアンプ１３４、および、入出力回路１３５の、構成例と動作例について説明する。なお、図７に示すメモリセルアレイ２１１は、上記実施の形態で説明したメモリセルアレイ１１１とは異なり、折り返しビット線方式（フォールデッドビット線方式）のメモリセルアレイである。メモリセルアレイ２１１は、例えば、メモリセルアレイ２１１が有するメモリセル２１４を、メモリセルブロック１１３ごとに同じビット線と接続することで、メモリセルアレイ１１１にも適用することができる。また、メモリセルアレイ２１１は、開放型ビット線方式（オープンビット線方式）のメモリセルアレイにも適用することができる。
図７に示すメモリセルアレイ２１１は、一列にｍ個、一行にｎ個、計ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセル２１４を有し、メモリセル２１４は行列状に配置されている。図７では、メモリセル２１４のアドレスも併せて示している。例えば、［ｉ，ｊ］はｉ行ｊ列目（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）のメモリセル２１４を示している。
また、図７に示すメモリセルアレイ２１１は、ワード線としての機能を有する、ｍ本の配線ＷＤＬを有し、配線ＷＤＬ（１）は１行目のメモリセル２１４と電気的に接続される。同様に、配線ＷＤＬ（ｉ）はｉ行目のメモリセル２１４と電気的に接続される。
また、図７に示すメモリセルアレイ２１１は、１列に２本の配線ＢＩＬ（配線ＢＩＬａおよび配線ＢＩＬｂ）を有する。図７などでは、１列目の配線ＢＩＬａを配線ＢＩＬａ（１）と示し、ｊ列目の配線ＢＩＬｂを配線ＢＩＬｂ（ｊ）と示している。
奇数行に配置されたメモリセル２１４は、配線ＢＩＬａまたは配線ＢＩＬｂの一方と電気的に接続され、偶数行に配置されたメモリセル２１４は、配線ＢＩＬａまたは配線ＢＩＬｂの他方と電気的に接続される。
また、配線ＢＩＬａおよび配線ＢＩＬｂは、列毎に設けられた、プリチャージ回路１３３、センスアンプ１３４、および、入出力回路１３５と電気的に接続される。また、入出力回路１３５は、列毎に配線ＳＡＬａおよび配線ＳＡＬｂと電気的に接続される。図７などでは、１列目のプリチャージ回路１３３をプリチャージ回路１３３（１）と示し、ｊ列目のプリチャージ回路１３３をプリチャージ回路１３３（ｊ）と示している。センスアンプ１３４および入出力回路１３５も同様に表記している。
＜回路構成例＞
図８に、ｊ列目のメモリセル２１４、プリチャージ回路１３３、センスアンプ１３４、および、入出力回路１３５の回路構成例を示す。
＜プリチャージ回路１３３＞
プリチャージ回路１３３（ｊ）は、ｎチャネル型のトランジスタＴｒ２１乃至トランジスタＴｒ２３を有する。なお、トランジスタＴｒ２１乃至トランジスタＴｒ２３は、ｐチャネル型であってもよい。トランジスタＴｒ２１のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ２２のソース又はドレインの一方は配線ＢＩＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ２３のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＢＩＬｂ（ｊ）と接続されている。トランジスタＴｒ２１のゲート、トランジスタＴｒ２２のゲート、及びトランジスタＴｒ２３のゲートは、配線ＰＬと接続されている。プリチャージ回路１３３（ｊ）は、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する機能を有する。
＜センスアンプ１３４＞
センスアンプ１３４（ｊ）は、ｐチャネル型のトランジスタＴｒ３１及びトランジスタＴｒ３２と、ｎチャネル型のトランジスタＴｒ３３及びトランジスタＴｒ３４を有する。トランジスタＴｒ３１のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、及び配線ＢＩＬａ（ｊ）と接続されている。トランジスタＴｒ３３のソース又はドレインの一方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、及び配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。トランジスタＴｒ３２のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、及び配線ＢＩＬｂ（ｊ）と接続されている。トランジスタＴｒ３４のソース又はドレインの一方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、及び配線ＢＩＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。センスアンプ１３４（ｊ）は、配線ＢＩＬａ（ｊ）、ＢＩＬｂ（ｊ）の電位を増幅する機能を有する。なお、センスアンプ１３４（ｊ）は、ラッチ型のセンスアンプとして機能する。
＜入出力回路１３５＞
入出力回路１３５（ｊ）は、ｎチャネル型のトランジスタＴｒ４１及びトランジスタＴｒ４２を有する。なお、トランジスタＴｒ４１及びトランジスタＴｒ４２は、ｐチャネル型であってもよい。トランジスタＴｒ４１のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＡＬａ（ｊ）と接続されている。トランジスタＴｒ４２のソース又はドレインの一方は配線ＢＩＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＡＬｂ（ｊ）と接続されている。トランジスタＴｒ４１のゲート及びトランジスタＴｒ４２のゲートは、配線ＣＳＥＬと接続されている。
入出力回路１３５（ｊ）は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＩＬａ（ｊ）と配線ＳＡＬａ（ｊ）の導通状態、及び配線ＢＩＬｂ（ｊ）と配線ＳＡＬｂ（ｊ）の導通状態を制御する機能を有する。すなわち、入出力回路１３５（ｊ）によって、配線ＳＡＬａ（ｊ）、配線ＳＡＬｂ（ｊ）に電位を出力するか否かを選択することができる。
配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、プリチャージ回路１３３、センスアンプ１３４、および、入出力回路１３５の動作を制御するための信号、または電位を伝える機能を有する。配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、図１に示すコントロールロジック回路１５１と接続されている。コントロールロジック回路１５１は、配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬに制御信号を供給する機能を有する。
＜動作例＞
図８に示すメモリセル２１４［ｉ，ｊ］、プリチャージ回路１３３（ｊ）、センスアンプ１３４（ｊ）、および、入出力回路１３５（ｊ）を用いて、記憶装置１０の動作モードについて説明する。また、配線ＢＧＬ（ｉ）に－３Ｖが供給されているものとする。
＜読み出しモード＞
まず、メモリセル２１４［ｉ，ｊ］からデータを読み出す際のセンスアンプ１３４（ｊ）の動作例について、図９に示したタイミングチャートを用いて説明する。
［期間Ｔ１１］
期間Ｔ１１において、プリチャージ回路１３３（ｊ）を動作させ、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。ＶＨ＿ＳＰは、配線ＳＰに供給されるハイレベル電位であり、ＶＬ＿ＳＮは、配線ＳＮに供給されるローレベル電位である。
なお、期間Ｔ１１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３５（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＷＤＬ（ｉ）の電位はローレベル（ＶＬ＿ＷＤＬ）であり、メモリセル２１４［ｉ，ｊ］が有するトランジスタＭ１２はオフ状態である。同様に、図９には図示していないが、配線ＷＤＬ［ｉ＋１］の電位はローレベル（ＶＬ＿ＷＤＬ）であり、メモリセル２１４［ｉ＋１，ｊ］が有するトランジスタＭ１２はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ１３４（ｊ）は停止状態となっている。
なお、ＶＬ＿ＷＤＬは、ＶＬ＿ＳＮよりも低い電位であることが好ましい。また、ＶＬ＿ＷＤＬは、ＶＬ＿ＳＮからトランジスタＭ１２のＶｔｈを減じた電位よりも低い電位であることが好ましい。言い換えると、ＶＬ＿ＳＮを基準電位（０Ｖ）とした場合、ＶＬ＿ＷＤＬを負電位（マイナス電位、または負バイアス、ともいう）にすればよい。
配線ＷＤＬ（ｉ）に負バイアスを供給することにより、トランジスタＭ１２をより確実にオフ状態とすることができる。特に、高温環境下においてもデータの保持時間が長い記憶装置を提供することができる。
また、配線ＢＧＬ（ｉ）に負バイアスを供給することによってもトランジスタＭ１２をオフ状態とすることができる。特に、配線ＷＤＬ（ｉ）および配線ＢＧＬ（ｉ）の双方に負バイアスを供給することによって、一方のみに負バイアスを供給する場合よりも小さいバイアスで同等の効果が実現できる。また、トランジスタＭ１２に加わる電界ストレスを低減することができるため、トランジスタＭ１２の信頼性を高めることができる。さらに、トランジスタＭ１２の消費電力を低減することができる。すなわち、記憶装置１０の信頼性を高め、消費電力を低減することができる。
［期間Ｔ１２］
期間Ｔ１２において、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、配線ＷＤＬ（ｉ）を選択する。具体的には、配線ＷＤＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＤＬ）とすることにより、メモリセル２１４［ｉ，ｊ］が有するトランジスタＭ１２をオン状態にする。これにより、メモリセル２１４［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＢがトランジスタＭ１２を介して導通状態となり、容量素子ＣＢに保持されている電荷の量に応じて配線ＢＩＬａ（ｊ）の電位が変動する。
ここで、ＶＨ＿ＷＤＬは、ＶＨ＿ＳＰよりも高い電位であることが好ましい。具体的には、ＶＨ＿ＷＤＬは、ＶＨ＿ＳＰにトランジスタＭ１２のＶｔｈを加えた電位よりも高い電位であることが好ましい。
図９では、メモリセル２１４［ｉ，ｊ］にデータ“１”が格納され、容量素子ＣＢに蓄積されている電荷の量が多い場合を例示している。具体的に、容量素子ＣＢに蓄積されている電荷の量が多い場合、容量素子ＣＢから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。一方、メモリセル２１４［ｉ，ｊ］にデータ“０”が格納され、容量素子ＣＢに蓄積されている電荷の量が少ない場合は、配線ＢＩＬａ（ｊ）から容量素子ＣＢへ電荷が流入することにより、配線ＢＩＬａ（ｊ）の電位はΔＶ２だけ下降する（図示せず）。
なお、期間Ｔ１２において、配線ＣＳＥＬの電位はローレベル（ＶＬ－ＣＳＥＬ）であり、入出力回路１３５（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ１３４（ｊ）は停止状態を維持する。
［期間Ｔ１３］
期間Ｔ１３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）まで変化させ、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）まで変化させる。すると、センスアンプ１３４（ｊ）が動作状態になる。センスアンプ１３４（ｊ）は、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位差（図９においてはΔＶ１）を増幅させる機能を有する。センスアンプ１３４（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。
なお、期間Ｔ１３の初期において、配線ＢＩＬａ（ｊ）の電位がＶｐｒｅ－ΔＶ２である場合は、センスアンプ１３４（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ－ΔＶ２から配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、電位Ｖｐｒｅから配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。
また、期間Ｔ１３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路１３３（ｊ）においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。また、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３５（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＷＤＬ（ｉ）の電位はハイレベル（ＶＨ＿ＷＤＬ）であり、メモリセル２１４［ｉ，ｊ］が有するトランジスタＭ１２はオン状態である。よって、メモリセル２１４［ｉ，ｊ］では、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷量が、容量素子ＣＢに蓄積される。
［期間Ｔ１４］
期間Ｔ１４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３５（ｊ）をオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１とトランジスタＴｒ４２をオン状態にする。これにより、配線ＢＩＬａ（ｊ）の電位が配線ＳＡＬａ（ｊ）に供給され、配線ＢＩＬｂ（ｊ）の電位が配線ＳＡＬｂ（ｊ）に供給される。
なお、期間Ｔ１４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路１３３（ｊ）においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。また、配線ＷＤＬ（ｉ）の電位はハイレベル（ＶＨ＿ＷＤＬ）であり、メモリセル２１４［ｉ，ｊ］が有するトランジスタＭ１２はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、センスアンプ１３４（ｊ）は動作状態である。よって、メモリセル２１４［ｉ，ｊ］では、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子ＣＢに蓄積されている。
［期間Ｔ１５］
期間Ｔ１５において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３５（ｊ）をオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
また、期間Ｔ１５において、配線ＷＤＬ（ｉ）にＶＬ＿ＷＤＬを供給して配線ＷＤＬ（ｉ）を非選択の状態とする。具体的には、配線ＷＤＬ（ｉ）の電位をローレベル（ＶＬ＿ＷＤＬ）とする。すると、メモリセル２１４［ｉ，ｊ］が有するトランジスタがオフ状態になる。これにより、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷量が、メモリセル２１４［ｉ，ｊ］が有する容量素子ＣＢに保持される。よって、データの読み出しが行われた後も、データがメモリセル２１４［ｉ，ｊ］に保持される。
配線ＷＤＬ（ｉ）に供給するＶＬ＿ＷＤＬを負電位とすることで、トランジスタＭ１２をより確実にオフ状態とすることができる。特に、高温環境下においてもデータの保持時間が長い記憶装置を提供することができる。
なお、期間Ｔ１５において入出力回路１３５（ｊ）をオフ状態にしても、センスアンプ１３４（ｊ）が動作状態であれば、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位はセンスアンプ１３４（ｊ）により保持される。そのため、センスアンプ１３４（ｊ）はメモリセル２１４［ｉ，ｊ］から読み出したデータを一時的に保持する機能を有する。
上記の動作により、メモリセル２１４［ｉ，ｊ］からデータを読み出すことができる。読み出されたデータは、配線ＳＡＬａ（ｊ）および／または配線ＳＡＬｂ（ｊ）を介して出力回路１４１（図１参照）に供給される。なお、メモリセル２１４［ｉ＋１，ｊ］からのデータの読み出しも、メモリセル２１４［ｉ，ｊ］と同様に行うことができる。
＜書き込みモード＞
次に、メモリセル２１４［ｉ，ｊ］にデータを書き込む際のセンスアンプ１３４（ｊ）の動作例について、図１０に示したタイミングチャートを用いて説明する。メモリセル２１４［ｉ＋１，ｊ］へのデータの書き込みは、上記と同様の原理で行うことができる。
［期間Ｔ２１］
期間Ｔ２１において、プリチャージ回路１３３（ｊ）が有するトランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にして、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
［期間Ｔ２２］
期間Ｔ２２において、その後、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル２１４［ｉ，ｊ］と接続された配線ＷＤＬ（ｉ）を選択する。具体的には、配線ＷＤＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＤＬ）とし、メモリセル２１４［ｉ，ｊ］が有するトランジスタＭ１２をオン状態にする。これにより、メモリセル２１４［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＢがトランジスタＭ１２を介して導通状態になる。
なお、書き込みモードで動作している間、配線ＢＧＬ（ｉ）に負バイアスを供給したままとしてもよいが、配線ＷＤＬ（ｉ）の電位がＶＨ＿ＷＤＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を上昇させてもよい。図１０では期間Ｔ２２において、配線ＢＧＬ（ｉ）の電位をＬ電位（例えば、０Ｖ）にしている。
配線ＷＤＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位を上昇させることで、トランジスタＭ１２の動作速度を高めることができる。よって、書き込み動作に必要な時間を短縮することができる。よって、記憶装置１０の動作速度を高めることができる。
また、配線ＷＤＬ（ｉ）および配線ＢＧＬ（ｉ）の双方の電位を上昇させることで、一方のみの電位を上昇させる場合よりも少ない電位上昇で同等の書き込み速度が実現できる。よって、トランジスタＭ１２に加わる電界ストレスを低減することができるため、トランジスタＭ１２の信頼性を高めることができる。さらに、トランジスタＭ１２の消費電力を低減することができる。すなわち、記憶装置１０の信頼性を高め、消費電力を低減することができる。
この時、既にメモリセル２１４［ｉ，ｊ］にデータ“１”が格納されている場合、容量素子ＣＢから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。
［期間Ｔ２３］
期間Ｔ２３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、センスアンプ１３４（ｊ）を動作状態にする。
［期間Ｔ２４］
期間Ｔ２４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３５（ｊ）をオン状態にする。これにより、配線ＢＩＬａ（ｊ）と配線ＳＡＬａ（ｊ）とが導通状態となり、配線ＢＩＬｂ（ｊ）と配線ＳＡＬｂ（ｊ）とが導通状態となる。
データ信号ＷＤＡＴＡは、配線ＳＡＬａ（ｊ）および配線ＳＡＬｂ（ｊ）を介して入出力回路１３５（ｊ）に供給される。配線ＳＡＬａ（ｊ）および配線ＳＡＬｂ（ｊ）に、データ信号ＷＤＡＴＡに相当する書き込み電位を供給することにより、入出力回路１３５（ｊ）を介して配線ＢＩＬａ（ｊ）および配線ＢＩＬｂ（ｊ）に書き込み電位が与えられる。例えば、メモリセル２１４［ｉ，ｊ］にデータ“０”を格納する場合、配線ＳＡＬａ（ｊ）にローレベル（ＶＬ＿ＳＮ）を供給し、配線ＳＡＬｂ（ｊ）にハイレベル（ＶＨ＿ＳＰ）を供給する。
すると、センスアンプ１３４（ｊ）が有するトランジスタＴｒ３１乃至トランジスタＴｒ３４のオンオフ状態が反転し、配線ＢＩＬａ（ｊ）に配線ＳＮの電位（ＶＬ＿ＳＮ）が供給され、配線ＢＩＬｂ（ｊ）に配線ＳＰの電位（ＶＨ＿ＳＰ）が供給される。よって、データ“０”を示す電位（ＶＬ＿ＳＮ）に応じた電荷量が容量素子ＣＢに蓄積される。このような動作により、メモリセル２１４［ｉ，ｊ］にデータを書き込むことができる。
［期間Ｔ２５］
期間Ｔ２５において、配線ＷＤＬ（ｉ）にＶＬ＿ＷＤＬを供給し、配線ＷＤＬ（ｉ）を非選択の状態とする。これにより、メモリセル２１４［ｉ，ｊ］に書き込まれた電荷が保持される。配線ＷＤＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位も上昇させた場合、配線ＷＤＬ（ｉ）の電位がＶＬ＿ＷＤＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を下げる。例えば、配線ＢＧＬ（ｉ）に－３Ｖを供給する。
また、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
なお、配線ＢＩＬａ（ｊ）に配線ＳＡＬａ（ｊ）の電位が供給された後は、入出力回路１３５（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にしても、センスアンプ１３４（ｊ）が動作状態であれば、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位はセンスアンプ１３４（ｊ）により保持される。よって、トランジスタＴｒ４１、トランジスタＴｒ４２をオン状態からオフ状態に変更するタイミングは、配線ＷＤＬ（ｉ）を選択する前であっても後であってもよい。
上記の動作により、メモリセル２１４［ｉ，ｊ］にデータを書き込むことができる。なお、メモリセル２１４［ｉ＋１，ｊ］へのデータの書き込みも、メモリセル２１４［ｉ，ｊ］と同様に行うことができる。
配線ＷＤＬ（ｉ）に供給するＶＬ＿ＷＤＬを負電位とすることで、トランジスタＭ１２をより確実にオフ状態とすることができる。特に、高温環境下においてもデータの保持時間が長い記憶装置を提供することができる。
＜リフレッシュモード＞
メモリセル２１４［ｉ，ｊ］に書き込まれたデータを維持するため、一定期間毎にリフレッシュ動作（再書き込み動作）を行なう。リフレッシュ動作時のセンスアンプ１３４（ｊ）の動作例について、図１１に示したタイミングチャートを用いて説明する。なお、リフレッシュ動作も上記と同様の原理で行うことができる。
［期間Ｔ３１］
期間Ｔ３１において、プリチャージ回路１３３（ｊ）が有するトランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にして、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。
［期間Ｔ３２］
期間Ｔ３２において、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル２１４［ｉ，ｊ］と接続された配線ＷＤＬ（ｉ）を選択する。具体的には、配線ＷＤＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＤＬ）とし、メモリセル２１４［ｉ，ｊ］が有するトランジスタＭ１２をオン状態にする。これにより、メモリセル２１４［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＢがトランジスタＭ１２を介して導通状態になる。
なお、リフレッシュモードで動作している間、配線ＢＧＬ（ｉ）に負バイアスを供給したままとしてもよいが、配線ＷＤＬ（ｉ）の電位がＶＨ＿ＷＤＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を上昇させてもよい。図１１では期間Ｔ３２において、配線ＢＧＬ（ｉ）の電位をＬ電位（例えば、０Ｖ）にしている。
配線ＷＤＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位を上昇させることで、トランジスタＭ１２の動作速度を高めることができる。よって、リフレッシュに必要な時間を短縮することができる。よって、記憶装置１０の動作速度を高めることができる。
また、配線ＷＤＬ（ｉ）および配線ＢＧＬ（ｉ）の双方の電位を上昇させることで、一方のみの電位を上昇させる場合よりも少ない電位上昇で同等の書き込み速度が実現できる。よって、トランジスタＭ１２に加わる電界ストレスを低減することができるため、トランジスタＭ１２の信頼性を高めることができる。さらに、トランジスタＭ１２の消費電力を低減することができる。
この時、既にメモリセル２１４［ｉ，ｊ］にデータ“１”が格納されている場合、容量素子ＣＢから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。
［期間Ｔ３３］
期間Ｔ３３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、センスアンプ１３４（ｊ）を動作状態にする。センスアンプ１３４（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。なお、本明細書などにおいて、期間Ｔ３３に要する時間を「書き込み時間」という。
［期間Ｔ３４］
期間Ｔ３４において、配線ＷＤＬ（ｉ）にＶＬ＿ＷＤＬを供給し、配線ＷＤＬ（ｉ）を非選択の状態とする。具体的には、配線ＷＤＬ（ｉ）の電位をローレベル（ＶＬ＿ＷＤＬ）とすることにより、メモリセル２１４［ｉ，ｊ］が有するトランジスタをオフ状態にする。これにより、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷量がメモリセル２１４［ｉ，ｊ］が有する容量素子ＣＢに保持される。
また、ＶＬ＿ＷＤＬを負電位とすることで、トランジスタＭ１２をより確実にオフ状態にすることができる。特に、高温環境下においてもデータの保持時間が長い記憶装置を提供することができる。
また、配線ＷＤＬ（ｉ）の電位がＶＬ＿ＷＤＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を下げる。例えば、配線ＢＧＬ（ｉ）に－３Ｖを供給する。
リフレッシュモードでは、データの読み出しまたは書き込みを行なわないため、入出力回路１３５（ｊ）はオフ状態のままでよい。よって、リフレッシュモードは、読み出しモードおよび書き込みモードよりも短期間で行なうことができる。なお、メモリセル２１４［ｉ＋１，ｊ］のリフレッシュモードも、メモリセル２１４［ｉ，ｊ］と同様に行うことができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した記憶装置１０を構成する、トランジスタの構成例について説明する。本実施の形態では、単結晶シリコン基板に形成されたＳｉトランジスタを有する層の上方に、ＯＳトランジスタを有する層が積層して設けられた構造を有する、記憶装置の構成例について説明する。
＜記憶装置の構成例＞
図１２に示す記憶装置は、トランジスタ３００と、トランジスタ５００、および容量素子６００を有する。図１３Ａはトランジスタ５００のチャネル長方向の断面図であり、図１３Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１３Ｃはトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、ソースとドレインとの間に高い電圧を印加できる、高温環境下でもオフ電流が増加しにくい、高温環境下でもオン電流とオフ電流の比が大きいという特徴を有するため、上記実施の形態では、これを記憶装置１０に用いることにより、当該記憶装置を信頼性の高い記憶装置とすることができる。
図１２に示すように、本実施の形態で説明する記憶装置において、トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００は、トランジスタ３００およびトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図１３Ｃに示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大し、トランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）法などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る記憶装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１２の上方には、トランジスタ５００が設けられている。
図１３Ａ、図１３Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６と導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図１３Ａ、図１３Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１３Ａ、図１３Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１３Ａ、図１３Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１２、図１３Ａ、図１３Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、記憶装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲート、ともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲート、ともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造は、ソース電極およびドレイン電極として機能する導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺は、絶縁体５４４と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する、高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
絶縁体５２０、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
また、トランジスタ５００には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア密度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア密度を用いる場合がある。つまり、本明細書等に記載の「キャリア密度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャリア密度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア密度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２と、当該異層と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２と酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２と酸化物５３０ｃとの間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と酸化物５３０ｃとの間に形成される場合がある。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
その他、酸化物５３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物５３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物５３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物５３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１３Ａに示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図１３Ａ、図１３Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
また、加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０ｂへと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
記憶装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１２では、導電体６１２、および導電体６１０は単層構造として示しているが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた記憶装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された記憶装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた記憶装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す記憶装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図１４Ａ、図１４Ｂおよび図１４Ｃを用いてトランジスタ５１０Ａの構造例を説明する。図１４Ａはトランジスタ５１０Ａの上面図である。図１４Ｂは、図１４Ａに一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１４Ｃは、図１４Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１４Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１４Ａ、図１４Ｂおよび図１４Ｃでは、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）と、配線として機能する導電体５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０５（導電体５０５ａ、および導電体５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
また、図１４に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０３は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０３の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３を２層以上の多層膜構造としてもよい。なお、導電体５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート（トップゲート、ともいう）電極として機能する場合がある。また、導電体５０５は、第２のゲート（ボトムゲート、ともいう）電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａのしきい値電圧を制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５１０Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体５０５と、導電体５６０とを重畳して設けることで、導電体５６０、および導電体５０５に電位を印加した場合、導電体５６０から生じる電界と、導電体５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。すなわち、先に記載のトランジスタ５００と同様に、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造である。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電体５０５は、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０５ａが形成され、さらに内側に導電体５０５ｂが形成されている。ここで、導電体５０５ａおよび導電体５０５ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電体５０５ａおよび導電体５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一つ、または、すべての拡散を抑制する機能とする。
例えば、導電体５０５ａが酸素の拡散を抑制する機能を持つことにより、導電体５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０５が配線の機能を兼ねる場合、導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３は、必ずしも設けなくともよい。なお、導電体５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、図１４には、第２のゲート絶縁膜として、３層の積層構造を示したが、２層以下、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１４では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４６の材料としては、導電体５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６として、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを用いた記憶装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを用いた記憶装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた記憶装置を提供することができる。
＜トランジスタの構造例２＞
図１５Ａ、図１５Ｂおよび図１５Ｃを用いてトランジスタ５１０Ｂの構造例を説明する。図１５Ａはトランジスタ５１０Ｂの上面図である。図１５Ｂは、図１５Ａに一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１５Ｃは、図１５Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１５Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０、および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の記憶装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１６Ａ、図１６Ｂおよび図１６Ｃを用いてトランジスタ５１０Ｃの構造例を説明する。図１６Ａはトランジスタ５１０Ｃの上面図である。図１６Ｂは、図１６Ａに一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１６Ｃは、図１６Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１６Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図１６に示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
図１６に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１６に示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４は、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１６に示すトランジスタ５１０Ｃは、図１４に示すトランジスタ５１０Ａと異なり、導電体５０５を単層構造で設けてもよい。この場合、パターン形成された導電体５０５の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０５の上面の平坦性を良好にすることが好ましい。例えば、導電体５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例４＞
図１７Ａ、図１７Ｂおよび図１７Ｃを用いてトランジスタ５１０Ｄの構造例を説明する。図１７Ａはトランジスタ５１０Ｄの上面図である。図１７Ｂは、図１７Ａに一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１７Ｃは、図１７Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１７Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１７Ａ乃至図１７Ｃでは、導電体５０３を設けずに、第２のゲートとしての機能を有する導電体５０５を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有する。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５７４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
図１８Ａ乃至図１８Ｃを用いてトランジスタ５１０Ｅの構造例を説明する。図１８Ａはトランジスタ５１０Ｅの上面図である。図１８Ｂは、図１８Ａに一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１８Ｃは、図１８Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１８Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１８Ａ乃至図１８Ｃでは、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
図１８に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、低温ポリシリコン等の製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１８に示すトランジスタを形成することができる。
なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１８に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例６＞
図１９Ａ乃至図１９Ｃを用いてトランジスタ５１０Ｆの構造例を説明する。図１９Ａはトランジスタ５１０Ｆの上面図である。図１９Ｂは、図１９Ａに一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１９Ｃは、図１９Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１９Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｆはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
トランジスタ５１０Ａでは、絶縁体５７４の一部が絶縁体５８０に設けられた開口部内に設けられ、導電体５６０の側面を覆うように設けられている。一方で、トランジスタ５１０Ｆでは絶縁体５８０と絶縁体５７４の一部を除去して開口が形成されている。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ－ＯＳを用いることが好ましい。ＣＡＡＣ－ＯＳ等の結晶性を有する酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５１０Ｆは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物と、当該Ｉｎ－Ｇａ－Ｚｎ酸化物上のＧａ－Ｚｎ酸化物との積層構造、またはＩｎ－Ｇａ－Ｚｎ酸化物と、当該Ｉｎ－Ｇａ－Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ－Ｇａ－Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５１０Ｆは高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁体５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁体５５０側に拡散しうるＩｎを抑制することができる。絶縁体５５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い記憶装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の記憶装置を提供できる。
＜トランジスタの構造例７＞
図２０Ａ、図２０Ｂを用いてトランジスタ５１０Ｇの構造例を説明する。トランジスタ５１０Ｇはトランジスタ５００の変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。なお、図２０Ａ、図２０Ｂに示す構成は、トランジスタ３００等、本発明の一形態の記憶装置が有する他のトランジスタにも適用することができる。
図２０Ａは、トランジスタ５１０Ｇのチャネル長方向の断面図であり、図２０Ｂは、トランジスタ５１０Ｇのチャネル幅方向の断面図である。図２０Ａ、図２０Ｂに示すトランジスタ５１０Ｇは、絶縁体４０２及び絶縁体４０４を有する点が、図１３Ａ、図１３Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５１が設けられ、導電体５４０ｂの側面に接して絶縁体５５１が設けられる点が、図１３Ａ、図１３Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図１３Ａ、図１３Ｂに示すトランジスタ５００と異なる。
図２０Ａ、図２０Ｂに示すトランジスタ５１０Ｇは、絶縁体５１２上に絶縁体４０２が設けられる。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられる。
図２０Ａ、図２０Ｂに示すトランジスタ５１０Ｇでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一つ）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５１０Ｇの特性が低下することを抑制することができる。よって、本発明の一形態の記憶装置の信頼性を高めることができる。
絶縁体５５１は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５１は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５１として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５１として用いると好適である。絶縁体５５１として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一形態の記憶装置の信頼性を高めることができる。
図２１は、トランジスタ５００及びトランジスタ３００を、図２０Ａ、図２０Ｂに示す構成とした場合における、記憶装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５１が設けられている。
図２２Ａ、図２２Ｂは、図２０Ａ、図２０Ｂに示すトランジスタの変形例である。図２２Ａはトランジスタのチャネル長方向の断面図であり、図２２Ｂはトランジスタのチャネル幅方向の断面図である。図２２Ａ、図２２Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点が、図２０Ａ、図２０Ｂに示すトランジスタと異なる。
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えば、Ｉｎ－Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。よって、トランジスタを、例えば、パワーＭＯＳトランジスタとすることができる。なお、図１３Ａ、図１３Ｂに示すトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図２２Ａ、図２２Ｂに示すトランジスタは、例えば、トランジスタ５００、トランジスタ３００、または、その双方に適用することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２３Ａを用いて説明を行う。図２３Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２３Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２３Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２３Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２３Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２３Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２３Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図２３Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２３Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２３Ｃに示す。図２３Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２３Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図２３Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２３Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示す記憶装置１０が組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置１０が組み込まれた電子部品の例を、図２４Ａおよび図２４Ｂを用いて説明を行う。
図２４Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２４Ａに示す電子部品７００は、モールド７１１内に、層１００上に層１１０が積層された記憶装置１０を有している。図２４Ａは、電子部品７００の内部を示すため、電子部品７００の一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置１０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
図２４Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置１０が設けられている。
電子部品７３０では、記憶装置１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２４Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図２５を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００においては、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
Ｃ１１：キャパシタ、Ｃ１２：キャパシタ、Ｃ１３：キャパシタ、Ｃ１４：キャパシタ、Ｃ１５：キャパシタ、Ｃ１６：キャパシタ、Ｃ１７：キャパシタ、Ｃ１８：キャパシタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｎ１１：ノード、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、Ｔｒ３１：トランジスタ、Ｔｒ３２：トランジスタ、Ｔｒ３３：トランジスタ、Ｔｒ３４：トランジスタ、Ｔｒ４１：トランジスタ、Ｔｒ４２：トランジスタ、１０：記憶装置、１１：トランジスタ、１２：トランジスタ、１３：トランジスタ、１４：トランジスタ、１５：トランジスタ、１６：トランジスタ、１７：トランジスタ、１８：トランジスタ、２１：トランジスタ、２２：トランジスタ、２３：トランジスタ、２４：トランジスタ、２５：トランジスタ、２６：トランジスタ、２７：トランジスタ、２８：トランジスタ、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、４１：トランジスタ、４２：トランジスタ、４３：トランジスタ、４４：トランジスタ、４５：トランジスタ、４６：トランジスタ、１００：層、１０１：周辺回路、１１０：層、１１１：メモリセルアレイ、１１２：回路、１１３：メモリセルブロック、１１４：メモリセル、１２１：ロウデコーダ、１２２：ワード線ドライバ回路、１３１：カラムデコーダ、１３２：ビット線ドライバ回路、１３３：プリチャージ回路、１３４：センスアンプ、１３５：入出力回路、１４１：出力回路、１５１：コントロールロジック回路、２１１：メモリセルアレイ、２１４：メモリセル、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５０５ａ：導電体、５０５ｂ：導電体、５１０：絶縁体、５１０Ａ：トランジスタ、５１０Ｂ：トランジスタ、５１０Ｃ：トランジスタ、５１０Ｄ：トランジスタ、５１０Ｅ：トランジスタ、５１０Ｆ：トランジスタ、５１０Ｇ：トランジスタ、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２１：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５３１：領域、５３１ａ：領域、５３１ｂ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：領域、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４７：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体、５５０：絶縁体、５５１：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８４：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６５０：絶縁体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、７１００：ロボット、７１２０：飛行体、７１４０：掃除ロボット、７１６０：自動車、７２００：ＴＶ装置、７２１０：スマートフォン、７２２０：ＰＣ、７２３０：ＰＣ、７２３２：キーボード、７２３３：モニタ装置、７２４０：ゲーム機、７２６０：ゲーム機、７２６２：コントローラ

Claims (9)

  1. ワード線ドライバ回路と、
    切り替え回路と、
    メモリセルアレイと、を有し、
    前記ワード線ドライバ回路は、ｋ（ｋは１以上の整数）本の信号線に信号を出力する機能を有し、
    前記メモリセルアレイは、ｋ＋１本のワード線を有し、
    前記ｋ＋１本のワード線は、それぞれ、複数のメモリセルと電気的に接続され、
    前記切り替え回路は、２×ｋ個のスイッチトランジスタと、２×ｋ個のトランジスタと、２×ｋ個のキャパシタと、を有し、
    前記２×ｋ個のスイッチトランジスタの一つが有するゲートは、前記２×ｋ個のトランジスタの一つが有するソースまたはドレインの一方、および、前記２×ｋ個のキャパシタの一つが有する一方の端子と、電気的に接続され、
    前記２×ｋ個のスイッチトランジスタの一つは、ソースまたはドレインの一方が前記ｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方が前記ｋ＋１本のワード線の一つと電気的に接続され、
    前記２×ｋ個のスイッチトランジスタの他の一つが有するゲートは、前記２×ｋ個のトランジスタの他の一つが有するソースまたはドレインの一方、および、前記２×ｋ個のキャパシタの他の一つが有する一方の端子と、電気的に接続され、
    前記２×ｋ個のスイッチトランジスタの他の一つは、ソースまたはドレインの一方が前記ｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方が前記ｋ＋１本のワード線の他の一つと電気的に接続され、
    前記２×ｋ個のトランジスタのそれぞれが有するゲートは、互いに電気的に接続されている、
    記憶装置。
  2. 請求項１において、
    前記２×ｋ個のトランジスタは、チャネル形成領域に金属酸化物を有する、
    記憶装置。
  3. 請求項１において、
    前記２×ｋ個のスイッチトランジスタ、および、前記２×ｋ個のトランジスタは、チャネル形成領域に金属酸化物を有する、
    記憶装置。
  4. ワード線ドライバ回路と、
    第１乃至第ｍ（ｍは１以上の整数）切り替え回路と、
    第１乃至第ｍメモリセルブロックと、を有し、
    前記ワード線ドライバ回路は、第１乃至第ｍ回路を有し、
    前記第ｊ（ｊは１以上ｍ以下の整数）回路は、それぞれ、前記第ｊ切り替え回路に、ｋ（ｋは１以上の整数）本の信号線を介して、信号を出力する機能を有し、
    前記第ｊメモリセルブロックは、それぞれ、ｋ＋１本のワード線を有し、
    前記ｋ＋１本のワード線は、それぞれ、複数のメモリセルと電気的に接続され、
    前記第ｊ切り替え回路は、それぞれ、２×ｋ個のスイッチトランジスタと、２×ｋ個のトランジスタと、２×ｋ個のキャパシタと、を有し、
    前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のスイッチトランジスタの一つが有するゲートは、前記２×ｋ個のトランジスタの一つが有するソースまたはドレインの一方、および、前記２×ｋ個のキャパシタの一つが有する一方の端子と、電気的に接続され、 前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のスイッチトランジスタの一つは、ソースまたはドレインの一方が前記ｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方が前記ｋ＋１本のワード線の一つと電気的に接続され、
    前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のスイッチトランジスタの他の一つが有するゲートは、前記２×ｋ個のトランジスタの他の一つが有するソースまたはドレインの一方、および、前記２×ｋ個のキャパシタの他の一つが有する一方の端子と、電気的に接続され、
    前記２×ｋ個のスイッチトランジスタの他の一つは、ソースまたはドレインの一方が前記ｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方が前記ｋ＋１本のワード線の他の一つと電気的に接続され、
    前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のトランジスタのそれぞれが有するゲートは、互いに電気的に接続される、
    記憶装置。
  5. 請求項４において、
    前記２×ｋ個のトランジスタは、チャネル形成領域に金属酸化物を有する、
    記憶装置。
  6. 請求項４において、
    前記２×ｋ個のスイッチトランジスタ、および、前記２×ｋ個のトランジスタは、チャネル形成領域に金属酸化物を有する、
    記憶装置。
  7. ワード線ドライバ回路を有する半導体基板と、
    第１乃至第ｍ（ｍは１以上の整数）切り替え回路、および、第１乃至第ｍメモリセルブロックを有する素子層と、を有し、
    前記ワード線ドライバ回路は、第１乃至第ｍ回路を有し、
    前記第ｊ（ｊは１以上ｍ以下の整数）回路は、それぞれ、前記第ｊ切り替え回路に、ｋ（ｋは１以上の整数）本の信号線を介して、信号を出力する機能を有し、
    前記第ｊメモリセルブロックは、それぞれ、ｋ＋１本のワード線を有し、
    前記ｋ＋１本のワード線は、それぞれ、複数のメモリセルと電気的に接続され、
    前記第ｊ切り替え回路は、それぞれ、２×ｋ個のスイッチトランジスタと、２×ｋ個のトランジスタと、２×ｋ個のキャパシタと、を有し、
    前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のスイッチトランジスタの一つが有するゲートは、前記２×ｋ個のトランジスタの一つが有するソースまたはドレインの一方、および、前記２×ｋ個のキャパシタの一つが有する一方の端子と、電気的に接続され、
    前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のスイッチトランジスタの一つは、ソースまたはドレインの一方が前記ｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方が前記ｋ＋１本のワード線の一つと電気的に接続され、
    前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のスイッチトランジスタの他の一つが有するゲートは、前記２×ｋ個のトランジスタの他の一つが有するソースまたはドレインの一方、および、前記２×ｋ個のキャパシタの他の一つが有する一方の端子と、電気的に接続され、
    前記２×ｋ個のスイッチトランジスタの他の一つは、ソースまたはドレインの一方が前記ｋ本の信号線の一つと電気的に接続され、ソースまたはドレインの他方が前記ｋ＋１本のワード線の他の一つと電気的に接続され、
    前記第ｊ切り替え回路のそれぞれにおいて、前記２×ｋ個のトランジスタのそれぞれが有するゲートは、互いに電気的に接続され、
    前記素子層は、前記半導体基板の上方に積層して設けられる、
    記憶装置。
  8. 請求項７において、
    前記２×ｋ個のトランジスタ、および、前記２×ｋ個のスイッチトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する、
    記憶装置。
  9. 請求項７において、
    前記半導体基板は、単結晶シリコン基板であり、
    前記２×ｋ個のトランジスタ、および、前記２×ｋ個のスイッチトランジスタは、それぞれ、チャネル形成領域に金属酸化物を有する、
    記憶装置。
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