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CN111656512B - 存储装置、半导体装置及电子设备 - Google Patents

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CN111656512B CN201980010121.5A CN201980010121A CN111656512B CN 111656512 B CN111656512 B CN 111656512B CN 201980010121 A CN201980010121 A CN 201980010121A CN 111656512 B CN111656512 B CN 111656512B
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Abstract

提供一种新颖存储装置以及新颖半导体装置。一种在控制电路的上方层叠设置有包括多个存储单元的单元阵列的存储装置，单元阵列按每多个块工作。另外，在控制电路和单元阵列之间包括多个电极。电极设置于每块并与块重叠地设置，各块的电极的电位可以不同。电极被用作包括在存储单元中的晶体管的背栅极，在各块电极的电位不同时，可以改变包括在存储单元中的晶体管的电特性。另外，电极可以降低在控制电路中产生的噪声。

Description

存储装置、半导体装置及电子设备
技术领域
本发明的一个方式涉及一种存储装置。尤其是，本发明的一个方式涉及一种能够利用半导体特性而工作的存储装置。
另外，本发明的一个方式涉及一种半导体装置。注意，在本说明书等中，半导体装置是指能够利用半导体特性而工作的所有装置。例如，集成电路、具备集成电路的芯片、在其封装中容纳有芯片的电子构件、具备集成电路的电子设备都是半导体装置的例子。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composition of matter)。
背景技术
DRAM(Dynamic Random Access Memory：动态随机存取存储器)广泛地用于各种电子设备作为存储装置(也称为存储器)。专利文献1、非专利文献1公开了在DRAM的存储单元中应用使用氧化物半导体的晶体管(也称为氧化物半导体晶体管、OS晶体管)的例子。
因为氧化物半导体晶体管的关闭状态下的泄漏电流(关态电流(off-statecurrent))极小，所以通过将氧化物半导体晶体管应用于DRAM的存储单元，可以长期间保持存储内容。就是说，可以制造刷新频率低且功耗低的DRAM。
另外，氧化物半导体晶体管是薄膜晶体管，并可以层叠设置。例如，使用形成在单晶硅衬底上的Si晶体管构成外围电路，使用形成在其上方的氧化物半导体晶体管构成存储单元，由此可以缩减芯片面积。
在本说明书等中，将氧化物半导体晶体管被应用于存储单元的DRAM称为“氧化物半导体DRAM”或“DOSRAM(注册商标，Dynamic Oxide Semiconductor Random AccessMemory，动态氧化物半导体随机存取存储器)”。
另一方面，近年来作为可用于晶体管的半导体，氧化物半导体受到瞩目。作为氧化物半导体，例如除了如氧化铟、氧化锌等单元金属氧化物之外，还已知多元金属氧化物。在多元金属氧化物中，有关In-Ga-Zn氧化物(也称为IGZO)的研究尤为火热。
通过对IGZO的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis aligned crystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献2至非专利文献4)。
非专利文献2及非专利文献3公开了使用具有CAAC结构的氧化物半导体制造晶体管的技术。此外，非专利文献5及非专利文献6公开了其结晶性比CAAC结构及nc结构低的氧化物半导体也具有微小的结晶。
非专利文献7报告了使用氧化物半导体的晶体管的关态电流非常小，非专利文献8及非专利文献9报告了利用关态电流非常小的特性的LSI及显示器。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-256820号公报
[非专利文献]
[非专利文献1]T.Onuki et al.,”DRAM with Storage Capacitance of 3.9fFusing CAAC-OS Transistor with L of 60nm and having More Than 1-h RetentionCharacteristics”,Ext.Abstr.SSDM,2014,pp.430-431.
[非专利文献2]S.Yamazaki et al.,“SID Symposium Digest of TechnicalPapers”,2012,volume 43,issue 1,p.183-186
[非专利文献3]S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18-1-04ED18-10
[非专利文献4]S.Ito et al.,“The Proceedings of AM-FPD’13Digest ofTechnical Papers”,2013,p.151-154
[非专利文献5]S.Yamazaki et al.,“ECS Journal of Solid State Scienceand Technology”,2014,volume 3,issue 9,p.Q3012-Q3022
[非专利文献6]S.Yamazaki,“ECS Transactions”,2014,volume 64,issue 10,p.155-164
[非专利文献7]K.Kato et al.,“Japanese Journal of Applied Physics”,2012,volume 51,p.021201-1-021201-7
[非专利文献8]S.Matsuda et al.,“2015Symposium on VLSI TechnologyDigest of Technical Papers”,2015,p.T216-T217
[非专利文献9]S.Amano et al.,“SID Symposium Digest of TechnicalPapers”,2010,volume 41,issue 1,p.626-629
发明内容
发明所要解决的技术问题
当与上述同样地使用形成在单晶硅衬底上的Si晶体管构成外围电路且使用形成在其上方的氧化物半导体晶体管构成存储单元时，外围电路的工作所造成的噪声有时给存储单元带来影响。
就是说，当使用形成在单晶硅衬底等半导体衬底上的晶体管构成第一电路且使用形成在其上方的氧化物半导体晶体管构成第二电路时，第一电路的工作所造成的噪声有可能给第二电路带来影响或者第二电路的工作所造成的噪声有可能给第一电路带来影响。
鉴于此，本发明的一个方式的目的之一是：在构成于单晶硅衬底上的外围电路的上方层叠设置使用氧化物半导体晶体管的存储单元的存储装置中，减轻外围电路的工作所造成的噪声给存储单元带来影响的程度。
另外，本发明的一个方式的目的之一是：在构成于半导体衬底上的第一电路的上方层叠设置使用氧化物半导体晶体管的第二电路的半导体装置中，减轻第一电路的工作所造成的噪声给第二电路带来影响或者第二电路的工作所造成的噪声给第一电路带来影响的程度。
另外，本发明的一个方式的目的之一是提供一种包括上述存储装置或上述半导体装置的电子设备。
注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。另外，上述目的的记载不妨碍其他目的的存在。上述以外的目的自可从说明书、权利要求书、附图等的记载显而易见，且可以从说明书、权利要求书、附图等的记载中抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种包括第一至第N(N是2以上的整数)电极、第一及第二电路的半导体装置。第一电路和第二电路通过多个布线电连接，第二电路具有第一至第N区域。第一至第N区域各自包括第一晶体管，第一至第N区域中的第K(K是1以上且N以下的整数)区域具有隔着第K电极与第一电路重叠的区域。第K电极被用作第K区域所包括的第一晶体管的背栅极。
另外，在上述方式中，第一至第M(M是2以上的整数)电位中的任意电位分别供应到第一至第N电极，第一至第M电位互不相同。
另外，在上述方式中，第一晶体管在沟道形成区域中包含金属氧化物。
另外，在上述方式中，第一晶体管与包含硅及氮的层重叠，该层的电阻率为1×1010以上且1×1015Ωcm以下。
另外，在上述方式中，第一电路包括第二晶体管，第二晶体管在沟道形成区域中包含硅。
另外，本发明的一个方式是一种包括第一至第N(N是2以上的整数)电极、控制电路及单元阵列的存储装置。控制电路具有控制单元阵列的功能，单元阵列具有第一至第N区域。第一至第N区域各自包括多个存储单元，存储单元各自包括第一晶体管及电容器，第一至第N区域中的第K(K是1以上且N以下的整数)区域具有隔着第K电极与第一电路重叠的区域。第K电极在第K区域中被用作存储单元所包括的第一晶体管的背栅极。
另外，在上述方式中，第一至第M(M是2以上的整数)电位中的任意电位分别供应到第一至第N电极，第一至第M电位互不相同。
另外，在上述方式中，第一晶体管在沟道形成区域中包含金属氧化物。
另外，在上述方式中，第一晶体管与包含硅及氮的层重叠，该层的电阻率为1×1010以上且1×1015Ωcm以下。
另外，在上述方式中，第一电路包括第二晶体管，第二晶体管在沟道形成区域中包含硅。
另外，本发明的一个方式是一种包括第一及第二电极、控制电路以及单元阵列的存储装置。控制电路具有控制单元阵列的功能，单元阵列具有第一及第二区域。第一及第二区域各自包括多个存储单元，存储单元各自包括第一晶体管及电容器，第一区域具有隔着第一电极与控制电路重叠的区域，第二区域具有隔着第二电极与控制电路重叠的区域。第一电极在第一区域中被用作存储单元所包括的第一晶体管的背栅极，第二电极在第二区域中被用作存储单元所包括的第一晶体管的背栅极。
另外，在上述方式中，供应到第一电极的电位和供应到第二电极的电位互不相同。
另外，在上述方式中，第一晶体管在沟道形成区域中包含金属氧化物。
另外，在上述方式中，第一晶体管与包含硅及氮的层重叠，该层的电阻率为1×1010以上且1×1015Ωcm以下。
另外，在上述方式中，控制电路包括第二晶体管，第二晶体管在沟道形成区域中包含硅。
发明效果
根据本发明的一个方式，在构成于单晶硅衬底上的外围电路的上方层叠设置使用氧化物半导体晶体管的存储单元的存储装置中，可以减轻外围电路的工作所造成的噪声给存储单元带来影响的程度。
另外，根据本发明的一个方式，在构成于半导体衬底上的第一电路的上方层叠设置使用氧化物半导体晶体管的第二电路的半导体装置中，可以减轻第一电路的工作所造成的噪声给第二电路带来影响或者第二电路的工作所造成的噪声给第一电路带来影响的程度。
另外，根据本发明的一个方式，可以提供一种包括上述存储装置或上述半导体装置的电子设备。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。上述以外的效果自可从说明书、权利要求书、附图等的记载显而易见，且可以从说明书、权利要求书、附图等的记载中抽出上述以外的效果。
附图简要说明
[图1]示出存储器的结构例子的立体示意图。
[图2]示出存储器的结构例子的方框图。
[图3](A)示出存储单元阵列的结构例子的俯视图，(B)示出存储单元的结构例子的电路图。
[图4](A)、(B)、(C)示出存储单元的结构例子的电路图。
[图5](A)、(B)示出导电层的形状的例子的俯视图。
[图6](A)、(B)示出导电层的形状的例子的俯视图。
[图7]示出导电层和晶体管的位置关系的俯视图。
[图8]示出存储器的结构例子的立体示意图。
[图9]示出半导体装置的结构例子的截面图。
[图10](A)、(B)、(C)示出晶体管的结构例子的截面图。
[图11](A)示出晶体管的结构例子的俯视图，(B)、(C)示出晶体管的结构例子的截面图。
[图12](A)示出晶体管的结构例子的俯视图，(B)、(C)示出晶体管的结构例子的截面图。
[图13](A)示出晶体管的结构例子的俯视图，(B)、(C)示出晶体管的结构例子的截面图。
[图14](A)示出晶体管的结构例子的俯视图，(B)、(C)示出晶体管的结构例子的截面图。
[图15](A)示出晶体管的结构例子的俯视图，(B)、(C)示出晶体管的结构例子的截面图。
[图16](A)、(B)、(C)、(D)、(E1)、(E2)示出电子设备的结构例子的图。
[图17](A)、(B)示出晶体管的截面的图。
[图18](A)、(B)示出晶体管的电特性的图。
[图19](A)、(B)示出晶体管的电特性的图。
[图20](A)示出晶体管的阈值电压的图，(B)示出晶体管的阈值电压的变化量和亚阈值摆幅的图。
[图21]示出晶体管的电容模型的图。
[图22](A)、(B)示出晶体管的电特性的图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
下面所示的多个实施方式可以适当地组合。另外，当在一个实施方式中示出多个结构例子时，可以适当地相互组合这些结构例子。
在本说明书的附图的方框图中，示出在独立的方框中根据其功能进行分类的构成要素，但是，实际的构成要素难以根据功能被清楚地划分，一个构成要素有时具有多个功能。
在附图等中，为了方便起见，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
在附图等中，有时使用同一附图标记表示同一构成要素、具有相同功能的构成要素、由同一材料形成的构成要素或者同时形成的构成要素等，并且有时省略重复说明。
在本说明书等中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。
在本说明书等中，“上”或“下”等表达配置的词句不局限于构成要素的位置关系为“直接在…之上”或“直接在…之下”。例如，“栅极绝缘层上的栅电极”包括在栅极绝缘层和栅电极之间包含另一构成要素的情况。
另外，本说明书等中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附记的，而不是用于在数目方面上进行限制。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。
注意，在本说明书等中，“电压”大多是指某个电位与基准电位(例如接地电位)之间的电位差。因此，电压和电位差可以互相调换。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区或漏电极)与源极(源极端子、源区或源电极)之间具有沟道形成区域，并且电流能够通过沟道形成区域流过漏极与源极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，源极和漏极可以相互调换。
另外，在本说明书等中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)时的漏极电流。在没有特别的说明的情况下，在n沟道型晶体管中，关闭状态是指对于源极的栅极的电压Vgs低于阈值电压Vth的状态，在p沟道型晶体管中，关闭状态是指对于源极的栅极的电压Vgs高于阈值电压Vth的状态。也就是说，n沟道型晶体管的关态电流有时是指对于源极的栅极的电压Vgs低于阈值电压Vth时的漏极电流。
在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时的源极电流。另外，泄漏电流有时指与关态电流相同的意思。在本说明书等中，关态电流例如有时指在晶体管处于关闭状态时流在源极与漏极间的电流。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(也称为Oxide Semiconductor)等。
例如，在将金属氧化物用于晶体管的沟道形成区域的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物具有放大作用、整流作用和开关作用中的至少一个的情况下，可以将该金属氧化物称为金属氧化物半导体(metal oxidesemiconductor)。也就是说，可以将在沟道形成区域中包含金属氧化物的晶体管称为“氧化物半导体晶体管”、“OS晶体管”。同样地，上述“使用氧化物半导体的晶体管”也是在沟道形成区域中包含金属氧化物的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。将在后面说明金属氧化物的详细内容。
(实施方式1)
在本实施方式中，对根据本发明的一个方式的存储装置的结构例子进行说明。根据本发明的一个方式的存储装置是能够利用半导体特性而工作的存储装置，也称为存储器(以下，称为存储器)。另外，根据本发明的一个方式的存储装置具有在构成在半导体衬底上的外围电路的上方层叠设置使用氧化物半导体晶体管(以下，称为OS晶体管)的存储单元的结构。
<存储器的结构例子1>
图1是示出根据本发明的一个方式的存储器100的结构例子的立体示意图。
存储器100包括层101及层201，并具有层101的上方层叠有层201的结构。层101及层201各自设置有能够利用半导体特性而工作的电路，层101设置有外围电路110，层201设置有存储单元阵列210(在图2中，记载为“Memory Cell Array”)。另外，层201在存储单元阵列210的下方包括导电层50及导电层60。以后将说明导电层50及导电层60。注意，在本实施方式中进行说明的附图中，以箭头或线示出主要的信号的流动，省略电源线等。
外围电路110包括行译码器121、字线驱动电路122、位线驱动电路130、列译码器131、输出电路140、控制逻辑电路150及VBG控制电路160。外围电路110被用作存储单元阵列210的控制电路。
外围电路110使用形成在半导体衬底SUB上的晶体管构成。只要可以具有晶体管的沟道形成区域，就对半导体衬底SUB没有特别的限制。例如，可以使用单晶硅衬底、单晶锗衬底、化合物半导体衬底(SiC衬底、GaN衬底等)、SOI(Silicon on Insulator：绝缘体上硅)衬底等。
另外，作为SOI衬底可以使用：通过在对镜面抛光薄片注入氧离子之后进行高温加热，在离表面有一定深度的区域中形成氧化层，并消除产生在表面层中的缺陷来形成的SIMOX(Separation by Implanted Oxygen：注入氧隔离)衬底；或者利用通过注入氢离子而形成的微小空隙经过加热处理成长而使半导体衬底劈开的智能剥离法或ELTRAN法(注册商标：Epitaxial Layer Transfer：外延层转移)等形成的SOI衬底。使用单晶衬底形成的晶体管在沟道形成区域中包括单晶半导体。
在本实施方式中，说明作为半导体衬底SUB使用单晶硅衬底的情况。另外，将形成在单晶硅衬底上的晶体管称为Si晶体管。利用Si晶体管构成的外围电路110可以进行高速工作。
存储单元阵列210包括多个存储单元211(在图2中，记载为“Memory Cell”)。
存储单元阵列210使用OS晶体管构成。因为氧化物半导体的带隙为2.5eV以上，优选为3.0eV以上，所以在OS晶体管中，因热激发而产生的泄漏电流小，且关态电流也极小。注意，关态电流是指当晶体管处于关闭状态时在源极和漏极之间流过的电流。
用于晶体管的沟道形成区域的金属氧化物优选是包含铟(In)及锌(Zn)中至少一个的氧化物半导体。这种氧化物半导体的典型例子是In-M-Zn氧化物(元素M例如为Al、Ga、Y或Sn)。通过减少用作电子给体(施体)的水分或氢等杂质且减少氧空位，能够使氧化物半导体成为i型(本征)或实质上i型。可以将该氧化物半导体称为被高纯度化了的氧化物半导体。关于OS晶体管的详细内容，在实施方式3中进行说明。
存储单元211具有储存数据的功能。存储单元211既可以具有储存2值(高电平及低电平)的数据的功能，也可以具有储存4值以上的多值数据的功能。或者，存储单元211还可以具有储存模拟数据的功能。OS晶体管具有极小的关态电流，所以适合用作用于存储单元211的晶体管。
在OS晶体管中，例如，每沟道宽度1μm的关态电流可以为100zA/μm以下、10zA/μm以下、1zA/μm以下或10yA/μm以下。通过将OS晶体管用于存储单元211，可以长时间地保持储存在存储单元211中的数据。
通过将OS晶体管用于存储单元211，可以降低存储单元211的刷新频率。或者，还可以不进行存储单元211的刷新工作。通过降低存储单元211的刷新频率，可以降低存储器100的功耗。或者，通过不进行存储单元211的刷新工作，可以缩减刷新工作所需的电路。
在OS晶体管中，在高温下关态电流也不容易增加，因此即使在外围电路110的自发热所造成的高温下，储存在存储单元211中的数据也不容易消失。通过使用OS晶体管，可以提高存储器100的可靠性。
另外，OS晶体管是薄膜晶体管，可以层叠设置在半导体衬底SUB的上方。
存储单元阵列210所包括的各存储单元211与布线WL及布线BL连接。根据供应到布线WL的电位选择存储单元211，对应于写入到存储单元211的数据的电位供应到布线BL，由此将数据写入到存储单元211。或者，根据供应到布线WL的电位选择存储单元211，储存在存储单元211中的数据改变布线BL的电位，由此数据从存储单元211读出。
就是说，布线WL被用作存储单元211的字线，布线BL被用作存储单元211的位线。另外，在本说明书等中，将通过布线BL供应的电位以及通过布线BL读出的电位称为数据信号。
作为存储单元阵列210中的存储单元211的布局方式，可以采用翻折型或开放型等。在采用翻折型的情况下，可以减少在由于布线WL的电位变化而输出到布线BL的读出电位中发生的噪声。另外，在采用开放型的情况下，与翻折型相比，可以进一步提高存储单元211的密度而减小单元阵列210的面积。在图1中，示出采用开放型时的结构例子。
<存储器的结构例子2>
图2是示出存储器100的结构例子的方框图。
位线驱动电路130与布线BL连接，并包括预充电电路132、读出放大器133及写入电路134。预充电电路132具有进行布线BL的预充电的功能。读出放大器133具有放大从布线BL读出的数据信号的功能，写入电路134具有将数据信号写入到布线BL的功能。被放大的数据信号通过输出电路140作为数字的数据信号RDATA输出到存储器100的外部。
字线驱动电路122与布线WL连接，并具有驱动布线WL的功能。字线驱动电路122通过驱动布线WL而选择进行数据的写入或读出的存储单元211。
存储器100作为来自外部的功率被供应低电源电位VSS、外围电路110用高电源电位VDD、存储单元阵列210用高电源电位VIH。在此，高电源电位VDD是高于低电源电位VSS的电位。另外，例如，高电源电位VIH可以是高于高电源电位VDD的电位或者等于高电源电位VDD的电位。
存储器100从外部被输入控制信号(CE、WE、RE)、地址信号ADDR、数据信号WDATA。地址信号ADDR输入到行译码器121及列译码器131，WDATA输入到位线驱动电路130。
控制逻辑电路150对从外部输入的控制信号(CE、WE、RE)进行处理来生成行译码器121及列译码器131的控制信号。CE是芯片使能信号，WE是写入使能信号，RE是读出使能信号。控制逻辑电路150所处理的信号不局限于此，也可以根据需要而输入其他控制信号。
此外，在存储器100中，根据需要可以适当地使用或省略上述各电路、各信号及各电位。或者，也可以追加其他电路、其他信号或其他电位。
<存储单元阵列>
图3A是示出存储单元阵列210的结构例子的俯视图。使用图3A详细地说明存储单元阵列210。
存储单元阵列210被分为位于导电层50的上方的存储单元阵列220、以及位于导电层60的上方的存储单元阵列230。
存储单元阵列220在一行中包括n(n是1以上的整数)个存储单元211，一共有k(k是1以上的整数)行，存储单元211被配置为行列状。在图3A中，[1,1]、[1,n]、[k,1]、[k,n]表示存储单元211的地址，存储单元阵列220包括k×n个存储单元211。
存储单元阵列230在一行中包括n个存储单元211，一共有m-k(m是k+1以上的整数)行，存储单元211被配置为行列状。在图3A中，[k+1,1]、[k+1,n]、[m,1]、[m,n]表示存储单元211的地址，存储单元阵列230包括(m-k)×n个存储单元211。
存储单元阵列220及存储单元阵列230包括n个布线BL(BL(1)至BL(n))。另外，存储单元阵列220包括k个布线WL(WL(1)至WL(k))，存储单元阵列230包括m-k个布线WL(WL(k+1)至WL(m))。
各存储单元211与布线BL及布线WL连接，如图1及图2所示，布线BL与位线驱动电路130连接，布线WL与字线驱动电路122连接。因此，各存储单元211通过布线BL与位线驱动电路130电连接，并通过布线WL与字线驱动电路122电连接。
另外，虽然未图示，但是导电层50及导电层60与VBG控制电路160(参照图1及图2)电连接。可以将VBG控制电路160所生成的电位供应到导电层50及导电层60。
〈存储单元1〉
图3B是示出存储单元211的结构例子的电路图。
存储单元211包括晶体管M11及电容器CA。晶体管M11包括前栅极(有时简称为栅极)以及背栅极。
晶体管M11的源极和漏极中的一个与电容器CA的第一端子电连接，晶体管M11的源极和漏极中的另一个与布线BL连接。晶体管M11的栅极与布线WL连接，晶体管M11的背栅极与布线VBG连接。电容器CA的第二端子与布线CAL连接。
布线BL被用作存储单元211的位线，布线WL被用作存储单元211的字线。布线CAL被用作对电容器CA的第二端子供应规定电位的布线。此外，布线VBG被用作对晶体管M11的背栅极供应电位的布线。
在此，布线VBG与导电层50或导电层60连接，可以将供应到导电层50或导电层60的电位供应到晶体管M11的背栅极。或者，可以使用导电层50或导电层60作为晶体管M11的背栅极。就是说，可以通过导电层50或导电层60将VBG控制电路160所生成的电位供应到晶体管M11的背栅极。
通过对晶体管M11的背栅极供应VBG控制电路160所生成的电位，可以增加或减小晶体管M11的阈值电压。
晶体管M11具有使电容器CA的第一端子与布线BL处于导通状态或非导通状态的开关的功能。通过对布线WL供应高电平电位，使电容器CA的第一端子与布线BL处于导通状态，来进行数据的写入或读出。存储单元211是通过在电容器CA中累积电荷来保持数据的存储器，通过布线BL及晶体管M11进行存储单元211所保持的数据的写入或读出。
晶体管M11是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。例如，可以在晶体管M11的沟道形成区域中使用包含铟、元素M(元素M为铝、镓、钇或锡)和锌中的任一种的金属氧化物。尤其优选使用由铟、镓、锌构成的金属氧化物。
OS晶体管的关态电流非常小，所以可以长时间地保持写入到存储单元211中的数据。因此，可以减少存储单元211的刷新频率，而可以实现功耗低的存储器100。或者，可以不进行存储单元211的刷新工作。或者，可以实现即使在高温下数据也不容易消失的可靠性高的存储器100。
通过作为晶体管M11使用OS晶体管，可以构成上述DOSRAM。
〈存储单元2〉
存储单元211的结构不局限于上述结构。使用图4A所示的存储单元212说明存储单元211的其他结构例子。
存储单元212包括晶体管M12、晶体管M13及电容器CB。晶体管M12包括前栅极及背栅极。
晶体管M12的源极和漏极中的一个与电容器CB的第一端子及晶体管M13的栅极电连接，晶体管M12的源极和漏极中的另一个与布线WBL连接。晶体管M12的栅极与布线WL连接，晶体管M12的背栅极与布线VBG连接。电容器CB的第二端子与布线CAL连接。晶体管M13的源极和漏极中的一个与布线SL连接，晶体管M13的源极和漏极中的另一个与布线RBL连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WL被用作字线。布线CAL被用作对电容器CB的第二端子供应规定电位的布线。此外，布线VBG被用作对晶体管M12的背栅极供应电位的布线。
在此，布线VBG与导电层50或导电层60连接，可以将供应到导电层50或导电层60的电位供应到晶体管M12的背栅极。或者，可以使用导电层50或导电层60作为晶体管M12的背栅极。就是说，可以通过导电层50或导电层60将VBG控制电路160所生成的电位供应到晶体管M12的背栅极。
通过对晶体管M12的背栅极供应VBG控制电路160所生成的电位，可以增加或减小晶体管M12的阈值电压。
晶体管M12具有使电容器CB的第一端子与布线WBL处于导通状态或非导通状态的开关的功能。
通过对布线WL供应高电平电位，使电容器CB的第一端子与布线WBL之间处于导通状态，来进行数据的写入。具体而言，在晶体管M12处于导通状态时，对布线WBL供应对应于写入数据的电位，对电容器CB的第一端子及晶体管M13的栅极写入该电位。然后，对布线WL供应低电平电位，使晶体管M12处于非导通状态，来保持电容器CB的第一端子的电位及晶体管M13的栅极的电位。
通过对布线SL供应规定电位，进行数据的读出。流过晶体管M13的源极和漏极之间的电流取决于晶体管M13的栅极的电位及晶体管M13的源极和漏极中的一个(布线SL)的电位，并且，根据上述电流，决定晶体管M13的源极和漏极中的另一个的电位。因此，通过读出与晶体管M13的源极和漏极中的另一个连接的布线RBL的电位，可以读出保持在电容器CB的第一端子(或晶体管M13的栅极)的电位。
另外，与晶体管M11同样，晶体管M12是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。此外，对晶体管M13没有特别的限制。例如，作为晶体管M13，既可以使用OS晶体管，又可以使用Si晶体管。
存储单元212是2晶体管1电容器的增益单元型存储单元。增益单元型存储单元即使在电容器的容量小的情况下也通过利用最靠近的晶体管放大所累积的电荷，可以进行作为存储器的工作。
此外，通过作为晶体管M12使用关态电流非常小的OS晶体管，可以在停止电力的供应的期间也能够保持所累积的电荷，由此存储单元212具有非易失性存储器的性质。在本说明书等中，将由使用OS晶体管的增益单元型存储单元构成的存储器称为“NOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory：非易失性氧化物半导体随机存取存储器)”。NOSRAM通过利用电容器的充放电进行数据改写，因此在原理上对可改写次数没有限制。
另外，存储单元212也可以具有将布线WBL与布线RBL组合为一个布线BL的结构。图4B示出将布线WBL与布线RBL组合为一个布线BL的结构例子。
在图4B所示的存储单元213中，晶体管M12的源极和漏极中的另一个及晶体管M13的源极和漏极中的另一个与布线BL连接。也就是说，在存储单元213中，写入位线和读出位线作为一个布线BL而工作。此时，在写入数据时，优选使布线SL处于电浮动状态。
〈存储单元3〉
另外，存储单元212也可以为3晶体管1电容器的增益单元型存储单元。使用图4C所示的存储单元214说明作为存储单元212采用3晶体管1电容器的增益单元型存储单元时的结构例子。
存储单元214包括晶体管M14至晶体管M16以及电容器CC。晶体管M14包括前栅极及背栅极。
晶体管M14的源极和漏极中的一个与电容器CC的第一端子及晶体管M15的栅极电连接，晶体管M14的源极和漏极中的另一个与布线BL连接。晶体管M14的栅极与布线WL连接，晶体管M14的背栅极与布线VBG连接。电容器CC的第二端子与布线CAL及晶体管M15的源极和漏极中的一个电连接，晶体管M15的源极和漏极中的另一个与晶体管M16的源极和漏极中的一个电连接。晶体管M16的源极和漏极中的另一个与布线BL连接，晶体管M16的栅极与布线RWL连接。
布线BL被用作位线，布线WL被用作写入字线，布线RWL被用作读出字线。布线CAL被用作对电容器CC的第二端子供应规定电位的布线(例如，作为规定电位供应低电平电位)。此外，布线VBG被用作对晶体管M14的背栅极供应电位的布线。
在此，布线VBG与导电层50或导电层60连接，可以将供应到导电层50或导电层60的电位供应到晶体管M14的背栅极。或者，可以使用导电层50或导电层60作为晶体管M14的背栅极。就是说，可以通过导电层50或导电层60将VBG控制电路160所生成的电位供应到晶体管M14的背栅极。
通过对晶体管M14的背栅极供应VBG控制电路160所生成的电位，可以增加或减小晶体管M14的阈值电压。
晶体管M14具有使电容器CC的第一端子与布线BL处于导通状态或非导通状态的开关的功能，晶体管M16具有使晶体管M15的源极和漏极中的另一个与布线BL处于导通状态或非导通状态的开关的功能。
通过对布线WL供应高电平电位，使电容器CC的第一端子与布线BL处于导通状态，来进行数据的写入。具体而言，在晶体管M14处于导通状态时，对布线BL供应对应于写入数据的电位，对电容器CC的第一端子及晶体管M15的栅极写入该电位。然后，对布线WL供应低电平电位，使晶体管M14处于非导通状态，来保持电容器CC的第一端子的电位及晶体管M15的栅极的电位。
通过对布线BL供应规定电位(预充电)，然后使布线BL处于电浮动状态，并且对布线RWL供应高电平电位，来进行数据的读出。通过对布线RWL供应高电平电位，晶体管M16处于导通状态，晶体管M15的源极和漏极中的另一个与布线BL处于电连接状态。此时，晶体管M15的源极和漏极之间被供应对应于布线BL与布线CAL的电位差的电压，流过晶体管M15的源极和漏极之间的电流取决于晶体管M15的栅极的电位及上述供应到源极和漏极之间的电压。
在此，由于布线BL的电位根据流过晶体管M15的源极和漏极之间的电流而变化，所以通过读出布线BL的电位，可以读出保持在电容器CC的第一端子(或晶体管M15的栅极)的电位。
与晶体管M11同样，晶体管M14是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。此外，对晶体管M15及晶体管M16没有特别的限制。例如，作为晶体管M15及晶体管M16，既可以使用OS晶体管，又可以使用Si晶体管。
注意，虽然参照图4A至图4C说明了存储单元211的其他结构例子，但是存储单元211的结构不局限于这些例子，可以适当地改变电路结构。
<导电层>
如上所述，层201在存储单元阵列220的下方包括导电层50且在存储单元阵列230的下方包括导电层60。并且，在存储单元阵列220所包括的k×n个存储单元211中，导电层50的电位被供应到晶体管M11的背栅极，在存储单元阵列230所包括的(m-k)×n个存储单元211中，导电层60的电位被供应到晶体管M11的背栅极。
OS晶体管可以根据其背栅极被供应的电位增加或减小阈值电压，因此存储单元阵列220所包括的存储单元211的晶体管M11与存储单元阵列230所包括的存储单元211的晶体管M11可以具有互不相同的阈值电压。
具体而言，通过增高供应到OS晶体管的背栅极的电位，阈值电压向负方向上漂移，通过降低供应到OS晶体管的背栅极的电位，阈值电压向正方向上漂移。另外，在阈值电压向负方向上漂移时，可以增加晶体管的通态电流，在阈值电压向正方向上漂移时，可以降低晶体管的关态电流。供应到OS晶体管的背栅极的电位由VBG控制电路160生成。
就是说，通过相对于进行数据的写入或读出的存储单元阵列使位于其下方的导电层的电位高，可以增加晶体管的通态电流，可以使数据的写入或读出速度高速化。另外，通过相对于进行数据的保持的存储单元阵列使位于其下方的导电层的电位低，可以降低晶体管的关态电流，可以延长数据的保持时间。
另外，层201在存储单元阵列220的下方包括导电层50且在存储单元阵列230的下方包括导电层60，因此可以减轻外围电路110的工作所造成的噪声给存储单元阵列220及存储单元阵列230带来影响的程度。
就是说，导电层50及导电层60可以减轻外围电路110的工作所导致的噪声给存储单元阵列220及存储单元阵列230带来影响的程度，可以使进行数据的写入或读出的存储单元阵列的工作速度高速化，且可以延长进行数据的保持的存储单元阵列的数据保持时间。
导电层50及导电层60也可以是条纹状、田字状、网格状等形状。或者，在导电层50及导电层60的一部分中也可以具有开口部。图5A及图5B示出在导电层50及导电层60是条纹状时的例子(俯视图)，图6A示出田字状时的例子(俯视图)，图6B示出网格状时的例子(俯视图)。
另外，图7示出在导电层50及导电层60是图5B所示的条纹状时的导电层50及导电层60以及晶体管M11的位置关系。如图7所示，晶体管M11设置在导电层50及导电层60上。当导电层50及导电层60是条纹状等形状或者具有开口部时，例如可以降低存储单元阵列210的寄生电容。
注意，在本实施方式中，说明层201包括导电层50及导电层60的例子，但是层201所包括的导电层的个数既可以是一个，又可以是三个以上。图8示出层201所包括的导电层的个数是一个的情况的立体示意图。在图8所示的存储器100中，层201在存储单元阵列210的下方包括导电层70。
另外，在本实施方式中，在图1及图3中，对在与布线WL(1)至布线WL(k)连接的存储单元211的下方包括导电层50且在与布线WL(k+1)至布线WL(m)连接的存储单元211的下方包括导电层60的例子进行说明，但是，也可以在与布线BL(1)至布线BL(l)(l是1以上且n-1以下的整数)连接的存储单元211的下方包括导电层50且在与布线BL(l+1)至布线BL(n)连接的存储单元211的下方包括导电层60。
如上所述，存储器100具有层101的上方层叠有层201的结构，层201在存储单元阵列210的下方包括导电层50及导电层60，导电层50及导电层60减少设置在层101中的外围电路110的工作所造成的噪声。另外，当导电层50及导电层60对OS晶体管的背栅极供应电位时，可以使存储单元阵列210的一部分为工作速度快的存储单元阵列或者可以使存储单元阵列210的一部分为数据的保持时间长的存储单元阵列。
另外，本实施方式可以与本说明书所记载的其他实施方式及实施例适当地组合而实施。
(实施方式2)
在本实施方式中，对可应用于在上述实施方式中说明的外围电路110的Si晶体管以及可应用于存储单元211的OS晶体管的结构例子进行说明。注意，在本实施方式中，将上述Si晶体管和OS晶体管统称为半导体装置。
〈半导体装置的结构例子〉
图9所示的半导体装置包括晶体管300、晶体管500、晶体管501及电容器600。图10A是晶体管500的沟道长度方向上的截面图，图10B是晶体管500的沟道宽度方向上的截面图，图10C是晶体管300的沟道宽度方向上的截面图。
晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。由于晶体管500的关态电流小，所以通过将该OS晶体管用于半导体装置，可以长期间保持存储内容。换言之，刷新工作的频率低或者不需要刷新工作，所以可以减小半导体装置的功耗。晶体管501具有与晶体管500相同的结构。
晶体管500及晶体管501设置在晶体管300的上方，电容器600设置在晶体管500及晶体管501的上方。
晶体管300设置在衬底311上，并包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313；以及被用作源区域或漏区域的低电阻区域314a及低电阻区域314b。
如图10C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，有效沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关态特性。
另外，晶体管300可以为p沟道晶体管或n沟道晶体管。
半导体区域313的沟道形成区或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格供应应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过改变导电体的材料，可以调整晶体管的Vth。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图9所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。例如，与晶体管500同样，也可以在晶体管300中使用氧化物半导体。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管500及晶体管501的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500及晶体管501与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析(TDS分析)等分析。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容器600或晶体管500等电连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。
注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线及插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且该导电体的另一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以绝缘体326及导电体330上依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300电连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500及晶体管501分离，从而可以抑制氢从晶体管300扩散到晶体管500及晶体管501中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上形成布线层。例如，在图9中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500及晶体管501分离，从而可以抑制氢从晶体管300扩散到晶体管500及晶体管501中。
绝缘体364及导电体366上依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500及晶体管501分离，从而可以抑制氢从晶体管300扩散到晶体管500及晶体管501中。
绝缘体374及导电体376上依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500及晶体管501分离，从而可以抑制氢从晶体管300扩散到晶体管500及晶体管501中。
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。
在绝缘体384上依次层叠有绝缘体511、绝缘体512、绝缘体514、绝缘体515及绝缘体516。作为绝缘体511、绝缘体512、绝缘体514、绝缘体515及绝缘体516中的任何一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体511及绝缘体514，例如优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管500及晶体管501等的区域中的具有阻挡性的膜。因此，绝缘体511及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管500及晶体管501之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体511及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500及晶体管501中。此外，氧化铝可以抑制氧从构成晶体管500及晶体管501的氧化物释放。因此，氧化铝适合用作晶体管500及晶体管501的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过由介电常数较低的材料形成层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体511、绝缘体512、绝缘体514、绝缘体515及绝缘体516中埋入有导电体518、构成晶体管500的导电体(导电体503)等。此外，导电体518被用作与电容器600或晶体管300电连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体511及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500及晶体管501中。
在绝缘体516的上方设置有晶体管500及晶体管501。
如图9、图10A和图10B所示，在晶体管500中，绝缘体514上配置有导电体503以及覆盖导电体503的侧面的绝缘体515。此外，绝缘体515上配置有绝缘体516(参照图9)。晶体管500包括：配置在绝缘体516及导电体503上的绝缘体521；配置在绝缘体521上的绝缘体522；配置在绝缘体522上的绝缘体524；配置在绝缘体524上的氧化物530a；配置在氧化物530a上的氧化物530b；配置在氧化物530b上且彼此隔开的导电体542a及导电体542b；配置在导电体542a及导电体542b上且形成有与导电体542a和导电体542b之间的区域重叠的开口的绝缘体580；配置在开口中的导电体560；配置在氧化物530b、导电体542a、导电体542b及绝缘体580与导电体560之间的绝缘体550；配置在氧化物530b、导电体542a、导电体542b及绝缘体580与绝缘体550之间的氧化物530c。
晶体管501也具有与晶体管500相同的结构。通过在上述说明中将晶体管500换称为晶体管501，可以理解晶体管501的详细结构。因此，省略晶体管501的详细说明。
另外，如图10A和图10B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图10A和图10B所示，导电体560优选包括设置在绝缘体550的内侧的导电体560a及嵌入在导电体560a的内侧的导电体560b。此外，如图10A和图10B所示，优选在绝缘体580、导电体560及绝缘体550上配置有绝缘体574。
注意，下面有时将氧化物530a、氧化物530b及氧化物530c统称为氧化物530。此外，有时将导电体542a及导电体542b统称为导电体542。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a、氧化物530b及氧化物530c的三层，但是本发明不局限于此。例如，可以设置氧化物530b的单层、氧化物530b与氧化物530a的两层结构、氧化物530b与氧化物530c的两层结构或者四层以上的叠层结构。另外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图9、图10A、图10B所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。导电体560、导电体542a及导电体542b相对于绝缘体580的开口的配置是自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a及导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的Vth。尤其是，通过对导电体503供应负电位，可以使晶体管500的Vth大于0V且可以减小关态电流。因此，与不对导电体503供应负电位时相比，在对导电体503供应负电位的情况下，可以减小对导电体560供应的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。在本说明书等中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
绝缘体521、绝缘体522、绝缘体524及绝缘体550被用作栅极绝缘体。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。换言之，优选在绝缘体524中形成有过剩氧区域。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位，从而可以提高晶体管500的可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧或杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体521一侧，所以是优选的。另外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体521优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体521。
绝缘体521、绝缘体522及绝缘体524也可以具有四层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
在晶体管500中，优选将被用作氧化物半导体的金属氧化物用于包含沟道形成区域的氧化物530。例如，作为氧化物530优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。此外，作为氧化物530，也可以使用In-Ga氧化物、In-Zn氧化物。
作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以防止杂质从形成在氧化物530a下的结构物扩散到氧化物530b。当在氧化物530b之上设置有氧化物530c时，可以防止杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。
另外，氧化物530优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物530c可以使用可用于氧化物530a或氧化物530b的金属氧化物。
优选的是，使氧化物530a及氧化物530c的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a及氧化物530c的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a、氧化物530b及氧化物530c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面以及氧化物530b与氧化物530c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b、以及氧化物530b与氧化物530c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a及氧化物530c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a及氧化物530c具有上述结构，可以降低氧化物530a与氧化物530b的界面及氧化物530b与氧化物530c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542(导电体542a及导电体542b)。作为导电体542，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
另外，如图10A所示，有时在氧化物530与导电体542的界面及其附近作为低电阻区域形成有区域543(区域543a及区域543b)。此时，区域543a被用作源区和漏区中的一个，区域543b被用作源区域和漏区域中的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式形成上述导电体542，区域543的氧浓度有时降低。另外，在区域543中有时形成包括包含在导电体542中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543的载流子密度增加，区域543成为低电阻区域。
绝缘体544以覆盖导电体542的方式设置，抑制导电体542的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。另外，在导电体542是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，绝缘体544不是必需的构成要素。根据所需要的晶体管特性，适当地设计即可。
另外，绝缘体515抑制导电体503的侧面的氧化。作为绝缘体515可以使用与绝缘体544相同的材料。另外，也可以在晶体管500的外侧设置绝缘体515和绝缘体544接触的区域。
绝缘体550被用作栅极绝缘体。绝缘体550优选以与氧化物530c的内侧(顶面及侧面)接触的方式配置。绝缘体550优选使用通过加热而释放氧的绝缘体形成。例如，可以使用在热脱附谱分析(TDS分析)中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下的范围内。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。在本说明书等中，将通过加热从绝缘体或导电体等释放的氧称为“过剩氧”。
通过作为绝缘体550以与氧化物530c的顶面接触的方式设置包含过剩氧的绝缘体，可以高效地从绝缘体550通过氧化物530c对氧化物530b的沟道形成区域供应氧。此外，与绝缘体524同样，优选降低绝缘体550中的水或氢等杂质的浓度。绝缘体550的厚度优选为1nm以上且20nm以下。
另外，为了将绝缘体550所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体550与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体550到导电体560的氧扩散。通过设置抑制氧扩散的金属氧化物，从绝缘体550到导电体560的过剩氧的扩散得到抑制。换言之，可以抑制供应到氧化物530的过剩氧的减少。另外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
在图10A及图10B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体550所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电体560b也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过以与氧化物530c接触的方式设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧通过氧化物530c高效地供应给氧化物530。另外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560以填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式形成。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560以填埋于绝缘体580的开口的方式形成，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体550的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体550及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法沉积的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
另外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
另外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体546(导电体546a及导电体546b)。导电体546a及导电体546b以隔着导电体560彼此对置的方式设置。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过由介电常数较低的材料形成层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体586上设置有绝缘体587。作为绝缘体587可以使用与绝缘体514同样的材料。通过将电阻率为1×1010Ωcm以上且1×1015Ωcm以下的绝缘材料用于绝缘体587，可以减少在沉积或蚀刻时等发生的等离子体损伤。例如，作为绝缘体587，可以使用电阻率为1×1014Ωcm以下，优选为1×1013Ωcm以下的氮化硅。此外，这不局限于绝缘体587，也可以对其他绝缘体使用电阻率为1×1010Ωcm以上且1×1015Ωcm以下的绝缘材料。例如，作为绝缘体515、绝缘体574及/或绝缘体582，可以使用电阻率为1×1014Ωcm以下，优选为1×1013Ωcm以下的氮化硅。
此外，在绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582、绝缘体586及绝缘体587中埋入导电体546。此外，在绝缘体521、绝缘体522、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582、绝缘体586及绝缘体587中埋入导电体548等。
导电体546及导电体548被用作与电容器600、晶体管500或晶体管300电连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料形成。
接着，在晶体管500的上方设置有电容器600。电容器600包括导电体610、导电体620及绝缘体630。
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500等电连接的插头或者布线。导电体610被用作电容器600的电极。此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图9中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体的紧密性高的导电体。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以在使用包含氧化物半导体的晶体管的半导体装置中，抑制电特性变动的同时提高可靠性。此外，可以提供一种通态电流大的包含氧化物半导体的晶体管。此外，可以提供一种关态电流小的包含氧化物半导体的晶体管。此外，可以提供一种功耗得到减少的半导体装置。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
〈晶体管的结构例子〉
注意，本实施方式所示的半导体装置的晶体管500的结构不局限于上述结构。下面，对可用于晶体管500的结构例子进行说明。
〈晶体管的结构例子1〉
参照图11A至图11C说明晶体管510A的结构例子。图11A是晶体管510A的俯视图。图11B是在图11A中以点划线L1-L2表示的部分的截面图。图11C是在图11A中以点划线W1-W2表示的部分的截面图。在图11A的俯视图中，为了明确起见，省略构成要素的一部分而进行表示。
晶体管510A是晶体管500的变形例子。由此，为了减少重复说明，主要对与晶体管500不同之处进行说明。
晶体管510A包括：被用作第一栅电极的导电体560(导电体560a及导电体560b)；被用作第二栅电极的导电体503；被用作第一栅极绝缘膜的绝缘体550；被用作第二栅极绝缘膜的绝缘体521、绝缘体522、绝缘体524；包括形成沟道的区域的氧化物530(氧化物530a、氧化物530b及氧化物530c)；被用作源极和漏极中的一个的导电体542a；被用作源极和漏极中的另一个的导电体542b；绝缘体544。
另外，在图11所示的晶体管510A中，绝缘体544隔着氧化物530c及绝缘体550覆盖导电体560的侧面。通过采用这样的结构，可以防止杂质从导电体560的侧面一侧进入。
在晶体管510A中，导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。因此，绝缘体550有时被用作第一栅极绝缘体。另外，绝缘体521、绝缘体522及绝缘体524有时被用作第二栅极绝缘体。
注意，在图11中，第二栅极绝缘体具有三层的叠层结构，但是也可以具有两层以下或四层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以具有使用不同材料形成的叠层结构。
当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。此时，与第二栅极绝缘体同样，绝缘体550也可以具有叠层结构。通过使被用作栅极绝缘体的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
导电体542a和导电体542b中的一个被用作源电极，而导电体542a和导电体542b中的另一个被用作漏电极。此外，也可以在导电体542上设置阻挡层。阻挡层优选使用对氧或氢具有阻挡性的物质。通过采用该结构，可以抑制在形成绝缘体544时导电体542氧化。
阻挡层例如可以使用金属氧化物。尤其是，优选使用氧化铝、氧化铪、氧化镓等对氧或氢具有阻挡性的绝缘膜。此外，也可以使用利用CVD法形成的氮化硅。
通过包括阻挡层，可以扩大导电体542的材料的选择范围。例如，导电体542可以使用钨或铝等耐氧化性低且导电性高的材料。另外，例如可以使用容易进行沉积或加工的导电体。
被用作第一栅电极的导电体560包括导电体560a及导电体560a上的导电体560b。作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当导电体560a具有抑制氧的扩散的功能时，可以提高导电体560b的材料的选择性。也就是说，通过包括导电体560a，可以抑制导电体560b的氧化，而可以防止导电率的下降。
作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电体560a，可以使用可用于氧化物530的氧化物半导体。在此情况下，通过利用溅射法形成导电体560b，可以降低导电体560a的电阻率而使其成为导电体。该导电体可以称为OC(Oxide Conductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电体560b也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
另外，晶体管510A也可以通过嵌入在绝缘体580、绝缘体574及绝缘体581中的导电体546等插头或布线电连接到其他结构。
可以以与导电体503的侧面相邻的方式设置绝缘体515及绝缘体516。例如，在已进行图案形成的导电体503上形成成为绝缘体515及绝缘体516的绝缘膜，利用CMP法等直到导电体503的顶面露出为止去除该绝缘膜的顶部，由此可以实现这样的结构。
在此，优选提高导电体503的顶面的平坦性。例如，导电体503的顶面的平均表面粗糙度(Ra)可以为1nm以下，优选为0.5nm以下，更优选为0.3nm以下。由此，可以提高形成在导电体503上的绝缘层的平坦性，而可以提高氧化物530的结晶性。
另外，在被形成晶体管510A的区域以外的区域，绝缘体544和绝缘体515也可以接触(参照图11B)。去除绝缘体516的一部分来使绝缘体515的一部分露出，然后形成绝缘体544，由此可以实现这样的结构。
另外，作为导电体546的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。例如，优选使用兼具耐热性和导电性的钨或钼等高熔点材料。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
例如，通过作为导电体546使用对氢及氧具有阻挡性的导电体的氮化钽等与导电性高的钨的叠层结构，可以在保持作为布线的导电性的同时抑制来自外部的杂质的扩散。
通过具有上述结构，可以提供一种具有通态电流大的包含氧化物半导体的晶体管的半导体装置。或者，可以提供一种具有关态电流小的包含氧化物半导体的晶体管的半导体装置。或者，可以提供一种在电特性变动得到抑制而具有稳定电特性的同时可靠性得到提高的半导体装置。
〈晶体管的结构例子2〉
参照图12A至图12C说明晶体管510B的结构例子。图12A是晶体管510B的俯视图。图12B是在图12A中以点划线L1-L2表示的部分的截面图。图12C是在图12A中以点划线W1-W2表示的部分的截面图。在图12A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510B是晶体管510A的变形例子。由此，为了减少重复说明，主要对与晶体管510A不同之处进行说明。
晶体管510B包括导电体542(导电体542a及导电体542b)与氧化物530c、绝缘体550、氧化物551及导电体560重叠的区域。通过采用该结构，可以提供通态电流大的晶体管。此外，可以提供控制性高的晶体管。
被用作第一栅电极的导电体560包括导电体560a及导电体560a上的导电体560b。作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当导电体560a具有抑制氧的扩散的功能时，可以提高导电体560b的材料的选择性。也就是说，通过包括导电体560a，可以抑制导电体560b的氧化，而可以防止导电率的下降。
此外，也可以考虑功函数而决定用于导电体560a的材料，以调整晶体管的Vth。例如，可以使用氮化钛形成导电体560a并使用钨形成导电体560b。导电体560a及导电体560b可以使用溅射法或CVD法等已知的沉积方法形成。此外，使用CVD法沉积氮化钛时的沉积温度优选为380℃以上且500℃以下，更优选为400℃以上且450℃以下。
氧化物551可以使用与其他绝缘体同样的材料形成。此外，作为氧化物551，可以使用包含过剩氧的In-M-Zn氧化物(元素M是选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等的金属氧化物。例如，作为氧化物551，可以使用溅射法形成In-Ga-Zn氧化物。具体而言，例如，使用原子个数比为In:Ga:Zn＝1:3:4的靶材及包含氧的溅射气体形成In-Ga-Zn氧化物。在使用溅射法形成氧化物551的情况下，包含在溅射气体中的氧的流量比优选为70％以上，更优选为80％以上，进一步优选为100％。
通过使用包含氧的气体作为溅射气体，可以不仅向氧化物551而且还向作为氧化物551的被形成面的绝缘体550供应氧。此外，通过增大包含在溅射气体中的氧的流量比，可以增加向绝缘体550的氧供给量。
此外，通过在绝缘体550上设置有氧化物551，包含在绝缘体550中的过剩氧不容易扩散到导电体560。由此，可以提高晶体管的可靠性。此外，有时根据目的等而省略氧化物551。
此外，优选以覆盖导电体560的顶面及侧面、绝缘体550的侧面以及氧化物530c的侧面的方式设置绝缘体544。作为绝缘体544优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。此外，例如，可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
通过设置绝缘体544，可以抑制导电体560的氧化。此外，通过包括绝缘体544，可以抑制绝缘体580所包含的水、氢等杂质扩散到晶体管510B。
另外，也可以在导电体546与绝缘体580之间设置具有阻挡性的绝缘体576(绝缘体576a及绝缘体576b)。通过设置绝缘体576，可以抑制绝缘体580的氧与导电体546起反应而导致导电体546氧化。
另外，通过设置具有阻挡性的绝缘体576，可以扩大用于插头或布线的导电体的材料的选择范围。例如，作为导电体546可以使用具有吸收氧的性质且具有高导电性的金属材料。
〈晶体管的结构例子3〉
参照图13A至图13C说明晶体管510C的结构例子。图13A是晶体管510C的俯视图。图13B是在图13A中以点划线L1-L2表示的部分的截面图。图13C是在图13A中以点划线W1-W2表示的部分的截面图。在图13A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510C是上述晶体管的变形例子。由此，为了减少重复说明，主要对与上述晶体管不同之处进行说明。
图13所示的晶体管510C在导电体542a与氧化物530b之间配置有导电体547a，在导电体542b与氧化物530b之间配置有导电体547b。在此，导电体542a(导电体542b)具有超过导电体547a(导电体547b)的顶面及导电体560一侧的侧面延伸并与氧化物530b的顶面接触的区域。在此，作为导电体547，可以使用可用于导电体542的导电体。此外，导电体547的厚度优选至少大于导电体542。
由于图13所示的晶体管510C具有上述结构，与晶体管510A相比，可以将导电体542更靠近导电体560。或者，可以将导电体542a的端部及导电体542b的端部重叠于导电体560。由此，可以减小晶体管510C的实质上的沟道长度，而可以提高通态电流及频率特性。
另外，导电体547a(导电体547b)优选与导电体542a(导电体542b)重叠。通过采用该结构，在形成填埋导电体546a(导电体546b)的开口的蚀刻时，导电体547a(导电体547b)被用作停止层而可以防止氧化物530b的过蚀刻。
此外，在图13所示的晶体管510C中，也可以以接触于绝缘体544之上的方式配置绝缘体545。绝缘体544优选被用作抑制水或氢等杂质或过剩氧从绝缘体580一侧进入晶体管510C的阻挡绝缘膜。作为绝缘体545，可以使用可用于绝缘体544的绝缘体。此外，作为绝缘体544，例如也可以使用氮化铝、氮化铝钛、氮化钛、氮化硅或氮氧化硅等氮化物绝缘体。
〈晶体管的结构例子4〉
参照图14A至图14C说明晶体管510D的结构例子。图14A是晶体管510D的俯视图。图14B是在图14A中以点划线L1-L2表示的部分的截面图。图14C是在图14A中以点划线W1-W2表示的部分的截面图。在图14A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510D是上述晶体管的变形例子。由此，为了减少重复说明，主要对与上述晶体管不同之处进行说明。
在晶体管510D中，在氧化物530c上包括绝缘体550，在绝缘体550上包括金属氧化物552。此外，在金属氧化物552上包括导电体560，在导电体560上包括绝缘体570。此外，在绝缘体570上包括绝缘体571。
金属氧化物552优选具有抑制氧扩散的功能。通过在绝缘体550与导电体560之间设置抑制氧扩散的金属氧化物552，向导电体560的氧扩散得到抑制。换言之，可以抑制供应到氧化物530的氧量的减少。另外，可以抑制因氧导致的导电体560的氧化。
另外，金属氧化物552可以被用作第一栅电极的一部分。例如，可以将可用作氧化物530的氧化物半导体用作金属氧化物552。在此情况下，通过利用溅射法形成导电体560，可以降低金属氧化物552的电阻值使其变为导电层。可以将其称为OC(Oxide Conductor)电极。
另外，金属氧化物552有时被用作栅极绝缘层的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体550的情况下，作为金属氧化物552优选使用作为相对介电常数高的high-k材料的金属氧化物。通过采用该叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持物理厚度的同时降低在晶体管工作时供应的栅极电位。另外，可以减少被用作栅极绝缘层的绝缘层的等效氧化物厚度(EOT)。
虽然示出晶体管510D中的金属氧化物552是单层的结构，但是也可以采用两层以上的叠层结构。例如，可以将被用作栅电极的一部分的金属氧化物与被用作栅极绝缘层的一部分的金属氧化物层叠。
当将金属氧化物552用作栅电极时，可以在不减弱来自导电体560的电场的影响的情况下提高晶体管510D的通态电流。另外，当将金属氧化物552用作栅极绝缘层时，通过利用绝缘体550及金属氧化物552的物理厚度保持导电体560与氧化物530之间的距离，可以抑制导电体560与氧化物530之间的泄漏电流。由此，通过设置绝缘体550及金属氧化物552的叠层结构，可以容易调节导电体560与氧化物530之间的物理距离及从导电体560施加到氧化物530的电场强度。
具体而言，可以通过使可用于氧化物530的氧化物半导体低电阻化来将其用作金属氧化物552。或者，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘层的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的加热处理中不容易晶化，所以是优选的。注意，金属氧化物552不是必需的构成要素，可以根据所需的晶体管特性适当地设计。
作为绝缘体570优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电体560因来自绝缘体570的上方的氧而氧化。另外，可以抑制来自绝缘体570的上方的水或氢等杂质通过导电体560及绝缘体550进入氧化物530中。
绝缘体571被用作硬掩模。通过设置绝缘体571，可以以使导电体560的侧面与衬底表面大致垂直的方式对导电体560进行加工，具体而言，可以使导电体560的侧面与衬底表面所形成的角度为75度以上且100度以下，优选为80度以上且95度以下。
另外，也可以通过作为绝缘体571使用抑制水或氢等杂质及氧的透过的功能的绝缘材料，来将绝缘体571兼用作阻挡层。在此情况下，也可以不设置绝缘体570。
通过将绝缘体571用作硬掩模，选择性地去除绝缘体570、导电体560、金属氧化物552、绝缘体550及氧化物530c的一部分，可以使它们的侧面大致对齐，且使氧化物530b的表面的一部分露出。
另外，晶体管510D在露出的氧化物530b的表面的一部分具有区域531a及区域531b。区域531a和区域531b中的一个被用作源区域，另一个被用作漏区域。
例如通过利用离子注入法、离子掺杂法、等离子体浸没离子注入法或等离子体处理等，对露出的氧化物530b的表面引入磷或硼等杂质元素，来可以形成区域531a及区域531b。注意，在本实施方式等中，“杂质元素”是指主要成分元素之外的元素。
另外，也可以在使氧化物530b的表面的一部分露出之后形成金属膜，然后进行加热处理，来将包含在该金属膜中的元素扩散到氧化物530b中，由此形成区域531a及区域531b。
氧化物530b中的被引入杂质元素的区域的电阻率下降。由此，有时将区域531a及区域531b称为“杂质区域”或“低电阻区域”。
通过将绝缘体571和/或导电体560用作掩模，可以自对准地形成区域531a及区域531b。因此，区域531a和/或区域531b不与导电体560重叠，可以减小寄生电容。此外，偏置区域不形成在沟道形成区域与源漏区域(区域531a或区域531b)之间。通过自对准地形成区域531a及区域531b，可以实现通态电流的增加、阈值电压的降低、工作频率的提高等。
另外，为了进一步降低关态电流，也可以在沟道形成区域与源漏区域之间设置偏置区域。偏置区域是电阻率高的区域，且是不被进行上述杂质元素的引入的区域。通过在形成绝缘体575后进行上述杂质元素的引入，可以形成偏置区域。在此情况下，与绝缘体571等同样，绝缘体575也被用作掩模。因此，氧化物530b的与绝缘体575重叠的区域不被引入杂质元素，由此可以将该区域的电阻率保持为高。
晶体管510D在绝缘体570、导电体560、金属氧化物552、绝缘体550及氧化物530c的侧面包括绝缘体575。绝缘体575优选为相对介电常数低的绝缘体。例如，优选使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，当将氧化硅、氧氮化硅、氮氧化硅或具有空孔的氧化硅用于绝缘体575时，在后面的工序中可在绝缘体575中容易形成过剩氧区域，所以是优选的。另外，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，绝缘体575优选具有扩散氧的功能。
另外，晶体管510D在绝缘体575、氧化物530上包括绝缘体544。绝缘体544优选利用溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。例如，作为绝缘体544，优选使用氧化铝。
有时利用溅射法形成的氧化膜从被形成的结构体抽出氢。因此，在绝缘体544从氧化物530及绝缘体575抽出氢及水时，可以降低氧化物530及绝缘体575的氢浓度。
〈晶体管的结构例子5〉
参照图15A至图15C说明晶体管510E的结构例子。图15A是晶体管510E的俯视图。图15B是在图15A中以点划线L1-L2表示的部分的截面图。图15C是在图15A中以点划线W1-W2表示的部分的截面图。在图15A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510E是上述晶体管的变形例子。由此，为了防止重复说明，主要对与上述晶体管不同之处进行说明。
在图15A至图15C中，在露出的氧化物530b的表面的一部分具有区域531a及区域531b而不设置导电体542。区域531a和区域531b中的一个被用作源区域，另一个被用作漏区域。此外，在氧化物530b与绝缘体544之间包括绝缘体541。
图15所示的区域531(区域531a及区域531b)是氧化物530b被添加下述元素而成的区域。区域531例如可以利用伪栅极形成。
具体而言，在氧化物530b上设置伪栅极，将该伪栅极用作掩模，对氧化物530b添加使该氧化物530b低电阻化的元素。也就是说，该元素被添加到氧化物530的不与伪栅极重叠的区域中，由此形成区域531。作为该元素的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。
另外，作为使氧化物530低电阻化的元素，典型的有硼或磷。另外，也可以使用氢、碳、氮、氟、硫、氯、钛、稀有气体等。作为稀有气体的典型例子有氦、氖、氩、氪及氙等。该元素的浓度可以利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)等进行测量。
尤其是，硼及磷可以使用非晶硅或低温多晶硅的生产线的装置，所以是优选的。可以使用已有的设置，由此可以降低设备投资。
接着，也可以在氧化物530b及伪栅极上形成成为绝缘体541的绝缘膜及成为绝缘体544的绝缘膜。通过设置成为绝缘体541的绝缘膜和成为绝缘体544的绝缘膜的叠层，可以设置区域531与氧化物530c及绝缘体550重叠的区域。
具体而言，在成为绝缘体544的绝缘膜上设置成为绝缘体580的绝缘膜，然后对成为绝缘体580的绝缘膜进行CMP(Chemical Mechanical Polishing)处理，去除成为绝缘体580的绝缘膜的一部分，使伪栅极露出。接着，在去除伪栅极时，优选还去除与伪栅极接触的绝缘体541的一部分。由此，在设置于绝缘体580中的开口的侧面，绝缘体544及绝缘体541露出，在该开口的底面，设置在氧化物530b中的区域531的一部分露出。接着，在该开口部依次形成成为氧化物530c的氧化膜，成为绝缘体550的绝缘膜及成为导电体560的导电膜，然后利用CMP处理等直到绝缘体580露出为止去除成为氧化物530c的氧化膜、成为绝缘体550的绝缘膜及成为导电体560的导电膜的一部分，由此可以形成图15所示的晶体管。
注意，绝缘体541及绝缘体544不是必需的构成要素。根据所需要的晶体管特性，适当地设计即可。
图15所示的晶体管可以利用已有的装置，并且不设置导电体542，由此可以降低成本。
另外，本实施方式可以与本说明书所记载的其他实施方式及实施例适当地组合而实施。
(实施方式3)
在本实施方式中，对可用于在上述实施方式中说明的OS晶体管的金属氧化物的构成进行说明。
〈金属氧化物的构成〉
在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制On/Off的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即，大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
〈金属氧化物的结构〉
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
作为用于晶体管的半导体的氧化物半导体，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶氧化物半导体薄膜或多晶氧化物半导体薄膜。但是，在衬底上形成单晶氧化物半导体薄膜或多晶氧化物半导体薄膜需要进行高温或激光加热的工序。因此，制造工序的成本变高且处理量下降。
非专利文献2及非专利文献3中报告了2009年发现了具有CAAC结构的In-Ga-Zn氧化物(也称为CAAC-IGZO)。在非专利文献2及非专利文献3中，报告了CAAC-IGZO具有c轴取向性、晶界不明确、可以低温形成在衬底上。另外，还报告了使用CAAC-IGZO的晶体管具有优良的电特性及可靠性。
另外，2013年发现了具有nc结构的In-Ga-Zn氧化物(称为nc-IGZO)(参照非专利文献4)。在非专利文献4中，报告了nc-IGZO在微小的区域(例如，1nm以上且3nm以下的区域)中的原子排列具有周期性，在不同区域间观察不到结晶取向的规律性。
非专利文献5及非专利文献6示出分别对上述CAAC-IGZO、nc-IGZO及结晶性低的IGZO的薄膜照射电子束时的平均结晶尺寸的推移。在结晶性低的IGZO薄膜中，在对其照射电子束之前就能够观察到1nm左右的结晶性IGZO。因此，在非专利文献5及非专利文献6中报告了在IGZO中没能确认到完全的非晶结构(completely amorphous structure)的存在。再者，公开了与结晶性低的IGZO薄膜相比CAAC-IGZO薄膜及nc-IGZO薄膜的相对于电子束照射的稳定性较高。因此，作为晶体管的半导体优选使用CAAC-IGZO薄膜或nc-IGZO薄膜。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
〈具有氧化物半导体的晶体管〉
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
非专利文献7公开了使用上述氧化物半导体的晶体管在非导通状态下的泄漏电流极小，具体而言，晶体管的每沟道宽度1μm的关态电流为yA/μm(10-24A/μm)等级(order)。例如，已公开了一种应用了使用氧化物半导体的晶体管的泄漏电流小这一特性的低功耗CPU等(参照非专利文献8)。
另外，还有利用使用氧化物半导体的晶体管的泄漏电流小这一特性将该晶体管应用于显示装置的报告(参照非专利文献9)。在显示装置中，显示图像在1秒间被切换数十次。每1秒钟的图像切换次数被称为“刷新频率”。另外，刷新频率有时被称为“驱动频率”。这样的人眼难以识别的高速画面切换被认为是导致眼睛疲劳的原因。于是，提出了降低显示装置的刷新频率以减少图像改写次数的技术。另外，刷新频率得到降低的驱动可以降低显示装置的功耗。将该驱动方法称为“空转停止(IDS)驱动”。
另外，优选将载流子密度低的氧化物半导体用于晶体管。在要降低氧化物半导体膜的载流子密度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，氧化物半导体中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成有沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
〈杂质〉
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
CAAC结构及nc结构的发现有助于使用CAAC结构或具有nc结构的氧化物半导体的晶体管的电特性及可靠性的提高、制造工序的成本的降低以及处理量的提高。另外，已进行利用上述晶体管的泄漏电流小这一特性将该晶体管应用于显示装置及LSI的研究。
另外，本实施方式可以与本说明书所记载的其他实施方式及实施例适当地组合而实施。
(实施方式4)
在本实施方式中，对安装有在上述实施方式中说明的存储装置的电子设备的一个例子进行说明。
根据本发明的一个方式的存储装置可以安装在各种各样的电子设备。尤其是，根据本发明的一个方式的存储装置可以用作内置于电子设备中的存储器。作为电子设备的例子，例如除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。另外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图16示出电子设备的例子。
图16A示出信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中具备触摸面板，并且在外壳5510上设置有按钮。
图16B示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
注意，在上述例子中，图16A及图16B示出智能手机及台式信息终端作为电子设备的例子，但是也可以应用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
图16C示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
在本例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
图16D示出游戏机的一个例子的便携式游戏机5200。便携式游戏机包括外壳5201、显示部5202及按钮5203等。
虽然图16D示出便携式游戏机作为游戏机的一个例子，但是可以应用根据本发明的一个方式的存储装置的游戏机不局限于此。作为可以应用根据本发明的一个方式的存储装置的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
图16E1示出移动体的一个例子的汽车5700，图16E2是示出汽车室内的前挡风玻璃周边的图。图16E2示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在立柱的显示面板5704。
显示面板5701至显示面板5703可以通过显示速度表、转速计、行驶距离、加油量、排档状态、空调的设定等提供各种信息。另外，使用者可以适当地改变显示面板所显示的显示内容及布置等，可以提高设计性。显示面板5701至显示面板5703还可以被用作照明装置。
通过将由设置在汽车5700的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被立柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。另外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以被用作照明装置。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞机(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用根据本发明的一个方式的存储装置。
根据本发明的一个方式的存储装置即使在高温环境下也其数据保持时间很长，即使在低温环境下也可以进行高速工作。通过对上述各种电子设备应用根据本发明的一个方式的存储装置，可以提供在高温环境下及低温环境下都能够确实地进行工作的可靠性高的电子设备。此外，可以降低电子设备的功耗。
另外，本实施方式可以与本说明书所记载的其他实施方式及实施例适当地组合而实施。
[实施例]
在本实施例中，检验可用于存储单元211的OS晶体管的供应到背栅极(在图17A、图17B等中记载为“Back Gate Electrode”)的电位与阈值电压的关系。注意，在本实施例中，供应到背栅极的电位为VBG，供应到前栅极(在图17A、图17B等中，记载为“Front GateElectrode”)的电位为VFG，流过源极(在图17A中，记载为“S/D Electrode”)与漏极(在图17A中，记载为“S/D Electrode”)之间电流为Ids，以√Ids外推法求得的阈值电压为Vth。
另外，已确认，还在其他的阈值电压的定义的讨论中，例如，还在以恒流法求得的阈值电压的讨论中，在本实施例中进行的讨论是有效的。
图17A及图17B示出所制造的OS晶体管的截面TEM(透射型电子显微镜，Transmission Electron Microscope)图像。图17A是OS晶体管的沟道长度方向上的截面TEM图像，图17B是OS晶体管的沟道宽度方向的截面TEM图像。该OS晶体管包括背栅极。
背栅极绝缘膜BGI(在图17A、图17B及图21中，记载为“Back Gate Insulator”)以EOT(等效SiO2厚度，Equivalent Oxide Thickness)的厚度为30nm，形成沟道形成区域的氧化物(在图17A及图17B中，记载为“CAAC-IGZO”，在图21中，记载为“CAAC-IGZO(ActiveLayer)”)的厚度为17nm，前栅极绝缘膜FGI(在图17A、图17B及图21中，记载为“Front GateInsulator”)以EOT的厚度是6.1nm、8.0nm、11.2nm，采用这三个条件进行制造。沟道长度为0.37um，沟道宽度为0.24um。
图18A示出前栅极绝缘膜FGI的厚度(在附图中，记载为“tFGI”)为6.1nm的OS晶体管的供应到前栅极的电位VFG与流过源极和漏极之间的电流Ids的关系(以后，称为VFG-Ids曲线)，其中将供应到背栅极的电位VBG按2V的间隔从0V变化到-8V。在供应到背栅极的电位VBG是负电位时，VFG-Ids曲线向正方向上漂移。
图18B示出横轴表示统一阈值电压Vth时的VFG-Ids曲线。在供应到背栅极的电位VBG不同的情况下，VFG-Ids曲线几乎重叠，可知供应到背栅极的电位VBG所引起的变化只是阈值电压Vth的变化。
图19A示出前栅极绝缘膜FGI的厚度为8.0nm的OS晶体管的VFG-Ids曲线，其中将供应到背栅极的电位VBG按2V的间隔从0V变化到-8V。图19B示出前栅极绝缘膜FGI的厚度为11.2nm的OS晶体管的VFG-Ids曲线，其中将供应到背栅极的电位VBG按2V的间隔从0V变化到-8V。
根据图18A及图19A，比较供应到背栅极的电位VBG同一的情况时，与前栅极绝缘膜FGI的厚度(在图18A及图19A中，记载为“tFGI”)为6.1nm的OS晶体管相比，前栅极绝缘膜FGI的厚度为8.0nm的OS晶体管的VFG-Ids曲线向正方向上进一步漂移。
根据图19A及图19B，比较供应到背栅极的电位VBG同一的情况时，与前栅极绝缘膜FGI的厚度为8.0nm的OS晶体管相比，前栅极绝缘膜FGI的厚度为11.2nm的OS晶体管的VFG-Ids曲线向正方向上进一步漂移。
图20A示出前栅极绝缘膜FGI的厚度为6.1nm、8.0nm、11.2nm的各OS晶体管的供应到背栅极的电位VBG与从VFG-Ids曲线抽取的阈值电压Vth的关系。图20A所示的供应到背栅极的电位VBG与阈值电压Vth的关系是各OS晶体管的八个样品的平均值。可知，在前栅极绝缘膜FGI的厚度为6.1nm、8.0nm、11.2nm的各OS晶体管中，阈值电压Vth相对于供应到背栅极的电位VBG大致线性地变化。
图20B示出前栅极绝缘膜FGI的厚度、相对于供应到背栅极的电位VBG的阈值电压Vth的变化量(以后，称为)、亚阈值摆幅(Subthreshold Swing，S.S.)的关系。
与前栅极绝缘膜FGI的厚度呈现线性关系，近似曲线的截距是接近于0V/V的值。亚阈值摆幅与前栅极绝缘膜FGI的厚度也呈现线性关系，近似曲线的截距是接近于60mV/dec的值。
与Si晶体管不同，OS晶体管不进行通过杂质添加的阈值电压控制。在OS晶体管的供应到前栅极的电位VFG低于阈值电压Vth的区域中，沟道形成区域的空间电荷浓度低，空间电荷很小有助于能带弯曲。因此，OS晶体管的沟道形成区域在供应到前栅极的电位VFG小于阈值电压Vth的区域中可以近似于图21所示的简单电容模型。
将形成沟道形成区域的氧化物与前栅极绝缘膜FGI的界面势能定义为VCH，将比形成沟道形成区域的氧化物与前栅极绝缘膜FGI的界面更接近前栅极一侧的电容定义为CF，将比形成沟道形成区域的氧化物与前栅极绝缘膜FGI的界面更接近背栅极一侧的电容定义为CB。
改变供应到前栅极的电位VFG或供应到背栅极的电位VBG时的界面势能VCH的变化量利用以下的公式(1)及公式(2)可以求得。
[公式1、2]
在供应到背栅极的电位VBG如何供应到前栅极的电位VFG与阈值电压Vth变相等的界面势能VCH都不变的情况下，关于可以得到以下的公式(3)。
[公式3]
根据公式(3)可以理解，阈值电压Vth相对于供应到背栅极的电位VBG呈现以电容CF与电容CB的比为倾斜的直线。
另外，由以下的公式(4)表示基于同一电容模型的亚阈值摆幅。
[公式4]
根据公式(3)及公式(4)，和亚阈值摆幅都依赖于电容CF与电容CB的比。当在OS晶体管中利用背栅极进行阈值电压的控制时，根据电容CF与电容CB的比，尤其是根据前栅极绝缘膜FGI的厚度和背栅极绝缘膜BGI的厚度可以进行OS晶体管的电特性的设计。
此外，关于OS晶体管的亚阈值区域中的电特性，OS晶体管的关态电流极小，使用一个OS晶体管的测量(在图22A中，记载为“一个FET”)中由于是评价装置的检测下限所以不能进行充分的评价(参照图18A、图19A及图19B)。于是，利用在非专利文献7中报告的并接几万至几十万个OS晶体管进行评价的方法(在图22A中，并接9万个OS晶体管进行评价，记载为“并接90,000FET”)、以及使用数据保持测试电路的方法(在图22A中，记载为“数据保持测试电路”)以高精度进行测量，图22A的VFG-Ids曲线(横轴表示统一阈值电压Vth的值)示出其结果。
根据图22A可知，OS晶体管的亚阈值区域延伸到流过源极和漏极之间的电流Ids极小的区域。因此，在供应到前栅极的电位VFG小于阈值电压Vth的区域中的宽电位范围内，流过源极和漏极之间的电流Ids呈现亚阈值特性，即流过源极和漏极之间的电流Ids相对于供应到前栅极的电位VFG成为指数函数的动作。
在n沟道型晶体管的亚阈值区域中，从供应到前栅极的电位VFG减去阈值电压Vth而得的值越低，流过源极和漏极之间的电流Ids越小，因此通过使阈值电压Vth向正方向上漂移(在图22B中，作为供应到背栅极的电位VBG供应负电位，将阈值电压Vth向正方向上漂移，记载为“利用负VBG的正方向漂移”)可以使流过源极和漏极之间的电流Ids小(在图22B中，记载为“显著下降”)。
OS晶体管的亚阈值区域延伸到流过源极和漏极之间的电流Ids极小的区域，因此如图22B所示，通过根据供应到背栅极的电位VBG改变阈值电压Vth，可以使亚阈值区域中的流过源极和漏极之间的电流Ids大大变化。
如上所述，OS晶体管根据供应到背栅极的电位VBG控制阈值电压Vth，可以实现取决于用途的各种电特性。
本实施例所示的结构、方法等的至少一部分可以与本说明书所记载的实施方式适当地组合而实施。
[符号说明]
CA：电容器、CB：电容器、CC：电容器、M11：晶体管、M12：晶体管、M13：晶体管、M14：晶体管、M15：晶体管、M16：晶体管、SUB：半导体衬底、50：导电层、60：导电层、70：导电层、100：存储器、101：层、110：外围电路、121：行译码器、122：字线驱动电路、130：位线驱动电路、131：列译码器、132：预充电电路、133：读出放大器、134：电路、140：输出电路、150：控制逻辑电路、160：VBG控制电路、201：层、210：存储单元阵列、211：存储单元、212：存储单元、213：存储单元、214：存储单元、220：存储单元阵列、230：存储单元阵列、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、370：绝缘体、372：绝缘体、374：绝缘体、376：导电体、380：绝缘体、382：绝缘体、384：绝缘体、386：导电体、500：晶体管、501：晶体管、503：导电体、510A：晶体管、510B：晶体管、510C：晶体管、510D：晶体管、510E：晶体管、511：绝缘体、512：绝缘体、514：绝缘体、515：绝缘体、516：绝缘体、518：导电体、521：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530c：氧化物、531：区域、531a：区域、531b：区域、541：绝缘体、542：导电体、542a：导电体、542b：导电体、543：区域、543a：区域、543b：区域、544：绝缘体、545：绝缘体、546：导电体、546a：导电体、546b：导电体、547：导电体、547a：导电体、547b：导电体、548：导电体、550：绝缘体、551：氧化物、552：金属氧化物、560：导电体、560a：导电体、560b：导电体、570：绝缘体、571：绝缘体、574：绝缘体、575：绝缘体、576：绝缘体、576a：绝缘体、576b：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、587：绝缘体、600：电容器、610：导电体、612：导电体、620：导电体、630：绝缘体、650：绝缘体、5200：便携式游戏机、5201：外壳、5202：显示部、5203：按钮、5300：台式信息终端、5301：主体、5302：显示器、5303：键盘、5500：信息终端、5510：外壳、5511：显示部、5700：汽车、5701：显示面板、5702：显示面板、5703：显示面板、5704：显示面板、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门。

Claims (9)

1.一种存储装置，包括：
第一电路；
所述第一电路上的第一及第二电极；以及
包括第一存储单元阵列和第二存储单元阵列的第二电路，
其中，所述第一存储单元阵列及所述第二存储单元阵列各自包括多个存储单元，
所述多个存储单元各自包括第一晶体管及电容器，
所述第一晶体管包括栅极和背栅极，
所述第一存储单元阵列具有隔着所述第一电极与所述第一电路重叠的区域，
所述第二存储单元阵列具有隔着所述第二电极与所述第一电路重叠的区域，
所述第一电极被用作所述第一存储单元阵列所包括的所述第一晶体管的所述背栅极，
所述第二电极被用作所述第二存储单元阵列所包括的所述第一晶体管的所述背栅极，
并且，所述第一电极和所述第二电极各自具有条纹状、田字状中的任一者。
2.一种存储装置，包括：
第一电路；
所述第一电路上的第一及第二电极；以及
包括第一存储单元阵列和第二存储单元阵列的第二电路，
其中，所述第一存储单元阵列及所述第二存储单元阵列各自包括多个存储单元，
所述多个存储单元各自包括第一晶体管及电容器，
所述第一晶体管包括栅极和背栅极，
所述第一存储单元阵列具有隔着所述第一电极与所述第一电路重叠的区域，
所述第二存储单元阵列具有隔着所述第二电极与所述第一电路重叠的区域，
所述第一电极被用作所述第一存储单元阵列所包括的所述第一晶体管的所述背栅极，
所述第二电极被用作所述第二存储单元阵列所包括的所述第一晶体管的所述背栅极，
并且，所述第一电极和所述第二电极各自具有网格状。
3.根据权利要求1或2所述的存储装置，
其中供应到所述第一电极的电位和供应到所述第二电极的电位互不相同。
4.根据权利要求1或2所述的存储装置，
其中所述第一晶体管在沟道形成区域中包含金属氧化物。
5.根据权利要求1或2所述的存储装置，
其中所述第一电路包括在沟道形成区域中包含硅的晶体管。
6.根据权利要求1或2所述的存储装置，
其中所述第一电极和所述第二电极各自具有开口部。
7.根据权利要求1或2所述的存储装置，
其中所述第一电极和所述第二电极各自具有开口部，以及
所述开口部不与所述第一晶体管重叠。
8.根据权利要求1或2所述的存储装置，
其中所述多个存储单元各自还包括第二晶体管，以及
所述第一晶体管的源极和漏极中的一个与所述电容器的一个电极和所述第二晶体管的栅极电连接。
9.根据权利要求1或2所述的存储装置，
其中所述多个存储单元各自还包括第二晶体管和第三晶体管，
所述第一晶体管的源极和漏极中的一个与所述电容器的一个电极和所述第二晶体管的栅极电连接，以及
所述第二晶体管的源极和漏极中的一个与所述第三晶体管的源极和漏极中的一个电连接。
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