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JP2005063548A - メモリ及びその駆動方法 - Google Patents

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Abstract

【課題】 素子数の低減を図って、実装面積の縮小や歩留まりの向上を実現し、さらに、周辺回路の負担を低減したメモリ及びその駆動方法を提供することを課題とする。
【解決手段】 本発明は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、クロックドインバータを含むセレクタを有する。そして、前記クロックドインバータの入力ノードは前記ビット線に接続され、出力ノードはデータ線に接続され、前記クロックドインバータを構成する直列に接続された複数のトランジスタのうち、ソース又はドレインが高電位電源ＶＤＤに接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源ＶＳＳに接続されたＮ型トランジスタのゲートは、前記カラムデコーダに接続されることを特徴とする。
【選択図】 図１

Description

本発明は、メモリ及びその駆動方法に関し、より詳しくは、クロックドインバータを含むセレクタを具備したメモリ及びその駆動方法に関する。
近年、メモリは、コンピュータ、携帯端末、ＩＣカード等の様々な分野に応用され、活発に研究が進められている。メモリは、マトリクス状に配列された複数のメモリセルと、出力回路を含む周辺回路を有する。
このメモリセルと出力回路との間には、クロックドインバータと、該クロックドインバータの入力ノードと出力ノードを短絡させて、両ノードの電位を中間電位にバランスし、データの伝送の開始時に両ノードの短絡を開放するトランジスタを含むものがある（例えば、特許文献１参照。）。また、各メモリセルから出力される信号を増幅する回路として、クロックドインバータを有するものがある（例えば、特許文献２参照。）。
特開平５-１６６３８１号公報 （第１、４頁、第１図、第２図） 特開平７-６５５９４号公報 （第１頁、第４図）
特許文献１では、メモリセルとクロックドインバータとの間に、メモリセル読出しアンプや、該クロックドインバータの入力ノードと出力ノードの短絡を開放するためのトランジスタを備えている。従って、素子数の増加により、実装面積の拡大や信頼性の低下が生じてしまう。
特許文献２では、センスアンプとして用いるクロックドインバータの制御は、外部から供給される入力選択信号で行っている。従って、周辺回路の負担が増加してしまう。
本発明は、素子数の低減を図って、実装面積の縮小や歩留まりの向上を実現し、さらに、周辺回路の負担を低減したメモリ及びその駆動方法を提供することを課題とする。
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
本発明のメモリ（ＲＯＭ）は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、クロックドインバータを含むセレクタを有する。そして、前記クロックドインバータの入力ノードは前記ビット線に接続され、出力ノードはデータ線に接続され、前記クロックドインバータを構成する直列に接続された複数のトランジスタのうち、ソース又はドレインが高電位電源ＶＤＤに接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源ＶＳＳに接続されたＮ型トランジスタのゲートは、前記カラムデコーダに接続されることを特徴とする。
前記記憶素子は、１つ又は複数のトランジスタと、１つ又は複数の容量素子の一方又は両方により構成される。つまり、記憶素子は、１つ又は複数の素子により構成されるものであり、本発明では、メモリセルに配置される素子を総称して、記憶素子とよぶ。記憶素子の詳しい構成は、メモリの種類に依存する。
前記クロックドインバータは、２つのＮ型トランジスタと２つのＰ型トランジスタが、直列に接続された構成を有する。このクロックドインバータの構成について、図１（Ｃ）（Ｄ）を用いて説明する。
図１（Ｃ）はクロックドインバータのロジックシンボルを示しており、クロックドインバータは４つのノードを有し、具体的には、３つの入力ノードと１つの出力ノードを有する。ここでは、３つの入力ノードに、Ｖａ、Ｖｂ、Ｖｃの信号が入力され、出力ノードからＶｏｕｔという信号を出力する場合を示す。
図１（Ｄ）は、クロックドインバータの等価回路図を示し、ソース又はドレインが高電位電源ＶＤＤに接続されたＰ型トランジスタ１６が一端に配置され、ソース又はドレインが低電位電源ＶＳＳに接続されたＮ型トランジスタ１９が他端に配置されている。このように、一端に配置されたＰ型トランジスタ１６のゲートと、他端に配置されたＮ型トランジスタ１９のゲートは入力ノードに相当し、それぞれＶｂ、Ｖｃの信号が入力される。
そして、高電位電源と低電位電源の両電源に直接接続されないＰ型トランジスタ１７及びＮ型トランジスタ１８の両トランジスタの各ゲートは互いに接続されており、この互いに接続されたゲートは入力ノードに相当する。この入力ノードには、Ｖａの信号が入力される。また、Ｐ型トランジスタ１７及びＮ型トランジスタ１８の各ドレインは互いに接続されており、この互いに接続されたドレインは出力ノードに相当する。この出力ノードからは、Ｖｏｕｔの信号を出力する。
上記のメモリにおいて、セレクタはインバータを含んだ構成でもよい。その場合、Ｐ型トランジスタのゲート及びＮ型トランジスタのゲートの一方は前記カラムデコーダに直接接続され、他方は前記インバータを介して前記カラムデコーダに接続される。
本発明のメモリ（ＲＡＭ）は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、第１のスイッチ（好適にはアナログスイッチ）及びクロックドインバータを含むセレクタと、第２及び第３のスイッチ（好適にはアナログスイッチ）を含むリードライト回路を有する。
そして、前記ビット線は、前記クロックドインバータ及び前記第２のスイッチ、又は前記第１及び前記第３のスイッチを介して、データ線に接続される。
さらに、前記第１のスイッチが含む１つ又は複数のトランジスタの各ゲートは前記カラムデコーダに接続され、前記第２のスイッチが含む１つ又は複数のトランジスタの各ゲートはリードイネーブル信号線に電気的に接続され、前記第３のスイッチが含む１つ又は複数のトランジスタの各ゲートはライトイネーブル信号線に電気的に接続されることを特徴とする。
前記リードライト回路（Ｒｅａｄ／Ｗｒｉｔｅ回路）とは、データの入出力（書き込み／読み出し）を制御する回路である。リードイネーブル（ＲＥ、Ｒｅａｄ ｅｎａｂｌｅ）信号線とはリードイネーブル信号（ＲＥ信号）を伝達する配線に相当し、データの出力（読み出し）を制御する信号線である。ライトイネーブル（ＷＥ、Ｗｒｉｔｅ ｅｎａｂｌｅ）信号線とはライトイネーブル信号（ＷＥ信号）を伝達する配線に相当し、データの入力（書き込み）を制御する信号線である。
上記構成において、リードライト回路は、第１及び第２の論理回路（好適にはＮＯＲ）を含んだ構成でもよい。前記第１の論理回路が含む２つの入力ノードは、一方はリードイネーブル信号線に接続され、他方はチップイネーブル（ＣＥ、Ｃｈｉｐ Ｅｎａｂｌｅ）信号線に接続され、出力ノードは第２のスイッチに接続される。また、前記第２の論理回路が含む２つの入力ノードは、一方はライトイネーブル信号線に接続され、他方は前記チップイネーブル信号線に接続され、出力ノードは第３のスイッチに接続される。チップイネーブル信号線とはチップイネーブル信号（ＣＥ信号）を伝達する配線に相当し、このメモリの選択／非選択（動作／非動作）を制御する信号線である。
上記構成を有する本発明は、セレクタやリードライト回路等の周辺回路がクロックドインバータを有し、該クロックドインバータの入力ノードがビット線に接続されている点を特徴とする。また、クロックドインバータの一端と他端に配置されたトランジスタのゲートがカラムデコーダに接続されている点を特徴とする。換言すると、クロックドインバータを構成する複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたトランジスタと、ソース又はドレインが低電位電源に接続されたトランジスタの両トランジスタのゲートがカラムデコーダに接続されている点を特徴とする。
本発明のメモリ（ＲＯＭ）の駆動方法は、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタの各ゲートに、前記カラムデコーダから信号を入力して、前記クロックドインバータを動作状態にし、前記ビット線を介して、前記メモリセルから前記クロックドインバータの入力ノードにデータ信号が入力され、なおかつ前記データ信号を増幅した信号が前記クロックドインバータの出力ノードから出力されることを特徴とする。
本発明のメモリ（ＲＡＭ）の駆動方法は、前記クロックドインバータを構成する複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートと、前記第１のスイッチとに前記カラムデコーダから信号を入力して、前記クロックドインバータを動作状態にし、前記第１のスイッチを導通状態にすることを特徴とする。この状態にすると、選択されたメモリセルの読み出し又は書き込みを行うことができる。
読み出しを行う場合は、リードイネーブル信号を入力して第２のスイッチを導通状態にし、ライトイネーブル信号を入力して第３のスイッチを非導通状態にする。前記ビット線を介して、前記メモリセルから前記クロックドインバータの入力ノードにデータ信号が入力され、なおかつ前記データ信号を増幅した信号が前記クロックドインバータの出力ノードから出力されることを特徴とする。
書き込みを行う場合は、リードイネーブル信号を入力して第２のスイッチを非導通状態にし、ライトイネーブル信号を入力して第３のスイッチを導通状態にする。前記第１及び前記第３のスイッチ並びに前記ビット線を介して、データ線から前記メモリセルにデータ信号が入力されることを特徴とする。
上記の駆動方法を有する本発明は、カラムデコーダから供給される信号により、クロックドインバータの状態が制御される。そして、クロックドインバータが非動作状態（ハイインピーダンス状態、不定状態、フローティング状態）から動作状態に切り替わると、該クロックドインバータの入力ノードに接続されたビット線が選択される。また、メモリセルから出力される信号は、クロックドインバータにより増幅される。従って、ビット線の選択と、メモリセルから供給される信号の増幅を、クロックドインバータにより同時に行うことができる。
ビット線の選択と、メモリセルから供給される信号の増幅を、クロックドインバータにより同時に行う本発明では、メモリの読み出し速度が格段に向上する。また、メモリの増幅回路として多くの場合に用いられるセンスアンプと比較すると、素子数が少ないクロックドインバータを用いる本発明は、歩留まりの向上を実現する。また、素子数の低減により実装面積の縮小を実現し、小型化、軽量化を実現する。さらに、２入力必要なセンスアンプを用いる場合と比較すると、１入力のクロックドインバータを用いる本発明は、制御する信号の低減により、周辺回路の負担が低減し、例えば、引き回し配線の本数を削減することができる。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本発明のメモリとして、まず読み出し専用メモリ（代表的にはＲＯＭ）の構成について、図１（Ａ）を用いて説明する。
本発明のメモリは、メモリセル３０がマトリクス状（行列状）に設けられたメモリセルアレイ３１を具備する。また、ロウデコーダ３４、カラムデコーダ３５、セレクタ３６及び出力回路３７を具備し、これらの回路は、メモリセル３０の動作を制御する。
ロウデコーダ３４には、チップイネーブル信号（以下、ＣＥ信号又はＣＥと表記）とＡｙ信号が入力される。カラムデコーダ３５にはＣＥ信号とＡｘ信号が入力される。なお、図示しないが、両デコーダにはリードイネーブル信号（以下、ＲＥ信号又はＲＥと表記）が入力されていてもよい。
セレクタ３６は、インバータ１１及びクロックドインバータ１５を具備する。このインバータ１１及びクロックドインバータ１５は、各ビット線３３に対応して各列に設けられる。
クロックドインバータ１５は、２つのＮ型トランジスタと２つのＰ型トランジスタが直列に接続されたものであり、一端に配置されたＮ型トランジスタのゲートはインバータ１１の入力ノードに接続され、ソース又はドレインは低電位電源ＶＳＳ（図示せず）に接続される。他端に配置されたＰ型トランジスタのゲートはインバータ１１の出力ノードに接続され、ソース又はドレインは高電位電源ＶＤＤ（図示せず）に接続される。また、クロックドインバータ１５の入力ノードはビット線３３に接続され、出力ノードはデータ線３９に接続される。このクロックドインバータ１５の詳しい構成は図１（Ｃ）（Ｄ）に図示するので、適宜参考にするとよい。
出力回路３７には、ＣＥ信号及びＲＥ信号と、データ線３９を介してデータ信号が入力される。
各メモリセル３０は、ワード線３２とビット線３３が交差する領域に記憶素子を有する。記憶素子は、１つ又は複数のトランジスタと、１つ又は複数の容量素子の一方又は両方に相当する。各メモリセル３０は様々な構成を有し、例えばＲＯＭであれば、各メモリセル３０は、記憶素子として、１つのトランジスタ３８を具備する。製造工程で記憶内容をメモリに作り込むマスクＲＯＭの場合、トランジスタが存在するセルと存在しないセルとで、「０」と「１」を区別するため、トランジスタが存在しないメモリセルもある。この場合は、ビット線３３をＶＤＤ／２よりも高い電位にプリチャージする必要がある。
なお、マスクＲＯＭの場合、製造工程で記憶内容をメモリに作り込む上述の方法とは別の方法として、トランジスタを低電位電源ＶＳＳと高電位電源ＶＤＤのどちらかに接続し、「０」と「１」を区別する方法もある。また、メモリの構成は、上記の記載に限定されず、配線の電位を予め設定するプリチャージ回路や、信号の電位差を増幅するレベルシフタ、入力する信号の電位差を増幅するインプットバッファ等を具備していてもよい。
本発明のメモリは、クロックドインバータを構成する複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートが、直接又はインバータ１１を介して、カラムデコーダ３５に接続されている点、ビット線３３がクロックドインバータ１５の入力ノードに接続されている点を特徴とする。この２点の特徴により、ビット線の選択と、メモリセルから出力される信号の増幅とを１つのクロックドインバータで行うことを可能とする。
次に、上記構成を有するメモリのデータの読み出し時における動作について、説明する。ここでは、（ｘ、ｙ）座標に配置されたメモリセル３０の読み出し時における動作について説明する。ｘ、ｙは自然数とする。
なお、図１（Ａ）において、ｘ列目に対応したカラムデコーダ３５の出力ノードの電位をＡｘとする。ｙ行目に対応したロウデコーダ３４の出力ノードの電位をＡｙとする。カラムデコーダ３５の出力ノードと、インバータ１１の入力ノードと、クロックドインバータ１５の一端に配置され、ソース又はドレインが高電位電源に接続されたＮ型トランジスタの入力ノードとは互いに接続されており、これらの電位をＶｉｎ１とする。
インバータ１１の出力ノードと、クロックドインバータの他端に配置され、ソース又はドレインが高電位電源に接続されたＰ型トランジスタの入力ノードとは互いに接続されており、これらの電位をＶｉｎ２とする。さらに、データ線３９の電位をＤａｔａとする。上述のＡｘ、Ａｙ、ＣＥ、ＲＥ、Ｖｉｎ１、Ｖｉｎ２、Ｄａｔａの時間変化を示したタイミングチャートを図１（Ｂ）に示し、以下には、メモリセル３０からデータの読み出しが行われる期間Ｔ２と、それ以外の期間Ｔ１における動作について説明する。
期間Ｔ１において、カラムデコーダ３５から、ｘ列目のインバータ１１の入力ノードに、Ｌレベルの信号が供給される。ロウデコーダ３４から、ｙ行目のワード線３２にＬレベルの信号が供給される。
Ｌレベルの信号がインバータ１１の入力ノードに入力されると、インバータ１１の出力ノード（Ｖｉｎ２）からＨレベルの信号が出力される。
Ｖｉｎ１がＬレベル、Ｖｉｎ２がＨレベルであることから、クロックドインバータ１５の一端に配置されたＰ型トランジスタと、他端に配置されたＮ型トランジスタは両者ともオフして、クロックドインバータ１５はハイインピーダンス状態（不定状態、フローティング状態）となる。このように、クロックドインバータ１５がハイインピーダンス状態である列では、当該列に配置されたメモリセル３０からの信号の読み出しは行われない。
期間Ｔ２において、カラムデコーダ３５から、ｘ列目のインバータ１１の入力ノードに、Ｈレベルの信号が供給される。ロウデコーダ３４から、ｙ行目のワード線３２に、Ｈレベルの信号が供給される。そうすると、ｙ行目に配置されたワード線３２が選択される。
Ｈレベルの信号がインバータ１１の入力ノードに入力されると、インバータ１１の出力ノード（Ｖｉｎ２）からＬレベルの信号が出力される。
Ｖｉｎ１がＨレベル、Ｖｉｎ２がＬレベルであることから、クロックドインバータ１５の一端に配置されたＰ型トランジスタと、他端に配置されたＮ型トランジスタは両者ともオンして、クロックドインバータ１５は動作状態となる。ここで、動作状態とは、ハイインピーダンス状態と反対の状態を意味し、入力ノードに信号が入力されると、出力ノードから信号が出力される状態に相当する。この状態になると、（ｘ、ｙ）座標に配置されたメモリセル３０から信号の読み出しが行われる。
メモリセル３０から読み出されたデータ信号がＨレベル（「１」）の場合、データ線３９にはＬレベルの信号が出力される。メモリセル３０から読み出されたデータ信号がＬレベル（「０」）の場合、データ線３９にはＨレベルの信号が出力される。このように、動作状態にあるクロックドインバータは、単なるインバータとして機能するため、ＨレベルとＬレベルの変化は確実に行われる。つまり、トランジスタの特性バラツキは、出力に著しく反映されない。
また、クロックドインバータ１５から出力される信号の高さは、高電位電源ＶＤＤ又は低電位電源ＶＳＳと同じ高さとなる。つまり、メモリセル３０から供給されるデータ信号は、クロックドインバータ１５を介することにより増幅されて、この増幅されたデータ信号が出力回路３７に出力される。
本発明では、カラムデコーダ３５から供給される信号により、クロックドインバータ１５の状態（不定状態又は動作状態）が制御される。そして、クロックドインバータ１５が不定状態から動作状態に切り替わると、該クロックドインバータ１５の入力ノードに接続されたビット線３３が選択される。また、メモリセル３０から出力される信号は、クロックドインバータ１５により増幅されて、出力回路３７に出力される。
つまり、本発明では、ビット線の選択と、メモリセルから供給される信号の増幅は、１つのクロックドインバータ１５で行うことを特徴とする。多くの場合において、カラムデコーダはビット線を選択するためだけに具備され、さらに増幅回路としてセンスアンプ等が設けられる。従って、ビット線の選択と、メモリセルから供給される信号の増幅を、クロックドインバータにより同時に行う本発明では、メモリの読み出し速度が格段に向上する。
また、メモリの増幅回路として、多くの場合に用いられるセンスアンプと比較すると、素子数が少ないクロックドインバータを用いる本発明は、歩留まりの向上が実現する。また、素子数の低減により実装面積の縮小が実現される。
さらに、２入力必要なセンスアンプを用いる場合と比較すると、１入力のクロックドインバータを用いる本発明は、制御する信号の低減により、周辺回路の負担が低減する。例えば、引き回し配線の本数を削減することができるため、信頼性の向上が実現する。
なお、図１（Ｂ）のタイミングチャートにおいて、クロックドインバータ１５が不定状態から動作状態に切り替わると同時に、データ線３９の電位のＨレベルからＬレベルへの立ち下がり、又はＬレベルからＨレベルへの立ち上がりが行われている。しかしながら、実際には、カラムデコーダ３５から供給される信号の遅延や、出力回路３７を構成する一部の回路が不定状態から動作状態になるまでの遅延が生じる。
また、メモリセル３０から出力される信号は、クロックドインバータ１５を介することによって反転しまう。このように反転した信号は、出力回路３７に設けられたインバータ（図示せず）を介することによって、論理を合わせている。
（実施の形態２）
本発明のメモリとして、読み出しと書き込みが可能なメモリ（代表的にはＲＡＭ）の構成について、図２を用いて簡単に説明する。
本発明のメモリは、メモリセル３０がマトリクス状に設けられたメモリセルアレイ３１、ロウデコーダ３４、カラムデコーダ３５、セレクタ３６及びリードライト回路（以下、Ｒ／Ｗ回路と表記）４０を具備する。セレクタ３６は、クロックドインバータ４１及びスイッチ４２を具備する。このクロックドインバータ４１及びスイッチ４２は、各ビット線３３に対応して各列に設けられる。つまり、クロックドインバータ４１及びスイッチ４２を１つの単位回路とすると、各ビット線に対応させて１つの単位回路が設けられることになるので、各列で２本のビット線（一方がビット線、他方がビットバー線）が設けられる場合は、各列で２つの単位回路が設けられる。
ロウデコーダ３４には、ライトイネーブル信号（以下、ＷＥ信号又はＷＥと表記）、リードイネーブル信号（以下、ＲＥ信号又はＲＥと表記）、チップイネーブル信号（以下、ＣＥ信号又はＣＥと表記）及びＡｙ信号が入力される。カラムデコーダ３５には、ＷＥ信号、ＲＥ信号、ＣＥ信号及びＡｘ信号が入力される。
Ｒ／Ｗ回路４０は、論理回路４３、４６、スイッチ４４、４７を具備する。また、Ｒ／Ｗ回路４０には、データ線５１、ライトイネーブル信号線（以下、ＷＥ信号線と表記）５２、リードイネーブル信号線（以下、ＲＥ信号線と表記）５３、チップイネーブル信号線（以下、ＣＥ信号線と表記）５４が配置される。データ線５１は、各メモリセル３０に書き込むデータ信号の伝達、各メモリセル３０から読み出されたデータ信号の伝達を行う配線である。ＷＥ信号線５２はＷＥ信号の伝達、ＲＥ信号線５３はＲＥ信号の伝達、ＣＥ信号線５４はＣＥ信号の伝達を行う配線である。上記のＷＥ信号、ＲＥ信号及びＣＥ信号はカラムデコーダ３５とロウデコーダ３４にも入力される。
論理回路４３、４６の２つの入力ノードは、一方はＣＥ信号線５４に接続され、他方はＷＥ信号線５２又はＲＥ信号線５３に接続される。この両論理回路４３、４６から出力される信号により、スイッチ４４、４７は一方が導通状態、他方が非導通状態になるように制御される。
各メモリセル３０は、ワード線３２とビット線３３が交差する領域に１つ又は複数の記憶素子を有する。例えばＤＲＡＭであれば、酸化膜を用いた容量素子５０と、該容量素子５０に対するデータの書き込み又は読み出しを制御するトランジスタ４９を具備する。図２では、メモリセル３０の構成がＤＲＡＭの場合を例示する。
上記とは異なる構成として、フラッシュメモリであれば、各メモリセル３０は、フローティングゲートとゲートの２つのゲートを有するトランジスタを具備する。ＦＲＡＭであれば、各メモリセル３０は、強誘電体を用いた容量素子とトランジスタを具備する。ＳＲＡＭであれば、各メモリセル３０は５つのトランジスタ、又は４つのトランジスタと１つの抵抗素子を有する。但し、ＳＲＡＭであって、各列に２本のビット線（一方がビット線、他方がビットバー線）が配置される場合は、各メモリセル３０は６つのトランジスタ、又は４つのトランジスタと２つの抵抗素子を有する。なお、各列に２本のビット線が配置される場合にも、セレクタ３６内には、各ビット線３３に対応してクロックドインバータ４１及びスイッチ４２が設けられる。
なお、メモリの構成は、上記の記載に限定されず、プリチャージ回路や、レベルシフタ、インプットバッファ等を具備していてもよい。
本発明のメモリの特徴としては、スイッチ４２がカラムデコーダ３５から供給される信号により制御される点、クロックドインバータ４１の入力ノードがビット線３３に接続されている点、スイッチ４４、４７がＲＥ信号、ＷＥ信号及びＣＥ信号により制御される点が挙げられる。このような特徴により、ビット線の選択と、メモリセルから出力される信号の増幅とを１つのクロックドインバータで行うことを可能としている。
次に、上記構成を有するメモリのデータの読み出し時と書き込み時のおける動作について、図３（Ａ）（Ｂ）を用いて説明する。ここでは、（ｘ、ｙ）座標に配置されたメモリセル３０の読み出し時と書き込み時における動作について説明する。
なお、図３（Ａ）においては、スイッチ４２、４４、４７としてアナログスイッチを適用し、また、これに伴って、インバータ４５、４８を新たに配置した場合を示す。また、論理回路４３、４６としてＮＯＲを適用した場合を示す。さらに、データ信号の論理を合わせるために、インバータ５５を新たに配置した場合を示す。
また、図３（Ａ）において、ｘ列目に対応したカラムデコーダ３５の出力ノードの電位をＡｘとする。ｙ行目に対応したロウデコーダ３４の出力ノードの電位をＡｙとする。クロックドインバータ４１とアナログスイッチ４２を構成する所定のトランジスタに入力される信号の電位をＶｉｎ１、Ｖｉｎ２とする。Ｖｉｎ１とＶｉｎ２は互いに逆の信号である。また、データ線５１の電位をＤａｔａとする。上述のＡｘ、Ａｙ、ＣＥ、ＷＥ、ＲＥ、Ｖｉｎ１、Ｖｉｎ２、Ｄａｔａの時間変化を示したタイミングチャートを図３（Ｂ）に示し、以下には、メモリセル３０からデータの書き込みを行う期間Ｔ１と、データの読み出しを行う期間Ｔ２における動作について説明する。
期間Ｔ１において、Ｖｉｎ１にはＨレベルの信号が供給されており、Ｖｉｎ２にはＬレベルの信号が供給されており、クロックドインバータ４１とアナログスイッチ４２を構成する所定のトランジスタに入力される。この時、アナログスイッチ４２は導通状態となり、クロックドインバータ４１は動作状態となる。
また、ＬレベルのＣＥ信号、ＬレベルのＷＥ信号が入力されたＮＯＲ４６は、Ｈレベルの信号を出力する。このＨレベルの信号は、インバータ４８とアナログスイッチ４７の所定のトランジスタに入力され、該アナログスイッチ４７は導通状態となる。
一方、ＬレベルのＣＥ信号、ＨレベルのＲＥ信号が入力されたＮＯＲ４３は、Ｌレベルの信号を出力する。このＬレベルの信号は、インバータ４５とアナログスイッチ４４の所定のトランジスタに入力され、該アナログスイッチ４４は非導通状態となる。
また、ロウデコーダ３４から、ｙ行目に配置されたワード線３２にＨレベルの信号が入力され、ｙ行目のワード線３２が選択される。こうして、座標（ｘ、ｙ）に配置されたメモリセル３０が選択される。
座標（ｘ、ｙ）に配置されたメモリセル３０が含むトランジスタ４９は、ワード線３２の電位によりオンになり、データ線５１からアナログスイッチ４７、４２、ビット線３３を介して、容量素子５０に対するデータの書き込みが行われる。ここでは、「１」の情報の書き込みが行われる場合を例示しているため、データ線５１の電位はＨレベルである。
期間Ｔ２において、期間Ｔ１と同様に、Ｖｉｎ１にはＨレベルの信号が供給されており、Ｖｉｎ２にはＬレベルの信号が供給されており、クロックドインバータ４１とアナログスイッチ４２を構成する所定のトランジスタに入力される。この時、アナログスイッチ４２は導通状態となり、クロックドインバータ４１は動作状態となる。
また、ＬレベルのＣＥ信号、ＨレベルのＷＥ信号が入力されたＮＯＲ４６は、Ｌレベルの信号を出力する。このＬレベルの信号は、インバータ４８とアナログスイッチ４７の所定のトランジスタに入力され、該アナログスイッチ４７は非導通状態となる。
一方、ＬレベルのＣＥ信号、ＬレベルのＲＥ信号が入力されたＮＯＲ４３は、Ｈレベルの信号を出力する。このＨレベルの信号は、インバータ４５とアナログスイッチ４４の所定のトランジスタに入力され、該アナログスイッチ４４は導通状態となる。
また、ロウデコーダ３４から、ｙ行目に配置されたワード線３２にＨレベルの信号が入力され、ｙ行目のワード線３２が選択される。こうして、座標（ｘ、ｙ）に配置されたメモリセル３０が選択される。
座標（ｘ、ｙ）に配置されたメモリセル３０が含むトランジスタ４９は、ワード線３２の電位によりオンになり、容量素子５０から読み出されたデータは、ビット線３３、クロックドインバータ４１、インバータ５５及びアナログスイッチ４４を介して、データ線５１に伝達される。ここでは、「１」の情報の読み出しが行われる場合を例示しているため、データ線５１の電位はＨレベルである。
上記構成を有する本発明は、ビット線の選択と、メモリセルから供給される信号の増幅は、１つのクロックドインバータ１５で行うことを特徴とし、本特徴により、メモリの読み出し速度が格段に向上する。また、素子数が少ないクロックドインバータを用いる本発明は、歩留まりの向上が実現する。また、素子数の低減により実装面積の縮小が実現される。さらに、１入力のクロックドインバータを用いる本発明は、制御する信号の低減により、周辺回路の負担が低減する。例えば、引き回し配線の本数を削減することができるため、信頼性の向上が実現する。
本発明を適用したマイクロプロセッサ（ＭＰＵ）の構成の一例について、図４（Ａ）を用いて説明する。図４（Ａ）に示すＭＰＵは、基板３００上に、ＣＰＵ３０１、メインメモリ３０３、クロックコントローラ３０４、キャッシュコントローラ３０５、シリアルインターフェース３０６、Ｉ／Ｏポート３０７、端子３０８、インターフェース３０９、キャッシュメモリ３１０等を具備する。本発明は、メインメモリ３０３及びキャッシュメモリ３１０の構成及びその駆動方法に適用される。
上記構成において、基板３００は、シリコンウエハ、石英基板、ガラス基板、金属基板、ステンレス基板及びプラスチック基板等を用いるとよい。石英、ガラス、金属及びステンレス等材料からなる基板を用いる場合、基板上に非晶質半導体（ａ−Ｓｉ）を形成後、所定の結晶化処理により形成された多結晶半導体を有する素子を用いて、各回路を構成するとよい。結晶化処理の方法として、連続発振レーザを用いると、結晶欠陥が少なく、大粒径の多結晶半導体を得ることができる。この多結晶半導体により形成した素子は、移動度や応答速度が良好なために高速駆動が可能で、従来よりも素子の動作周波数を向上させることができ、特性バラツキが少ないために高い信頼性を得ることができる。従って、安価なガラス基板上に非晶質半導体を形成後、連続発振レーザにより形成された多結晶半導体を有する素子を用いると、安価で且つ高速動作が可能であるために高品質なＭＰＵを提供することができる。また、プラスチック等の耐熱性が低い材料からなる基板を用いる場合、剥離法により素子を貼り付けて形成するとよい。プラスチック基板を用いると、軽量でかつフレキシブルであるために様々な用途に適用することができる。
ＣＰＵ３０１は単数に限られず、複数設けても良い。ＣＰＵ３０１を複数設けて並列処理を行うと、動作速度の向上を図ることができる。その場合、ＣＰＵ３０１間の処理速度が不揃いだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰＵ３０１の処理速度のバランスを、マスターとなるＣＰＵでとるようにすることが好適である。
メインメモリ３０３には、低コスト化と大容量化に優れるメモリ（好適にはＤＲＡＭ）を用い、キャッシュメモリ３１０には、高速な動作が可能なメモリ（好適にはＳＲＡＭ）を用いることが好ましい。上記構成のように、キャッシュメモリ３１０を、ＣＰＵ３０１とメインメモリ３０３との間に介在させると、ＣＰＵ３０１はキャッシュメモリ３１０にアクセスするために、メインメモリ３０３のスピードによらず、高速で動作することができる。
本発明は、ＭＰＵが具備するメモリにその用途が限られるわけではなく、例えば表示装置の駆動回路に用いられるビデオラムや、画像処理回路に必要となる大容量メモリとしての用途も好ましい。その他、様々なシステムＬＳＩにおいても、大容量もしくは小型用途のメモリに適用することができる。
本実施例では、同一表面上に画素部及び該画素部を制御する駆動回路、並びにメモリ及びＣＰＵを搭載したパネルについて、図４（Ｂ）（Ｃ）を用いて説明する。図４（Ｂ）は、パネルの上面図であり、図４（Ｃ）は図４（Ｂ）のＡ-Ａ’における断面図である。
図４（Ｂ）はパネルの外観を示し、該パネルは、ガラス基板４００上に複数の画素がマトリクス状に配置された画素部４０１と、該画素部４０１の周辺に信号線駆動回路４０２及び走査線駆動回路４０３を具備する。また、基板４００上に、ＶＲＡＭ(画面表示専用メモリ)やＲＡＭ、ＲＯＭに相当するメモリ４０５と、ＣＰＵ４０６を具備する。さらに、基板４００上には、駆動回路４０２、４０３、メモリ４０５及びＣＰＵ４０６を制御する信号を供給するための入力端子部４１１を具備する。入力端子部４１１には、ＦＰＣ４１２を介して、外部回路からビデオ信号等の信号が供給される。本発明は、メモリ４０５の構成とその駆動方法に適用される。
シール材（図示せず）は、画素部４０１と駆動回路４０２、４０３を囲むように設けられ、該シール材により基板４００と対向基板４０９が貼り合わせられる。対向基板４０９は、画素部４０１及び駆動回路４０２、４０３上のみに設けてもよいし、全面に設けてもよい。但し、発熱する恐れがあるＣＰＵ４０６には、放熱板を接するように設けることが好適である。
図４（Ｃ）はパネルの断面図を示す。基板４００上には、画素部４０１、信号線駆動回路４０２及びメモリ４０５を具備する。画素部４０１はトランジスタ４３０と保持容量４２９を具備し、信号線駆動回路４０２はＣＭＯＳ回路等からなる素子群４３１を具備し、メモリ４０５は周辺回路を構成するＣＭＯＳ回路４４０と、メモリセルが含むトランジスタ４４１を具備する。
基板４００と対向基板４０９の間には、スペーサ４２２が設けられる。画素部４０１上には、ラビング処理された配向膜４３５、液晶層４２３、配向膜４２４、対向電極４２５及びカラーフィルタ４２６を具備する。基板４００と対向基板４０９には偏光板４２８、４２９が設けられる。
基板４００上の回路を構成する素子は、非晶質半導体に比べて移動度等の特性が良好な多結晶半導体（ポリシリコン）により形成され、それ故に同一表面上におけるモノシリック化が実現される。特に、多結晶半導体でチャネル部を形成する薄膜トランジスタにより構成することが好適である。
また、同一の基板４００上に画素部と駆動回路以外に、ＣＰＵやメモリなどの機能回路の一体形成も実現される。このようなパネルはシステムオンパネルとよばれ、システムの多機能化を図ることができる。
上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現される。これは、最近普及が急速に進んだ携帯端末に適用すると大変有効である。
なお、本実施例では、表示素子として液晶素子を用いたパネルを示したが、本発明はこれに限定されない。表示素子として、発光素子などの他の表示素子を用いたパネルに適用してもよい。
本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。これらの電子機器の具体例について、図５（Ａ）〜（Ｅ）を用いて説明する。
図５(Ａ)は携帯端末であり、本体９１０１、表示部９１０２等を含む。図５（Ｃ）はＰＤＡ（personal・digital・assistant）であり、本体９２０１、表示部９２０２等を含む。図５（Ｄ）は、ゴーグル型ディスプレイであり、本体９３０１、表示部９３０２等を含む。図５（Ｅ）は、携帯型ゲーム機器であり、本体９４０１、表示部９４０２等を含む。
表示部９１０２、９２０２、９３０２及び９４０２を含むパネルは、図５（Ｂ）に示すように駆動回路９１０４、ＣＰＵやメモリ等の機能回路９１０３を具備する。本発明は、機能回路９１０３が有するメモリの構成及びその駆動方法に適用される。このように、駆動回路だけでなく、機能回路が一体形成されたパネルを有する電子機器は、接続する外部ＩＣの個数を減らすことができるため、小型・軽量・薄型が実現され、携帯端末には有効な構成である。
また、上記に挙げた電子機器において、表示部９１０２、９２０２、９３０２及び９４０２に設ける表示素子として、自発光型の発光素子を用いると、バックライトなどが必要ないため、液晶素子を用いる場合に比べて、薄型・小型・軽量が実現され、好適である。
次に、ＩＣカードの具体例について、図５（Ｆ）を用いて説明する。図５（Ｆ）は接触型ＩＣカードであり、本体９６０１、ＩＣチップ９６０２、モジュール端子９６０３を含む。ＩＣチップ９６０２は、ＲＡＭ９６０４、ＲＯＭ９６０５、ＣＰＵ９６０６及びＥＥＰＲＯＭ９６０７等を含む。本発明は、ＩＣチップ９６０２の構成及びその駆動方法に適用される。
本発明のメモリ（読み出し専用メモリ）及びその駆動方法を説明する図（実施の形態１）。 本発明のメモリ（読み書き可能なメモリ）及びその駆動方法を説明する図（実施の形態２）。 本発明のメモリ（読み書き可能なメモリ）及びその駆動方法を説明する図（実施の形態２）。 本発明が適用されたマイクロプロセッサと表示パネル。 本発明が適用された電子機器とＩＣカード

Claims (12)

  1. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、クロックドインバータを含むセレクタを有するメモリであって、
    前記クロックドインバータの入力ノードは前記ビット線に接続され、出力ノードはデータ線に接続され、
    前記クロックドインバータを構成する直列に接続された複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートは、前記カラムデコーダに接続されることを特徴とするメモリ。
  2. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、インバータ及びクロックドインバータを含むセレクタを有するメモリであって、
    前記クロックドインバータの入力ノードは前記ビット線に接続され、出力ノードはデータ線に接続され、
    前記クロックドインバータを構成する直列に接続された複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートは、一方は前記カラムデコーダに接続され、他方は前記インバータを介して前記カラムデコーダに接続されることを特徴とするメモリ。
  3. 請求項１又は請求項２に記載の前記メモリは、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であることを特徴とするメモリ。
  4. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、第１のスイッチ及びクロックドインバータを含むセレクタと、第２及び第３のスイッチを含むリードライト回路を有するメモリであって、
    前記ビット線は、前記クロックドインバータ及び前記第２のスイッチ、又は前記第１及び前記第３のスイッチを介して、データ線に接続され、
    前記第１のスイッチが含む１つ又は複数のトランジスタの各ゲートは前記カラムデコーダに接続され、前記第２のスイッチが含む１つ又は複数のトランジスタの各ゲートはリードイネーブル信号線に電気的に接続され、前記第３のスイッチが含む１つ又は複数のトランジスタの各ゲートはライトイネーブル信号線に電気的に接続されることを特徴とするメモリ。
  5. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、第１のスイッチ及びクロックドインバータを含むセレクタと、第２及び第３のスイッチ並びに第１及び第２の論理回路を含むリードライト回路を有するメモリであって、
    前記ビット線は、前記クロックドインバータ及び前記第２のスイッチ、又は前記第１及び前記第３のスイッチを介して、前記データ線に接続され、
    前記第１のスイッチが含む１つ又は複数のトランジスタの各ゲートは前記カラムデコーダに接続され、前記第２のスイッチが含む１つ又は複数のトランジスタの各ゲートは前記第１の論理回路の出力ノードに電気的に接続され、前記第３のスイッチが含む１つ又は複数のトランジスタの各ゲートは前記第２の論理回路の出力ノードに電気的に接続され、
    前記第１の論理回路が含む２つの入力ノードは、一方はリードイネーブル信号線に接続され、他方はチップイネーブル信号線に接続され、前記第２の論理回路が含む２つの入力ノードは、一方はライトイネーブル信号線に接続され、他方は前記チップイネーブル信号線に接続されることを特徴とするメモリ。
  6. 請求項４又は請求項５に記載の前記第１乃至前記第３のスイッチは、アナログスイッチであることを特徴とするメモリ。
  7. 請求項５に記載の前記第１及び前記第２の論理回路は、ＮＯＲであることを特徴とするメモリ。
  8. 請求項４乃至請求項７のいずれか一項に記載の前記メモリは、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であることを特徴とするメモリ。
  9. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、クロックドインバータを含むセレクタを有し、
    前記クロックドインバータの入力ノードは前記ビット線に接続され、出力ノードはデータ線に接続され、
    前記クロックドインバータを構成する直列に接続された複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートは、前記カラムデコーダに接続されたメモリの駆動方法であって、
    前記Ｐ型トランジスタ及び前記Ｎ型トランジスタの各ゲートに、前記カラムデコーダから信号を入力して、前記クロックドインバータを動作状態にし、
    前記ビット線を介して、前記メモリセルから前記クロックドインバータの入力ノードにデータ信号が入力され、なおかつ前記データ信号を増幅した信号が前記クロックドインバータの出力ノードから出力されることを特徴とするメモリの駆動方法。
  10. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、インバータ及びクロックドインバータを含むセレクタを有し、
    前記クロックドインバータの入力ノードは前記ビット線に接続され、出力ノードはデータ線に接続され、
    前記クロックドインバータを構成する直列に接続された複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートは、一方は前記カラムデコーダに接続され、他方は前記インバータを介して前記カラムデコーダに接続されたメモリの駆動方法であって、
    前記Ｐ型トランジスタ及び前記Ｎ型トランジスタの各ゲートに、前記カラムデコーダから信号を入力して、前記クロックドインバータを動作状態にし、
    前記ビット線を介して、前記メモリセルから前記クロックドインバータの入力ノードにデータ信号が入力され、なおかつ前記データ信号を増幅した信号が前記クロックドインバータの出力ノードから出力されることを特徴とするメモリの駆動方法。
  11. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、第１のスイッチ及びクロックドインバータを含むセレクタと、第２及び第３のスイッチを含むリードライト回路を有し、
    前記ビット線は、前記クロックドインバータ及び前記第２のスイッチ、又は前記第１及び前記第３のスイッチを介して、データ線に接続されたメモリの駆動方法であって、
    前記クロックドインバータを構成する複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートと、前記第１のスイッチとに前記カラムデコーダから信号を入力して、前記クロックドインバータを動作状態にし、前記第１のスイッチを導通状態にして、
    リードイネーブル信号を入力して第２のスイッチを導通状態にし、ライトイネーブル信号を入力して第３のスイッチを非導通状態にすると、前記ビット線を介して、前記メモリセルから前記クロックドインバータの入力ノードにデータ信号が入力され、なおかつ前記データ信号を増幅した信号が前記クロックドインバータの出力ノードから出力されることを特徴とするメモリの駆動方法。
  12. ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと、カラムデコーダと、第１のスイッチ及びクロックドインバータを含むセレクタと、第２及び第３のスイッチを含むリードライト回路を有し、
    前記ビット線は、前記クロックドインバータ及び前記第２のスイッチ、又は前記第１及び前記第３のスイッチを介して、データ線に接続されたメモリの駆動方法であって、
    前記クロックドインバータを構成する複数のトランジスタのうち、ソース又はドレインが高電位電源に接続されたＰ型トランジスタのゲートと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタのゲートと、前記第１のスイッチとに前記カラムデコーダから信号を入力して、前記クロックドインバータを動作状態にし、前記第１のスイッチを導通状態にして、
    リードイネーブル信号を入力して第２のスイッチを非導通状態にし、ライトイネーブル信号を入力して第３のスイッチを導通状態にすると、前記第１及び前記第３のスイッチ並びに前記ビット線を介して、データ線から前記メモリセルにデータ信号が入力されることを特徴とするメモリの駆動方法。

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