JPH11176168A - 論理回路、半導体集積回路、半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 論理回路の動作の高速化を図ることにある。 【解決手段】 ４７は、ｐチャンネル型ＭＯＳトランジ
スタＱ３とｎチャンネル型ＭＯＳトランジスタＱ４が直
列接続されて成る第１インバータ、４８は、ｐチャンネ
ル型ＭＯＳトランジスタＱ５とｎチャンネル型ＭＯＳト
ランジスタＱ６が直列接続されて成る第２インバータで
ある。論理回路のハイレベル出力を高電位側電源電圧よ
りも低下させるためのＭＯＳトランジスタＱ１を上記イ
ンバータ４７と高電位側電源Ｖｃｃとの間に設け、信号
の論理切り替わり時間ｔｐｄを短縮することで、論理回
路の動作の高速化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の高速化
技術に関し、例えばスタティック・ランダム・アクセス
・メモリ（「ＳＲＡＭ」という）に適用して有効な技術
に関する。

【０００２】

【従来の技術】半導体集積回路の一例として半導体記憶
装置が挙げられ、その半導体記憶装置の一例として、例
えば複数個のスタティック型メモリセルをマトリクス配
置して成るＳＲＡＭが挙げられる、このＳＲＡＭにおい
ては、メモリセルの選択端子がロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子がカラム方向
毎に相補データ線（相補ビット線とも称される）に結合
される。ロウアドレスに基づいて一つのワード線が選択
レベルに駆動されると、それに結合される全てのメモリ
セルが、対応する相補データ線に結合される。それぞれ
の相補データ線は、相補データ線に１対１で結合された
複数個のカラム選択スイッチを含むカラム選択回路を介
して相補コモンデータ線に共通接続されている。複数個
のカラム選択スイッチは、カラムアドレスに基づいて選
択的にオンされる。

【０００３】ロウアドレスを取込むアドレスバッファ
や、取込まれたアドレスをデコードするデコーダは、ナ
ンドゲートやインバータ、及び複数のデコード線の組合
わせによって構成される。ナンドゲートやインバータ
は、ＣＭＯＳスタティック構成とされ、低電位側電源Ｖ
ｓｓを基準とする高電位側電源Ｖｄｄが動作用電源とさ
れるとき、デコーダ内の信号振幅はこの電源電圧レベル
とされる。つまり、ローレベルが低電位側電源Ｖｓｓレ
ベルに等しく、ハイレベルが高電位側電源Ｖｄｄレベル
に等しくされる。

【０００４】

【発明が解決しようとする課題】ＭＯＳトランジスタを
使った論理回路では、ＣＭＯＳレベルの信号伝達が行わ
れ、それによれば小信号振幅レベルの信号伝達に比べて
どうしても時間がかかってしまうことが、本願発明者に
よって見いだされた。信号伝達の遅れは、例えばＳＲＡ
Ｍなどの半導体記憶装置ではメモリアクセス速度の向上
を阻害するから、その改善が望まれる。

【０００５】本発明の別の目的は、ＭＯＳトランジスタ
による論理回路の動作の高速化を図ることにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、所定の論理演算を行うための論
理ゲート（４７，４８）を含む論理回路において、上記
論理ゲートのハイレベル出力を高電位側電源電圧（Ｖｃ
ｃ）よりも低下させるための第１素子（Ｑ１，Ｑ２）を
上記論理ゲートと高電位側電源との間に設ける。

【０００９】上記した手段によれば、論理ゲートのハイ
レベル出力状態が低下され、このことが、信号の論理切
り替わりに要する時間の短縮化を達成する。

【００１０】上記のように信号の論理切り替わり時間が
短縮されることにより、アドレス入力からワード線駆動
までの時間が短縮され、半導体記憶装置のアクセス時間
の短縮を図ることができる。

【００１１】また、さらに動作の高速化を図るには、上
記論理ゲートのローレベル出力を低電位側電源電圧（Ｖ
ｓｓ）よりも上昇させるための第２素子（Ｑ７，Ｑ８）
を上記論理ゲートと低電位側電源との間に設けるとよ
い。

【００１２】上記第１素子はｎチャンネル型ＭＯＳトラ
ンジスタとし、上記第２素子はＰチャンネル型ＭＯＳト
ランジスタとすることができる。

【００１３】入力アドレス信号を取込むためのアドレス
バッファ（１−０〜１−ｍ）と、取込まれたアドレス信
号に基づいて、対応するメモリセルからのデータ読出
し、又は対応するメモリセルへのデータ書込みを可能と
する半導体記憶装置において、上記論理回路を含んで上
記アドレスバッファを形成することができ、また、その
ような半導体記憶装置を含んでデータ処理装置を形成す
ることができる。

【００１４】

【発明の実施の形態】図７には、本発明にかかるデータ
処理装置の一例が示される。

【００１５】このデータ処理装置は、バスＢＵＳを介し
て、ＣＰＵ（中央処理装置）３１、ＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）３３、ＲＯＭ（リ
ード・オンリ・メモリ）３４、周辺装置制御部３５、表
示制御系３６などが、互いに信号のやり取り可能に結合
され、予め定められたプログラムに従って所定のデータ
処理を行うコンピュータシステムとして構成される。上
記ＣＰＵ３１は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読出しと書込み、データの
演算、命令のシーケンス、割り込の受付け、記憶装置と
入出力装置との情報交換の起動等の機能を有し、演算制
御部や、バス制御部、メモリアクセス制御部などから構
成される。ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶装
置として位置付けられている。そして、ＳＤＲＡＭ３２
やＳＲＡＭ３３には、ＣＰＵ３１での計算や制御に必要
なプログラムやデータが格納される。周辺装置制御部３
５によって、外部憶装置３８の動作制御や、キーボード
３９などからの情報入力制御が行われる。また、上記表
示制御系３６によって、ＣＲＴディスプレイ４０への情
報表示制御が行われる。

【００１６】図８には上記ＳＲＡＭの全体的な構成例が
示される。

【００１７】同図に示されるＳＲＡＭ３３は、特に制限
されないが、公知の半導体集積回路製造技術によって単
結晶シリコン基板などの一つの半導体基板に形成され
る。

【００１８】図８において６は、複数個のスタティック
型メモリセルをマトリクス配置して成るメモリセルアレ
イであり、メモリセルの選択端子はロウ方向毎にワード
線に結合され、メモリセルのデータ入出力端子はカラム
方向毎に相補データ線に結合される。それぞれの相補デ
ータ線は、相補データ線に１対１で結合された複数個の
カラム選択スイッチを含むカラム選択回路９を介して相
補コモンデータ線に共通接続されている。

【００１９】特に制限されないが、×３６ビット構成と
され、外部から入出力端子Ｉｏ０〜Ｉｏ３５に書込みデ
ータが与えられると、それが、入力バッファ１５を介し
て書込みアンプ１０に伝達される。そして、その書込み
データに従って相補コモンデータ線が駆動され、アドレ
ス信号によって選択された相補データ線を介して所定の
メモリセルに、そのデータに応ずる電荷情報が蓄積され
る。上記書込みアンプ１０は、書込みパルス生成回路１
２によって制御される。この書込みパルス生成回路１２
は、特に制限されないが、相補レベルの基本クロック信
号ＣＬＫに基づいて、書込みアンプを活性化するための
信号（書込みパルスＷＰ）を生成する。特に制限されな
いが、この書込みパルスＷＰがアサートされた場合に、
上記書込みアンプ１０へのデータ取込が可能とされ、そ
のとき、入出力端子Ｉｏ０〜Ｉｏ３５に与えられたデー
タが、入力バッファ１５、及び書込みアンプ１０を介し
て上記相補コモンデータ線に伝達される。メモリセルへ
の書込み時間は、この書込みパルスＷＰの幅で決定され
る。また、外部からの書込み指示のためのライトイネー
ブル信号ＷＥ＊（＊はロウアクティブ又は信号反転を意
味する）に基づいて書込み信号を生成するためのＷＥド
ライバ３が設けられ、外部端子から入力されたライトイ
ネーブル信号ＷＥ＊が、書込みパルス生成回路１２から
の書込みパルスＷＰに同期されるようになっている。

【００２０】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファ１−０〜１−ｍを介してロウデコーダ４に
伝達される。アドレス信号Ａｍ＋１〜Ａｎは、それに対
応して配置されたアドレスバッファ１−ｍ＋１〜１−ｍ
を介してカラムデコーダ８に伝達される。ロウドライバ
５はロウデコーダ４のデコード出力に基づいて、入力ア
ドレス信号に対応するワード線を選択レベルに駆動す
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。カラムドライバ２
は、カラムデコーダ８の出力信号に基づいて、対応する
カラム選択スイッチをオン動作させて、上記選択された
相補コモンデータ線に導通する。このとき相補コモンデ
ータ線の電位は、読出しアンプ１１で増幅され、出力バ
ッファ１４、及び入出力端子Ｉｏ０〜Ｉｏ３５を介して
外部出力可能とされる。特に制限されないが、データ入
出力系が、×３６ビット構成とされているため、読出し
アンプ１１、及び出力バッファ１４は、それぞれ入出力
端子Ｉｏ０〜Ｉｏ３５に対応する３６個のアンプ、及び
バッファから構成される。

【００２１】図９には、アドレスバッファ１−０〜１−
ｍ、ロウデコーダ４、及びロウドライバ５における主要
部の構成例が示される。

【００２２】アドレスバッファ１−０〜１−ｍは、互い
に同一構成とされる。アドレスＡ０に対応するアドレス
バッファ１−０の構成例が代表的に示されるように、複
数のアドレスバッファは、それぞれｐチャンネル型ＭＯ
ＳトランジスタＱ５６と、それに並列接続されたｎチャ
ンネル型ＭＯＳトランジスタＱ５７から成るＣＭＯＳト
ランスファゲートと、それの後段に配置されたインバー
タ４７，４８とを含んで成る。上記ＣＭＯＳトランスフ
ァゲートは、クロック信号ＣＫとそれをインバータ５２
で反転した信号とによって駆動され、オンされたときに
アドレスＡ０の内部取込みが行われる。

【００２３】上記インバータ４７，４８の出力信号は、
後段に配置されたデコード線７１に結合される。このデ
コード線７１には、複数のナンドゲート４９が結合され
る。複数のナンドゲート４９は、それぞれ２入力構成と
され、上記デコード線７１のナンド論理を後段のデコー
ド線７２に出力する。デコード線７２には、複数のノア
ゲート５０が結合される。この複数のノアゲート５０
は、それぞれ２入力構成とされ、上記デコード線７２の
ノア論理を後段のデコード線７３に出力する。

【００２４】上記デコード線７３には、メモリセルアレ
イ６のワード線に対応して配置された複数のワードドラ
イバ５１が結合される。図８におけるロウドライバ５
は、この複数のワードドライバ５１によって形成され
る。複数のワードドライバ５１によって、デコード線７
３のナンド論理が求められ、このナンド論理出力に基づ
いて上記ワード線が選択レベルに駆動される。

【００２５】図１には上記アドレスバッファ１−０〜１
−ｍに含まれるインバータ４７，４８の構成例が示され
る。

【００２６】インバータ４７は、Ｐチャンネル型ＭＯＳ
トランジスタＱ３とｎチャンネル型ＭＯＳトランジスタ
Ｑ４とが直列接続されて成る。その後段に配置されたイ
ンバータ４８は、Ｐチャンネル型ＭＯＳトランジスタＱ
５とｎチャンネル型ＭＯＳトランジスタＱ６とが直列接
続されて成る。ｎチャンネル型ＭＯＳトランジスタＱ４
のソース電極及びｎチャンネル型ＭＯＳトランジスタＱ
６のソース電極は低電位側電源Ｖｓｓに結合される。

【００２７】Ｐチャンネル型ＭＯＳトランジスタＱ３と
高電位側電源Ｖｃｃとの間には、インバータ４７のハイ
レベル出力を高電位側電源Ｖｃｃの電圧レベルよりも低
下させるためのｎチャンネル型ＭＯＳトランジスタＱ１
が設けられる。このｎチャンネル型ＭＯＳトランジスタ
Ｑ１のゲート電極はドレイン電極とともに高電位側電源
Ｖｃｃに結合される。また、Ｐチャンネル型ＭＯＳトラ
ンジスタＱ５と高電位側電源Ｖｃｃとの間には、インバ
ータ４８のハイレベル出力を高電位側電源Ｖｃｃの電圧
レベルよりも低下させるためのｎチャンネル型ＭＯＳト
ランジスタＱ２が設けられる。このｎチャンネル型ＭＯ
ＳトランジスタＱ２のゲート電極はドレイン電極ととも
に高電位側電源Ｖｃｃに結合される。

【００２８】図２には、図１に示されるインバータ４
７，４８の入出力特性が示される。

【００２９】Ｐチャンネル型ＭＯＳトランジスタＱ３の
ソース電圧は、高電位側電源Ｖｃｃレベルではなく、こ
の高電位側電源Ｖｃｃからｎチャンネル型ＭＯＳトラン
ジスタＱ１のしきい値を差し引いた値に等しい。つま
り、ｎチャンネル型ＭＯＳトランジスタのしきい値がＶ
ｔｈＮで示されるとき、Ｐチャンネル型ＭＯＳトランジ
スタＱ３のソース電圧は、Ｖｃｃ−ＶｔｈＮで示され
る。同様にＰチャンネル型ＭＯＳトランジスタＱ５のソ
ース電圧は、Ｖｃｃ−ＶｔｈＮで示される。

【００３０】このように、Ｐチャンネル型ＭＯＳトラン
ジスタＱ３，Ｑ５のソース電圧が高電位側電源Ｖｃｃの
電圧レベルよりも低下されることにより、信号振幅はＶ
ｃｃ−ＶｔｈＮとなる。

【００３１】図５に示されるように、図１におけるｎチ
ャンネル型ＭＯＳトランジスタＱ１，Ｑ２が存在しない
場合、インバータの信号振幅は図６に示されるようにＶ
ｃｃであるから、ｎチャンネル型ＭＯＳトランジスタＱ
１，Ｑ２が設けられたことにより、インバータのハイレ
ベル出力状態がＶｃｃ−ＶｔｈＮに低下され、その結
果、信号の論理切り替わり時間ｔｐｄは、ＶｔｈＮ／２
の遷移時間分だけ短縮される。

【００３２】このように、信号の論理切り替わり時間ｔ
ｐｄが短縮されるので、アドレス入力からワード線駆動
までの時間が短縮され、ＳＲＡＭ３３のアクセス時間の
短縮を図ることができる。ＳＲＡＭ３３は、ＣＰＵ３１
により頻繁にアクセスされるから、ＳＲＡＭ３３のアク
セス時間が短縮されることにより、ＣＰＵ３１での演算
処理の高速化を図ることができる。

【００３３】図３には上記インバータ４７，４８の別の
構成例が示される。

【００３４】図１に示される構成では、ｎチャンネル型
ＭＯＳトランジスタＱ４，Ｑ６のソース電極が低電位側
電源Ｖｓｓに直接結合されているが、図３に示される構
成では、ｎチャンネル型ＭＯＳトランジスタＱ４，Ｑ６
のソース電極がそれぞれｎチャンネル型ＭＯＳトランジ
スタＱ７，Ｑ８を介して低電位側電源Ｖｓｓに結合され
る。

【００３５】図４には、図１に示される論理ゲートの入
出力特性が示される。

【００３６】ｎチャンネル型ＭＯＳトランジスタＱ４，
Ｑ６のソース電極の電位は、低電位側電源Ｖｓｓのレベ
ルよりもｐチャンネル型ＭＯＳトランジスタのしきい値
分だけ高くなる。その場合の信号振幅は、Ｖｃｃ−Ｖｔ
ｈＮ−ＶｔｈＰとなり、図１に示される場合よりも信号
振幅が小さくなるから、図３に示される構成は、図１に
示される構成の場合よりもさらに高速化される。

【００３７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３８】例えば、上記の例では論理ゲートをインバ
ータとした場合について説明したが、ナンドゲートやイ
ンバータなどの各種論理ゲートに本発明を適用すること
ができる。また、そのような論理回路は、アドレスバッ
ファのみならず、デコーダ４，５や入力バッファ１５、
出力バッファ１４など広く適用することができる。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。

【００４０】本発明は、少なくとも論理ゲートを含むこ
とを条件に適用することができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４２】すなわち、信号の論理切り替わり時間が短
縮されるので、論理回路の動作の高速化を図ることがで
きる。そのような論理回路を含む半導体記憶装置では、
アドレス入力からワード線駆動までの時間が短縮され
て、アクセス時間の短縮を図ることができる。さらには
そのような半導体記憶装置を含むデータ処理装置では、
中央処理装置による演算処理の高速化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路に含まれる主要
論理回路の構成例回路図である。

【図２】図１に示される論理回路の入出力特性図であ
る。

【図３】本発明にかかる半導体集積回路に含まれる主要
論理回路の別の構成例回路図である。

【図４】図３に示される論理回路の入出力特性図であ
る。

【図５】図１及び図３に示される回路の比較対照とされ
る論理回路の構成例回路図である。

【図６】図５に示される論理回路の入出力特性図であ
る。

【図７】本発明にかかるデータ処理装置の構成例ブロッ
ク図である。

【図８】上記データ処理装置に含まれるＳＲＡＭの構成
例ブロック図である。

【図９】上記ＳＲＡＭに含まれるアドレスバッファの主
要部の構成例回路図である。

【符号の説明】

Ｑ１，Ｑ２，Ｑ４，Ｑ６ ｎチャンネル型ＭＯＳトラン
ジスタ Ｑ３，Ｑ５，Ｑ７，Ｑ８ ｐチャンネル型ＭＯＳトラン
ジスタ １−０〜１−ｎ アドレスバッファ ４ ロウデコーダ ５ ロウドライバ ６ メモリセルアレイ ８ カラムデコーダ ９ カラム選択回路 １０ 書込みアンプ １１ 読出しアンプ １２ 書込みパルス発生回路 １４ 出力バッファ １５ 入力バッファ ３１ ＣＰＵ ３２ ＳＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御系 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ４７，４８ インバータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定の論理演算を行うための論理ゲート
   を含む論理回路において、 上記論理ゲートのハイレベル出力を高電位側電源電圧よ
   りも低下させるための第１素子を上記論理ゲートと高電
   位側電源との間に設けたことを特徴とする論理回路。
2. 【請求項２】 上記論理ゲートのローレベル出力を低電
   位側電源電圧よりも上昇させるための第２素子を上記論
   理ゲートと低電位側電源との間に設けた請求項１記載の
   論理回路。
3. 【請求項３】 上記第１素子をｎチャンネル型ＭＯＳト
   ランジスタとし、上記第２素子をＰチャンネル型ＭＯＳ
   トランジスタとした請求項２記載の論理回路。
4. 【請求項４】 請求項１乃至３のいずれか１項記載の論
   理回路を含んで１チップ化された半導体集積回路。
5. 【請求項５】 入力アドレス信号を取込むためのアドレ
   スバッファと、取込まれたアドレス信号に基づいて、対
   応するメモリセルからのデータ読出し、又は対応するメ
   モリセルへのデータ書込みを可能とする半導体記憶装置
   において、 上記アドレスバッファは、請求項１乃至３のいずれか１
   項記載の論理回路を含んで成る半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置と、それ
   をアクセス可能な中央処理装置とを含んで成るデータ処
   理装置。