JPS59152725A - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPS59152725A JPS59152725A JP58026181A JP2618183A JPS59152725A JP S59152725 A JPS59152725 A JP S59152725A JP 58026181 A JP58026181 A JP 58026181A JP 2618183 A JP2618183 A JP 2618183A JP S59152725 A JPS59152725 A JP S59152725A
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- JP
- Japan
- Prior art keywords
- multiplexer
- inverter
- output
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マルチプレクサに関する。
この発明に先立って、例えば第１図に示すようなマルチ
プレクサが縦型マスクＲＯＭ （リード・オンリー・メ
モリ）におけるカラムスイッチ回路として用いられてい
る。このマルチプレクサは、 □クロックドインバータ
ＩＶＩ〜ＩＶ４のクロック入力に相補アドレス信号、Ｌ
Ｏ，ｚ＋を受けるゲート回路０１〜Ｇ４で構成されたデ
コーダ出力を供給するものである。このマルチプレクサ
にあっては、素子数が多くＣＭＯ３回路で構成した場合
には、４４個ものＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）が必要になってしまう。
プレクサが縦型マスクＲＯＭ （リード・オンリー・メ
モリ）におけるカラムスイッチ回路として用いられてい
る。このマルチプレクサは、 □クロックドインバータ
ＩＶＩ〜ＩＶ４のクロック入力に相補アドレス信号、Ｌ
Ｏ，ｚ＋を受けるゲート回路０１〜Ｇ４で構成されたデ
コーダ出力を供給するものである。このマルチプレクサ
にあっては、素子数が多くＣＭＯ３回路で構成した場合
には、４４個ものＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）が必要になってしまう。
この発明の目的°ば、回路の簡素化を図ったマルチプレ
クサを提供することにある。
クサを提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明を縦型マスクＲＯＭに適用した場
合の一実施例の回路図が示されている。
合の一実施例の回路図が示されている。
同図のＲＯＭは、特に制限されないが、公知の０ＭＯ３
（相補型金属絶縁物半導体）集積回路の製造技術により
、シリコンのよ・）な１個の半導体基板上において形成
される。
（相補型金属絶縁物半導体）集積回路の製造技術により
、シリコンのよ・）な１個の半導体基板上において形成
される。
この実施例の縦型マスクＲＯＭを構成するＭＯＳアレイ
ＭＡＲＹは、次の各回路素子によって構成される。、ｊ
ｔ表として示されている直列形感のＭＯＳ Ｆ Ｅ Ｔ
Ｑ、 ｍ １〜Ｑ ｍ ｎは、書込みマスクを用いて
記憶情報に従ったディプレッション型又はエンハンスメ
ント型のＭ ＯＳ Ｆ Ｅ Ｔに形成される。
ＭＡＲＹは、次の各回路素子によって構成される。、ｊ
ｔ表として示されている直列形感のＭＯＳ Ｆ Ｅ Ｔ
Ｑ、 ｍ １〜Ｑ ｍ ｎは、書込みマスクを用いて
記憶情報に従ったディプレッション型又はエンハンスメ
ント型のＭ ＯＳ Ｆ Ｅ Ｔに形成される。
他の縦の列の直列ＭＯ３ＦＥＴも同様である。
これらの直列ＭＯ’５ＦＥＴは、例えば公知のＰＬＡ（
プログララマブル・ロジック・アレイ）におけるＡＮＤ
（アンド）及び／又はＯＲ（オア）アレイあるいはコ
ード変換等のデコード回路を構成する。上記アレイの同
一の横の行に配置されたＭＯＳＦＥＴのゲートは、共通
接続され入力線（入力変数）ＸＩ〜ｘｎとされる。上記
各直列ＭＯ３ＦＥＴの一端と回路の負の電源電圧−Ｖｓ
ｓ （又は接地電位ＯＶ）との間には、ディスチャージ
ＭＯＳ Ｆ Ｅ Ｔ ＱｄｌないしＱ ｄ ｎ １が設
けられる。これらの直列ＭＯ３ＦＥＴ及びディスチャー
ジＭＯ３ＦＥＴは、特に制限されないが、ｎチャンネル
間Ｏ３ＦＥＴによって構成される。
プログララマブル・ロジック・アレイ）におけるＡＮＤ
（アンド）及び／又はＯＲ（オア）アレイあるいはコ
ード変換等のデコード回路を構成する。上記アレイの同
一の横の行に配置されたＭＯＳＦＥＴのゲートは、共通
接続され入力線（入力変数）ＸＩ〜ｘｎとされる。上記
各直列ＭＯ３ＦＥＴの一端と回路の負の電源電圧−Ｖｓ
ｓ （又は接地電位ＯＶ）との間には、ディスチャージ
ＭＯＳ Ｆ Ｅ Ｔ ＱｄｌないしＱ ｄ ｎ １が設
けられる。これらの直列ＭＯ３ＦＥＴ及びディスチャー
ジＭＯ３ＦＥＴは、特に制限されないが、ｎチャンネル
間Ｏ３ＦＥＴによって構成される。
また、上記各直列ＭＯ３ＦＥＴの他端と正の電源電圧Ｏ
Ｖ（又は＋’ｗ’ ＤＤ ）との間には、プリチージＭ
Ｏ３ＦＥＴＱｐｌないしＱｐｌが接続される。上記ブリ
チージＭＯ３ＦＥＴ−Ｑρ１ないしＱｐｌと直列ＭＯ３
ＦＥＴとの接続点が出力線とされる。。
Ｖ（又は＋’ｗ’ ＤＤ ）との間には、プリチージＭ
Ｏ３ＦＥＴＱｐｌないしＱｐｌが接続される。上記ブリ
チージＭＯ３ＦＥＴ−Ｑρ１ないしＱｐｌと直列ＭＯ３
ＦＥＴとの接続点が出力線とされる。。
特に制限されないが、上記ブリチージＭＯ３ＦＥＴＱｐ
ＩないしＱｐｌは、ｐチャンネルＭＯ５ＦＥＴにより構
成さる。これらのディスチャージＭＯ３ＦＥＴＱｄｌな
いしＱｄｎ１及びブリチージＭＯ３ＦＥ’ｌ’Ｑｐｌな
いしＱｐｌのゲートには、タイミング信号φｐが共通に
印加されている。
ＩないしＱｐｌは、ｐチャンネルＭＯ５ＦＥＴにより構
成さる。これらのディスチャージＭＯ３ＦＥＴＱｄｌな
いしＱｄｎ１及びブリチージＭＯ３ＦＥ’ｌ’Ｑｐｌな
いしＱｐｌのゲートには、タイミング信号φｐが共通に
印加されている。
この実施例では、上記縁の列の出力ｙｌｌ〜ｙ１４のよ
うに４本が１組とされ、代表として示されている４人力
ｌ出力のマルチプレクサで構成されたカラムスイッチＣ
ＷＳを介して選択的に出力される。他の列も同様なカラ
ムスイッチＣ３Ｗを介して出力される。この実施例のよ
うににビットの出力ｏｕ’ｒ１〜ＯＵ ’１” ｋを得
る場合、上記ＭＯＳアレイの縦の列は４に本となる。
うに４本が１組とされ、代表として示されている４人力
ｌ出力のマルチプレクサで構成されたカラムスイッチＣ
ＷＳを介して選択的に出力される。他の列も同様なカラ
ムスイッチＣ３Ｗを介して出力される。この実施例のよ
うににビットの出力ｏｕ’ｒ１〜ＯＵ ’１” ｋを得
る場合、上記ＭＯＳアレイの縦の列は４に本となる。
Ｌ記マルチプレクサは、２人力のクロックドインバータ
ＩＶＩ’ 〜ＩＶ４’ により構成され、そのクロック
入力には、２ビツトの相捕的な選択信号３ｏ、、２＋が
直接に供給される。ずなわら、インバータＩＶＩ′には
、反転選択信号２０と２１が供給され、インバータＩＶ
２’ には非反転選択信号２°と反転選択信号２１が供
給される。以下同様に、残りのインパークＩＶ３’ 、
ＩＶ４’ にも上記相補選択信号ｚＯ，２１が所定の組
合せに従って供給される。インバータＩＶ５．ＩＶ６ば
、上記反転選択信号２０．２１を形成するものである。
ＩＶＩ’ 〜ＩＶ４’ により構成され、そのクロック
入力には、２ビツトの相捕的な選択信号３ｏ、、２＋が
直接に供給される。ずなわら、インバータＩＶＩ′には
、反転選択信号２０と２１が供給され、インバータＩＶ
２’ には非反転選択信号２°と反転選択信号２１が供
給される。以下同様に、残りのインパークＩＶ３’ 、
ＩＶ４’ にも上記相補選択信号ｚＯ，２１が所定の組
合せに従って供給される。インバータＩＶ５．ＩＶ６ば
、上記反転選択信号２０．２１を形成するものである。
他の列に対して設けられるマルチプレクサも上記同様な
回路により構成される。
回路により構成される。
第３図には、上記インパークＴＶＩ’ の具体的一実施
例回路が代表として示されている。
例回路が代表として示されている。
ｐチャンネルＭＯ３ＦＥＴＱＩとｎチャンネルＭＯ３Ｆ
ＥＴＱ２とは、ＣＭＯＳインバータを構成するものであ
り、その入力には上記出力ｙｌｌが供給され、その出力
は共通出力端子０ＵＴＩに接続される。上記ｌ〕チャン
ネルＭＯ３ＦＥＴＱＩと正の電源電圧ＯＶ（又は＋ＶＤ
ρ）との間にはｐチャンネルＭ ＯＳ Ｆ Ｅ ＴＱ
３ 、 Ｑ ５が直列に設けられ、上記ｎチャンネルＭ
Ｏ３ＦＥ：ｒＱ２と負の電源電圧−Ｖｓｓ（又は０■）
と６間にはｎチャンネルＭＯ３ＦＥＴＱ４．Ｑ６が直列
に設けられている。そして、特に制限されないが、上記
ｎチャンネルＭ ＯＳ Ｆ １′２．”Ｉ” Ｑ ４の
ゲートには、上記反転選択信号２°が供給され、上記ｐ
チャンネルＭＯ３Ｆ Ｅ Ｔ Ｑ ３のゲートには、イ
ンバータＩＶ７で反転した信号が印加される。一方、上
記ｎチャンネルＭＯ３ＦＥＴＱ６の枦−トには、上記反
転選択信号２′が供給され、上記ｐチャンネルＭＯ３Ｆ
ＥＴＱ５のゲートには、インバータＩＶ８で反転した信
号が印加される。なお、上記ｐチャンネルＭＯ８ＦＥＴ
Ｑ３．Ｑ５のゲートに印加する選択信号は、上記相補選
択信号をそのまま用いることにより、インバータＩＶ７
．ＩＶ８を省略するものであってもよい。この場合には
、各インバータＩＶＩ°〜ＩＶ４”に対して４本の制御
入力線が設けられるものとなる。
ＥＴＱ２とは、ＣＭＯＳインバータを構成するものであ
り、その入力には上記出力ｙｌｌが供給され、その出力
は共通出力端子０ＵＴＩに接続される。上記ｌ〕チャン
ネルＭＯ３ＦＥＴＱＩと正の電源電圧ＯＶ（又は＋ＶＤ
ρ）との間にはｐチャンネルＭ ＯＳ Ｆ Ｅ ＴＱ
３ 、 Ｑ ５が直列に設けられ、上記ｎチャンネルＭ
Ｏ３ＦＥ：ｒＱ２と負の電源電圧−Ｖｓｓ（又は０■）
と６間にはｎチャンネルＭＯ３ＦＥＴＱ４．Ｑ６が直列
に設けられている。そして、特に制限されないが、上記
ｎチャンネルＭ ＯＳ Ｆ １′２．”Ｉ” Ｑ ４の
ゲートには、上記反転選択信号２°が供給され、上記ｐ
チャンネルＭＯ３Ｆ Ｅ Ｔ Ｑ ３のゲートには、イ
ンバータＩＶ７で反転した信号が印加される。一方、上
記ｎチャンネルＭＯ３ＦＥＴＱ６の枦−トには、上記反
転選択信号２′が供給され、上記ｐチャンネルＭＯ３Ｆ
ＥＴＱ５のゲートには、インバータＩＶ８で反転した信
号が印加される。なお、上記ｐチャンネルＭＯ８ＦＥＴ
Ｑ３．Ｑ５のゲートに印加する選択信号は、上記相補選
択信号をそのまま用いることにより、インバータＩＶ７
．ＩＶ８を省略するものであってもよい。この場合には
、各インバータＩＶＩ°〜ＩＶ４”に対して４本の制御
入力線が設けられるものとなる。
この実施例回路の動作を次に説明する。
タイミング信号φｐがロウレベルの期間、プリチージＭ
Ｏ３ＦＥＴＱｐｌないしＱｐｌがオン状態となって、出
力線及び直列ＭＯ３ＦＥＴの各接続点をハイレベル（０
■）にフ”リチージを行う。
Ｏ３ＦＥＴＱｐｌないしＱｐｌがオン状態となって、出
力線及び直列ＭＯ３ＦＥＴの各接続点をハイレベル（０
■）にフ”リチージを行う。
次に、上記タイミング信号７ｐがハイレベルになると、
上記プリチージＭＯ３ＦＥＴＱｐｌないしＱｐｌがオフ
状態となり、上記ディスチャージＭＯ３ＦＥＴＱｄｌな
いしＱｄｎ１がオン状態となる。例えば直列Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｍ １〜Ｑ ｍ ｎのうち、エンハン
スメント型ＭＯ５ＦＥＴとされたもののゲート電圧がす
べてハイレベールとなるような人力信号Ｘ１〜ｘｎが入
力されると、全直列ＭＯ３ＦＥＴがオン状態となるので
、ディスチャージが行われて出力信号ｙｌｌがロウレベ
ルに変化する。また、いずれかのエンハンスメント型Ｍ
Ｏ３ＦＥＴ＋！＋＜オフするような入力信号ｘ１〜ｘｎ
が入力されると、上記ディスチャージが行われないので
、出力信号ｙｌｌがハイレベルのままとなる。このよう
にして、上記ＭＯＳアレイＭＡＲＹの全列の読み出しが
行われる。
上記プリチージＭＯ３ＦＥＴＱｐｌないしＱｐｌがオフ
状態となり、上記ディスチャージＭＯ３ＦＥＴＱｄｌな
いしＱｄｎ１がオン状態となる。例えば直列Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｍ １〜Ｑ ｍ ｎのうち、エンハン
スメント型ＭＯ５ＦＥＴとされたもののゲート電圧がす
べてハイレベールとなるような人力信号Ｘ１〜ｘｎが入
力されると、全直列ＭＯ３ＦＥＴがオン状態となるので
、ディスチャージが行われて出力信号ｙｌｌがロウレベ
ルに変化する。また、いずれかのエンハンスメント型Ｍ
Ｏ３ＦＥＴ＋！＋＜オフするような入力信号ｘ１〜ｘｎ
が入力されると、上記ディスチャージが行われないので
、出力信号ｙｌｌがハイレベルのままとなる。このよう
にして、上記ＭＯＳアレイＭＡＲＹの全列の読み出しが
行われる。
そして、上記カラム選択信号２° ２１がロウレベル（
論理“０”）の時、その反転信号がハイレベルになるの
で、上記インバータＩＶＩ’ を構成するスイッチＭＯ
３ＦＥＴＱ４．Ｑ６と、ＭＯ３ＦＥＴＱ３．Ｑ５がすべ
てオン状態となるので、上記出力信号ｙｌｌが選択され
て出力端子０ＬＪＴＩから送出される。すなわち、この
時のにビットの出力信号ｏｕ’ｒｉ〜０ＵＴｋは、各マ
ルチプレクサに対して第１列目の読み出し信号が得、ら
れる。
論理“０”）の時、その反転信号がハイレベルになるの
で、上記インバータＩＶＩ’ を構成するスイッチＭＯ
３ＦＥＴＱ４．Ｑ６と、ＭＯ３ＦＥＴＱ３．Ｑ５がすべ
てオン状態となるので、上記出力信号ｙｌｌが選択され
て出力端子０ＬＪＴＩから送出される。すなわち、この
時のにビットの出力信号ｏｕ’ｒｉ〜０ＵＴｋは、各マ
ルチプレクサに対して第１列目の読み出し信号が得、ら
れる。
以下、同一の入力信号ｘ１〜ｘｎに対して、カラムスイ
ッチＣ８Ｗの選択信号に従って４種類の出力信号が得ら
れる。
ッチＣ８Ｗの選択信号に従って４種類の出力信号が得ら
れる。
この実施例では、クロックドインバータにデコード機能
を付加しているのでデコード機能を構成するゲート回路
を省略することが出来るので、上記０Ｍ０３回路で構成
した場合、４人力１出力のマルチプレクサ当たり、ＭＯ
Ｓ Ｆ ＥＴの数が２８個と大幅な素子数の低減を図る
；とができる。
を付加しているのでデコード機能を構成するゲート回路
を省略することが出来るので、上記０Ｍ０３回路で構成
した場合、４人力１出力のマルチプレクサ当たり、ＭＯ
Ｓ Ｆ ＥＴの数が２８個と大幅な素子数の低減を図る
；とができる。
したがって、複数のマルチプレクサから成るカラムス・
ｆフチＣ３Ｗ全体では、大幅な占有面積の削減を図るこ
とができる。
ｆフチＣ３Ｗ全体では、大幅な占有面積の削減を図るこ
とができる。
また、上記デコーダが不用であるので、その入力線数を
８本から４本に削減することができるので、この点から
もチンプサイズの縮小を図ることができる。
８本から４本に削減することができるので、この点から
もチンプサイズの縮小を図ることができる。
この発明は、前記実施例に限定されない。
例えば、８人力ｌ出力のマルチプレクサのように入力数
を拡張するものであってもよい。この場合には、選択信
号が３ビツトになるので、これに応じて上記直列スイッ
チＭＯ３ＦＥＴの数を増加させればよい。
を拡張するものであってもよい。この場合には、選択信
号が３ビツトになるので、これに応じて上記直列スイッ
チＭＯ３ＦＥＴの数を増加させればよい。
また、上記実施例のような多入力のクロックドインバー
タは、ｎチャンネルＭＯＳ Ｆ ＥＴ又はｐチャンネル
ＭＯ３ＦＥＴにより構成するものであってもよい。この
場合、非選択のクロックドインバータは、その出力がハ
イインピーダンスとなるような１路形態であることが必
要である。また、このようなりロックドインバータの他
、縦列形態の伝送ゲー１−Ｍ０３ＦＥＴを用いるもので
あってもよい。
タは、ｎチャンネルＭＯＳ Ｆ ＥＴ又はｐチャンネル
ＭＯ３ＦＥＴにより構成するものであってもよい。この
場合、非選択のクロックドインバータは、その出力がハ
イインピーダンスとなるような１路形態であることが必
要である。また、このようなりロックドインバータの他
、縦列形態の伝送ゲー１−Ｍ０３ＦＥＴを用いるもので
あってもよい。
この発明は、上記縦型マスクＲＯＭにおけるカラムスイ
ッチの他、マルチプレクサとして広く利用することがで
きるものである。
ッチの他、マルチプレクサとして広く利用することがで
きるものである。
第１図は、この発明に先立って考えられているカラムス
イッチ回路の一例を示す回ＦＲ図、第２図は、この発明
を縦型マスクＲＯＭに適用した場合の一実施例を示す回
路図、 第３図は、この発明の具体的一実施例を示す回路図であ
る。 ＭＡＲＹ・・ＭＯＳアレイ、ＣＳＷ・・カラムスイソチ 第 １ 図 第 ３ 図
イッチ回路の一例を示す回ＦＲ図、第２図は、この発明
を縦型マスクＲＯＭに適用した場合の一実施例を示す回
路図、 第３図は、この発明の具体的一実施例を示す回路図であ
る。 ＭＡＲＹ・・ＭＯＳアレイ、ＣＳＷ・・カラムスイソチ 第 １ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、複数の相補アドレス信号を受けて、その１つが伝送
路を閉成し、残りは出力ハイインピーダンス状態とする
デコード機能を持つゲート手段からなることを特徴とす
るマルチプレクサ。 ２、上記ゲート手段は、入力信号を受けるインバータと
、このインバータを構成するＭＯＳ Ｆ ＥＴに直列接
続され、上記相補アドレス信号を受けるＭＯＳＦＥＴと
により構成されるものであることを特徴とする特許請求
の範囲第１項記載のマルチプレクサ。 ３、上記マルチプレクサは、４人力ｌ出力のゲート機能
をもつものであることを特徴とする特許請求の範囲第１
又は第２項記載のマルチプレクサ。 ４、上記マルチプレクサは、縦型マスクＲＯＭにおける
カラムスイッチ回路を構成するものであることを特徴と
する特許請求の範囲第１、第２又は第３項記載のマルチ
プレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026181A JPS59152725A (ja) | 1983-02-21 | 1983-02-21 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026181A JPS59152725A (ja) | 1983-02-21 | 1983-02-21 | マルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59152725A true JPS59152725A (ja) | 1984-08-31 |
Family
ID=12186346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58026181A Pending JPS59152725A (ja) | 1983-02-21 | 1983-02-21 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152725A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262518A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | デコ−ダ |
| JPH01171127U (ja) * | 1988-05-12 | 1989-12-04 | ||
| JPH0766699A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | マルチプレクサ回路 |
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
-
1983
- 1983-02-21 JP JP58026181A patent/JPS59152725A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262518A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | デコ−ダ |
| JPH01171127U (ja) * | 1988-05-12 | 1989-12-04 | ||
| JPH0766699A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | マルチプレクサ回路 |
| JP2682394B2 (ja) * | 1993-08-25 | 1997-11-26 | 日本電気株式会社 | マルチプレクサ回路 |
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
| US10037798B2 (en) | 2013-03-22 | 2018-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9876495B2 (en) | 2014-03-13 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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