JPS6235195B2 - - Google Patents
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- Publication number
- JPS6235195B2 JPS6235195B2 JP11022580A JP11022580A JPS6235195B2 JP S6235195 B2 JPS6235195 B2 JP S6235195B2 JP 11022580 A JP11022580 A JP 11022580A JP 11022580 A JP11022580 A JP 11022580A JP S6235195 B2 JPS6235195 B2 JP S6235195B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- rom
- vertical
- precharge
- roms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、ROM、特に多分割縦型ROM（リ
ード・オンリー・メモリ）に関する。
ード・オンリー・メモリ）に関する。
書き込み情報に応じて形成されたデイプレツシ
ヨン型MISFET（絶縁ゲート型電界効果トラン
ジスタ）とエンハンスメント型MISFETが直列
接続されて論理ブロツク（メモリアレイ）を構成
するリードオンリメモリ（以下縦型ROMと称す
る）が提案されている。
ヨン型MISFET（絶縁ゲート型電界効果トラン
ジスタ）とエンハンスメント型MISFETが直列
接続されて論理ブロツク（メモリアレイ）を構成
するリードオンリメモリ（以下縦型ROMと称す
る）が提案されている。
この縦型ROMは、直列接続のMISFETの隣り
あうソースとドレインとが共通接続されることに
よつて、１つのMISFETのソース半導体領域と
他のMISFETのドレイン半導体領域とを共通半
導体領域によつて構成することができ、ソース領
域とドレイン領域との接続のために蒸着アルミニ
ウム配線等を使用せずにすむ。そのためコンタク
ト面積を確保する必要なく、半導体集積回路
（IC）のおいて、比較的小さい占有面積とするこ
とができる。この縦型ROMは、特にICがシリコ
ンゲートMISFETのようにソース領域及びドレ
イン領域がゲート電極に対して自己整合的に形成
されるMISFETによつて構成されている場合に
適する。
あうソースとドレインとが共通接続されることに
よつて、１つのMISFETのソース半導体領域と
他のMISFETのドレイン半導体領域とを共通半
導体領域によつて構成することができ、ソース領
域とドレイン領域との接続のために蒸着アルミニ
ウム配線等を使用せずにすむ。そのためコンタク
ト面積を確保する必要なく、半導体集積回路
（IC）のおいて、比較的小さい占有面積とするこ
とができる。この縦型ROMは、特にICがシリコ
ンゲートMISFETのようにソース領域及びドレ
イン領域がゲート電極に対して自己整合的に形成
されるMISFETによつて構成されている場合に
適する。
しかしながら、この縦型ROMを例えばPLA
（プログラマブル・ロジツク・アレイ）における
ORアレイとして用いる場合等において、入力端
子数に応じた数のMISFETが直列接続されるこ
とにより、入力端子数の増加に伴つて直列接続の
MISFETの全体におけるオン抵抗および寄生容
量が増加することになる。そのため、アドレス信
号が供給されるような入力端子数が増加するに伴
つて、読み出しスピードが悪化する。
（プログラマブル・ロジツク・アレイ）における
ORアレイとして用いる場合等において、入力端
子数に応じた数のMISFETが直列接続されるこ
とにより、入力端子数の増加に伴つて直列接続の
MISFETの全体におけるオン抵抗および寄生容
量が増加することになる。そのため、アドレス信
号が供給されるような入力端子数が増加するに伴
つて、読み出しスピードが悪化する。
ちなみに、256ステツプのプログラム番地を有
するROMを得るためには、256個の直列MISFET
を必要とする。
するROMを得るためには、256個の直列MISFET
を必要とする。
そこで、第１図に示すように、論理ブロツクを
構成する直列MISFETを分割することが考えら
れている。すなわち、第１図においては、上述の
ように256ステツプのプログラムを番地を有する
ROMを構成する場合には、例えば、０〜127のア
ドレスデコード信号を入力とする縦型ROM１ａ
と、１２８〜２５５のアドレスデコード信号を入
力とする縦型ROM１ｂとに分割して、それぞれ
の読み出し信号ａ，ｂを論理回路２を通すことに
より、全アドレスデコーダ信号０〜２５５に対す
る読み出し出力信号OUTを形成するものであ
る。
構成する直列MISFETを分割することが考えら
れている。すなわち、第１図においては、上述の
ように256ステツプのプログラムを番地を有する
ROMを構成する場合には、例えば、０〜127のア
ドレスデコード信号を入力とする縦型ROM１ａ
と、１２８〜２５５のアドレスデコード信号を入
力とする縦型ROM１ｂとに分割して、それぞれ
の読み出し信号ａ，ｂを論理回路２を通すことに
より、全アドレスデコーダ信号０〜２５５に対す
る読み出し出力信号OUTを形成するものであ
る。
なお、この回路例では、１つの出力に対して８
本のカラムを設けて、カラムセレクト信号〜Ｃ
を入力とするカラムセレクト部１a′，１b′により
１のアドレスに対して択一的に1/8のカラムを選
択して読み出すものである。これにより、実質的
なプログラムステツプ数を256×８に拡張するも
のである。
本のカラムを設けて、カラムセレクト信号〜Ｃ
を入力とするカラムセレクト部１a′，１b′により
１のアドレスに対して択一的に1/8のカラムを選
択して読み出すものである。これにより、実質的
なプログラムステツプ数を256×８に拡張するも
のである。
また、この縦型ROMは、レシオ・レス型の論
理回路として構成される。すなわち、上述のよう
に論理ブロツク図が多数の直列MISFETで構成
されることより、負荷手段と直列MISFETとの
相互コンダクタンス比で出力レベルを形成するこ
とが困難であるため、プリチヤージパルスφで制
御されるプリチヤージMISFET Q1，Q2により出
力負荷容量へのプリチヤージを行ない、プリチヤ
ージパルスφで制御され、直列MISFETと電源
電圧−ＶDD間に設けられたデイスチヤージ
MISFET（〇印で示す）のオンにより、プリチ
ヤージレベルが直列MISFETを通してデイスチ
ヤージされるか否かで読み出しが行なわれる。
理回路として構成される。すなわち、上述のよう
に論理ブロツク図が多数の直列MISFETで構成
されることより、負荷手段と直列MISFETとの
相互コンダクタンス比で出力レベルを形成するこ
とが困難であるため、プリチヤージパルスφで制
御されるプリチヤージMISFET Q1，Q2により出
力負荷容量へのプリチヤージを行ない、プリチヤ
ージパルスφで制御され、直列MISFETと電源
電圧−ＶDD間に設けられたデイスチヤージ
MISFET（〇印で示す）のオンにより、プリチ
ヤージレベルが直列MISFETを通してデイスチ
ヤージされるか否かで読み出しが行なわれる。
ICが相補型MISFETによつて構成されるよう
な場合、プリチヤージMISFET Q1，Q2は、例え
ばｐチヤンネルMISFETで構成され、カラムセ
レクト部を含む直列MISFET及びデイスチヤー
ジMISFETは、ｎチヤンネルMISFETで構成さ
れる。
な場合、プリチヤージMISFET Q1，Q2は、例え
ばｐチヤンネルMISFETで構成され、カラムセ
レクト部を含む直列MISFET及びデイスチヤー
ジMISFETは、ｎチヤンネルMISFETで構成さ
れる。
ICとして、論理回路２は、その出力を受ける
他の回路への配線を短くするためなどのために、
第１図の回路配置と同様にROM１ａ，１ｂの外
側に配置される。
他の回路への配線を短くするためなどのために、
第１図の回路配置と同様にROM１ａ，１ｂの外
側に配置される。
このような多分割縦型ROMにおいて、同図に
示すように、縦型ROM１ｂの出力ラインと、縦
型ROM１ａの特定のカラムと間に比較的大きな
カツプリング容量が形成され、例えば、第３図に
示すように、特定のカラムの選択による読み出し
レベルａがハイレベルのとき、上記カツプリング
容量によつて、非選択によりローレベルに変化す
る縦型ROM１ｂの出力ｂにより、ハイインピー
ダンスの下でプリチヤージレベルを保持している
出力ａが、同図点線で示すように変化して、論理
回路２のロジツクスレツシヨルド電圧に達すると
誤動作してしまうものである。
示すように、縦型ROM１ｂの出力ラインと、縦
型ROM１ａの特定のカラムと間に比較的大きな
カツプリング容量が形成され、例えば、第３図に
示すように、特定のカラムの選択による読み出し
レベルａがハイレベルのとき、上記カツプリング
容量によつて、非選択によりローレベルに変化す
る縦型ROM１ｂの出力ｂにより、ハイインピー
ダンスの下でプリチヤージレベルを保持している
出力ａが、同図点線で示すように変化して、論理
回路２のロジツクスレツシヨルド電圧に達すると
誤動作してしまうものである。
例えば、上述のように、非選択出力レベルがロ
ーレベルであるときには、論理回路２は第２図に
示すように、ローレベルを“１”（負論理）とす
るNAND回路が用いられる。
ーレベルであるときには、論理回路２は第２図に
示すように、ローレベルを“１”（負論理）とす
るNAND回路が用いられる。
この回路は、サンプリングパルスφ′，′でク
ロツクドライブされる相補型回路で構成され、上
述のように非選択の出力ｂがローレベルである
と、ｐチヤンネルMISFET Q6がオンし、ｎチヤ
ンネルMISFET Q4がオフする。この状態で、選
択された出力ａがハイレベルであると、ｎチヤン
ネルMISFET Q3がオンし、ｐチヤンネル
MISFET Q5がオフして、出力OUTをローレベル
にするものであるが、上述のようにカツプリング
容量によつて出力ａがローレベルに変化すると、
ｐチヤンネルMISFET Q5がオン、ｎチヤンネル
MISFET Q3がオフに変化するため、出力OUTが
ローレベルからハイレベルに変化するという誤動
作を行なうものである。
ロツクドライブされる相補型回路で構成され、上
述のように非選択の出力ｂがローレベルである
と、ｐチヤンネルMISFET Q6がオンし、ｎチヤ
ンネルMISFET Q4がオフする。この状態で、選
択された出力ａがハイレベルであると、ｎチヤン
ネルMISFET Q3がオンし、ｐチヤンネル
MISFET Q5がオフして、出力OUTをローレベル
にするものであるが、上述のようにカツプリング
容量によつて出力ａがローレベルに変化すると、
ｐチヤンネルMISFET Q5がオン、ｎチヤンネル
MISFET Q3がオフに変化するため、出力OUTが
ローレベルからハイレベルに変化するという誤動
作を行なうものである。
なお、論理回路２を分割された縦型ROM１
ａ、とROM１ｂとの間に配置することにより、
上記カツプリング容量を防止することが考えられ
るが、ROMの中間エリアから出力が得られるこ
ととなるため、出力線が上記ROM１ａ又はROM
１ｂの上を走らせることとなり、同様なカツプリ
ング容量によつて、クロストークが生じる他、３
分割以上の場合には無意味となる。あるいは、分
割された縦型ROMの間に配線エリアを形成しな
ければならず、モノリシツクICチツプの占有面
積を増大させることとなるので注意を要する。
ａ、とROM１ｂとの間に配置することにより、
上記カツプリング容量を防止することが考えられ
るが、ROMの中間エリアから出力が得られるこ
ととなるため、出力線が上記ROM１ａ又はROM
１ｂの上を走らせることとなり、同様なカツプリ
ング容量によつて、クロストークが生じる他、３
分割以上の場合には無意味となる。あるいは、分
割された縦型ROMの間に配線エリアを形成しな
ければならず、モノリシツクICチツプの占有面
積を増大させることとなるので注意を要する。
さらに、上述のように相補型回路として場合に
は、ｎチヤンネルMISFETで構成される直列
MISFETは、分割された縦型ROM１ａ，ROMIb
について同一のｐ型ウエル領域内に形成すること
ができる第１図に示すような配置とすることが集
積度の向上を図る上で便利である。
は、ｎチヤンネルMISFETで構成される直列
MISFETは、分割された縦型ROM１ａ，ROMIb
について同一のｐ型ウエル領域内に形成すること
ができる第１図に示すような配置とすることが集
積度の向上を図る上で便利である。
この発明の目的は、誤動作を防止できるROM
を提供することにある。
を提供することにある。
この発明の他の目的は、低消費電力のROMを
提供することにある。
提供することにある。
この発明は、PLAのORアレイを構成するROM
のように、１／ｎのアドレスデコーダ信号を入力
とする多分割縦型ROMにおいては、選択された
アドレスデコーダ信号が入力されるROM以外の
ROMは、読み出しを必要としないことに着目
し、これらの読み出しを必要としないROMにつ
いては、プリチヤージMISFETのオン動作を継
続して出力をローインピーダンスの下でのプリチ
ヤージレベルに固定するものである。
のように、１／ｎのアドレスデコーダ信号を入力
とする多分割縦型ROMにおいては、選択された
アドレスデコーダ信号が入力されるROM以外の
ROMは、読み出しを必要としないことに着目
し、これらの読み出しを必要としないROMにつ
いては、プリチヤージMISFETのオン動作を継
続して出力をローインピーダンスの下でのプリチ
ヤージレベルに固定するものである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第４図は、この発明の一実施例を示す論理回路
図である。
図である。
この実施例では、カラムセレクト部１a′，３
b′を含む縦型ROM１ａ，１ｂのように、２分割
されている。また、１の出力は、８本のカラムで
形成され、カラムセレクト部１a′，１b′により、
１の直列MISFETにより構成されたメモリアイ
が選択される。
b′を含む縦型ROM１ａ，１ｂのように、２分割
されている。また、１の出力は、８本のカラムで
形成され、カラムセレクト部１a′，１b′により、
１の直列MISFETにより構成されたメモリアイ
が選択される。
そして、このメモリアレイには、アドレスデコ
ーダ信号０〜１２７が縦型ROM１ａに入力さ
れ、アドレスデコーダ信号１２８〜２５５が縦型
ROM１ｂに入力され、その読み出し出力ａ，ｂ
は、論理回路２を通して全アドレス０〜２５５に
対する読み出し出力OUTを得るものである。
ーダ信号０〜１２７が縦型ROM１ａに入力さ
れ、アドレスデコーダ信号１２８〜２５５が縦型
ROM１ｂに入力され、その読み出し出力ａ，ｂ
は、論理回路２を通して全アドレス０〜２５５に
対する読み出し出力OUTを得るものである。
上記カラムセレクト部１a′，１b′と、メモリア
レイを構成する直列MISFET及び、この直列
MISFETと電源電圧−ＶDDとの間に設けられる
デイスチヤージMISFET（〇印で示される）と
は、ｎチヤンネルMISFETで構成される。
レイを構成する直列MISFET及び、この直列
MISFETと電源電圧−ＶDDとの間に設けられる
デイスチヤージMISFET（〇印で示される）と
は、ｎチヤンネルMISFETで構成される。
そして、カラムセレクト部１a′，１b′と基準電
位端子０Ｖとの間には、ｐチヤンネルMISFET
Q1，Q2で構成されたプリチヤージ手段が設けら
れる。
位端子０Ｖとの間には、ｐチヤンネルMISFET
Q1，Q2で構成されたプリチヤージ手段が設けら
れる。
すなわち、例えば縦型ROM１ａを構成する１
のカラムは、第５図に示すように、プリチヤージ
MISFET Q1と、カラムセレクト部を構成する６
個のMISFET Q11〜Q16及びメモリアレイを構成
する128個のMISFET Q17〜Q144と、デイスチヤ
ージMISFETQ145とが基準電位端子０Ｖと電源源
電圧子−ＶD4との間に直列接続される。そして、
上記直列MISFET Q11〜Q147と同様に他のカラム
を構成する直列MISFETが出力ａと電源電圧−
ＶDDの間に並列に設けられる。
のカラムは、第５図に示すように、プリチヤージ
MISFET Q1と、カラムセレクト部を構成する６
個のMISFET Q11〜Q16及びメモリアレイを構成
する128個のMISFET Q17〜Q144と、デイスチヤ
ージMISFETQ145とが基準電位端子０Ｖと電源源
電圧子−ＶD4との間に直列接続される。そして、
上記直列MISFET Q11〜Q147と同様に他のカラム
を構成する直列MISFETが出力ａと電源電圧−
ＶDDの間に並列に設けられる。
上記直列MISFET Q11〜Q16で構成されたカラ
ムセレクト部は、例えば、３ビツトの２進符号20
〜22に対応するカラムセレクト信号Ａ，〜Ｃ，
を用いる場合、第１番目のカラムセレクト部
は、信号，，が入力されるMISFETをエ
ンハンスメント型MISFETとし、他をデイプレ
ツシヨン型MISFETとするものである。これに
より、，，がハイレベル（負論理）のと
き、第１番目のカラムが選択される。
ムセレクト部は、例えば、３ビツトの２進符号20
〜22に対応するカラムセレクト信号Ａ，〜Ｃ，
を用いる場合、第１番目のカラムセレクト部
は、信号，，が入力されるMISFETをエ
ンハンスメント型MISFETとし、他をデイプレ
ツシヨン型MISFETとするものである。これに
より、，，がハイレベル（負論理）のと
き、第１番目のカラムが選択される。
第２番目のカラムセレクト部はＡ，，が入
力されるMISFETをエンハンスメント型とし、
以下同様に第８番のカラムセレクト部はＡ，Ｂ，
Ｃが入力されるMISFETをエンハンスメント型
とすればよい。
力されるMISFETをエンハンスメント型とし、
以下同様に第８番のカラムセレクト部はＡ，Ｂ，
Ｃが入力されるMISFETをエンハンスメント型
とすればよい。
また、メモリアレイを構成するMISFETQ17〜
Q144は、書き込み情報に応じてデイプレツシヨン
型又はエンハンスメント型に設定される。例え
ば、同図に示すように、MISFET Q17，Q19，
Q22＋O23Cがエンバンスメント型とし、他をすべ
てデイプレツシヨン型MISFETとし、アドレス
信号０〜１２７の選択レベルをローレベルとする
と、このカラムが選択された状態で０、２、５、
６番地を選択したときそのローレベルにより、上
記エンハンスメント型のMISFETがオフし、出
力ａはハイレベルとなり、他のアドレスに対して
は、非選択のハイレベルにより上記MISFET
Q17，Q19，Q22，O23がオンするため、出力ａは
ローレベルとなる。
Q144は、書き込み情報に応じてデイプレツシヨン
型又はエンハンスメント型に設定される。例え
ば、同図に示すように、MISFET Q17，Q19，
Q22＋O23Cがエンバンスメント型とし、他をすべ
てデイプレツシヨン型MISFETとし、アドレス
信号０〜１２７の選択レベルをローレベルとする
と、このカラムが選択された状態で０、２、５、
６番地を選択したときそのローレベルにより、上
記エンハンスメント型のMISFETがオフし、出
力ａはハイレベルとなり、他のアドレスに対して
は、非選択のハイレベルにより上記MISFET
Q17，Q19，Q22，O23がオンするため、出力ａは
ローレベルとなる。
また、デイスチヤージMISFET Q145は、スイ
ツチング動作させる必要があるため、当然にエン
ハンスメント型で構成されず。
ツチング動作させる必要があるため、当然にエン
ハンスメント型で構成されず。
以上のことは、縦型ROM１ｂについても同様
の構成である。
の構成である。
上記直列MISFETのゲート電極を含むアドレ
スデコーダ出力線は、例えば、導電性ポリシリコ
ンにより構成され、縦型ROM１ａの上を走る縦
型ROM１ｂの出力線は、線縁膜を介して形成さ
れたアルミニウム配線により構成される。
スデコーダ出力線は、例えば、導電性ポリシリコ
ンにより構成され、縦型ROM１ａの上を走る縦
型ROM１ｂの出力線は、線縁膜を介して形成さ
れたアルミニウム配線により構成される。
上記構成の縦型ROMが、出力ビツト数に応じ
て複数個並列に配置され、１のアドレスに対して
複数ビツトで構成された所定のプログラム命令語
等が読み出されるものである。
て複数個並列に配置され、１のアドレスに対して
複数ビツトで構成された所定のプログラム命令語
等が読み出されるものである。
この実施例回路において、前述のようなカツプ
リング容量による誤動作を防止するため、プリチ
ヤージパルスをゲート回路G1，G2を介して縦
型ROM１ａ，１ｂのそれぞれのプリチヤージ
MISFET Q1，Q2及びデイスチヤージMISFETに
印加される。そして、ゲート回路G1，G2は、上
述のように、２分割する場合には、アドレスデコ
ーダ回路の最上位桁のアドレス入力信号7，A7
をゲート制御信号として用いる。
リング容量による誤動作を防止するため、プリチ
ヤージパルスをゲート回路G1，G2を介して縦
型ROM１ａ，１ｂのそれぞれのプリチヤージ
MISFET Q1，Q2及びデイスチヤージMISFETに
印加される。そして、ゲート回路G1，G2は、上
述のように、２分割する場合には、アドレスデコ
ーダ回路の最上位桁のアドレス入力信号7，A7
をゲート制御信号として用いる。
すなわち、上述のように256アドレスを有する
ROMにおいては、アドレスデコーダ出力が０〜
127のいずれかのときには、アドレス入力信号7
が“１”のローレベルであるため、ゲート回路
G1が開いて、第６図に示すように、プリチヤー
ジパルスφａが縦型ROM１ａに印加される。こ
のとき、非選択の縦型ROM１ｂには、アドレス
入力信号“０”のハイレベルであるため、ゲート
回路G2が閉じており、出力φbをローレベルに固
定し、プリチヤージ動作を継続するものである。
ROMにおいては、アドレスデコーダ出力が０〜
127のいずれかのときには、アドレス入力信号7
が“１”のローレベルであるため、ゲート回路
G1が開いて、第６図に示すように、プリチヤー
ジパルスφａが縦型ROM１ａに印加される。こ
のとき、非選択の縦型ROM１ｂには、アドレス
入力信号“０”のハイレベルであるため、ゲート
回路G2が閉じており、出力φbをローレベルに固
定し、プリチヤージ動作を継続するものである。
したがつて、カツプリング容量であつても縦型
ROM１ａの読み出し動作には何ら影響を及ぼす
ことなく、誤動作が防止される。
ROM１ａの読み出し動作には何ら影響を及ぼす
ことなく、誤動作が防止される。
一方、アドレスデコーダ出力が128〜255のいず
れかであるときは、縦型ROM１ａが逆にプリチ
ヤージ動作を継続して、縦ROM１ｂのみが読み
出し動作を行なうため、同時にカツプリング容量
による誤動作を防止することができる。
れかであるときは、縦型ROM１ａが逆にプリチ
ヤージ動作を継続して、縦ROM１ｂのみが読み
出し動作を行なうため、同時にカツプリング容量
による誤動作を防止することができる。
なお、このように、非選択ROMの出力レベル
がハイレベルであるため、論理回路２は、ハイレ
ベルを“０”とする負論理の場合には、NOR回
路を用いるものである。このNOR回路の具体的
回路は、第８図に示されている。
がハイレベルであるため、論理回路２は、ハイレ
ベルを“０”とする負論理の場合には、NOR回
路を用いるものである。このNOR回路の具体的
回路は、第８図に示されている。
この回路は、相補型回路により構成され、ｐチ
ヤンネルMISFET Q3′，Q4′が直列に接続され、
ｎチヤンネルMISFETQ5′，Q6′が並列に接続され
る点が、前記第２図に示したNAND回路と異なる
ものである。
ヤンネルMISFET Q3′，Q4′が直列に接続され、
ｎチヤンネルMISFETQ5′，Q6′が並列に接続され
る点が、前記第２図に示したNAND回路と異なる
ものである。
また、この実施例回路では、非選択ROMはプ
リチヤージを継続するものであるので、その間デ
イスチヤージ動作による消費電力の削減が図ら
れ、誤動作防止の他に低消費電力化を図ることが
できる。
リチヤージを継続するものであるので、その間デ
イスチヤージ動作による消費電力の削減が図ら
れ、誤動作防止の他に低消費電力化を図ることが
できる。
第７図は、この発明をデイジタル制御回路に適
用した場合の一実施例を示すブロツク図である。
用した場合の一実施例を示すブロツク図である。
この実施例では、所要の情報処理動作を各機能
に応じて個別的に設けられたランダムロジツク回
路により構成する、いわゆるスタテイツク論理方
式と異なり、ROMに書き込まれた制御命令を順
次読み出し、各動作に対して共通に使用される回
路を動作させる、いわゆるダイナミツク論理方式
（PLA又はROM−RAM）におけるROMに、この
発明を適用するものである。
に応じて個別的に設けられたランダムロジツク回
路により構成する、いわゆるスタテイツク論理方
式と異なり、ROMに書き込まれた制御命令を順
次読み出し、各動作に対して共通に使用される回
路を動作させる、いわゆるダイナミツク論理方式
（PLA又はROM−RAM）におけるROMに、この
発明を適用するものである。
前記説明したメモリアレイ１ａ，１ｂ及びそれ
ぞれに設けられたカラムセレクト部１a′，１
b′と、プリチヤージ部１ｃとにより、プログラム
命令語が書き込まれたROMが構成されている。
ぞれに設けられたカラムセレクト部１a′，１
b′と、プリチヤージ部１ｃとにより、プログラム
命令語が書き込まれたROMが構成されている。
分割されたROM１ａ，１ｂの出力は、論理回
路２を通して出力され、ｍビツトで構成されたプ
ログラム命令語が読み出される。
路２を通して出力され、ｍビツトで構成されたプ
ログラム命令語が読み出される。
３は、アドレスデコーダ回路（又はANDアレ
イ）である。このデコーダ出力が分割されて、そ
れぞれROM１ａ，１ｂのメモリアレイに入力さ
れる。
イ）である。このデコーダ出力が分割されて、そ
れぞれROM１ａ，１ｂのメモリアレイに入力さ
れる。
そして、このアドレスデコーダ回路３には、プ
ログラムカウンタ４の出力が入力され、例えば、
８ビツトのアドレス信号A0，0〜A7，7により
構成される場合には、アドレスデコーダ回路３に
より、1/256のアドレス指定がなされる。
ログラムカウンタ４の出力が入力され、例えば、
８ビツトのアドレス信号A0，0〜A7，7により
構成される場合には、アドレスデコーダ回路３に
より、1/256のアドレス指定がなされる。
なお、この実施例では、プログラムカウンタ４
に、カラムセレクト信号を保持する部分４ａが設
けられ、その出力は、直接カラムセレククト部１
a′，１b′に入力される。前述のように、８本のカ
ラムを選択する場合には、３ビツトの信号で構成
される。なお、アドレスデコーダ回路３は、前記
説明したカラムセレクト部と同様な直列
MISFETによる縦型ROMで構成されるため、選
択されたアドレスデコーダ出力がローレベルとな
ものである。
に、カラムセレクト信号を保持する部分４ａが設
けられ、その出力は、直接カラムセレククト部１
a′，１b′に入力される。前述のように、８本のカ
ラムを選択する場合には、３ビツトの信号で構成
される。なお、アドレスデコーダ回路３は、前記
説明したカラムセレクト部と同様な直列
MISFETによる縦型ROMで構成されるため、選
択されたアドレスデコーダ出力がローレベルとな
ものである。
５は、情報処理回路であり、命令語を解読して
所定の情報処理動作に必要な制御信号、プログラ
ムカウンタの歩進、ジヤツプ制御信号等を形成す
るインストラクシヨンデコーダ回路、データ保持
のためのRAM（ランダム・アクセス・メモリ）、
論理演算ユニツト及び各種レジスタ等と、入出力
回路とで構成され、ROM１ａ，１ｂの命令語に
従つて情報処理動作を行なうものである。
所定の情報処理動作に必要な制御信号、プログラ
ムカウンタの歩進、ジヤツプ制御信号等を形成す
るインストラクシヨンデコーダ回路、データ保持
のためのRAM（ランダム・アクセス・メモリ）、
論理演算ユニツト及び各種レジスタ等と、入出力
回路とで構成され、ROM１ａ，１ｂの命令語に
従つて情報処理動作を行なうものである。
この発明は、前記実施例に限定されず、縦型
ROMは、相補型回路として説明したが、ｐチヤ
ンネルMISFET又はチヤンネルMISFETのみに
よつて構成するものであつてもよい。
ROMは、相補型回路として説明したが、ｐチヤ
ンネルMISFET又はチヤンネルMISFETのみに
よつて構成するものであつてもよい。
また、論理回路２、ゲート回路G1，G2等は信
号レベルに応じて、AND、OR回路等に置き換え
ることができるものである。
号レベルに応じて、AND、OR回路等に置き換え
ることができるものである。
また、カラムセレクト部は、省略するものであ
つてもよく、ROMの分割は、３分割以上とする
ものであつてもよい。
つてもよく、ROMの分割は、３分割以上とする
ものであつてもよい。
第１図は、縦型ROMの一例を示す論理回路
図、第２図は、その出力論理回路の一例を示す回
路図、第３図は、その動作を説明する波形図、第
４図は、この発明の一実施例を示す論理回路図、
第５図は、その要部を示す具体的回路図、第６図
は、この発明を説明する動作波形図、第７図は、
この発明の応用例を示すブロツク図、第８図は、
この発明の一実施例を示す出力論理回路の回路図
である。 １ａ，１ｂ……メモリアレイ、１a′，１b′……
カラムセレクト部、１ｃ……プリチヤージ部、２
……論理回路、３……アドレスデコーダ回路、４
……プログラムカウンタ、５……情報処理回路。
図、第２図は、その出力論理回路の一例を示す回
路図、第３図は、その動作を説明する波形図、第
４図は、この発明の一実施例を示す論理回路図、
第５図は、その要部を示す具体的回路図、第６図
は、この発明を説明する動作波形図、第７図は、
この発明の応用例を示すブロツク図、第８図は、
この発明の一実施例を示す出力論理回路の回路図
である。 １ａ，１ｂ……メモリアレイ、１a′，１b′……
カラムセレクト部、１ｃ……プリチヤージ部、２
……論理回路、３……アドレスデコーダ回路、４
……プログラムカウンタ、５……情報処理回路。
Claims (1)
- 【特許請求の範囲】 １ 互いに異なるアドレス範囲が与えられた複数
の縦型ROMと、プリチヤージ制御回路とを備え
上記複数の縦型ROMの出力を論理合成すること
によつて出力を形成するようにしてなるROMで
あつて、上記縦型ROMは、それぞれゲートにア
ドレス情報にもとづく選択信号が与えられ互いに
直列接続された複数のMISFETを備えた論理ブ
ロツクと、かかる論理ブロツクに結合されたプリ
チヤージMISFETとからなり、上記プリチヤー
ジ制御回路は、上記縦型ROMの１つが選択され
るべきとき非選択の縦型ROMにおけるプリチヤ
ージMISFETをオン状態に維持せしめるように
それが構成されてなることを特徴とするROM。 ２ 上記プリチヤージ制御回路は、アドレスデコ
ーダ回路の入力に印加されるアドレス情報の所定
のビツト信号とプリチヤージパルスとを受ける論
理ゲート回路とによつて構成されてなることを特
徴とする特許請求の範囲第１項記載のROM。 ３ 上記各縦型ROMは、論理ブロツクと直列接
続されプリチヤージMISFETに対し実質的に相
補動作されるデイスチヤージMISFETを備えて
なることを特徴とする特許請求の範囲第１項又は
第２項記載のROM。 ４ 上記プリチヤージMISFETは、第１導電型
のMISFETで構成され、上記デイスチヤージ
MISFETは、第２導電型のMISFETで構成さ
れ、上記論理ブロツクは、第１又は第２導電型の
MISFETで構成されてなることを特徴とする特
許請求の範囲第３項記載のROM。 ５ 互いに異なるアドレス範囲が与えられた複数
の縦型ROMと、プリチヤージ及びデイスチヤー
ジ制御のための制御回路とを備えたROMであつ
て、上記縦型ROMは、それぞれゲートにアドレ
ス情報にもとづく選択信号が与えられ互いに直列
接続された複数のMISFETを備えた論理ブロツ
クと、かかる論理ブロツクに結合されたプリチヤ
ージMISFETとデイスチヤージMISFETとから
なり、上記制御回路は、上記縦型ROMの１つが
選択されるべきとき非選択の縦型ROMにおける
プリチヤージMISFETをオン状態に維持せしめ
かつデイスチヤージMISFETをオフ状態に維持
せしめるようにそれが構成されてなることを特徴
とするROM。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022580A JPS5736498A (en) | 1980-08-13 | 1980-08-13 | Multisplit longitudinal type rom |
| IN858/CAL/81A IN154273B (ja) | 1980-08-13 | 1981-07-30 | |
| KR1019810002778A KR860001073B1 (ko) | 1980-08-13 | 1981-07-30 | 반도체 리이드 온리메모리(read-onlymemory) |
| US06/290,652 US4428067A (en) | 1980-08-13 | 1981-08-06 | Precharge for split array ratioless ROM |
| GB8124471A GB2082004B (en) | 1980-08-13 | 1981-08-11 | Semiconductor read-only memory |
| DE19813132082 DE3132082A1 (de) | 1980-08-13 | 1981-08-13 | Halbleiter-festwertspeicher |
| SG625/84A SG62584G (en) | 1980-08-13 | 1984-09-01 | Semiconductor read-only memory |
| HK895/84A HK89584A (en) | 1980-08-13 | 1984-11-15 | Semiconductor read-only memory |
| MY848/85A MY8500848A (en) | 1980-08-13 | 1985-12-30 | Semiconductor read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022580A JPS5736498A (en) | 1980-08-13 | 1980-08-13 | Multisplit longitudinal type rom |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5736498A JPS5736498A (en) | 1982-02-27 |
| JPS6235195B2 true JPS6235195B2 (ja) | 1987-07-31 |
Family
ID=14530252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11022580A Granted JPS5736498A (en) | 1980-08-13 | 1980-08-13 | Multisplit longitudinal type rom |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4428067A (ja) |
| JP (1) | JPS5736498A (ja) |
| KR (1) | KR860001073B1 (ja) |
| DE (1) | DE3132082A1 (ja) |
| GB (1) | GB2082004B (ja) |
| HK (1) | HK89584A (ja) |
| IN (1) | IN154273B (ja) |
| MY (1) | MY8500848A (ja) |
| SG (1) | SG62584G (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4442508A (en) * | 1981-08-05 | 1984-04-10 | General Instrument Corporation | Storage cells for use in two conductor data column storage logic arrays |
| JPS5982698A (ja) * | 1982-11-04 | 1984-05-12 | Toshiba Corp | マスクｒｏｍ |
| US4602354A (en) * | 1983-01-10 | 1986-07-22 | Ncr Corporation | X-and-OR memory array |
| US4570239A (en) * | 1983-01-24 | 1986-02-11 | Motorola, Inc. | Series read-only-memory having capacitive bootstrap precharging circuitry |
| US4633442A (en) * | 1985-02-04 | 1986-12-30 | Raytheon Company | Protective circuitry for a read only memory |
| JPS62180597A (ja) * | 1986-02-03 | 1987-08-07 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タのｒｏｍ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3613055A (en) * | 1969-12-23 | 1971-10-12 | Andrew G Varadi | Read-only memory utilizing service column switching techniques |
| JPS5713079B2 (ja) * | 1975-02-10 | 1982-03-15 | ||
| US4025908A (en) | 1975-06-24 | 1977-05-24 | International Business Machines Corporation | Dynamic array with clamped bootstrap static input/output circuitry |
-
1980
- 1980-08-13 JP JP11022580A patent/JPS5736498A/ja active Granted
-
1981
- 1981-07-30 KR KR1019810002778A patent/KR860001073B1/ko not_active Expired
- 1981-07-30 IN IN858/CAL/81A patent/IN154273B/en unknown
- 1981-08-06 US US06/290,652 patent/US4428067A/en not_active Expired - Lifetime
- 1981-08-11 GB GB8124471A patent/GB2082004B/en not_active Expired
- 1981-08-13 DE DE19813132082 patent/DE3132082A1/de active Granted
-
1984
- 1984-09-01 SG SG625/84A patent/SG62584G/en unknown
- 1984-11-15 HK HK895/84A patent/HK89584A/xx not_active IP Right Cessation
-
1985
- 1985-12-30 MY MY848/85A patent/MY8500848A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| IN154273B (ja) | 1984-10-13 |
| HK89584A (en) | 1984-11-23 |
| SG62584G (en) | 1985-03-15 |
| KR860001073B1 (ko) | 1986-08-04 |
| US4428067A (en) | 1984-01-24 |
| GB2082004A (en) | 1982-02-24 |
| JPS5736498A (en) | 1982-02-27 |
| GB2082004B (en) | 1984-04-26 |
| DE3132082C2 (ja) | 1993-01-07 |
| DE3132082A1 (de) | 1982-04-29 |
| MY8500848A (en) | 1985-12-31 |
| KR830006823A (ko) | 1983-10-06 |
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