JPS62262518A - デコ−ダ - Google Patents
デコ−ダInfo
- Publication number
- JPS62262518A JPS62262518A JP10590986A JP10590986A JPS62262518A JP S62262518 A JPS62262518 A JP S62262518A JP 10590986 A JP10590986 A JP 10590986A JP 10590986 A JP10590986 A JP 10590986A JP S62262518 A JPS62262518 A JP S62262518A
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- 238000010586 diagram Methods 0.000 description 13
- 238000010411 cooking Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000276 sedentary effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
不発明はデコーダに関し１．特にマイクロコンピュータ
の命令デコーダ等に用いられるダイナミック型のデコー
ダに関する。
の命令デコーダ等に用いられるダイナミック型のデコー
ダに関する。
マイクロコンピュータは命令コードを入力し。
その命令の実行に必要な制御信号を出力する加令デコー
ダ金持つが、従来からこの確令デコーダは素子数を少く
し、かつ、チップサイズを小さくして側塔を下げるため
にダイナミ・ンク型のものがよく用いられる。
ダ金持つが、従来からこの確令デコーダは素子数を少く
し、かつ、チップサイズを小さくして側塔を下げるため
にダイナミ・ンク型のものがよく用いられる。
第３図はマイクロコンピュータにおける命令デコーダの
真理値を示す図である。
真理値を示す図である。
第３図において、Ａ６ 、ＡＨ、Ｍｌは入力信号であ
りＱ！〜Ｑ６は出力信号である。入力信号を更に分類す
るとｂ Ａ ６ ｅ Ａ １は命令コードのそれぞれ
１ビツトの舖理レベルを表わす信号であり。
りＱ！〜Ｑ６は出力信号である。入力信号を更に分類す
るとｂ Ａ ６ ｅ Ａ １は命令コードのそれぞれ
１ビツトの舖理レベルを表わす信号であり。
Ｍ、は各命令を実行した時の１マシン・サイクル目に出
る信号である。出力Ｑ１〜Ｑ６までの横の行はそれぞれ
その出力が”１”になる時の入力条件、即ち、出力Ｑ１
〜Ｑ６が′Ｏ”になる時の入力条件を表わしている。例
えは、出力Ｑ＋の行では、出力Ｑ１は入力Ａｏ 、Ａ、
、Ｍｌの信号がすべて”１”の時にＯ”となシ、入力Ａ
、、Ａ、。
る信号である。出力Ｑ１〜Ｑ６までの横の行はそれぞれ
その出力が”１”になる時の入力条件、即ち、出力Ｑ１
〜Ｑ６が′Ｏ”になる時の入力条件を表わしている。例
えは、出力Ｑ＋の行では、出力Ｑ１は入力Ａｏ 、Ａ、
、Ｍｌの信号がすべて”１”の時にＯ”となシ、入力Ａ
、、Ａ、。
Ｍ、の少くとも１つの信号がＩ ０１″のときは出力Ｑ
１は′″１′となる。
１は′″１′となる。
又、出力Ｑｔの行では、出力Ｑ２は入力Ａ、が”１”で
Ａｌが”０”のとき′″０“とな）、入力Ａ６がＯ″又
はＡｌが”１″のときは″１″となる。なお、出力Ｑ、
の入力Ｍ、が”Ｘ”であることは出力Ｑ２のレベルが入
力へりによシ影響を受けないことを表わす。
Ａｌが”０”のとき′″０“とな）、入力Ａ６がＯ″又
はＡｌが”１″のときは″１″となる。なお、出力Ｑ、
の入力Ｍ、が”Ｘ”であることは出力Ｑ２のレベルが入
力へりによシ影響を受けないことを表わす。
次に、第４図は従来のデコーダの一例の回路図。
第５図は第４図のデコーダの動作を説明するためのタイ
ム図である。
ム図である。
第４図において、デコード部１はへチャネル・トランジ
スタのみで構成され、接地４子に接続でれる。デコード
部１の出力はプリチャージ回路３とワイヤード・オアさ
れ波形整形用のインバータ４に接続される。
スタのみで構成され、接地４子に接続でれる。デコード
部１の出力はプリチャージ回路３とワイヤード・オアさ
れ波形整形用のインバータ４に接続される。
プリチャージ回路３はＰチャネル・トランジスタのみで
構成きれ、正電源５に接続される。
構成きれ、正電源５に接続される。
次に、第４図にボすデコーダの動作を第５図を参照して
説明する。
説明する。
第４図における出力ＱＦ及びＱｔは％第５図に示す時間
１ｏ以前の期間では、プリチャージ信号Ｃ１か”０”で
あるからプリチャージ用Ｐチャネル・トランジスタ６は
尋通し、Ｎチャネル・トランジスタ７か非導通となるの
で、出力Ｑｌ’のレベルは′１”となシ出力Ｑ１も′″
１″となる。第５図に示す時間１．から時間ｔ３の期間
では、Ｐチャネル・トランジスタ６は非導通となシＮチ
ャネル・トランジスタ７．８．１０は導通となるが、Ｎ
チャネル・トランジスタ９は非導通であるので、出力Ｑ
１′の出力端はハイ・インビーダンスの状態トナシ、コ
ンデンサ１１の容量によシ、出力Ｑ１’のレベルは時間
１．以前の倫理レベルである′１”に保持され、出力Ｑ
ｓ も１１″である。
１ｏ以前の期間では、プリチャージ信号Ｃ１か”０”で
あるからプリチャージ用Ｐチャネル・トランジスタ６は
尋通し、Ｎチャネル・トランジスタ７か非導通となるの
で、出力Ｑｌ’のレベルは′１”となシ出力Ｑ１も′″
１″となる。第５図に示す時間１．から時間ｔ３の期間
では、Ｐチャネル・トランジスタ６は非導通となシＮチ
ャネル・トランジスタ７．８．１０は導通となるが、Ｎ
チャネル・トランジスタ９は非導通であるので、出力Ｑ
１′の出力端はハイ・インビーダンスの状態トナシ、コ
ンデンサ１１の容量によシ、出力Ｑ１’のレベルは時間
１．以前の倫理レベルである′１”に保持され、出力Ｑ
ｓ も１１″である。
時間ｔ３から時間ｔ４の期間はｆ時間【。以前と同様に
Ｐチャネル・トランジスタ６が専通し、Ｎチャネル・ト
ランジスタ７が非導通になるので、出力Ｑ１’及び出力
Ｑ１は共に１１”となる。
Ｐチャネル・トランジスタ６が専通し、Ｎチャネル・ト
ランジスタ７が非導通になるので、出力Ｑ１’及び出力
Ｑ１は共に１１”となる。
時間ｔ４から時間ｔ７の間はＰチャネル・トランジスタ
６か非導通、Ｎチャネル・トランジスタ７．８が導通、
９．１０が非導通となシ、出力Ｑｓ’及び出力Ｑｔは′
″１″を保持する。時間ｔ１から時間ｔ８の間は、時間
１ｏ以前又は時間ｔ３から時間ｔ４の間と同様に、出力
Ｑ１′ 及び出力Ｑｔは′″１”となる。
６か非導通、Ｎチャネル・トランジスタ７．８が導通、
９．１０が非導通となシ、出力Ｑｓ’及び出力Ｑｔは′
″１″を保持する。時間ｔ１から時間ｔ８の間は、時間
１ｏ以前又は時間ｔ３から時間ｔ４の間と同様に、出力
Ｑ１′ 及び出力Ｑｔは′″１”となる。
次に、時間ｔ８以降はＰチャネル・トランジスタ６は非
４通の状態となシ、接地電位と出力Ｑｒ’の間に挿入さ
れているＮチャネル・トランジスタ７．８，９．１０は
すべて導通状態となシ、出力Ｑｓ’及び出力Ｑ１の論理
レベルは′０”へと変化する。
４通の状態となシ、接地電位と出力Ｑｒ’の間に挿入さ
れているＮチャネル・トランジスタ７．８，９．１０は
すべて導通状態となシ、出力Ｑｓ’及び出力Ｑ１の論理
レベルは′０”へと変化する。
出力Ｑｚ’及び出力Ｑ２の１倫理レベルについても上記
と同様に考えると、第５図に示す波形となる。
と同様に考えると、第５図に示す波形となる。
上述した従来のデコーダでは、第３図の真理値を示す図
を見る限りにおいては、出力Ｑ２のレベルは入力Ｍ！の
レベルと無関係に、入力へ〇が′″１″ＡＩが０”であ
れば′θ′″でなけれはならないが、第５図から明らか
なように、入力Ｍ１の立下シ後の時間ｔ３〜ｔ４のプリ
チャージ期間中に、出力Ｑ２は′″１″になる。このよ
うに、従来のデコーダは入力信号の変化点のプリチャー
ジのタイミングで出力信号が無効になってしまうので、
デコーダの出力信号をストローブ信号として便う場合は
デコーダをスタティク構成にするしかなく、素子数が樗
大するという問題点がめる。
を見る限りにおいては、出力Ｑ２のレベルは入力Ｍ！の
レベルと無関係に、入力へ〇が′″１″ＡＩが０”であ
れば′θ′″でなけれはならないが、第５図から明らか
なように、入力Ｍ１の立下シ後の時間ｔ３〜ｔ４のプリ
チャージ期間中に、出力Ｑ２は′″１″になる。このよ
うに、従来のデコーダは入力信号の変化点のプリチャー
ジのタイミングで出力信号が無効になってしまうので、
デコーダの出力信号をストローブ信号として便う場合は
デコーダをスタティク構成にするしかなく、素子数が樗
大するという問題点がめる。
本発明の口添は１入力信号の変化点のプリチャージのタ
イミングで出力信号が無効となること全防止でさるデコ
ーダを提供することにある。
イミングで出力信号が無効となること全防止でさるデコ
ーダを提供することにある。
本発明のデコーダは、１．￥！電型のトランジスタで構
成され所定のタイミングでプリチヤージされるプリチャ
ージ回路と、該プリチャージ回路と通導′也型のトラン
ジスタで構成され前記プリチャージ回路の′シ位と所定
数の入力信号の論理レベルとに対応した複数の出力信号
を出力するデコード部と、該デコード部からのそれぞれ
の出力信号を入力して前記プリチャージのタイミング中
に発生するクロヴク信号に応じて前記それぞれの出力信
号の論理レベルを決定する？！！数個のクロックド・イ
ンバータとを含んで構成される。
成され所定のタイミングでプリチヤージされるプリチャ
ージ回路と、該プリチャージ回路と通導′也型のトラン
ジスタで構成され前記プリチャージ回路の′シ位と所定
数の入力信号の論理レベルとに対応した複数の出力信号
を出力するデコード部と、該デコード部からのそれぞれ
の出力信号を入力して前記プリチャージのタイミング中
に発生するクロヴク信号に応じて前記それぞれの出力信
号の論理レベルを決定する？！！数個のクロックド・イ
ンバータとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
第１図に示す実施例は、デコード部１とプリチャージ回
路３０回路構成及び動作は、前述した第４図の従来例と
まったく同一であシ、その説明を省略する。従来列との
相違点はデコード部１とプリチャージ回ｗ６３の出力を
受ける回路が、従来例ではインバータ４になっていたの
が、クロックド・インバータ１２になっていることであ
る。
路３０回路構成及び動作は、前述した第４図の従来例と
まったく同一であシ、その説明を省略する。従来列との
相違点はデコード部１とプリチャージ回ｗ６３の出力を
受ける回路が、従来例ではインバータ４になっていたの
が、クロックド・インバータ１２になっていることであ
る。
第２図は第１図の実施例の動作を説明するためのタイム
図、第６図は＠１図のクロックド・インバータの回路図
である。
図、第６図は＠１図のクロックド・インバータの回路図
である。
以下に、第１図の実施例の動作について第２図及び第６
図を参照して説明する。
図を参照して説明する。
第１図及び第２図において、出力Ｑｓ’及びＱ２′の波
形は第５図に示す従来例の波形と同じである。
形は第５図に示す従来例の波形と同じである。
しかし、従来例と兵なる点は、クロックド・インバータ
１２は時間ｔｌ ”’−Ｆ ＋ ｔＳ−ｊ６及び１゜
〜ｔ！・の期間の入力Ｃ３が”１″のとき、出力Ｑ１′
Ｑ７ ”’−Ｑａ′ のゲート入力の論理レベルを反転
し友出力Ｑ１“、Ｑ鵞“〜Ｑ６“を出力するが、時間ｔ
！以目１１、時間ｔ２〜ｔｓ％ ｔ６〜【９及び時間ｔ
１゜以降の入力Ｃ！か”Ｏ″のときは、出力Ｑ 、／／
及びＱ、／／のレベルは出力Ｑ１及びＱ！’のレベルに
無関係に、直前の調理レベルを保持することである。
１２は時間ｔｌ ”’−Ｆ ＋ ｔＳ−ｊ６及び１゜
〜ｔ！・の期間の入力Ｃ３が”１″のとき、出力Ｑ１′
Ｑ７ ”’−Ｑａ′ のゲート入力の論理レベルを反転
し友出力Ｑ１“、Ｑ鵞“〜Ｑ６“を出力するが、時間ｔ
！以目１１、時間ｔ２〜ｔｓ％ ｔ６〜【９及び時間ｔ
１゜以降の入力Ｃ！か”Ｏ″のときは、出力Ｑ 、／／
及びＱ、／／のレベルは出力Ｑ１及びＱ！’のレベルに
無関係に、直前の調理レベルを保持することである。
以上のことから、第２図に示す時間ｔ・までの入力Ａｏ
、ＡＩ及びＮＩＩのレベル変化に対しては時間１．の
タイミングで出力Ｑｔ−Ｑｓのレベルが変化し、同様に
、時間ｔ３での入力変化に対して時間”Ｓｓ時間ｔ７で
の入力変化に対して時間ｔ９のタイミングで出力が変化
することがわかる。
、ＡＩ及びＮＩＩのレベル変化に対しては時間１．の
タイミングで出力Ｑｔ−Ｑｓのレベルが変化し、同様に
、時間ｔ３での入力変化に対して時間”Ｓｓ時間ｔ７で
の入力変化に対して時間ｔ９のタイミングで出力が変化
することがわかる。
このように、入力が変化してから出力が変化するまでの
時間に遅延はあるが、入力ＣＩを′Ｏ″にしたプリチャ
ージのタイミングであっても、出力Ｑ１〜Ｑ６の論理レ
ベルはその前のレベルを保持している。
時間に遅延はあるが、入力ＣＩを′Ｏ″にしたプリチャ
ージのタイミングであっても、出力Ｑ１〜Ｑ６の論理レ
ベルはその前のレベルを保持している。
特に、出力Ｑ２に注目すれば時間ｔ１から時間１、の期
間で入力ＭＩの変化及びプリチャージのタイば７グの有
無にかかわらず、入力Ａｏが′″１″入力ＡＩが”Ｏ”
であれば、出力Ｑ２は１０″を出力しているので出力Ｑ
２は入力Ａｏが＠１′１″Ａ１が”０″の命令の実行時
、１マシ／・サイかわらず、出力されるストローブ・［
イ号としてず用できる。
間で入力ＭＩの変化及びプリチャージのタイば７グの有
無にかかわらず、入力Ａｏが′″１″入力ＡＩが”Ｏ”
であれば、出力Ｑ２は１０″を出力しているので出力Ｑ
２は入力Ａｏが＠１′１″Ａ１が”０″の命令の実行時
、１マシ／・サイかわらず、出力されるストローブ・［
イ号としてず用できる。
又、プリチャージ期間中もデコーダ出力が有効であるの
で、デコード動作とデコーダ出力を使う動作全オーバ・
ラップさせることができ、実質的にデコード時間をゼロ
とすることができる。
で、デコード動作とデコーダ出力を使う動作全オーバ・
ラップさせることができ、実質的にデコード時間をゼロ
とすることができる。
以上説明したとおり、不実施例でに命令デコーダについ
て説明したが１本発明はＬＣＤ 、ＬＥＤ及びＦ Ｉ
Ｐ等の表示デコーダに適用することもできる０ 〔発明の効果〕 以上説明したように不発明のデコーダは、ダイナミック
型のデコーダの出力にクロックド・インバータを付加す
ることにより、プリチャージ期間中もデコーダ出力が無
効になることを防止できるという効果がある。
て説明したが１本発明はＬＣＤ 、ＬＥＤ及びＦ Ｉ
Ｐ等の表示デコーダに適用することもできる０ 〔発明の効果〕 以上説明したように不発明のデコーダは、ダイナミック
型のデコーダの出力にクロックド・インバータを付加す
ることにより、プリチャージ期間中もデコーダ出力が無
効になることを防止できるという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
実施例の動作全説明するためのタイム図、第３図はマイ
クロコンビエータにおける命令デコーダの真理値を示す
図、第４図は従来のデコーダの一利の回路図、第５図は
第４図の従来例の動作ｔ−説明するためのタイム１°項
、第６図は第１図のクロックド・インバータの回路図で
ある。 １・・・・・・デコード部、３・・・・・・プリチャー
ジ回路、４・・・・・・インバータ、５・・・・・・正
邂源、６・・・・・・Ｐチャネル・トランジスタ、７，
８，９．１０・・・・・・Ｐチャネル・トランジスタ、
１１・・・・・・コンデ／す。 １２・・・・・・クロックド・インバータ。 ねふ自−ｉ＋４＋１１．ＪＩＩｗ１１ｇＪ区１−筋ｄ図
゛
実施例の動作全説明するためのタイム図、第３図はマイ
クロコンビエータにおける命令デコーダの真理値を示す
図、第４図は従来のデコーダの一利の回路図、第５図は
第４図の従来例の動作ｔ−説明するためのタイム１°項
、第６図は第１図のクロックド・インバータの回路図で
ある。 １・・・・・・デコード部、３・・・・・・プリチャー
ジ回路、４・・・・・・インバータ、５・・・・・・正
邂源、６・・・・・・Ｐチャネル・トランジスタ、７，
８，９．１０・・・・・・Ｐチャネル・トランジスタ、
１１・・・・・・コンデ／す。 １２・・・・・・クロックド・インバータ。 ねふ自−ｉ＋４＋１１．ＪＩＩｗ１１ｇＪ区１−筋ｄ図
゛
Claims (1)
- １導電型のトランジスタで構成され所定のタイミングで
プリチャージされるプリチャージ回路と、該プリチャー
ジ回路と逆導電型のトランジスタで構成され前記プリチ
ャージ回路の電位と所定数の入力信号の論理レベルとに
対応した複数の出力信号を出力するデコード部と、該デ
コード部からのそれぞれの出力信号を入力して前記プリ
チャージのタイミング中に発生するクロック信号に応じ
て前記それぞれの出力信号の論理レベルを決定する複数
個のクロックド・インバータとを含むことを特徴とする
デコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105909A JPH0821860B2 (ja) | 1986-05-08 | 1986-05-08 | デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105909A JPH0821860B2 (ja) | 1986-05-08 | 1986-05-08 | デコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262518A true JPS62262518A (ja) | 1987-11-14 |
| JPH0821860B2 JPH0821860B2 (ja) | 1996-03-04 |
Family
ID=14419992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105909A Expired - Lifetime JPH0821860B2 (ja) | 1986-05-08 | 1986-05-08 | デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821860B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091660A (en) * | 1988-08-09 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor logic circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672533A (en) * | 1979-11-19 | 1981-06-16 | Hitachi Ltd | Latch circuit |
| JPS59152725A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | マルチプレクサ |
| JPS59223998A (ja) * | 1983-06-03 | 1984-12-15 | Toshiba Corp | 擬似スタテイツクｍｏｓ回路 |
-
1986
- 1986-05-08 JP JP61105909A patent/JPH0821860B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672533A (en) * | 1979-11-19 | 1981-06-16 | Hitachi Ltd | Latch circuit |
| JPS59152725A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | マルチプレクサ |
| JPS59223998A (ja) * | 1983-06-03 | 1984-12-15 | Toshiba Corp | 擬似スタテイツクｍｏｓ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091660A (en) * | 1988-08-09 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821860B2 (ja) | 1996-03-04 |
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