JPH09270190A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のクロック同期型半導体メモリは、供給
されるアドレスの内容とは無関係に動作するように構成
されていたため、同一のアドレスが続けてアクセスされ
た場合に無駄な電力が消費される。 【解決手段】 クロック同期型の半導体メモリにおい
て、入力されたアドレスを取り込んで次のサイクルまで
保持するラッチ回路と、ラッチ回路に保持されているア
ドレスと次に入力されたアドレスとを比較する比較回路
とを設け、この比較回路によって同一のアドレスが続け
て入力されたときはデコーダ回路やセンスアンプ回路等
内部回路の一部の動作を停止させて、消費電力を減らす
ようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶技術さ
らにはクロック同期型半導体記憶装置における低消費電
力化に適用して有効な技術に関し、同一アドレスが続け
てアクセスされた場合に内部回路の一部の動作を停止さ
せるようにした技術に関する。

【０００２】

【従来の技術】従来、半導体メモリのアクセス方式とし
て外部から供給されるクロックに同期して読み出しおよ
び書き込みの動作をさせる方式がある。そして、従来の
クロック同期型半導体メモリにおいては、供給されるア
ドレスの内容とは無関係にリード／ライト動作するよう
に構成されていた。

【０００３】

【発明が解決しようとする課題】クロック同期型半導体
メモリにおいては、高速化のためクロック周波数を上げ
るほど消費電力が増加するという不具合がある。

【０００４】本発明者は、クロック同期型半導体メモリ
における低消費電力化について検討した。その結果、半
導体メモリを用いたシステムにおいては、メモリの同一
アドレスを続けてアクセスすることが度々行なわれる
が、従来のクロック同期型半導体メモリは、供給される
アドレスの内容とは無関係に動作するように構成されて
いたため、同一のアドレスが続けてアクセスされた場合
に無駄な電力が消費されることを見い出した。

【０００５】この発明の目的は、クロック同期型の半導
体メモリにおける消費電力を低減させることにある。

【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００８】すなわち、クロック同期型の半導体メモリ
において、入力されたアドレスを取り込んで次のサイク
ルまで保持するラッチ回路と、ラッチ回路に保持されて
いるアドレスと次に入力されたアドレスとを比較する比
較回路とを設け、この比較回路によって同一のアドレス
が続けて入力されたときはデコーダ回路やセンスアンプ
回路等内部回路の一部の動作を停止させるようにしたも
のである。

【０００９】半導体メモリにおいて同一アドレスが続け
てリードアクセスされるときは既に必要なデータは読み
出されているので、前の読み出しデータを保持しておい
て次のサイクルにも再度出力させることでメモリセルの
読出し動作を省力することができ、同一アドレスが続け
てアクセスされるときはデコーダ回路やセンスアンプ回
路等の内部回路の一部の動作を停止させてその分消費電
力を減らすことができる。

【００１０】また、ライトサイクルにおいても同一アド
レスが続けて入力されかつ書込みデータも同一であれば
再度書き込み動作を行なう必要がないので、書き込みデ
ータを次のサイクルまで保持するラッチ回路と書き込み
データの比較回路とを設けて、アドレスと書き込みデー
タが前サイクルと同一の場合にはクロック信号もしくは
パルスの供給を遮断して内部回路の一部の動作を停止さ
せて消費電力を減らすように構成してもよい。

【００１１】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１２】図１は本発明を適用した半導体メモリ（Ｒ
ＡＭ）の構成例を示す。この実施例の半導体メモリは、
外部から入力されたアドレス信号を同じく外部から入力
されたクロックＣＫの立ち上がりに同期して取り込むア
ドレスラッチ回路１と、該アドレスラッチ回路１に取り
込まれたアドレスをデコードするアドレスデコーダ回路
２と、複数のメモリセルがマトリックス状に配設され上
記デコーダ回路２のデコード出力により対応するメモリ
セルが選択されるメモリセルアレイ３と、該メモリセル
アレイ３内の選択されたメモリセルから読み出された信
号を増幅するセンスアンプ回路４と、該センスアンプ回
路４で増幅されたリードデータを保持して外部へ出力す
る出力データラッチ回路５と、ライトサイクル時に外部
から入力されたライトデータを取り込んで保持する入力
データラッチ回路６と、外部から入力される上記クロッ
クＣＫに基づいて上記アドレスデコーダ回路２，センス
アンプ回路４，入力データラッチ回路６等に対して適当
な動作タイミングを与えるためのパルス信号ＴＰ１，Ｔ
Ｐ２，ＴＰ３を発生するタイミングパルス発生回路７と
を備えている。

【００１３】上記各回路はクロック同期型半導体メモリ
において一般に設けられる回路であり、アドレスラッチ
回路１とアドレスデコーダ回路２とセンスアンプ回路４
と出力データラッチ回路５と入力データラッチ回路６
は、クロックもしくはパルスに同期して動作されるよう
に構成されている。上記デコーダ回路２は、メモリセル
アレイ３内に互い直交して配置されたいわゆるワード線
およびデータ線を選択するＸデコーダ回路およびＹデコ
ーダ回路を含むものである。

【００１４】この実施例のメモリには、上記回路の他
に、上記アドレスラッチ回路１に取り込まれた入力アド
レスをクロックＣＫの立ち下がり、立ち上がりに同期し
てそれぞれ半周期および１周期遅れで取り込んで保持す
るマスターラッチ１１およびスレーブラッチ１２と、次
のサイクルで上記アドレスラッチ回路１に取り込まれた
アドレスとスレーブラッチ１２に保持されている前のサ
イクルのアドレスとを比較するアドレス比較回路１３
と、該アドレス比較回路１３の出力信号に基づいて上記
アドレスデコーダ回路２とセンスアンプ回路４および出
力データラッチ回路５へのタイミングパルスＴＰ１，Ｔ
Ｐ２およびクロックＣＫの供給を制御するゲート回路１
４，１５，１６が設けられている。

【００１５】なお、１７はライトサイクル時にタイミン
グパルス発生回路７から出力されるタイミングパルスＴ
Ｐ３に同期して、入力データラッチ回路６に取り込まれ
たライトデータのメモリセルアレイ３への供給を制御す
るゲート回路である。タイミングパルス発生回路７は、
外部から入力されるリード／ライト制御信号Ｒ／Ｗがラ
イトサイクルであることを示しているときに、ゲート回
路１７を開いてライトデータをメモリセルアレイ３へ伝
送させるタイミングパルスＴＰ３形成して出力する。

【００１６】上記ゲート回路１４，１５，１６は、特に
制限されないが、この実施例ではＡＮＤゲート回路で構
成されており、各ゲート回路の一方の入力端子にはタイ
ミングパルス発生回路７から出力されるタイミングパル
スＴＰまたはクロックＣＫが入力され、他方の入力端子
には上記アドレス比較回路１３の出力信号をインバータ
１８で反転した信号が入力されている。アドレス比較回
路１３がアドレスの不一致を検出すると、その出力はロ
ウレベルとされるためインバータ１８で反転されて上記
ゲート回路１４，１５，１６は開かれる。これによっ
て、タイミングパルス発生回路７から出力されたタイミ
ングパルスＴＰ１，ＴＰ２およびクロックＣＫが上記ア
ドレスデコーダ回路２とセンスアンプ回路４および出力
データラッチ回路５へ供給されてそれらの回路が動作す
る。

【００１７】一方、上記アドレス比較回路１３がアドレ
スの一致を検出すると、その出力はハイレベルとされる
ためインバータ１８で反転されて上記ゲート回路１４，
１５，１６は閉ざされる。そのため、タイミングパルス
発生回路７から出力されたタイミングパルスＴＰ１，Ｔ
Ｐ２およびクロックＣＫが上記アドレスデコーダ回路２
とセンスアンプ回路４および出力データラッチ回路５へ
供給されないようになり、それらの回路は動作しなくな
る。

【００１８】なお、特に制限されないが、上記実施例の
半導体メモリは、外部から供給されるイネーブル制御信
号Ｅによって、上記マスターラッチ１１，スレーブラッ
チ１２およびアドレス比較回路１３の動作を有効化させ
たり、無効化させたりできるように構成されている。

【００１９】図２には、この実施例の半導体メモリにお
けるリードサイクルで同一のアドレス信号Ａ０が続けて
入力されたときのメモリ内部の信号の変化が示されてい
る。

【００２０】まず、クロックＣＫの立ち上がり（ｔ１）
に同期してアドレス信号Ａ０がアドレスラッチ回路１に
取り込まれてその出力がＡ０に変化すると、半周期後の
クロックＣＫの立ち下がり（ｔ２）に同期してアドレス
ラッチ回路１の出力がマスターラッチ１１に取り込ま
れ、さらにその半周期後にクロックＣＫの立ち上がり
（ｔ３）に同期してマスターラッチ回路１１の出力がス
レーブラッチ１２に取り込まれ、その出力がＡ０に変化
する。そして、この間に、アドレスラッチ回路１の入力
アドレスがアドレスデコーダ回路２によってデコードさ
れてメモリセルアレイ３から対応するメモリセルのデー
タＤ０が読み出されてセンスアンプ回路４で増幅され、
出力データラッチ回路５に保持される。

【００２１】一方、上記タイミングｔ３でクロックＣＫ
に同期してアドレスラッチ回路１には次のアドレスが取
り込まれる。そして、このアドレスが前回と同じアドレ
スＡ０であると、アドレスラッチ回路１の出力とスレー
ブラッチ回路１２の出力を比較するアドレス比較回路１
３の出力がハイレベルに変化する。そのため、ゲート回
路１４，１５，１６が遮断され、タイミングパルス発生
回路７からタイミングパルスが出力されても、そのパル
スは上記アドレスデコーダ回路２とセンスアンプ回路４
および出力データラッチ回路５へ供給されなくなる。そ
の結果、これらの回路は次のサイクルまで動作せず、デ
コーダ回路８の出力は全てロウレベルのままとされ、セ
ンスアンプ回路４および出力データラッチ回路５の出力
は前のリードデータをそのまま保持し出力する。

【００２２】その後、タイミングｔ５で前回のアドレス
Ａ０と異なるアドレスＡ１がアドレスラッチ回路１に取
り込まれると、比較回路１３の出力がロウレベルに変化
し、ゲート回路１４，１５，１６が開かれて、タイミン
グパルス発生回路７から出力されたパルスは上記アドレ
スデコーダ回路２とセンスアンプ回路４および出力デー
タラッチ回路５へ供給され、これらの回路が動作され
る。その結果、デコーダ回路８の出力の一つがハイレベ
ルに変化して、アドレスＡ１に対応したメモリセルのデ
ータＤ１がメモリセルアレイ３から読み出されて、セン
スアンプ回路４および出力データラッチ回路５の出力デ
ータがＤ１に変化する。

【００２３】図３には、クロックＣＫおよびタイミング
パルスＴＰによって制御される各回路（アドレスラッチ
回路１とアドレスデコーダ回路２とセンスアンプ回路４
と出力データラッチ回路５）の入力部の構成例が示され
ている。各回路の入力部には、図３に示されているよう
に、信号入力端子ＩＮと回路を構成する初段の論理ゲー
ト回路Ｇとの間に接続された伝送ゲートＭＯＳＦＥＴ
Ｑｔと論理ゲートＧの入力端子と電源電圧Ｖｃｃとの間
に接続されたプルアップＭＯＳＦＥＴ Ｑｐが設けら
れ、これらのＭＯＳＦＥＴ Ｑｔ，Ｑｐのゲート端子に
クロックＣＫもしくはタイミングパルスＴＰが供給され
ている。特に制限されないが、ＭＯＳＦＥＴ ＱｔはＮ
チャネルＭＯＳＦＥＴで構成され、ＱｐはＰチャネルＭ
ＯＳＦＥＴで構成されており、ＱｔとＱｐは相補的にオ
ン、オフ状態にされる。上記論理ゲートＧはＣＭＯＳ回
路で構成されている。

【００２４】図３の構成において、上記ＭＯＳＦＥＴ
ＱｔはクロックＣＫもしくはタイミングパルスＴＰがハ
イレベルに変化するとオン状態にされて、そのとき入力
端子ＩＮに入力されている信号を内部に伝える。このと
きプルアップＭＯＳＦＥＴＱｐはオフ状態とされ、入力
信号に何ら影響を与えない。一方、クロックＣＫもしく
はタイミングパルスＴＰがロウレベルのままにされてい
ると上記ＭＯＳＦＥＴ Ｑｔはオン状態にされないた
め、入力端子ＩＮに入力されている信号を内部に伝える
ことがない。しかもこのときプルアップＭＯＳＦＥＴ
Ｑｐはオン状態とされるため、初段の論理ゲート回路Ｇ
の入力信号はハイレベルに固定される。その結果、初段
論理ゲート回路およびその後段の論理ゲート回路に貫通
電流が流れないようにされ、回路の消費電力が低減され
る。

【００２５】なお、図３に示すような伝送ゲートＭＯＳ
ＦＥＴ Ｑｔを設ける代わりに、初段論理ゲート回路を
図４に示すようなＮＡＮＤゲート回路等で構成し、その
入力端子のひとつにクロックＣＫもしくはタイミングパ
ルスＴＰを入力させるようにしても良い。この回路にお
いても、クロックＣＫもしくはタイミングパルスＴＰが
ハイレベルに変化しない限り、他方の端子の入力端子に
入力されている信号が変化しても出力は変化せず、貫通
電流が流れないようにされる。

【００２６】図５には、上記実施例の半導体メモリを読
み出し書き込み可能なメモリとして使用したシステムの
一例としてのマイクロコンピュータ・システムが示され
ている。図５において、１００は本発明に係る半導体メ
モリ、２００はマイクロコンピュータ、３００はプログ
ラムや固定データが格納された読出し専用のメモリであ
り、これらはアドレスバス４００およびデータバス５０
０を介して接続されている。また、マイクロコンピュー
タ２００からは半導体メモリ１００に対してクロックＣ
Ｋおよびリード／ライト制御信号Ｒ／Ｗが与えられるよ
うに構成されている。

【００２７】半導体メモリが前述したように、外部から
のイネーブル制御信号Ｅによって有効化／無効化制御可
能に構成されている場合には、そのような制御信号Ｅも
マイクロコンピュータ２００から半導体メモリ１００に
対して供給される。上記のようにクロック信号ＣＫをマ
イクロコンピュータ２００から半導体メモリ１００に対
して与えるように構成する代わりに、別に設けられたク
ロック発生回路で形成されたクロックをマイクロコンピ
ュータ２００と半導体メモリ１００に対して共通に与え
るように構成してもよい。また、イネーブル信号Ｅは半
導体メモリ１００内に、フラグもしくはコントロールレ
ジスタを設けてマイクロコンピュータが設定できるよう
に構成しても良い。

【００２８】以上説明したように上記実施例は、クロッ
ク同期型の半導体メモリにおいて、入力されたアドレス
を取り込んで次のサイクルまで保持するラッチ回路と、
ラッチ回路に保持されているアドレスと次に入力された
アドレスとを比較する比較回路とを設け、この比較回路
によって同一のアドレスが続けて入力されたときはデコ
ーダ回路やセンスアンプ回路等内部回路の一部の動作を
停止させるようにしたので、同一アドレスが続けてアク
セスされたときは内部回路の一部の動作が停止され、消
費電力が低減されるという効果がある。

【００２９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えばメモ
リ内部にアドレス比較回路における一致検出の回数を計
数するカウンタを備え、アドレスの一致する頻度が高い
場合に上記実施例のマスターラッチ１１，スレーブラッ
チ１２およびアドレス比較回路１３に対してその動作を
有効化させたり、無効化させたりする制御信号を形成し
て与える自己判断機能を持たせるように構成してもよ
い。

【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリに適用した場合について説明したが、この発明の
対象となる半導体メモリにはマスクＲＯＭ（リード・オ
ンリ・メモリ）、ダイナミックＲＡＭ（ランダム・アク
セク・メモリ）、スタティックＲＡＭを始め、ＥＰＲＯ
Ｍや疑似スタティックＲＡＭその他メモリセルアレイを
有する全ての半導体集積回路に利用することができる。
また、本発明は、シングルチップ・マイクロコンピュー
タ等に内蔵されるメモリにも適用することができる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３２】すなわち、クロック同期型の半導体メモリ
において、同一のアドレスが続けてアクセスされた場合
に内部回路の一部の動作を停止させて消費電力を低減さ
せることができる。

【図面の簡単な説明】

【図１】本発明に係るクロック同期型半導体メモリの一
実施例を示すブロック図、

【図２】実施例の半導体メモリにおける各部の信号のタ
イミングを示すタイムチャート

【図３】クロックおよびタイミングパルスによって制御
される各回路の入力部の構成例を示す回路図、

【図４】クロックおよびタイミングパルスによって制御
される各回路の入力部の他の構成例を示す回路図、

【図５】本発明を適用した半導体メモリを使用したシス
テムの一例を示すブロック図。

【符号の説明】

１ アドレスラッチ回路 ２ アドレスデコーダ回路 ３ メモリセルアレイ ４ センスアンプ回路 ５ 出力データラッチ回路 ６ 入力データラッチ回路 ７ タイミング発生回路 １１ マスターラッチ回路 １２ スレーブラッチ回路 １３ アドレス比較回路 １４，１５，１６ ゲート回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 クロック信号もしくはクロック信号に基
   づいて派生されたパルスに同期して動作する回路を備え
   た半導体記憶装置において、入力されたアドレス信号を
   取り込んで次のサイクルまで保持するアドレスラッチ手
   段と、該アドレスラッチ手段に保持されている前のサイ
   クルのアドレスと新たに入力されたアドレスとを比較す
   るアドレス比較手段と、該アドレス比較手段の出力に基
   づいて上記クロック信号もしくはパルスを対応する回路
   に供給または遮断するゲート手段とを設けたことを特徴
   とする半導体記憶装置。
2. 【請求項２】 上記クロック信号もしくはクロック信号
   に基づいて派生されたパルスに同期して動作する回路
   は、入力されたアドレスをデコードしてメモリセルアレ
   イに対する選択信号を形成するアドレスデコーダ回路お
   よび選択されたメモリセルより読み出された信号を増幅
   するセンスアンプ回路であることを特徴とする請求項１
   に記載の半導体記憶装置。
3. 【請求項３】 上記アドレスラッチ手段は、互いに半周
   期位相のずれたクロック信号によってラッチ動作するマ
   スターラッチとスレーブラッチとから構成されているこ
   とを特徴とする請求項１または２に記載の半導体記憶装
   置。
4. 【請求項４】 入力された書き込みデータを次のサイク
   ルまで保持するラッチ回路と書き込みデータの比較回路
   とを備え、ライトサイクル時に入力アドレスおよび書き
   込みデータが前サイクルと同一の場合にはクロック信号
   もしくはパルスの供給を遮断して内部回路の一部の動作
   を停止させるように構成したことを特徴とする請求項
   １、２または３に記載の半導体記憶装置。
5. 【請求項５】 請求項１〜４に記載の半導体記憶装置と
   バスを介して前記半導体記憶装置に接続されたマイクロ
   コンピュータとからなるデータ処理装置であって、上記
   マイクロコンピュータから上記半導体記憶装置に対して
   クロック信号が与えられるように構成されていることを
   特徴とするデータ処理装置。