KR100914265B1

KR100914265B1 - 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 읽기 방법

Info

Publication number: KR100914265B1
Application number: KR1020070045567A
Authority: KR
Inventors: 이승원
Original assignee: 삼성전자주식회사
Priority date: 2007-05-10
Filing date: 2007-05-10
Publication date: 2009-08-27
Also published as: US7586794B2; US20080279002A1; CN101303890A; CN101303890B; KR20080099692A

Abstract

본 발명의 비휘발성 메모리 장치는 읽기 동작시 입력된 어드레스와 바로 이전에 억세스된 어드레스를 비교하여 동기/비동기 읽기 신호를 생성하는 어드레스 비교회로; 및 상기 동기/비동기 읽기 신호에 응답하여 동기 읽기 동작과 비동기 읽기 동작 중 어느 하나를 수행하는 메모리 코어를 포함하되, 상기 입력된 어드레스와 상기 바로 이전에 억세스된 어드레스가 동일할 경우, 상기 메모리 코어는 감지 동작을 필요로 하지 않는 동기 읽기 동작을 수행한다.

Description

비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM THEREOF, AND READING METHOD THEREOF}

도 1은 본 발명에 따른 메모리 시스템에 대한 실시예이다.

도 2는 본 발명에 따른 어드레스 비교회로에 대한 실시예이다.

도 4는 본 발명에 따른 낸드 플래시 메모리의 비동기 읽기에 대한 타이밍도를 보여주고 있다.

도 5은 본 발명에 따른 메모리 시스템의 읽기 방법을 보여주고 있다.

도 6은 본 발명에 따른 또 다른 메모리 시스템을 보여주고 있다.

도 7은 본 발명에 따른 플래시 메모리 장치 및 메모리 컨트롤러를 포함한 컴퓨팅 시스템을 보여주는 블록도이다.

*도면의 주요부분에 대한 부호의 설명*

10,20: 메모리 시스템 100,300: 메모리 제어기

200,400: 낸드 플래시 메모리 210,410: 메모리 셀 어레이

220,420: 로우 디코더 230,430: 페이지 버퍼

240,440: 제어 로직 250,310: 어드레스 비교회로

252: 레지스터 254: 비교기

256: 앤드 게이트 258: 낸드 게이트

320: 명령 발생회로

본 발명은 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 낸드 플래시 메모리를 이용한 임베디드 시스템에 관한 것이다.

임베디드(Embedded) 시스템이란 프로세서가 들어가서 동작하는 제어 시스템을 일컫는다. 보통 임베디드 시스템은 마이크로프로세서의 크기나 성능에 관계없이 마이크로프로세서가 삽입된(embedded) 시스템을 총칭하긴 하지만, 일반적으로, 임베디드 시스템은 32-비트 이하의 마이크로프로세서를 사용한 시스템으로 한정된다. 임베디드 시스템의 경우, 전체 시스템 가격이나 소비전력을 낮추기 위해 임베디드 시스템에 많은 제한이 가해진다. 임베디드 시스템은 범용 운영체제를 사용하기보다는 특화된 실시간 운영체제를 사용하거나 혹은 운영 체제 없이 모니터 프로그램에 의해 로드돼 필요한 기능만을 수행하는 단일 프로그램으로 구성된 소프트웨어를 사용한다.

임베디드 시스템은 마이크로 프로세서가 시스템 내부에 내장되어 있고 특정한 기능을 수행하도록 프로그래밍되어 있는 시스템이다. 전원이 공급되지 않아도 임베디드 시스템의 동작이 정상적으로 수행되어야 하기 때문에, 롬(ROM)이나 플래 시 메모리에 정상 동작을 수행하는 데 필요한 프로그램이 저장된다. 최근에는 그러한 프로그램이 플래시 메모리에 저장되는 것이 일반적인 추세이다.

일반적으로, 플래시 메모리는 롬(Read Only Memory : ROM)과 같이 한번 기록한 내용을 전원이 공급되지 않더라도 보존하는 비휘발성을 가지면서도 쓰기가 가능한 메모리로서, 제조 방법에 따라 크게 비트라인과 접지라인 사이에 셀들이 병렬로 배치되는 구조의 병렬형 플래시 메모리(Parallel Flash Memory)와 비트라인과 접지라인 사이에 셀들이 직렬로 배치되는 구조의 직렬형 플래시 메모리(Serial Flash Memory)로 나눌 수 있다.

병렬형 플래시 메모리는 대표적으로 EEPROM(Electrically Eraable Programable Read Only Memory), 부정논리합(NOR) 및 부정논리합(NOR) 형의 변형 구조인 DINOR(Divided Bit-line NOR)형의 메모리를 포함한다. 또한, 병렬형 플래시 메모리는 셀 순서에 관계없이 임의의 번지를 읽거나 기록하는 방식(Pagendom Access)으로 바이트 단위의 접근이 가능한 메모리이다. 하지만, 병렬형 플래시 메모리는 셀마다 비트 라인의 접촉 전극이 필요하므로 직렬형 플래시 메모리에 비해 셀 면적이 커지는 단점이 있다.

한편, 직렬형 플래시 메모리는 대표적으로 부정논리곱(NAND), 논리곱(AND) 형의 메모리를 포함하는데, 먼저 해당 페이지를 선택한 후 직렬로 연결된 각 셀을 읽는 페이지를 기본 단위로 하여 액세스가 이루어지는 메모리이다. 이러한 직렬형 플래시 메모리는 병렬형 플래시 메모리에 비해 쓰기 속도가 빠르고 가격이 비교적 싸며 고용량화하기가 쉬운 장점이 있어 큰 데이터를 저장하기 위한 용도로 널리 사 용되고 있다.

하지만, 직렬형 플래시 메모리는 바이트 단위의 접근이 불가능하여 기록된 데이터를 메인 메모리로 옮기지 않고 바로 실행할 수 있는 현지 실행(eXecute In Place; 이하, 'XIP' 라 칭함) 기능을 제공하지 못한다.

최근에 XIP 기능을 수행하는 낸드 플래시 메모리를 이용한 임베디드 시스템에 관한 연구가 활발하다. 이러한 연구들은 낸드 플래시 메모리에 대한 억세스 속도는 느리지만, 낸드 플래시 메모리 내의 페이지 버퍼에 읽혀진 데이터를 억세스하는 속도는 충분히 빠르다는 가정하에 진행되고 있다.

본 발명의 목적은 XIP 기능을 지원하는 낸드 플래시 메모리, 그것을 포함한 메모리 시스템 및 그것의 읽기 방법을 제공하는데 있다.

본 발명의 예시적인 실시예들은 읽기 동작시 입력된 어드레스와 바로 이전에 억세스된 어드레스를 비교하여 동기/비동기 읽기 신호를 생성하는 어드레스 비교회로; 및 상기 동기/비동기 읽기 신호에 응답하여 동기 읽기 동작과 비동기 읽기 동작 중 어느 하나를 수행하는 메모리 코어를 포함하되, 상기 입력된 어드레스와 상기 바로 이전에 억세스된 어드레스가 동일할 경우, 상기 메모리 코어는 감지 동작을 필요로 하지 않는 동기 읽기 동작을 수행하는 비휘발성 메모리 장치를 제공한다.

본 발명의 다른 예시적인 실시예들은 낸드 플래시 메모리; 및 상기 낸드 플 래시 메모리를 제어하는 메모리 제어기를 포함하되, 상기 낸드 플래시 메모리는 상기 메모리 제어기로부터 입력되는 어드레스와 이전 억세스된 어드레스와 비교하고, 비교 결과에 따라 동기 읽기 동작과 비동기 읽기 동작 중 하나를 수행하는 메모리 시스템을 제공한다.

본 발명의 또 다른 예시적인 실시예들은 입력된 어드레스와 이전에 억세스된 어드레스를 비교하는 단계; 및 상기 비교 결과에 따라 동기 읽기 동작과 비동기 읽기 동작 중 어느 하나를 수행하는 단계를 포함하며, 상기 입력된 어드레스와 상기 이전에 억세스된 어드레스가 일치할 때, 감지 동작의 수행없이 페이지 버퍼의 데이터가 외부로 출력되는 상기 동기 읽기 동작이 수행되는 비휘발성 메모리 장치의 읽기 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.

본 발명의 비휘발성 메모리 장치는 읽기 동작시 입력된 어드레스를 이전에 억세스된 어드레스와 비교하고, 그 비교결과에 따라 동기 읽기 동작(synchronous read operation) 혹은 비동기 읽기 동작(asynchornous read operation)이 수행되도록 구성된다. 여기서, 동기 읽기 동작은 감지 동작의 수행없이 페이지 버퍼에 저장된 데이터 중 일부가 입력된 어드레스에 따라 외부로 출력되는 것을 의미한다. 반면, 비동기 읽기 동작은 감지 동작을 통해 선택된 페이지의 데이터가 페이지 버퍼로 옮겨지고 페이지 버퍼의 데이터가 외부로 출력되는 것을 의미한다. 따라서, 본 발명의 비휘발성 메모리는 동기 읽기 동작 및 비동기 읽기 동작을 모두 수행할 수 있다. 다른 말로 표현하면, 본 발명의 비휘발성 메모리 장치는 동기 읽기 동작을 통해 XIP 기능을 지원한다. 아래에서는 설명의 편의를 위하여 본 발명의 비휘발성 메모리 장치가 낸드 플래시 메모리라는 가정하에 설명될 것이다. 하지만, 본 발명이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 1은 본 발명에 따른 메모리 시스템(10)에 대한 실시예이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 제어기(100) 및 낸드 플래시 메모리(200)를 포함하고 있다. 본 발명의 메모리 시스템(10)은 입력되는 어드레스와 읽혀진 어드레스를 비교하여 비교결과에 따라 낸드 플래시 메모리(200)에 대하여 동기 읽기 동작을 수행할 지 혹은 비동기 읽기 동작을 수행할 지 결정한다. 예를 들어, 본 발명의 메모리 시스템(10)에 있어서, 이전에 읽혀진 데이터 중 일부에 대한 읽기 동작이 요구되는 경우, 낸드 플래시 메모리(200)의 페이지 버퍼(230)에 래치되어 있는 데이터 중 일부가 클럭(CLK)에 동기하여 메모리 제어기(100)로 출력된다. 이는 본 발명에 따른 동기 읽기 동작을 나타낸다.

메모리 제어기(100)는 낸드 플래시 메모리(200)의 제반 동작을 제어한다. 메모리 제어기(100)는 클럭(CLK), 명령(CMD), 어드레스(ADDR), 데이터(DATA)을 낸드 플래시 메모리(200)로 전달하고, 낸드 플래시 메모리(200)의 프로그램 동작 혹은 읽기 동작은 입력된 정보에 따라 수행될 것이다. 메모리 제어기(100)는 외부의 호스트(도시되지 않음)로부터 전달받은 논리 어드레스를 낸드 플래시 메모리(200)의 물리적인 어드레스로 변환시켜주는 수단을 포함할 것이다. 이는 메모리 제어기(100)로부터 낸드 플래시 메모리(200)로 전달되는 어드레스가 물리적 어드레스임을 의미한다.

본 발명의 메모리 제어기(100)는 중앙처리장치(CPU)를 포함할 수 있다. 도 1에 도시된 바와 같이, 메모리 제어기(100)는 명령(CMD), 어드레스(ADDR) 및 데이터(DATA)를 대응하는 버스들을 통해 각각 낸드 플래시 메모리(200)로 제공할 수도 있다. 하지만, 본 발명이 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 예를 들면, 메모리 제어기(100)는 명령(CMD), 어드레스(ADDR) 및 데이터(DATA)를 하나의 버스를 통해 낸드 플래시 메모리(200)로 제공할 수 있다.

본 발명의 낸드 플래시 메모리(200)는 입력되는 어드레스(ADDR)에 따라 동기 읽기 동작 혹은 비동기 읽기 동작을 수행할 것이다. 여기서, 앞서 언급된 바와 같이, 동기 읽기 동작은 입력된 어드레스(ADDR)가 바로 이전 읽기 동작에서 페이지 버퍼에 저장된 데이터에 대응하는 어드레스와 동일할 때 수행된다. 좀더 상세하게 보면, 읽고자하는 어드레스에 해당되는 페이지를 바로 직전에 읽었다고 가정하면, 현재 페이지 버퍼(230)에는 읽고자하는 데이터가 래치되어 있다. 이때, 메모리 제어기(100)로부터 해당 페이지에 대한 읽기 명령이 전달되면, 본 발명의 낸드 플래시 메모리(200)는 페이지 버퍼(230)에 래치되어 있는 데이터를 입력되는 클럭(CLK)에 동기하여 곧바로 출력시킨다. 반면에 비동기 읽기 동작은 통상적인 낸드 플래시 메모리의 읽기 동작 동작과 동일하다. 간단하게 보자면, 입력 어드레스에 따라 워드라인이 선택되고, 선택된 워드라인의 메모리 셀들로부터 데이터가 페이지 버 퍼(230)으로 옮겨지고, 페이지 버퍼(230)의 데이터가 메모리 제어기(100)로 출력될 것이다.

계속해서 도 1을 참조하면, 발명의 낸드 플래시 메모리(200)는 메모리 셀 어레이(210), 로우 디코더(220), 페이지 버퍼(230), 제어 로직(240) 및 어드레스 비교회로(250)를 포함하고 있다. 본 발명의 어드레스 비교회로(250)는 입력되는 어드레스와 저장된 어드레스(즉, 이전의 동작시 입력된 어드레스)를 비교하여 동기/비동기 읽기 신호(SARS)을 생성한다. 제어 로직(240)은 어드레스 비교회로(250)로부터 전달된 동기/비동기 읽기 신호(SARS)에 응답하여 동기 읽기 동작 혹은 비동기 읽기 동작을 수행하도록 로우 디코더(220) 및 페이지 버퍼(230)를 제어한다.

메모리 셀 어레이(210)는 낸드 플래시 메모리(200)에서 데이터를 저장하기 위한 영역이다. 메모리 셀 어레이(210)는 복수의 블럭들(도시되지 않음)을 포함하고 있다. 각각의 블럭들은 대응하는 비트라인들에 각각 연결된 복수의 셀 스트링(cell string)을 포함하고 있다. 잘 알려진 바와 같이, 각각의 셀 스트링은 대응하는 비트라인에 연결된 스트링 선택 트랜지스터(도시되지 않음), 공통 소스 라인에 연결되는 그라운드 선택 트랜지스터(도시되지 않음) 및 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 메모리 셀들(도시되지 않음)로 구성된다.

특히, 본 발명의 메모리 셀 어레이(210)는 XIP 기능을 위한 영역(도시되지 않음)과 일반적인 데이터를 저장하기 위한 영역으로 구분될 수 있다. 여기서 XIP 기능을 위한 영역에 해당하는 물리적 주소들에 대해서만 동기 읽기 동작을 수행할 수도 있다.

로우 디코더(220)는 제어 로직(240)에 의해서 제어되며, 입력된 어드레스(ADDR)에 응답하여 워드라인을 선택하게 된다. 페이지 버퍼(230)는 제어 로직(240)의 제어에 응답하여 메모리 셀 어레이(210)로부터 페이지 데이터를 읽어와 임시로 저장하거나 혹은 프로그램될 페이지 데이터를 임시로 저장한다. 제어 로직(240)은 메모리 제어기(100)으로부터 입력된 클럭(CLK), 명령(CMD), 그리고 어드레스(ADDR)에 따라 메모리 셀 어레이(210)에 데이터를 프로그램하거나 그것으로부터 데이터를 읽기 위해서 로우 디코더(220) 및 페이지 버퍼(230)을 제어한다. 제어 로직(240)은 로우 디코더(220)에 의해 선택된 워드라인으로 제공될 전압들을 발생하는 전압 발생회로(도시되지 않음)를 포함하고 있다.

어드레스 비교회로(250)는 현재 입력되는 어드레스(ADDR)와 이전에 사용된 어드레스(ADDRp)를 비교하여 동기/비동기 읽기 신호(SARS)를 생성한다. 어드레스 비교회로(250)는 이전에 사용된 어드레스(ADDRp)를 저장하는 레지스터(도 2 참조, 252)를 포함하고 있다. 어드레스 비교회로(250)는 입력된 어드레스(ADDR)와 레지스터에 저장된 어드레스(ADDRp)를 비교하여 동기/비동기 읽기 신호(SARS)을 생성하고, 현재 입력된 어드레스(ADDR)는 요구되는 동작이 수행된 후 레지스터에 저장될 것이다.

한편, 본 발명의 어드레스 비교회로(250)는 입력된 어드레스(ADDR)와 이전에 사용된 어드레스(ADDRp)가 동일하지 않을 경우 웨이트 신호(WAIT)를 생성하고, 웨이트 신호(WAIT)는 메모리 제어기(100)로 전달된다. 여기서 웨이트 신호(WAIT)는 메모리 제어기(100)를 대기 상태로 있게 한다. 즉, 메모리 제어기(100)는 웨이트 신호(WAIT)에 응답하여 낸드 플래시 메모리(200)에 대한 억세스를 잠시 동안 멈춘다.

앞서의 설명으로부터 알 수 있듯이, 읽기 동작시 현재 입력된 어드레스가 이전에 입력된 어드레스와 일치할 때, 감지 동작의 수행없이 페이지 버퍼(230)에 저장된 데이터 중 일부를 메모리 제어기(100)로 바로 출력하는 것이 가능하다. 이는 페이지 버퍼(230)에 저장된 데이터를 랜덤하게 메모리 제어기(100)로 출력하는 것이 가능함을 의미한다. 결과적으로, 본 발명의 낸드 플래시 메모리(200)는 XIP 기능을 지원할 것이다.

이 실시예에 있어서, 메모리 셀 어레이(210), 로우 디코더(220), 페이지 버퍼(230), 그리고 제어 로직(240)은 동기/비동기 읽기 신호에 응답하여 동기 읽기 동작과 비동기 읽기 동작 중 어느 하나를 수행하는 메모리 코어를 구성할 것이다.

도 2는 본 발명에 따른 어드레스 비교회로에 대한 실시예이다. 도 2을 참조하면, 어드레스 비교회로(250)는 이전 어드레스(ADDRp)을 저장하는 레지스터(252), 현재 입력되는 어드레스(ADDR) 및 레지스터(252)에 저장된 이전 어드레스(ADDRp)을 비교하는 비교기(254), 앤드 게이트(256) 및 노어 게이트(258)를 포함하고 있다.

레지스터(252)는 어드레스 비교 동작이 완료된 후(또는, 요구되는 동작이 완료될 때) 현재 입력되는 어드레스(ADDR)를 새롭게 저장하게 된다. 비교기(254)는 현재 입력된 어드레스(ADDR) 및 이전 어드레스(ADDRp)을 비교한다. 현재 입력된 어드레스(ADDR)가 이전 어드레스(ADDRp)와 일치할 때, 비교기(254)는 논리 하이 레벨의 신호를 출력한다. 현재 입력된 어드레스(ADDR)가 이전 어드레스(ADDRp)와 일치 하지 않을 때, 비교기(254)는 논리 로우 레벨의 신호를 출력한다. 앤드 게이트(256)는 비교기(254)의 출력과 초기화 플래그 신호(INIF)을 앤드 논리 연산하여 동기/비동기 읽기 신호(SARS)를 출력한다. 논리 하이 레벨의 동기/비동기 읽기 신호(SARS)는 동기 읽기 동작을 나타내며, 논리 로우 레벨의 동기/비동기 읽기 신호(SARS)는 비동기 읽기 동작을 나타낸다.

여기서 초기화 플래그 신호(INIF)는 제어 로직(240)으로부터 전달되며, 낸드 플래시 메모리(100)의 파워-업과 동시에 논리 로우 상태를 유지하다가 읽기 동작이 수행된 직후 논리 하이 상태를 유지하게 된다. 이는 파워-업 직후 최초의 읽기 동작 동작이 동기 읽기 동작이 되지 않도록 하기 위함이다. 따라서, 우연치 않게 레지스터(252)에 저장된 어드레스(ADDRp)와 파업-업 직후 최초로 입력된 어드레스(ADDR)가 동일하더라도, 낸드 플래시 메모리(100)는 페이지 버퍼(230)에 잘못 래치된 데이터를 출력하지 않게 된다.

한편, 초기화 플래그 신호(INIF)는 낸드 플래시 메모리(100)에서 프로그램 동작이 수행된 직후 논리 로우 상태로 유지된다. 그 뒤, 읽기 동작이 수행된 직후, 초기화 플래그 신호(INIF)는 논리 하이 상태를 유지하게 된다.

노어 게이트(258)는 앤드 게이트(256)의 출력 및 읽기 플래그 신호(nRF)에 응답하여 웨이트 신호(WAIT)를 출력한다. 여기서, 읽기 플래그 신호(nRF)는 제어 로직(240)으로부터 전달되며 낸드 플래시 메모리(200)이 읽기 동작을 수행할 때 논리 로우 상태를 유지한다. 그렇게 생성된 웨이트 신호(WAIT)는 메모리 제어기(100)로 전달된다. 낸드 플래시 메모리(100)는 비동기 읽기 동작을 수행할 때 논리 하이 레벨의 웨이트 신호(WAIT)를 출력한다. 즉, 낸드 플래시 메모리(200)이 비동기 읽기 동작을 수행할 때, 노어 게이트(258)는 로우 레벨의 동기/비동기 읽기 신호(SARS) 및 로우 레벨의 읽기 플래그 신호(nRF)를 입력받아 하이 레벨의 웨이트 신호(WAIT)을 출력한다. 하이 레벨의 웨이트 신호(WAIT)는 읽기 동작이 완료된 후 로우 레벨을 갖는다. 반면에, 동기/비동기 읽기 신호(SARS)가 하이 레벨로 유지될 때, 또는 동기/비동기 읽기 신호(SARS)가 로우 레벨로 유지된 상태에서 읽기 플래그 신호(nRF)가 하이 레벨을 가질 때(즉, 소거/프로그램 동작의 경우), 로우 레벨의 웨이트 신호(WAIT)가 출력된다. 여기서, 웨이트 신호(WAIT)는 통상의 낸드 플래시 메모리의 R/nB 신호로 이용될 수 있다.

이상의 설명으로부터 알 수 있듯이, 본 발명의 어드레스 비교회로(250)는 현재 입력된 어드레스(ADDR) 및 이전에 읽혀진 어드레스(ADDRp)을 비교하여 동기/비동기 읽기 신호(SARS) 및 웨이트 신호(WAIT)을 생성한다.

이 실시예에 있어서, 비교기 및 앤드 게이트는 연속적인 읽기 동작이 수행될 때 입력된 어드레스와 레지스터에 저장된 이전에 억세스된 어드레스에 응답하여 동기/비동기 읽기 신호(SARS)를 출력하는 논리 회로를 구성할 것이다.

도 3은 본 발명에 따른 낸드 플래시 메모리(200)의 동기 읽기에 대한 타이밍도를 보여주고 있다. 본 발명에 따른 낸드 플래시 메모리(200)의 동기 읽기 동작이 도 1 내지 도 3을 참조하여 이하 상세히 설명될 것이다. 도 3에 도시된 바와 같이, 초기화 플래그 신호(INIF)가 논리 하이 레벨로 유지된다고 가정하자. 이는 파워-업 이후 낸드 플래시 메모리(200)가 읽기 동작을 수행했음을 의미한다. 따라서, 레지 스터(252)에 저장된 어드레스(ADDRp)를 읽기 동작을 결정하는 데 사용하는 것이 가능하다.

읽기 플래그 신호(nRF)가 하이 레벨에서 로우 레벨로 천이할 때, 낸드 플래시 메모리(100)는 읽기 동작을 수행할 것이다. 이때, 레지스터(252)에 저장된 어드레스(ADDRp)가 "Page1"이고 가정하자. 도 3에 도시된 바와 같이, 읽기 플래그 신호(nRF)가 하이 레벨에서 로우 레벨로 천이한 후, "Page1"의 어드레스(ADDR)가 낸드 플래시 메모리(100)에 입력될 것이다. 현재 입력된 어드레스(ADDR)가 레지스터(252)에 저장된 어드레스(ADDRp)와 동일하기 때문에, 어드레스 비교회로(250)는 하이 레벨의 동기/비동기 읽기 신호(SARS)을 그리고 로우 레벨의 웨이트 신호(WAIT)를 발생한다. 이때, 입력된 어드레스(ADDR)는 열 어드레스를 포함할 것이다. 제어 로직(240)은 하이 레벨의 동기/비동기 읽기 신호(SARS)에 응답하여 동기 읽기 동작을 수행하도록 페이지 버퍼(230)를 제어한다. 따라서, 페이지 버퍼(230)내에 래치된 데이터 중 일부(입력된 열 어드레스에 대응함)가 클럭(CLK)에 동기되어 메모리 제어기(100)로 출력된다. 도 3에 도시된 바와 같이, 다음에 입력되는 어드레스(ADDR) 역시 "Page1"인 경우, 페이지 버퍼(230)내에 래치된 데이터 중 일부(입력된 열 어드레스에 대응함)가 클럭(CLK)에 동기되어 메모리 제어기(100)로 출력된다.

이상의 설명으로부터 알 수 있듯이, 바로 이전에 수행된 읽기 동작에 의해서 읽혀진 데이터 중 일부는 감지 동작 없이 페이지 버퍼(230)에서 메모리 제어기(100)로 직접 제공될 것이다. 이는 낸드 플래시 메모리(200)에 의해서 XIP 기능 이 지원됨을 의미한다.

도 4는 본 발명에 따른 낸드 플래시 메모리(200)의 비동기 읽기 동작에 대한 타이밍도를 보여주고 있다. 본 발명에 따른 낸드 플래시 메모리(200)의 비동기 읽기 동작이 도 1, 도 2 및 도 4을 참조하여 이하 상세히 설명될 것이다. 도 4에 도시된 바와 같이, 초기화 플래그 신호(INIF)가 논리 하이 레벨을 갖는다고 가정하자. 이는 파워-업 이후 낸드 플래시 메모리(200)가 읽기 동작을 수행했음을 의미한다. 따라서, 레지스터(252)에 저장된 어드레스(ADDRp)를 읽기 동작을 결정하는 데 사용하는 것이 가능하다.

입력된 어드레스가 "Page1"이고, 레지스터(252)에 저장된 어드레스(ADDRp)가 "Page2"이고 가정하자. 읽기 플래그 신호(nRF)가 하이 레벨에서 로우 레벨로 천이한 후, 읽기 동작을 위한 어드레스(ADDR:Page2)가 낸드 플래시 메모리(100)로 제공될 것이다. 앞서의 가정에 따르면, 현재 입력된 어드레스(ADDR)가 레지스터(252)에 저장된 어드레스(ADDRp)와 다르기 때문에, 어드레스 비교회로(250)는 로우 레벨의 동기/비동기 읽기 신호(SARS)을 출력한다. 제어 로직(240)은 로우 레벨의 동기/비동기 읽기 신호(SARS)에 응답하여 비동기 읽기 동작을 수행하도록 로우 디코더(220) 및 페이지 버퍼(230)를 제어한다. 다시 말해서, 비동기 읽기 동작 동안, 로우 디코더(220)에 의해서 임의의 워드 라인이 선택되고, 페이지 버퍼(230)를 통해 선택된 워드 라인(즉, 페이지)의 메모리 셀들로부터 데이터가 감지될 것이다.

이와 동시에, 현재 입력된 어드레스(ADDR)가 레지스터(252)에 저장된 어드레스(ADDRp)와 다르기 때문에, 어드레스 비교회로(250)는 하이 레벨의 웨이트 신 호(WAIT)를 메모리 제어기(100)로 출력할 것이다. 상세하게, 어드레스 비교회로(250)는 로우 레벨의 동기/비동기 읽기 신호(SARS) 및 로우 레벨의 읽기 플래그 신호(RF)에 응답하여 하이 레벨의 웨이트 신호(WAIT)를 출력한다. 이후, 페이지 버퍼(230)에 저장된 데이터 중 일부는 입력된 어드레스에 포함된 열 어드레스에 따라 메모리 제어기(100)로 출력될 것이다. "Page2"인 현재 입력된 어드레스(ADDR)는 레지스터(252) 내에 저장될 것이다.

어드레스(Page2)에 해당하는 읽기 동작이 수행된 후 다시 한번 어드레스(Page2)에 해당하는 페이지에 대한 읽기 동작이 수행될 경우, 낸드 플래시 메모리(200)는 도 3에서 설명된 것과 동일한 방식으로 동기 읽기 동작을 수행하게 된다. 따라서, 동기 읽기 동작에 대한 설명은 생략될 것이다.

도 5은 본 발명에 따른 메모리 시스템의 읽기 방법을 보여주고 있다. 본 발명에 따른 메모리 시스템(10)의 데이터 읽기 방법이 도 1 내지 도 5를 참조하여 이하 상세히 설명될 것이다.

S110 단계에서는, 낸드 플래시 메모리(200)는 메모리 제어기(100)로부터 클럭(CLK), 읽기 명령(CMD), 어드레스(ADDR)를 입력받는다. S120 단계에서는, 어드레스 비교회로(250)는 입력된 어드레스(ADDR)이 레지스터(252)에 저장된 어드레스(ADDRp)와 일치하는 지의 여부를 판별한다. 여기서, 레지스터(252)에 저장된 어드레스(ADDRp)는 현재 페이지 버퍼(230)에 래치되어 있는 데이터에 대응되는 어드레스이다. 비교결과에 따라, 낸드 플래시 메모리(200)는 동기 읽기 동작을 수행할 지 혹은 비동기 읽기 동작을 수행할 지 결정한다. S130 단계에서는, 입력된 어드레 스(ADDR)가 레지스터(252)에 저장된 어드레스(ADDRp)와 동일할 때, 낸드 플래시 메모리(200)에서는 앞서 설명된 방식에 따라 동기 읽기 동작이 수행된다. 즉, 낸드 플래시 메모리(200)는 감지 동작없이 입력된 클럭(CLK)에 동기하여 페이지 버퍼(230)의 래치된 데이터를 출력할 것이다. 이후, 레지스터(252)에는 현재 입력된 어드레스(ADDR) 즉, 페이지 어드레스가 새롭게 저장된다. 입력된 어드레스(ADDR)가 레지스터(252)에 저장된 어드레스와 동일하지 않을 때, 절차는 S135 단계로 진행할 것이다. S135 단계에서는, 낸드 플래시 메모리(200)에서는 앞서 설명된 방식에 따라 비동기 읽기 동작이 수행된다.

본 발명에 따른 메모리 시스템(10) 및 그것의 읽기 방법의 경우, 이전에 저장된 어드레스(ADDRp)와 현재 입력되는 어드레스(ADDR)의 비교 결과에 따라 서로 다른 읽기 동작들이 수행된다. 입력된 어드레스(ADDR)가 이전에 저장된 어드레스(ADDRp)와 일치하지 않는 경우, 감지 동작을 수반하는 비동기 읽기 동작이 수행된다. 이에 반해서, 입력된 어드레스(ADDR)가 이전에 저장된 어드레스(ADDRp)와 일치할 경우, 페이지 버퍼(230)의 데이터가 감지 동작 없이 바로 출력되는 동기 읽기 동작이 수행된다. 후자의 경우, 페이지 버퍼(230)의 데이터 모두가 메모리 제어기(100)로 출력되는 것이 아니라 페이지 버퍼(230)의 데이터 중 일부가 메모리 제어기(100)로 출력된다. 이는 본 발명에 따른 낸드 플래시 메모리(200)에 의해서 XIP 기능이 지원됨을 의미한다.

앞서 설명된 메모리 시스템(10)의 경우, 어드레스 비교회로(250)가 낸드 플래시 메모리(200) 내에 제공되었다. 하지만, 본 발명이 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 본 발명에 따른 또 다른 메모리 시스템(20)을 보여주는 도 6을 참조하면, 메모리 시스템(20)은 메모리 제어기(300)와 낸드 플래시 메모리(400)를 포함하고 있다. 메모리 제어기(300)는 어드레스 비교회로(310) 및 명령 발생회로(320)를 포함하고 있다. 메모리 제어기(300)는 낸드 플래시 메모리(400)의 전반적인 동작을 제어하도록 구성될 것이다.

어드레스 비교회로(310)는 이전 어드레스와 입력될 어드레스를 비교하여 동기/비동기 읽기 신호(SARS)을 생성한다. 여기서, 이전 어드레스는 가장 최근에 메모리 제어기(300)가 낸드 플래시 메모리(400)를 억세스하는 데 사용된 어드레스이다. 명령 발생회로(320)는 어드레스 비교회로(310)로부터 전달된 동기/비동기 읽기 신호(SARS)에 응답하여 동기 읽기 명령(SYNR) 혹은 비동기 읽기 명령(ASYNR)을 생성한다. 이전 어드레스와 입력된 어드레스가 동일할 경우, 명령 발생회로(320)는 동기/비동기 읽기 신호(SARS)에 응답하여 동기 읽기 명령(SYNR)를 발생한다. 이전 어드레스와 입력된 어드레스가 동일하지 않을 경우, 명령 발생회로(320)는 동기/비동기 읽기 신호(SARS)에 응답하여 비동기 읽기 명령(ASYNR)를 발생한다.

낸드 플래시 메모리(400)는 메모리 제어기(300)로부터 전달된 동기 읽기 명령(SYNR) 혹은 비동기 읽기 명령(ASYNR)에 따라 각각 동기 읽기 동작 혹은 비동기 읽기 동작을 수행하게 된다. 자세하게, 본 발명의 제어 로직(440)는 동기 읽기 명령(SYNR) 혹은 비동기 읽기 명령(ASYNR)에 응답하여 로우 디코더(420) 및 페이지 버퍼(430)을 제어하여 동기 읽기 동작 혹은 비동기 읽기 동작을 수행하게 된다. 여기서, 동기 읽기 동작에 따르면, 감지 동작 없이 페이지 버퍼(430)의 래치된 데이 터가 입력되는 클럭(CLK)에 동기되어 메모리 제어기(300)로 출력된다. 반면에 비동기 읽기 동작에 따르면, 메모리 셀 어레이의 선택된 페이지에서 페이지 버퍼(430)로 데이터가 옮겨지고, 그 다음에 페이지 버퍼(430)의 데이터가 메모리 제어기(300)로 출력될 것이다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 낸드 플래시 메모리 및 메모리 제어기를 포함한 컴퓨팅 시스템이 도 7에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(500)은 버스(501)에 전기적으로 연결된 마이크로프로세서(510), 사용자 인터페이스(520), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(530), 메모리 제어기(540), 그리고 플래시 메모리(550)를 포함한다. 메모리 제어기(540)과 플래시 메모리(550)는 도 3에 도시된 것과 실질적으로 동일하게 구성될 것이다. 또는, 메모리 제어기(540)과 플래시 메모리(550)는 도 6에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리(550)에는 마이크로프로세서(510)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(540)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(560)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

비록 도면에는 도시되지 않았지만, 동기/비동기 읽기 신호(SARS)의 활성화/비활성화가 다양하게 변경될 수 있다. 예를 들면, 동기/비동기 읽기 신호(SARS)의 활성화는 앤드 게이트(256)의 출력과 읽기 플래그 신호(nRF)의 조합에 의해서 결정될 수 있다. 다시 말해서, 읽기 플래그 신호(nRF)가 로우 레벨 즉, 읽기 동작을 나타내고 앤드 게이트(256)의 출력이 동기 읽기 동작을 나타낼 때, 하이 레벨의 동기/비동기 읽기 신호(SARS)를 출력할 것이다. 하이 레벨의 동기/비동기 읽기 신호(SARS)는 읽기 동작을 나타내는 읽기 플래그 신호(nRF)가 하이 레벨이 될 때 로우 레벨로 변경될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이, 읽혀진 어드레스와 입력되는 어드레스가 동일한 지의 여부에 따라 감지 동작 없이 페이지 버퍼의 데이터를 직접 출력함으로써 XIP 기능을 지원하는 것이 가능하다.

Claims

읽기 동작시 입력된 어드레스와 바로 이전에 억세스된 어드레스를 비교하여 동기/비동기 읽기 신호를 생성하는 어드레스 비교회로; 및

상기 동기/비동기 읽기 신호에 응답하여 동기 읽기 동작과 비동기 읽기 동작 중 어느 하나를 수행하는 메모리 코어를 포함하되,

상기 메모리 코어는,

복수의 워드라인들과 복수의 비트라인들이 교차한 곳에 배열된 메모리 셀들을 갖는 메모리 셀 어레이;

상기 입력된 어드레스에 따라 워드라인을 선택하는 로우 디코더;

상기 선택된 워드라인에 연결된 메모리 셀들로부터 데이터를 감지하여 임시로 저장하도록 구성된 페이지 버퍼; 및

상기 동기/비동기 읽기 신호에 응답하여 상기 로우 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 포함하되,

상기 입력된 어드레스와 상기 바로 이전에 억세스된 어드레스가 동일할 경우, 상기 메모리 코어는 감지 동작을 수행하지 않고 동기 읽기 동작을 수행하고,

상기 동기 읽기 동작은 감지 동작의 수행없이 상기 입력된 어드레스에 대응하는 상기 페이지 버퍼에 저장된 데이터 중 일부를 외부로 출력하는 것이고,

상기 비동기 읽기 동작은 감지 동작을 통해 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽어온 데이터를 외부로 출력하는 것이고,

상기 입력된 어드레스 및 상기 이전에 억세스된 어드레스는 페이지 어드레스인 것인 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀 어레이는,

XIP 기능을 수행하기 위한 동기 읽기 동작만 수행되는 영역; 및

사용자 데이터를 저장하기 위한 영역을 포함하는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 페이지 버퍼에 래치되어 있는 데이터는 상기 바로 이전에 억세스된 어드레스에 대응하는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 제어 로직은 상기 동기 읽기 동작시 클럭(CLK)에 동기하여 상기 페이지 버퍼내에 래치된 데이터가 외부로 출력되도록 상기 페이지 버퍼를 제어하는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 비동기 읽기 동작 동안, 상기 제어 로직은 상기 입력되는 어드레스에 따라 워드라인이 선택되고, 상기 선택된 워드라인의 메모리 셀들로부터 상기 페이지 버퍼로 데이터가 로드되고, 상기 페이지 버퍼의 로드된 데이터가 클럭에 동기하여 외부로 출력되도록 상기 로우 디코더 및 상기 페이지 버퍼를 제어하는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 어드레스 비교회로는,

바로 이전에 억세스된 어드레스를 저장하는 레지스터; 및

상기 입력된 어드레스와 상기 레지스터에 저장된 상기 이전에 억세스된 어드레스에 응답하여 상기 동기/비동기 읽기 신호(SARS)를 출력하는 논리 회로를 포함하는 비휘발성 메모리 장치.
제 6 항에 있어서,

상기 논리 회로는

상기 입력된 어드레스가 상기 레지스터에 저장된 상기 이전에 억세스된 어드레스와 일치하는 지의 여부를 판별하는 비교기와; 그리고

연속적인 읽기 동작이 요구될 때 상기 비교기의 출력에 응답하여 상기 동기/비동기 읽기 신호를 출력하는 논리 게이트를 포함하는 비휘발성 메모리 장치.
제 6 항에 있어서,

상기 어드레스 비교회로는 상기 동기/비동기 읽기 신호(SARS) 및 읽기 플래그 신호에 응답하여 웨이트 신호를 생성하되, 상기 웨이트 신호의 활성화시 상기 비휘발성 메모리 장치에 대한 액세스는 일시적으로 중지되는 비휘발성 메모리 장치.
제 8 항에 있어서,

상기 웨이트 신호는 알앤비(R/Bn)로 사용되는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 비휘발성 메모리 장치는 낸드 플래시 메모리인 비휘발성 메모리 장치.
제 10 항에 있어서,

상기 낸드 플래시 메모리는 클럭(CLK)을 입력받기 위한 별도의 핀을 구비하며, 명령, 어드레스 및 데이터는 하나의 버스를 통해 입력되는 비휘발성 메모리 장치.
낸드 플래시 메모리; 및

상기 낸드 플래시 메모리를 제어하는 메모리 제어기를 포함하되,

상기 낸드 플래시 메모리는,

복수의 워드라인들과 복수의 비트라인들이 교차한 곳에 배열된 메모리 셀들을 갖는 메모리 셀 어레이;

입력된 어드레스에 따라 워드라인을 선택하는 로우 디코더;

상기 선택된 워드라인에 연결된 메모리 셀들로부터 데이터를 감지하여 임시로 저장하도록 구성된 페이지 버퍼;

상기 메모리 제어기로부터 입력되는 어드레스와 이전 억세스된 어드레스와 비교하는 어드레스 비교회로; 및

상기 어드레스 비교 결과에 따라 동기 읽기 동작 혹은 비동기 읽기 동작을 수행하도록 상기 로우 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 포함하되,

상기 입력된 어드레스와 상기 바로 이전에 억세스된 어드레스가 동일할 경우, 상기 낸드 플래시 메모리는 감지 동작을 수행하지 않고 동기 읽기 동작을 수행하고,

상기 동기 읽기 동작은 감지 동작의 수행없이 상기 입력된 어드레스에 대응하는 상기 페이지 버퍼에 저장된 데이터 중 일부를 외부로 출력하는 것이고,

상기 비동기 읽기 동작은 감지 동작을 통해 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽어온 데이터를 외부로 출력하는 것이고,

상기 입력된 어드레스 및 상기 이전에 억세스된 어드레스는 페이지 어드레스인 것인 메모리 시스템.
제 12 항에 있어서,

상기 메모리 셀 어레이는,

XIP 기능을 수행하기 위한 동기 읽기 동작만 수행되는 영역; 및

사용자 데이터를 저장하기 위한 영역을 포함하는 메모리 시스템.
제 13 항에 있어서,

상기 페이지 버퍼에 래치되어 있는 데이터는 상기 바로 이전에 억세스된 어드레스에 대응하는 메모리 시스템.
제 14 항에 있어서,

상기 제어 로직은 상기 동기 읽기 동작시 클럭(CLK)에 동기하여 상기 페이지 버퍼내에 래치된 데이터가 외부로 출력되도록 상기 페이지 버퍼를 제어하는 메모리 시스템.
제 14 항에 있어서,

상기 비동기 읽기 동작 동안, 상기 제어 로직은 상기 입력되는 어드레스에 따라 워드라인이 선택되고, 상기 선택된 워드라인의 메모리 셀들로부터 상기 페이지 버퍼로 데이터가 로드되고, 상기 페이지 버퍼의 로드된 데이터가 클럭에 동기하 여 외부로 출력되도록 상기 로우 디코더 및 상기 페이지 버퍼를 제어하는 메모리 시스템.
제 13 항에 있어서,

상기 어드레스 비교회로는,

바로 이전에 억세스된 어드레스를 저장하는 레지스터; 및

상기 입력된 어드레스와 상기 레지스터에 저장된 상기 이전에 억세스된 어드레스에 응답하여 상기 동기/비동기 읽기 신호(SARS)를 출력하는 논리회로를 포함하는 메모리 시스템.
제 17 항에 있어서,

상기 논리 회로는

상기 입력된 어드레스가 상기 레지스터에 저장된 상기 이전에 억세스된 어드레스와 일치하는 지의 여부를 판별하는 비교기와; 그리고

연속적인 읽기 동작이 요구될 때 상기 비교기의 출력에 응답하여 상기 동기/비동기 읽기 신호를 출력하는 논리 게이트를 포함하는 메모리 시스템
제 18 항에 있어서,

상기 어드레스 비교회로는 상기 동기/비동기 읽기 신호(SARS) 및 읽기 플래그 신호에 응답하여 웨이트 신호를 생성하되, 상기 웨이트 신호의 활성화시 상기 낸드 플래시 메모리에 대한 액세스는 일시적으로 중지되는 메모리 시스템
제 19 항에 있어서,

상기 웨이트 신호는 알앤비(R/Bn)로 사용되는 메모리 시스템.
제 13 항에 있어서,

상기 낸드 플래시 메모리는 클럭(CLK)을 입력받기 위한 별도의 핀을 구비하며, 명령, 어드레스 및 데이터는 대응하는 버스들을 통해 각각 입력되는 메모리 시스템.
제 13 항에 있어서,

상기 메모리 제어기는 중앙처리장치를 포함하는 메모리 시스템.
제 13 항에 있어서,

상기 메모리 시스템은 엠베디드 메모리 시스템인 메모리 시스템.
동기 읽기 동작 혹은 비동기 읽기 동작을 수행하는 낸드 플래시 메모리; 및

상기 낸드 플래시 메모리를 제어하는 메모리 제어기를 포함하되,

상기 메모리 제어기는 상기 낸드 플래시 메모리로 입력될 어드레스와 이전 억세스된 어드레스를 비교하고, 비교 결과에 따라 동기 읽기 명령 및 비동기 명령 중 어느 하나를 상기 낸드 플래시 메모리로 출력하되,

상기 낸드 플래시 메모리는,

복수의 워드라인 및 복수의 비트라인이 교차로 배열된 메모리 셀 어레이;

상기 메모리 제어기로부터 입력된 어드레스에 따라 상기 워드 라인들 중 하나의 워드라인을 선택하는 로우 디코더;

상기 선택된 메모리 셀들로부터 데이터를 감지하는 페이지 버퍼; 및

상기 동기 읽기 명령이 입력될 때, 감지 동작 없이 상기 페이지 버퍼의 데이터가 상기 메모리 제어기로 출력되도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함하되,

상기 동기 읽기 동작은 감지 동작의 수행없이 상기 입력된 어드레스에 대응하는 상기 페이지 버퍼에 저장된 데이터 중 일부를 외부로 출력하는 것이고,

상기 비동기 읽기 동작은 감지 동작을 통해 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽어온 데이터를 외부로 출력하는 것이고,

상기 입력된 어드레스 및 상기 이전에 억세스된 어드레스는 페이지 어드레스인 것인 메모리 시스템.
제 24 항에 있어서,

상기 메모리 제어기는

상기 낸드 플래시 메모리에 입력될 어드레스와 상기 이전에 억세스된 어드레스를 비교하여 동기/비동기 읽기 신호(SARS)을 생성하는 어드레스 비교회로; 및

상기 동기/비동기 읽기 신호(SARS)에 응답하여 상기 동기 읽기 명령 혹은 상기 비동기 읽기 명령을 발생하는 명령 발생회로를 포함하는 메모리 시스템.
제 25 항에 있어서,

상기 메모리 셀 어레이는,

XIP 기능을 수행하기 위한 동기 읽기 동작만 수행되는 영역; 및

사용자 데이터를 저장하기 위한 영역을 포함하는 메모리 시스템.
제 26 항에 있어서,

상기 페이지 버퍼에 래치되어 있는 데이터는 상기 바로 이전에 억세스된 어드레스에 대응하는 메모리 시스템.
제 27 항에 있어서,

상기 제어 로직은 상기 동기 읽기 동작시 클럭(CLK)에 동기하여 상기 페이지 버퍼내에 래치된 데이터가 상기 메모리 제어기로 출력되도록 상기 페이지 버퍼를 제어하는 메모리 시스템.
비휘발성 메모리 장치의 읽기 방법에 있어서:

입력된 어드레스와 이전에 억세스된 어드레스를 비교하는 단계; 및

상기 비교 결과에 따라 동기 읽기 동작과 비동기 읽기 동작 중 어느 하나를 수행하는 단계를 포함하며,

상기 입력된 어드레스와 상기 바로 이전에 억세스된 어드레스가 동일할 경우, 감지 동작을 수행하지 않고 상기 이전에 억세스된 어드레스에 의해 읽혀져 페이지 버퍼에 저장된 데이터 중 일부를 외부로 출력하는 동기 읽기 동작을 수행하고,

상기 입력된 어드레스와 상기 바로 이전에 억세스된 어드레스가 동일하지 않을 경우, 감지 동작을 수행하여 상기 입력된 어드레스에 대응하는 메모리 셀들로부터 데이터를 읽어와 외부로 출력하는 비동기 읽기 동작을 수행하고,

상기 입력된 어드레스 및 상기 이전에 억세스된 어드레스는 페이지 어드레스인 것인 읽기 방법.
제 29 항에 있어서,

상기 비휘발성 메모리 장치는,

XIP 기능을 수행하기 위한 동기 읽기 동작만 수행되는 영역; 및

사용자 데이터를 저장하기 위한 영역을 포함하는 읽기 방법.
제 30 항에 있어서,

상기 비동기 읽기 동작이 수행될 때, 상기 외부로 웨이트 신호를 출력하는 단계를 더 포함하는 읽기 방법.