SU1465997A1 - Асинхронный распределитель - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах i формировани  последовательности сиг- налов. Целью изобретени   вл етс  упрощение устройства и повышение его быстродействи  за счет использовани  в цепи обратной св зи разр дной  чейки МДП-транзисторов и асинхронного режима его переключени . Цель достигаетс  путем введени  в устройство, содержащее в каждой разр дной  чейке 1 элемент ШЖ-НЕ 2 и инвертор 3, дополнительно НЦП-транзистора 4, включенного между информационной шиной 6 разр дной  чейки 1 и входной управл ющей шиной 7, котора  в свою очередь соединена с выходной управл ющей шиной 5 последующей разр дной  чейки. 1 ил. а S (Л

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах формирования последовательностей сигналов.

Цель изобретения - упрощение устройства и повышение его быстродействия за счет использования в цепи обратной связи разрядной ячейки, выполненной на логических элементах ИЛИ-НЕ, МЦП-транзистора и асинхронного режима его переключения.

На чертеже приведена принципиальная схема асинхронного распределителя на три разряда.

Устройство содержит в каждой разрядной ячейке 1 два инвертирующих логических элемента: элемент ИЛИ-НЕ 2 и инвертор 3, а также МЦП-транзистор 4.

Выход элемента ИЛИ-НЕ 2 соединен с входом инвертора 3, затвором МДПтранзистора 4 и с выходной управляющей шиной 5.

Первый вход элемента ИЛИ-НЕ 2 соединен с входной информационной шиной 6 и со стоком МЦП-транзист.ора 4, исток которого соединен с входной управляющей шиной 7 той же ячейки и с вторым входом элемента ИЛИ-НЕ 2. Выход инвертора 3'подключен к выходной информационной шине 8 разряд• ной ячейки 1.

Выходная информационная шина 8 разрядной ячейки 1 соединена с входной информационной тиной 6 последующей разрядной ячейки, а входная управляющая шина 7 соединена с выходной управляющей шиной 5 той же последующей разрядной ячейки

Асинхронный распределитель работает следующим образом.

В исходном состоянии разрядной ячейки 1 на выходе элемента ИЛИ-НЕ 2 имеется нулевой логический уровень, а на выходе инвертора 3 ·- единичный, МДП-транзистор 4 находится в закрытом состоянии. В асинхронном распределителе установка (£-1)~й разрядной ячейки 1 производится подачей нулевого логического уровня на информационную входную шину 6. При этом на выходе элемента ИЛИ-НЕ 2 появится единичный логический уровень, который открывает МДП-транзистор 4 этой разрядной ячейки и вызывает появление нулевого логического уровня на выходе инвертора 3. Открытый МДП-транзис тор 4 закооачивает входные шины 6 и 7 (1-1)-й разрядной ячейки 1 и поэтому на шинах 6 и 7 нулевой логический уровень сохранится до тех пор, пока хотя бы на одной из.выходных шин: 8 (1-2)-й разрядной ячейки или 5 i-й разрядной ячейки имеется нулевой логический уровень. Если в результате установки i-й разрядной ячейки и сброса (1-2)-й разрядной ячейки на шинах 8 (1-2)-й и 5 i-й разрядных ячеек появится единичный логический уровень, то происходит сброс (1-1)-й разрядной ячейки: на выходе элемента ИЛИ-НЕ 2 появляется нулевой логический уровень, МДП-транзистор 4 переходит в закрытое состояние, на выходе инвертора 3 появляется единичный логический уровень.

При этом до тех пор, пока в i-й ячейке на шине 5 имеется единичный логический уровень, (х-1)-я разрядная ячейка не может быть установлена: на выходе элемента ИЛИ-НЕ 2 этой разрядной ячейки нулевой логический уровень будет сохраняться вне зависимости от значения сигнала на шине 6.

Таким образом, повторная установка (1-1)-й разрядной ячейки Д осуществляется лишь после того, как i-я разрядная, ячейка 1' окажется в. исходном состоянии. Следовательно, 'при повторной инициации работы асинхронного рапределителя до того, как завершится предыдущий цикл его работы, последующая волна установок ячеек не достигнет предыдущей, так как между ними всегда будет находиться одна .ячейка в исходном состоянии, что обеспечивает правильное функционирование распределителя в мультипрограммном режиме.

Положительный эффект в устройстве достигается за счет использования всего лишь двух простейших логических элементов и одного МДП-транзистора на разряд и сокращения числа связей между ячейками. При этом повышение быстродействия обусловлено уменьшением числа логических элементов в цепях переключения и упрощением самих логических элементов.

Claims (1)

1. Формула изобретения Асинхронный распределитель, содержащий разрядные ячейки, каждая из которых содержит два инвертирую3 щих логических элемента, причем выход первого подключен к входу второго, а информационная выходная шина и управляющая входная' шина разрядной ячейки подключены соответственно к информационной входной и управляющей выходной шинам последующей разрядной ячейки, отличающийся тем, что, с целью упрощения и повышения быстродействия, в каждую разрядную ячейку введен МДП-транзистор, первый инвертирующий логический эле мент выполнен в виде элемента ИЛИ-НЕ, а второй - в виде инвертора, причем входы элемента ИЛИ-НЕ, между которы₅ ми включен МЛП-транзистор, соединены соответственно с входной информационной и входной управляющей шинами разрядной ячейки, выход элемента ИЛИ-НЕ соединен с затвором МДП-транЮ зистора и с управляющей выходной шиной разрядной ячейки, а выход инвертора соединен с информационной выходной шиной разрядной ячейки.