JP2518316B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、NAND型メモリを構成する不揮発性半導体
記憶装置に関し、特にビツト線の選択トランジスタ用ア
ドレスバツフア回路を簡素化して高集積化を図つたもの
に関する。
記憶装置に関し、特にビツト線の選択トランジスタ用ア
ドレスバツフア回路を簡素化して高集積化を図つたもの
に関する。
最近の大容量不揮発性半導体記憶装置における動作速
度並びに集積度の向上はめざましく、急速な微細加工プ
ロセス技術の発達に伴い、長足の進歩を遂げつつある。
度並びに集積度の向上はめざましく、急速な微細加工プ
ロセス技術の発達に伴い、長足の進歩を遂げつつある。
一方、更に高機能で高集積化された不揮発性半導体記
憶装置を実現するためには、いかに少ない素子数、或は
配線数でそれを達成するかという、いわゆる回路技術の
向上が不可欠であり、これまでにも種々の改善技術が提
供されている。
憶装置を実現するためには、いかに少ない素子数、或は
配線数でそれを達成するかという、いわゆる回路技術の
向上が不可欠であり、これまでにも種々の改善技術が提
供されている。
第３図は、従来の一実施例におけるCMOSマスクROMの
アドレス入力からNAND型メモリを経てセンスアンプに至
るまでの回路構成図である。
アドレス入力からNAND型メモリを経てセンスアンプに至
るまでの回路構成図である。
図において、（１）はトランスフアゲート選択用デコ
ーダ回路であり、CMOS型のNAND回路より成つている。
（２）は該デコーダ回路（１）の反転出力信号を得るCM
OSインバータ回路、（３）はアドレスバツフア回路であ
り、下記ビツト線選択用セレクト・トランジスタのゲー
トを選択する相反転した信号を出力する。（４）はアド
レスバツフア回路（３）が出力する信号を伝達するアド
レス線、（５）はアドレスデコーダ回路、（６）は下記
メモリ・トランジスタ群中の所要のゲートを選択するト
ランスフアゲート・トランジスタ群、（７）は下記メモ
リ・トランジスタ群に接続され、下記コモン・ビツト線
を選択するセレクト・トランジスタ群、（８）はメモリ
・トランジスタ群、（９）はコモン・ビツト線、（10）
はコモン・ビツト線（９）を選択するデコーダ回路、
（11）はセンスアツプ、（Q1），（Qn+2）〜（Q2n）及
び（Q5）はＰチヤンネル型電界効果トランジスタ（以
下、Ｐ−MOS FETと称す）、（Q2）〜（Qn+1），
（Q6），（Q7）〜（Q14），（Q16）〜（Q19），（Q21）
〜（Q25），（Q27），（Q28）及び（Q30）〜（Q34）は
Ｎチヤンネル・エンハンスメント型電界効果トランジス
タ（以下、Ｎ−Ｅ・MOS FETと称す）、（Q15），
（Q20），（Q26）及び（Q29）はＮチヤンネル・デイプ
リーシヨン型電界効果トランジスタ（以下、Ｎ−Ｄ・MO
S FETと称す）である。
ーダ回路であり、CMOS型のNAND回路より成つている。
（２）は該デコーダ回路（１）の反転出力信号を得るCM
OSインバータ回路、（３）はアドレスバツフア回路であ
り、下記ビツト線選択用セレクト・トランジスタのゲー
トを選択する相反転した信号を出力する。（４）はアド
レスバツフア回路（３）が出力する信号を伝達するアド
レス線、（５）はアドレスデコーダ回路、（６）は下記
メモリ・トランジスタ群中の所要のゲートを選択するト
ランスフアゲート・トランジスタ群、（７）は下記メモ
リ・トランジスタ群に接続され、下記コモン・ビツト線
を選択するセレクト・トランジスタ群、（８）はメモリ
・トランジスタ群、（９）はコモン・ビツト線、（10）
はコモン・ビツト線（９）を選択するデコーダ回路、
（11）はセンスアツプ、（Q1），（Qn+2）〜（Q2n）及
び（Q5）はＰチヤンネル型電界効果トランジスタ（以
下、Ｐ−MOS FETと称す）、（Q2）〜（Qn+1），
（Q6），（Q7）〜（Q14），（Q16）〜（Q19），（Q21）
〜（Q25），（Q27），（Q28）及び（Q30）〜（Q34）は
Ｎチヤンネル・エンハンスメント型電界効果トランジス
タ（以下、Ｎ−Ｅ・MOS FETと称す）、（Q15），
（Q20），（Q26）及び（Q29）はＮチヤンネル・デイプ
リーシヨン型電界効果トランジスタ（以下、Ｎ−Ｄ・MO
S FETと称す）である。
なお、各要素（１）〜（７）は各メモリ・トランジス
タ群（８）毎に設けられている。
タ群（８）毎に設けられている。
A1〜Anはトランスフアゲート・トランジスタ群（６）
のゲートを選択するアドレス入力信号、ASはセレクト・
トランジスタ群（７）のゲートを選択するアドレス入力
信号であり、▲▼とSAは互に逆相となるアドレスバ
ツフア回路（３）の出力信号である。
のゲートを選択するアドレス入力信号、ASはセレクト・
トランジスタ群（７）のゲートを選択するアドレス入力
信号であり、▲▼とSAは互に逆相となるアドレスバ
ツフア回路（３）の出力信号である。
Ax1〜Ax3はメモリ・トランジスタ群（８）のゲートを
選択するアドレス入力信号、SAPはセンスアンプ（11）
の出力、GNDは接地レベルである。
選択するアドレス入力信号、SAPはセンスアンプ（11）
の出力、GNDは接地レベルである。
従来のCMOSマスクROMは上記のように構成され、トラ
ンスフアゲート選択用デコーダ回路（１）のアドレス入
力信号A1〜Anがすべて“H"レベルであれば、その出力は
“L"レベルとなり、CMOSインバータ回路（２）からは反
転された“H"レベルの信号が出力され、トランスフアゲ
ート・トランジスタ群（６）はON状態となる。アドレス
入力信号A1〜Anが上記以外の組合せのものでは、CMOSイ
ンバータ回路（２）の出力はすべて“L"レベルとなり、
トランスフアゲート・トランジスタ群（６）はOFF状態
となる。
ンスフアゲート選択用デコーダ回路（１）のアドレス入
力信号A1〜Anがすべて“H"レベルであれば、その出力は
“L"レベルとなり、CMOSインバータ回路（２）からは反
転された“H"レベルの信号が出力され、トランスフアゲ
ート・トランジスタ群（６）はON状態となる。アドレス
入力信号A1〜Anが上記以外の組合せのものでは、CMOSイ
ンバータ回路（２）の出力はすべて“L"レベルとなり、
トランスフアゲート・トランジスタ群（６）はOFF状態
となる。
上記のように、アドレス入力信号A1〜Anを適宜に行な
つて、メモリ・トランジスタ群（８）中の所要メモリの
ゲートを選択することができる。
つて、メモリ・トランジスタ群（８）中の所要メモリの
ゲートを選択することができる。
次に、アドレスデコーダ回路（５）のアドレス入力信
号Ax1〜Ax3によつて、直列８段となつているメモリ・ト
ランジスタ群（８）中の１ゲートを選択する場合につい
て説明する。
号Ax1〜Ax3によつて、直列８段となつているメモリ・ト
ランジスタ群（８）中の１ゲートを選択する場合につい
て説明する。
まず、アドレスデコーダ回路（５）の出力信号を、選
択された１ゲートは“L"レベルに、その他の７ゲートは
“H"レベルとなるように構成する。
択された１ゲートは“L"レベルに、その他の７ゲートは
“H"レベルとなるように構成する。
次に、アドレスバツフア回路（３）に信号ASが入力さ
れると、その一方の出力信号▲▼はセレクト・トラ
ンジスタ群（７）中のトランジスタQ15,Q25のゲート
へ、他方の出力信号SAはトランジスタQ16,Q26のゲート
へ入力される。ここで、選択されたコモン・ビツト線
（９）には、デコーダ回路（10）を介してセンスアンプ
（11）からの充電がなされている。
れると、その一方の出力信号▲▼はセレクト・トラ
ンジスタ群（７）中のトランジスタQ15,Q25のゲート
へ、他方の出力信号SAはトランジスタQ16,Q26のゲート
へ入力される。ここで、選択されたコモン・ビツト線
（９）には、デコーダ回路（10）を介してセンスアンプ
（11）からの充電がなされている。
一般に、上記トランジスタのしきい値電圧は、Ｎ−Ｅ
・MOS FETで0.5〜1.0V,P−MOS FETで−0.5〜−1.0V,N−
Ｄ・MOS FETで−２〜−5V程度のものが用いられる。
・MOS FETで0.5〜1.0V,P−MOS FETで−0.5〜−1.0V,N−
Ｄ・MOS FETで−２〜−5V程度のものが用いられる。
そこで、CMOSインバータ回路（２）の出力信号が“H"
レベルとなつてトランスフアゲート・トランジスタ群
（６）がON状態となり、次いで、アドレスバツフア回路
（３）の一方の出力信号▲▼が“L"レベル、他方の
出力信号SAが“H"レベルとなれば、セレクト・トランジ
スタ群（７）のうち、Ｎ−Ｄ・MOS FET（Q15），
（Q26）及びＮ−Ｅ・MOS FET（Q16）がON状態、Ｎ−Ｅ
・MOS FET（Q25）がOFF状態となり、MOS FET（Q15），
（Q16）に連なるメモリ列のビツト線が選択される。
レベルとなつてトランスフアゲート・トランジスタ群
（６）がON状態となり、次いで、アドレスバツフア回路
（３）の一方の出力信号▲▼が“L"レベル、他方の
出力信号SAが“H"レベルとなれば、セレクト・トランジ
スタ群（７）のうち、Ｎ−Ｄ・MOS FET（Q15），
（Q26）及びＮ−Ｅ・MOS FET（Q16）がON状態、Ｎ−Ｅ
・MOS FET（Q25）がOFF状態となり、MOS FET（Q15），
（Q16）に連なるメモリ列のビツト線が選択される。
次に、アドレス入力信号Ax1〜Ax3によるアドレスデコ
ーダ回路（５）の出力を、例えばメモリ・ゲートx1のみ
選択“L"レベルとし、他の７ゲートを非選択“H"レベル
とすると、Ｎ−Ｄ・MOS FET（Q20）はON状態となり、Ｎ
−Ｅ・MOS FET（Q17）〜（Q19），（Q21）〜（Q24）も
ゲートに“H"レベルが入力されているのですべてON状態
となつて、コモン・ビツト線（９）の電位はGNDへ放電
される。
ーダ回路（５）の出力を、例えばメモリ・ゲートx1のみ
選択“L"レベルとし、他の７ゲートを非選択“H"レベル
とすると、Ｎ−Ｄ・MOS FET（Q20）はON状態となり、Ｎ
−Ｅ・MOS FET（Q17）〜（Q19），（Q21）〜（Q24）も
ゲートに“H"レベルが入力されているのですべてON状態
となつて、コモン・ビツト線（９）の電位はGNDへ放電
される。
次に、メモリゲートX2を選択“L"レベルとし、他の７
ゲートを非選択“H"レベルとすると、Ｎ−Ｅ・MOS FET
（Q17）〜（Q19），（Q22）〜（Q24）及びＮ−Ｄ・MOS
FET（Q20）はON状態となるが、Ｎ−Ｅ・MOS FET（Q21）
はOFF状態となつて、コモン・ビツト線（10）とGND間の
放電経路は遮断される。
ゲートを非選択“H"レベルとすると、Ｎ−Ｅ・MOS FET
（Q17）〜（Q19），（Q22）〜（Q24）及びＮ−Ｄ・MOS
FET（Q20）はON状態となるが、Ｎ−Ｅ・MOS FET（Q21）
はOFF状態となつて、コモン・ビツト線（10）とGND間の
放電経路は遮断される。
つまり、メモリ・トランジスタのしきい値電圧（以
下、Vthと称す）がメモリ・ゲートの電位レベルよりも
低い場合には、メモリ・トランジスタはON状態となり、
コモン・ビツト線（９）は“L"レベルとなる。また、V
thがメモリ・ゲートの電位レベルよりも高い場合には、
メモリ・トランジスタはOFF状態となり、コモン・ビツ
ト線（９）はセンスアンプ（11）から充電されて“H"レ
ベルとなる。
下、Vthと称す）がメモリ・ゲートの電位レベルよりも
低い場合には、メモリ・トランジスタはON状態となり、
コモン・ビツト線（９）は“L"レベルとなる。また、V
thがメモリ・ゲートの電位レベルよりも高い場合には、
メモリ・トランジスタはOFF状態となり、コモン・ビツ
ト線（９）はセンスアンプ（11）から充電されて“H"レ
ベルとなる。
このようにして、センスアンプ（11）はメモリ・トラ
ンジスタのON,OFF状態を感知して、それぞれに対応した
データ“1"（“H"レベル），“0"（“L"レベル）のセン
スアンプ出力SAPを出す。
ンジスタのON,OFF状態を感知して、それぞれに対応した
データ“1"（“H"レベル），“0"（“L"レベル）のセン
スアンプ出力SAPを出す。
従来のCMOSマスクROMにおいては、セレクト・トラン
ジスタ群（７）のON,OFFを制御するアドレスバツフア回
路（３）の出力信号SA,SAは、二重選択を防止するた
め、メモリ・トランジスタ群（８）毎に異なるアドレス
信号が供給されなければならない。なぜなら、コモン・
ビツト線（９）に接続されるセレクト・トランジスタ群
（７）及びメモリ・トランジスタ群（８）は１個のマス
クROM中、各１群ずつしかないのではなく、例えば１メ
ガビツトのマスクROMであれば、メモリ・トランジスタ
・アレイはX,Y方向に各1024ビツトのマトリツクスで構
成され、Ｙ方向は８段のNAND型ROMであるので、1024/8
＝128群のセレクト・トランジスタ群（７）及びメモリ
・トランジスタ群（８）が必要となる。このため、これ
らの各メモリ・トランジスタ群（８）を選択するために
は、アドレスバツフア回路（３）とそのアドレス線
（４）も上記各128群のトランジスタ群に対応するもの
が必要となる訳である。
ジスタ群（７）のON,OFFを制御するアドレスバツフア回
路（３）の出力信号SA,SAは、二重選択を防止するた
め、メモリ・トランジスタ群（８）毎に異なるアドレス
信号が供給されなければならない。なぜなら、コモン・
ビツト線（９）に接続されるセレクト・トランジスタ群
（７）及びメモリ・トランジスタ群（８）は１個のマス
クROM中、各１群ずつしかないのではなく、例えば１メ
ガビツトのマスクROMであれば、メモリ・トランジスタ
・アレイはX,Y方向に各1024ビツトのマトリツクスで構
成され、Ｙ方向は８段のNAND型ROMであるので、1024/8
＝128群のセレクト・トランジスタ群（７）及びメモリ
・トランジスタ群（８）が必要となる。このため、これ
らの各メモリ・トランジスタ群（８）を選択するために
は、アドレスバツフア回路（３）とそのアドレス線
（４）も上記各128群のトランジスタ群に対応するもの
が必要となる訳である。
小容量のROM（例えば64K〜256Kビツト）であればアド
レス線（４）の本数も少なく、それ程問題となることは
なかつたが、メガビツト級以上の大容量ROMになると、
アドレス線（４）の本数も大幅に増加し、これによつて
パターン面積を増大させるという欠点があつた。
レス線（４）の本数も少なく、それ程問題となることは
なかつたが、メガビツト級以上の大容量ROMになると、
アドレス線（４）の本数も大幅に増加し、これによつて
パターン面積を増大させるという欠点があつた。
この発明は上記のような問題点を解決するためになさ
れたもので、アドレスバツフア回路を簡素化した構成と
することにより、高集積化された不揮発性半導体記憶装
置を得ることを目的としている。
れたもので、アドレスバツフア回路を簡素化した構成と
することにより、高集積化された不揮発性半導体記憶装
置を得ることを目的としている。
この発明に係る不揮発性半導体記憶装置は、複数のメ
モリ・トランジスタ群と、該メモリ・トランジスタ群の
トランジスタに書き込まれたデータを読み出すため、上
記メモリ・トランジスタ群毎に設けられた、ワード線選
択用トランスフアゲート・トランジスタ群，ビツト線選
択用セレクト・トランジスタ群及び信号を入力する周辺
回路と、上記トランジスタから読み出されたデータを出
力する周辺回路とを備えたものにおいて、上記メモリ・
トランジスタ群毎に設けられ、第１のアドレス入力信号
を受けて上記ワード線選択用トランスフアゲート・トラ
ンジスタのゲート選択信号を出力するトランスフアゲー
ト選択用デコーダ回路と、第２のアドレス入力信号を受
けて上記ビツト線選択用セレクト・トランジスタのゲー
ト選択信号を出力するアドレスバツフア回路と、該アド
レスバツフア回路の出力信号を伝達するコモン・アドレ
ス線と、上記メモリ・トランジスタ群毎に設けられ、上
記コモン・アドレス線を介して伝達されてきた信号を、
上記トランスフアゲート選択用デコーダ回路からの信号
を受けて上記ビツト線選択用セレクト・トランジスタ群
のゲートへ転送するセレクトゲート選択用デコーダ回路
とを備えて形成させたものである。
モリ・トランジスタ群と、該メモリ・トランジスタ群の
トランジスタに書き込まれたデータを読み出すため、上
記メモリ・トランジスタ群毎に設けられた、ワード線選
択用トランスフアゲート・トランジスタ群，ビツト線選
択用セレクト・トランジスタ群及び信号を入力する周辺
回路と、上記トランジスタから読み出されたデータを出
力する周辺回路とを備えたものにおいて、上記メモリ・
トランジスタ群毎に設けられ、第１のアドレス入力信号
を受けて上記ワード線選択用トランスフアゲート・トラ
ンジスタのゲート選択信号を出力するトランスフアゲー
ト選択用デコーダ回路と、第２のアドレス入力信号を受
けて上記ビツト線選択用セレクト・トランジスタのゲー
ト選択信号を出力するアドレスバツフア回路と、該アド
レスバツフア回路の出力信号を伝達するコモン・アドレ
ス線と、上記メモリ・トランジスタ群毎に設けられ、上
記コモン・アドレス線を介して伝達されてきた信号を、
上記トランスフアゲート選択用デコーダ回路からの信号
を受けて上記ビツト線選択用セレクト・トランジスタ群
のゲートへ転送するセレクトゲート選択用デコーダ回路
とを備えて形成させたものである。
この発明においては、トランスフアゲート選択用デコ
ーダ回路へ第１のアドレス入力信号を入力することによ
つて、ワード線選択用トランスフアゲート・トランジス
タのゲートが選択される。そうして、第２のアドレス入
力信号に基づき生成されたアドレスバツフア回路の出力
信号がコモン・アドレス線を介してセレクトゲート選択
用デコーダ回路へ伝達され、更に、上記トランスフアゲ
ート選択用デコーダ回路の出力信号が入力されると、上
記コモン・アドレス線を介して伝達された信号はビツト
線選択用セレクト・トランジスタ群のゲートへ転送さ
れ、所要のビツト線が選択される。
ーダ回路へ第１のアドレス入力信号を入力することによ
つて、ワード線選択用トランスフアゲート・トランジス
タのゲートが選択される。そうして、第２のアドレス入
力信号に基づき生成されたアドレスバツフア回路の出力
信号がコモン・アドレス線を介してセレクトゲート選択
用デコーダ回路へ伝達され、更に、上記トランスフアゲ
ート選択用デコーダ回路の出力信号が入力されると、上
記コモン・アドレス線を介して伝達された信号はビツト
線選択用セレクト・トランジスタ群のゲートへ転送さ
れ、所要のビツト線が選択される。
第１図はこの発明の一実施例を示すCMOSマスクROMの
アドレス入力からNAND型メモリを経てセンスアンプに至
るまでの回路構成図であり、図において、（12）はセレ
クト・トランジスタ群（７）中の所要のゲートを選択す
る信号を転送するセレクトゲート選択用デコーダ回路で
あり、上記メモリ・トランジスタ群（８）毎に設けられ
ている。（13）はアドレスバツフア回路（３）から出力
された信号SA,▲▼を各セレクトゲート選択用デコ
ーダ回路（12）に伝達するコモン・アドレス線、
（Q131）及び（Q132）はＰ−MOS FET、（Q133）〜（Q
136）はＮ−Ｅ・MOS FETであり、MOS FET（Q131）と（Q
133）及びMOS FET（Q132）と（Q136）でそれぞれCMOSイ
ンバータを形成している。
アドレス入力からNAND型メモリを経てセンスアンプに至
るまでの回路構成図であり、図において、（12）はセレ
クト・トランジスタ群（７）中の所要のゲートを選択す
る信号を転送するセレクトゲート選択用デコーダ回路で
あり、上記メモリ・トランジスタ群（８）毎に設けられ
ている。（13）はアドレスバツフア回路（３）から出力
された信号SA,▲▼を各セレクトゲート選択用デコ
ーダ回路（12）に伝達するコモン・アドレス線、
（Q131）及び（Q132）はＰ−MOS FET、（Q133）〜（Q
136）はＮ−Ｅ・MOS FETであり、MOS FET（Q131）と（Q
133）及びMOS FET（Q132）と（Q136）でそれぞれCMOSイ
ンバータを形成している。
なお、要素（１）〜（11）は従来例におけるものと同
一、又は相当のものである。但し、この場合のアドレス
バツフア回路（３）はすべてのメモリ・トランジスタ群
（８）に対して一つ設けられた共用のものである。
一、又は相当のものである。但し、この場合のアドレス
バツフア回路（３）はすべてのメモリ・トランジスタ群
（８）に対して一つ設けられた共用のものである。
上記のように構成されたCMOSマスクROMにおいて、ト
ランスフアゲート選択用デコーダ回路（１）へ入力され
るアドレス信号A1〜Anがすべて“H"レベルであれば、そ
の出力は“L"レベルとなり、更にCMOSインバータ回路
（２）で反転されて“H"レベルの信号が出力され、トラ
ンスフアゲート・トランジスタ群（６）はON状態とな
る。
ランスフアゲート選択用デコーダ回路（１）へ入力され
るアドレス信号A1〜Anがすべて“H"レベルであれば、そ
の出力は“L"レベルとなり、更にCMOSインバータ回路
（２）で反転されて“H"レベルの信号が出力され、トラ
ンスフアゲート・トランジスタ群（６）はON状態とな
る。
そうして、トランスフアゲート選択用デコーダ回路
（１）から出力される“L"レベルの信号はセレクトゲー
ト選択用デコーダ回路（12）の二つのCMOSインバータの
ゲートへも入力されて、Ｐ−MOS FET（Q131），
（Q132）を導通状態にする。
（１）から出力される“L"レベルの信号はセレクトゲー
ト選択用デコーダ回路（12）の二つのCMOSインバータの
ゲートへも入力されて、Ｐ−MOS FET（Q131），
（Q132）を導通状態にする。
一方、アドレスバツフア回路（３）へアドレス信号AS
が入力されると、その相反転した出力信号SA,▲▼
がコモン・アドレス線（13）を経て上記セレクトゲート
選択用デコーダ回路（12）のＰ−MOS FET（Q131），（Q
132）のソースへ入力される。
が入力されると、その相反転した出力信号SA,▲▼
がコモン・アドレス線（13）を経て上記セレクトゲート
選択用デコーダ回路（12）のＰ−MOS FET（Q131），（Q
132）のソースへ入力される。
従つて、このとき信号▲▼が“L"レベル、信号SA
が“H"レベルであれば、Ｎ−Ｅ・MOS FET（Q135）のゲ
ートへ“L"レベルが、Ｎ−Ｅ・MOS FET（Q136）のゲー
トへ“H"レベルが入力されるので、Ｎ−Ｅ・MOS FET（Q
136）が導通状態となつてMOS FET（Q132）と（Q134）か
ら成るCMOSインバータの出力側を接地レベルへ短絡し、
出力の“L"レベル信号をより安定にする。
が“H"レベルであれば、Ｎ−Ｅ・MOS FET（Q135）のゲ
ートへ“L"レベルが、Ｎ−Ｅ・MOS FET（Q136）のゲー
トへ“H"レベルが入力されるので、Ｎ−Ｅ・MOS FET（Q
136）が導通状態となつてMOS FET（Q132）と（Q134）か
ら成るCMOSインバータの出力側を接地レベルへ短絡し、
出力の“L"レベル信号をより安定にする。
この効果は、信号SAが“L"レベルとなつた場合も同様
である。
である。
このようにして、セレクトゲート選択用デコーダ回路
（12）からの“L"レベルの出力信号により、従来例にお
ける場合と同様にして、セレクト・トランジスタ群
（７）の所要のゲートが選択される。
（12）からの“L"レベルの出力信号により、従来例にお
ける場合と同様にして、セレクト・トランジスタ群
（７）の所要のゲートが選択される。
次に、アドレス入力信号A1〜Anのうち、いずれか一つ
が“L"レベルであれば、トランスフアゲート選択用デコ
ーダ回路（１）の出力は“H"レベルとなり、セレクトゲ
ート選択用デコーダ回路（12）のＰ−MOS FET
（Q131），（Q132）を非導通状態、Ｎ−Ｅ・MOS FET（Q
133），（Q134）を導通状態とするので、その出力はい
ずれも“L"レベルとなる。
が“L"レベルであれば、トランスフアゲート選択用デコ
ーダ回路（１）の出力は“H"レベルとなり、セレクトゲ
ート選択用デコーダ回路（12）のＰ−MOS FET
（Q131），（Q132）を非導通状態、Ｎ−Ｅ・MOS FET（Q
133），（Q134）を導通状態とするので、その出力はい
ずれも“L"レベルとなる。
従つて、セレクト・トランジスタ群（７）のＮ−Ｅ・
MOS FET（Q16），（Q25）が共に非導通状態となり、コ
モン・ビツト線（９）からメモリ・トランジスタ群
（８）へ至る経路が遮断される。
MOS FET（Q16），（Q25）が共に非導通状態となり、コ
モン・ビツト線（９）からメモリ・トランジスタ群
（８）へ至る経路が遮断される。
また、この場合にはCMOSインバータ回路（２）の出力
は反転されて“L"レベルとなるので、トランスフアゲー
ト・トランジスタ群（６）のＮ−Ｅ・MOS FET（Q7）〜
（Q14）は非導通状態となり、アドレスデコーダ回路
（５）とメモリ・トランジスタ群（８）との経路も遮断
される。
は反転されて“L"レベルとなるので、トランスフアゲー
ト・トランジスタ群（６）のＮ−Ｅ・MOS FET（Q7）〜
（Q14）は非導通状態となり、アドレスデコーダ回路
（５）とメモリ・トランジスタ群（８）との経路も遮断
される。
なお、上記実施例では、上記Ｎ−Ｄ・MOS FET
（Q101）のゲートとソースを接続した自己バイアス型と
しているが、ゲートを電源（Vcc）へ接続したものであ
つてもよく、また、ゲートをGNDへ接続したもの（いず
れも図示せず）であつても同様の効果を有することはい
うまでもない。
（Q101）のゲートとソースを接続した自己バイアス型と
しているが、ゲートを電源（Vcc）へ接続したものであ
つてもよく、また、ゲートをGNDへ接続したもの（いず
れも図示せず）であつても同様の効果を有することはい
うまでもない。
また、上記実施例ではトランスフアゲート選択用デコ
ーダ回路（１）をCMOSNAND回路で構成したものを示した
が、第２図の他の一実施例の回路構成図で示すように、
Ｐ−MOS FETに比べて寸法の小さいＮ−MOS FETだけで構
成させることもでき、この場合にはトランジスタ数が減
少するばかりでなく、トランスフアゲート選択用デコー
ダ回路（１）の回路パターン面積を小さくできるので、
更にマスクROMの高集積化に寄与する。
ーダ回路（１）をCMOSNAND回路で構成したものを示した
が、第２図の他の一実施例の回路構成図で示すように、
Ｐ−MOS FETに比べて寸法の小さいＮ−MOS FETだけで構
成させることもでき、この場合にはトランジスタ数が減
少するばかりでなく、トランスフアゲート選択用デコー
ダ回路（１）の回路パターン面積を小さくできるので、
更にマスクROMの高集積化に寄与する。
図において、（Q101）はＮ−Ｄ・MOS FETから成る負
荷トランジスタ、（Q102）〜（Q101+n）はＮ−Ｅ・MOS
FETから成る駆動トランジスタである。
荷トランジスタ、（Q102）〜（Q101+n）はＮ−Ｅ・MOS
FETから成る駆動トランジスタである。
なお、上記実施例ではアドレスバツフア回路（３）を
すべてのメモリ・トランジスタ群（８）に対して一つ設
けたものを示したが、要すればメモリ・トランジスタ群
（８）をいくつかのブロツクに分けて、それぞれのブロ
ツク毎に共用されるアドレスバツフア回路（３）を設け
てもよい。
すべてのメモリ・トランジスタ群（８）に対して一つ設
けたものを示したが、要すればメモリ・トランジスタ群
（８）をいくつかのブロツクに分けて、それぞれのブロ
ツク毎に共用されるアドレスバツフア回路（３）を設け
てもよい。
また、上記他の一実施例において、トランスフアゲー
ト選択用デコーダ回路（１），トランスフアゲート・ト
ランジスタ群（６），セレクト・トランジスタ群（７）
及びメモリ・トランジスタ群（８）のＮ−Ｅ・MOS FET
（Q102）〜（Q101+n），（Q7）〜（Q14），（Q16）〜
（Q19），（Q21）〜（Q25），（Q27），（Q28），
（Q30）〜（Q34）のしきい値電圧を、周辺回路で用いら
れるＮ−Ｅ・MOS FETのしきい値電圧よりも低い値のも
のとすれば、トランジスタのON抵抗が下がり、ひいては
その充放電時間が早まつて、回路の動作速度を早められ
るという効果がある。更にまた、上記実施例ではマスク
ROMについて示したが、同様に構成したEPROMなどの他の
不揮発性ROMであつてもよい。
ト選択用デコーダ回路（１），トランスフアゲート・ト
ランジスタ群（６），セレクト・トランジスタ群（７）
及びメモリ・トランジスタ群（８）のＮ−Ｅ・MOS FET
（Q102）〜（Q101+n），（Q7）〜（Q14），（Q16）〜
（Q19），（Q21）〜（Q25），（Q27），（Q28），
（Q30）〜（Q34）のしきい値電圧を、周辺回路で用いら
れるＮ−Ｅ・MOS FETのしきい値電圧よりも低い値のも
のとすれば、トランジスタのON抵抗が下がり、ひいては
その充放電時間が早まつて、回路の動作速度を早められ
るという効果がある。更にまた、上記実施例ではマスク
ROMについて示したが、同様に構成したEPROMなどの他の
不揮発性ROMであつてもよい。
この発明においては、共用のアドレスバツフア回路か
らコモン・アドレス線及びセレクトゲート選択用デコー
ダ回路を介してビツト線選択用セレクト・トランジスタ
のゲートを選択する信号を送るという簡素化した構成と
したので、アドレスバツフア回路及びアドレス線が激減
し、高集積化された不揮発性半導体記憶装置を得られる
効果がある。
らコモン・アドレス線及びセレクトゲート選択用デコー
ダ回路を介してビツト線選択用セレクト・トランジスタ
のゲートを選択する信号を送るという簡素化した構成と
したので、アドレスバツフア回路及びアドレス線が激減
し、高集積化された不揮発性半導体記憶装置を得られる
効果がある。
第１図は、この発明の一実施例におけるCMOSマスクROM
のアドレス入力からNAND型メモリを経てセンスアンプに
至るまでの回路構成図、第２図は、この発明の他の一実
施例の回路構成図、第３図は、従来の一実施例における
CMOSマスクROMのアドレス入力からNAND型メモリを経て
センスアンプに至るまでの回路構成図である。 図において、（１）はトランスフアゲート選択用デコー
ダ回路、（２）はCMOSインバータ回路、（３）はアドレ
スバツフア回路、（４）はアドレス線、（５）はアドレ
スデコーダ回路、（６）はトランスフアゲート・トラン
ジスタ群、（７）はセレクト・トランジスタ群、（８）
はメモリ・トランジスタ群、（９）はコモン・ビツト
線、（10）はデコーダ回路、（11）はセンスアンプ、
（12）はセレクトゲート選択用デコーダ回路、（13）は
コモン・アドレス線である。 なお、図中、同一符号は同一、又は相当部分を示す。
のアドレス入力からNAND型メモリを経てセンスアンプに
至るまでの回路構成図、第２図は、この発明の他の一実
施例の回路構成図、第３図は、従来の一実施例における
CMOSマスクROMのアドレス入力からNAND型メモリを経て
センスアンプに至るまでの回路構成図である。 図において、（１）はトランスフアゲート選択用デコー
ダ回路、（２）はCMOSインバータ回路、（３）はアドレ
スバツフア回路、（４）はアドレス線、（５）はアドレ
スデコーダ回路、（６）はトランスフアゲート・トラン
ジスタ群、（７）はセレクト・トランジスタ群、（８）
はメモリ・トランジスタ群、（９）はコモン・ビツト
線、（10）はデコーダ回路、（11）はセンスアンプ、
（12）はセレクトゲート選択用デコーダ回路、（13）は
コモン・アドレス線である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (5)
- 【請求項１】複数のメモリ・トランジスタ群と、該メモ
リ・トランジスタ群のトランジスタに書き込まれたデー
タを読み出すため、上記メモリ・トランジスタ群毎に設
けられた、ワード線選択用トランスフアゲート・トラン
ジスタ群，ビツト線選択用セレクト・トランジスタ群及
び信号を入力する周辺回路と、上記トランジスタから読
み出されたデータを出力する周辺回路とを備えた不揮発
性半導体記憶装置において、上記メモリ・トランジスタ
群毎に設けられ、第１のアドレス入力信号を受けて上記
ワード線選択用トランスフアゲート・トランジスタ群の
ゲート選択信号を出力するトランスフアゲート選択用デ
コーダ回路と、第２のアドレス入力信号を受けて上記ビ
ツト線選択用セレクト・トランジスタ群のゲート選択信
号を出力するアドレスバツフア回路と、該アドレスバツ
フア回路の出力信号を伝達するコモン・アドレス線と、
上記メモリ・トランジスタ群毎に設けられ、上記コモン
・アドレス線を介して伝達されてきた信号を、上記トラ
ンスフアゲート選択用デコーダ回路からの信号を受けた
とき、上記ビツト選択用セレクト・トランジスタ群のゲ
ートへ転送するセレクト・ゲート選択用デコーダ回路と
を備えていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】上記アドレスバツフア回路は、すべての上
記メモリ・トランジスタ群に対して一つ設けられている
ことを特徴とする特許請求の範囲第１項記載の不揮発性
半導体記憶装置。 - 【請求項３】上記トランスフアゲート選択用デコーダ回
路は、Ｎチヤンネル・デイプリーシヨン型電界効果トラ
ンジスタから成る負荷トランジスタと、Ｎチヤンネル・
エンハンスメント型電界効果トランジスタから成る駆動
トランジスタとを直列に構成したものであることを特徴
とする特許請求の範囲第１項又は第２項記載の不揮発性
半導体記憶装置。 - 【請求項４】上記セレクトゲート選択用デコーダ回路
は、上記トランスフアゲート選択用デコーダ回路の出力
信号を共通のゲート入力とし、Ｐチヤンネル型電界効果
トランジスタのソースに上記コモン・アドレス線から各
一方の信号を入力する二つのCMOSインバータと、該CMOS
インバータの各出力側と接地レベル間に設けられ、その
ゲートへの入力が相互の上記CMOSインバータの出力側か
らなされるＮチヤンネル・エンハンスメント型電界効果
トランジスタとから成ることを特徴とする特許請求の範
囲第１項乃至第３項のいずれかに記載の不揮発性半導体
記憶装置。 - 【請求項５】上記メモリ・トランジスタ群，ワード線選
択用トランスフアゲート・トランジスタ群，ビツト線選
択用セレクト・トランジスタ群及びトランスフアゲート
選択用デコーダ回路の少なくともいずれか一つのＮチヤ
ンネル・エンハンスメント型電界効果トランジスタのし
きい値電圧が、上記周辺回路で用いられているＮチヤン
ネル・エンハンスメント型電界効果トランジスタのもの
よりも低い値を有することを特徴とする特許請求の範囲
第２項乃至第４項のいずれかに記載の不揮発性半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27851687A JP2518316B2 (ja) | 1987-11-04 | 1987-11-04 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27851687A JP2518316B2 (ja) | 1987-11-04 | 1987-11-04 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119990A JPH01119990A (ja) | 1989-05-12 |
| JP2518316B2 true JP2518316B2 (ja) | 1996-07-24 |
Family
ID=17598376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27851687A Expired - Fee Related JP2518316B2 (ja) | 1987-11-04 | 1987-11-04 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518316B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174595A (ja) * | 1991-12-20 | 1993-07-13 | Nec Corp | 半導体記憶装置 |
-
1987
- 1987-11-04 JP JP27851687A patent/JP2518316B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01119990A (ja) | 1989-05-12 |
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Legal Events
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|---|---|---|---|
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