JPH1050067A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 出力信号の振幅を１／２に圧縮しうるＣＭＯ
Ｓ論理ゲートを基本素子とするスタティック型ＲＡＭ等
の低消費電力化。 【解決手段】 スタティック型ＲＡＭ等のアドレスデコ
ーダ等を構成するアンドゲートＡＧ０１０等において、
反転内部アドレス信号Ｘ０Ｂ及びＸ１Ｂを受けるＰＭＯ
ＳＰ５及びＰ６と、非反転内部アドレス信号Ｘ０Ｔ及び
Ｘ１Ｔを受けるＮＭＯＳＮ５及びＮ６と、内部ノードｎ
１と反転内部アドレス信号供給端子の間にそれぞれ設け
られるＮＭＯＳＮ７及びＮ８と、内部ノードｎ２につい
て同様の関係にある。ＰＭＯＳＰ７及びＰ８と、ＭＯＳ
ＰＡ及びＮＡあるいはＰ９及びＮ９からなりその入力端
子が内部ノードｎ１又はｎ２にそれぞれ結合される２個
のインバータとを基本構成とし、論理ゲートの出力信号
が論理“０”、ならびに相補クロック信号ＣＫ＊が無効
レベルとされるときには、その出力信号ＸＤ０１０Ｔ及
びＸＤ０１０Ｂはともに中間電位ＨＶＣとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、ＣＭＯＳ（相補型ＭＯＳ）回路を基本素子
とするスタティック型ＲＡＭ（ランダムアクセスメモ
リ）ならびにそのアドレスデコーダを構成する論理ゲー
トに利用して特に有効な技術に関する。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるいわ
ゆるＣＭＯＳ回路をその基本素子として構成されるアド
レスデコーダ等の論理回路があり、このようなアドレス
デコーダを備えるスタティック型ＲＡＭ等の半導体装置
がある。これらのスタティック型ＲＡＭ等において、ア
ドレスデコーダ等を構成するＣＭＯＳ回路の出力信号
は、電源電圧及び接地電位間をいわゆるフルスィングさ
れ、そのハイレベル及びロウレベルは、それぞれ例えば
＋５Ｖ（ボルト）のような電源電圧ＶＤＤ又は接地電位
ＶＳＳつまり０Ｖとされる。

【０００３】ＭＯＳＦＥＴを含みその出力信号が電源電
圧及び接地電位間をフルスィングされる半導体装置につ
いては、例えば、丸善株式会社発行の『ＶＬＳＩシステ
ム設計 回路と実装の基礎』第１５５頁〜第１６５頁に
記載されている。

【０００４】

【発明が解決しようとする課題】近年、半導体集積回路
における微細加工技術の進歩は目覚ましく、スタティッ
ク型ＲＡＭ等も大規模化・大容量化の一途にある。ま
た、これにともなってスタティック型ＲＡＭ等のチップ
サイズが大型化し、その内部における信号配線の寄生容
量も増大する傾向にある。このため、ＣＭＯＳ回路を基
本素子とし各信号配線を介して伝達される内部信号のレ
ベルが電源電圧ＶＤＤ及び接地電位ＶＳＳ間をフルスィ
ングされる従来のスタティック型ＲＡＭ等では、信号レ
ベルの遷移にともなって信号配線の寄生容量に対して比
較的大きなチャージ又はディスチャージ電流が流される
とともに、これらの寄生容量のチャージ又はディスチャ
ージに比較的長い時間が必要となり、信号の伝達遅延時
間が長くなる。この結果、スタティック型ＲＡＭ等の高
速性が阻害される。

【０００５】この発明の目的は、その出力信号の振幅を
圧縮しうるＣＭＯＳ論理ゲートを実現することにある。
この発明の他の目的は、ＣＭＯＳ回路を基本素子とする
スタティック型ＲＡＭ等の高速化を図ることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタティック型ＲＡＭ等のア
ドレスデコーダ等を構成するＣＭＯＳ論理ゲートを、第
１の電源電圧と第１の内部ノードとの間に並列形態に設
けられそのゲートが対応する第１ないし第ｐの非反転入
力端子にそれぞれ結合される第１導電型の第１のＭＯＳ
ＦＥＴと、第１ないし第ｐの非反転入力端子に対応して
それぞれｐ−１ずつ設けられそのゲートが対応する第１
ないし第ｐの非反転入力端子にそれぞれ共通結合されそ
のドレインが第１の内部ノードに共通結合されそのソー
スが対応するものを除く他のｐ−１の非反転入力端子と
対をなす反転入力端子にそれぞれ結合される第２導電型
の第２のＭＯＳＦＥＴと、第２の内部ノードと第２の電
源電圧との間に並列形態に設けられそのゲートが対応す
る第１ないし第ｐの反転入力端子にそれぞれ結合される
第２導電型の第３のＭＯＳＦＥＴと、第１ないし第ｐの
反転入力端子に対応してそれぞれｐ−１ずつ設けられそ
のゲートが対応する第１ないし第ｐの反転入力端子にそ
れぞれ共通結合されそのドレインが第２の内部ノードに
共通結合されそのソースが対応するものを除く他のｐ−
１の反転入力端子と対をなす非反転入力端子にそれぞれ
結合される第１導電型の第４のＭＯＳＦＥＴと、その入
力端子が第１及び第２の内部ノードにそれぞれ結合され
る第１及び第２のインバータとを基本に構成するととも
に、論理ゲートの出力信号を、非反転及び反転出力信号
からなる相補信号とし、これらの出力信号が論理“０”
とされるときならびにクロック信号が無効レベルとされ
るときには、その非反転及び反転出力信号をともに中間
電位とし、出力信号が論理“１”とされるときには、そ
の非反転出力信号を第１の電源電圧電位とし、その反転
出力信号を第２の電源電圧電位とする。

【０００８】上記した手段によれば、ＣＭＯＳ論理ゲー
トの出力信号の非反転及び反転出力信号を、中間電位か
ら第１又は第２の電源電圧電位に変化させ、その振幅を
従来の二分の一に圧縮することができるため、これらの
出力信号のレベル遷移にともなう寄生容量のチャージ又
はディスチャージ時間を削減し、その伝達遅延時間を短
縮することができる。この結果、ＣＭＯＳ回路を基本素
子とするスタティック型ＲＡＭ等の高速化を図ることが
できる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のスタティック
型ＲＡＭの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、公知のＣＭＯＳ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。

【００１０】図１において、この実施例のスタティック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。このメ
モリアレイＭＡＲＹは、特に制限されないが、図の水平
方向に平行して配置される実質２５６本のワード線Ｗ０
００〜Ｗ２５５と、垂直方向に平行して配置される実質
８，１９２組の相補ビット線とを含む。これらのワード
線及び相補ビット線の交点には、一対のＣＭＯＳインバ
ータが交差結合されてなるラッチを中心とする実質２，
０９７，１５２個のスタティック型メモリセルが格子状
に配置される。これにより、スタティック型ＲＡＭは、
２，０９７，１５２ビットつまりいわゆる２メガビット
の記憶容量を有するものとされる。

【００１１】メモリアレイＭＡＲＹの同一列に配置され
る２５６個のスタティック型メモリセルを構成するラッ
チの非反転及び反転入出力ノードは、Ｎチャンネル型の
一対の選択ＭＯＳＦＥＴを介して対応する相補ビット線
の非反転及び反転信号線にそれぞれ共通結合される。ま
た、メモリアレイＭＡＲＹの同一行に配置される８，１
９２個のスタティック型メモリセルを構成する選択ＭＯ
ＳＦＥＴのゲートは、対応するワード線Ｗ０００〜Ｗ２
５５にそれぞれ共通結合される。

【００１２】メモリアレイＭＡＲＹを構成するワード線
Ｗ０００〜Ｗ２５５は、ＸアドレスデコーダＸＤに結合
され、択一的に選択状態とされる。Ｘアドレスデコーダ
ＸＤには、ＸアドレスバッファＸＢから８ビットの相補
内部アドレス信号Ｘ０＊〜Ｘ７＊（ここで、例えば非反
転内部アドレス信号Ｘ０Ｔ及び反転内部アドレス信号Ｘ
０Ｂを合わせて相補内部アドレス信号Ｘ０＊のように＊
を付して表す。また、それが有効とされるとき選択的に
ハイレベルとされるいわゆる非反転信号等についてはそ
の名称の末尾にＴを付して表し、それが有効とされると
き選択的にロウレベルとされる反転信号等についてはそ
の名称の末尾にＢを付して表す。以下同様）が供給され
るとともに、クロックバッファＣＢからその動作を制御
するための相補クロック信号ＣＫ＊が供給される。ま
た、ＸアドレスバッファＸＢには、外部のアクセス装置
からアドレス入力端子ＡＸ０〜ＡＸ７を介して８ビット
のＸアドレス信号ＡＸ０〜ＡＸ７が供給されるととも
に、クロックバッファＣＢからその動作を制御するため
の相補クロック信号ＣＫ＊が供給される。

【００１３】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸ７を介して供給されるＸアドレス信号
ＡＸ０〜ＡＸ７を、相補クロック信号ＣＫ＊に従って選
択的に取り込み、これらのＸアドレス信号をもとに相補
内部アドレス信号Ｘ０＊〜Ｘ７＊を形成して、Ｘアドレ
スデコーダＸＤに供給する。このとき、Ｘアドレスデコ
ーダＸＤは、相補クロック信号ＣＫ＊の有効レベルを受
けて選択的に動作状態とされ、ＸアドレスバッファＸＢ
から供給される相補内部アドレス信号Ｘ０＊〜Ｘ７＊を
デコードして、メモリアレイＭＡＲＹの対応するワード
線Ｗ０００〜Ｗ２５５を択一的に選択状態とする。な
お、ＸアドレスバッファＸＢ及びＸアドレスデコーダＸ
Ｄの具体的構成については、後で詳細に説明する。

【００１４】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、ＹスイッチＹＳに結合され、これを介し
て３２組ずつ選択的にライトアンプＷＡ又はリードアン
プＲＡの３２個の単位回路に接続される。ＹスイッチＹ
Ｓには、ＹアドレスデコーダＹＤから実質２５６ビット
のビット線選択信号が供給される。また、ライトアンプ
ＷＡには、タイミング発生回路ＴＧから内部制御信号Ｗ
Ｃが供給され、リードアンプＲＡには、内部制御信号Ｒ
Ｃが供給される。一方、ＹアドレスデコーダＹＤには、
ＹアドレスバッファＹＢから８ビットの相補内部アドレ
ス信号Ｙ０＊〜Ｙ７＊が供給され、クロックバッファＣ
Ｂからその動作を制御するための相補クロック信号ＣＫ
＊が供給される。また、ＹアドレスバッファＹＢには、
アドレス入力端子ＡＹ０〜ＡＹ７を介してＹアドレス信
号ＡＹ０〜ＡＹ７が供給され、クロックバッファＣＢか
ら相補クロック信号ＣＫ＊が供給される。

【００１５】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹ７を介して供給されるＹアドレス信号
ＡＹ０〜ＡＹ７を、相補クロック信号ＣＫ＊に従って選
択的に取り込み、これらのＹアドレス信号をもとに相補
内部アドレス信号Ｙ０＊〜Ｙ７＊を形成して、Ｙアドレ
スデコーダＹＤに供給する。このとき、Ｙアドレスデコ
ーダＹＤは、相補クロック信号ＣＫ＊の有効レベルを受
けて選択的に動作状態とされ、ＹアドレスバッファＹＢ
から供給される相補内部アドレス信号Ｙ０＊〜Ｙ７＊を
デコードして、ＹスイッチＹＳに対するビット線選択信
号の対応するビットを択一的にハイレベルとする。さら
に、ＹスイッチＹＳは、ビット線選択信号が択一的にハ
イレベルとされることで選択的にかつ３２組ずつ同時に
オン状態とされる８，１９２対のスイッチＭＯＳＦＥＴ
を含み、メモリアレイＭＡＲＹの指定された３２組の相
補ビット線とライトアンプＷＡ又はリードアンプＲＡの
各単位回路の出力端子又は入力端子との間を選択的に接
続する。

【００１６】ライトアンプＷＡ，リードアンプＲＡ，入
力データレジスタＩＲ，出力データレジスタＯＲ，デー
タ入力バッファＩＢならびにデータ出力バッファＯＢ
は、それぞれ３２個の単位回路を備える。このうち、ラ
イトアンプＷＡの各単位回路の入力端子は、入力データ
レジスタＩＲの対応する単位回路の出力端子にそれぞれ
結合され、リードアンプＲＡの各単位回路の出力端子
は、出力データレジスタＯＲの対応する単位回路の入力
端子に結合される。入力データレジスタＩＲの各単位回
路の入力端子は、相補入力データバスＩＤ０＊〜ＩＤ３
１＊を介してデータ入力バッファＩＢの対応する単位回
路の出力端子に結合され、出力データレジスタＯＲの各
単位回路の出力端子は、相補出力データバスＯＤ０＊〜
ＯＤ３１＊を介してデータ出力バッファＯＢの対応する
単位回路の入力端子に結合される。データ入力バッファ
ＩＢの各単位回路の入力端子ならびにデータ出力バッフ
ァＯＢの各単位回路の出力端子は、対応するデータ入出
力端子Ｄ０〜Ｄ３１にそれぞれ共通結合される。入力デ
ータレジスタＩＲ及び出力データレジスタＯＲを構成す
る３２個の単位回路には、クロックバッファＣＢから相
補クロック信号ＣＫ＊が共通に供給され、データ出力バ
ッファＯＢを構成する３２個の単位回路には、タイミン
グ発生回路ＴＧから内部制御信号ＯＣが共通に供給され
る。

【００１７】入力バッファＩＢの各単位回路は、スタテ
ィック型ＲＡＭが書き込みモードとされるとき、対応す
るデータ入出力端子Ｄ０〜Ｄ３１を介して入力される合
計３２ビットの書き込みデータを取り込み、入力データ
レジスタＩＲの対応する単位回路に伝達する。これらの
書き込みデータは、相補クロック信号ＣＫ＊に従って入
力データレジスタＩＲの各単位回路に取り込まれた後、
相補入力データバスＩＤ０＊〜ＩＤ３１＊を介してライ
トアンプＷＡの各単位回路に伝達される。ライトアンプ
ＷＡの各単位回路は、内部制御信号ＷＣのハイレベルを
受けて選択的にかつ一斉に動作状態とされ、入力データ
レジスタＩＲの対応する単位回路から伝達される書き込
みデータをもとに所定の相補書き込み信号を形成して、
メモリアレイＭＡＲＹの選択された３２個のメモリセル
に書き込む。

【００１８】一方、リードアンプＲＡの各単位回路は、
スタティック型ＲＡＭが読み出しモードとされるとき、
内部制御信号ＲＣのハイレベルを受けて選択的にかつ一
斉に動作状態とされ、メモリアレイＭＡＲＹの選択され
た３２個のメモリセルからＹスイッチＹＳを介して出力
される読み出し信号を増幅して、出力データレジスタＯ
Ｒの対応する単位回路に伝達する。このとき、出力デー
タレジスタＯＲの各単位回路は、リードアンプＲＡの対
応する単位回路から出力される読み出しデータを相補ク
ロック信号ＣＫ＊に従って取り込み、保持するととも
に、相補出力データバスＯＤ０＊〜ＯＤ３１＊を介して
データ出力バッファＯＢの各単位回路に伝達する。デー
タ出力バッファＯＢの各単位回路は、内部制御信号ＯＣ
のハイレベルを受けて選択的にかつ一斉に動作状態とさ
れ、出力データレジスタＯＲの対応する単位回路から伝
達される３２ビットの読み出しデータを、データ入出力
端子Ｄ０〜Ｄ３１を介して外部のアクセス装置に出力す
る。

【００１９】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるチップイネー
ブル信号ＣＥＢ，ライトイネーブル信号ＷＥＢならびに
出力イネーブル信号ＯＥＢをもとに上記各種の内部制御
信号を選択的に形成し、スタティック型ＲＡＭの各部に
供給する。また、クロックバッファＣＢは、外部からク
ロック入力端子ＣＫを介して供給されるクロック信号Ｃ
Ｋをもとに相補クロック信号ＣＫ＊を形成し、スタティ
ック型ＲＡＭの各部に供給する。

【００２０】図２には、図１のスタティック型ＲＡＭに
含まれるＸアドレスバッファＸＢ及びＸアドレスデコー
ダＸＤの一実施例のブロック図が示されている。同図を
もとに、この実施例のスタティック型ＲＡＭに含まれる
ＸアドレスバッファＸＢ及びＸアドレスデコーダＸＤの
構成及び動作の概要について説明する。

【００２１】図２において、この実施例のスタティック
型ＲＡＭは、前述のように、２５６本のワード線Ｗ００
０〜Ｗ２５５を含むメモリアレイＭＡＲＹをその基本構
成要素とし、ＸアドレスデコーダＸＤは、これらのワー
ド線Ｗ０００〜Ｗ２５５に対応して設けられる２５６個
のワード線ドライバＷＬＤ０００〜ＷＬＤ２５５を備え
る。また、スタティック型ＲＡＭには、メモリアレイＭ
ＡＲＹのワード線Ｗ０００〜Ｗ２５５を択一的に指定す
るため、外部のアクセス装置からＸアドレス入力端子Ａ
Ｘ０〜ＡＸ７を介して８ビットのＸアドレス信号ＡＸ０
〜ＡＸ７が供給され、ＸアドレスバッファＸＢは、これ
らのＸアドレス信号に対応して設けられる８個の単位Ｘ
アドレスバッファＵＸＢ０〜ＵＸＢ７を備える。

【００２２】ＸアドレスバッファＸＢの単位Ｘアドレス
バッファＵＸＢ０〜ＵＸＢ７には、クロックバッファＣ
Ｂから相補クロック信号ＣＫ＊が共通に供給される。ま
た、その出力信号つまり相補内部アドレス信号Ｘ０＊〜
Ｘ７＊は、２ビットずつ組み合わされてＸアドレスデコ
ーダＸＤの単位ＸアドレスデコーダＵＸＤ０１，ＵＸＤ
２３，ＵＸＤ４５ならびにＵＸＤ６７に供給され、これ
らの単位Ｘアドレスデコーダの出力信号つまり相補プリ
デコード信号ＸＤ０１０＊〜ＸＤ０１３＊，ＸＤ２３０
＊〜ＸＤ２３３＊，ＸＤ４５０＊〜ＸＤ４５３＊ならび
にＸＤ６７０＊〜ＸＤ６７３＊は、８ビットずつ組み合
わされて単位ＸアドレスデコーダＵＸＤＳ０３及びＵＸ
ＤＳ４７に供給される。単位ＸアドレスデコーダＵＸＤ
０１，ＵＸＤ２３，ＵＸＤ４５，ＵＸＤ６７ならびにＵ
ＸＤＳ０３，ＵＸＤＳ４７には、相補クロック信号ＣＫ
＊が共通に供給される。単位ＸアドレスデコーダＵＸＤ
Ｓ０３及びＵＸＤＳ４７の出力信号つまり相補プリデコ
ード信号ＸＤ０３０＊〜ＸＤ０３Ｆ＊ならびにＸＤ４７
０＊〜ＸＤ４７Ｆ＊は、２ビットずつ組み合わされてワ
ード線ドライバＷＬＤ０００〜ＷＬＤ２５５に供給され
る。

【００２３】ＸアドレスバッファＸＢの単位Ｘアドレス
バッファＵＸＢ０〜ＵＸＢ７は、相補クロック信号ＣＫ
＊が有効レベルつまり論理“１”（ここで、その非反転
信号がハイレベルとされ反転信号がロウレベルとされる
状態を論理“１”と称し、逆の状態を論理“０”と称す
る。以下同様）とされることで選択的に動作状態とされ
る。この動作状態において、単位ＸアドレスバッファＵ
ＸＢ０〜ＵＸＢ７は、外部のアクセス装置からＸアドレ
ス入力端子ＡＸ０〜ＡＸ７を介して入力されるＸアドレ
ス信号ＡＸ０〜ＡＸ７を取り込み、相補内部アドレス信
号Ｘ０＊〜Ｘ７＊を形成して、ＸアドレスデコーダＸＤ
に供給する。なお、ＸアドレスバッファＸＢの具体的構
成及び動作については、後で詳細に説明する。

【００２４】ＸアドレスデコーダＸＤの前段の単位Ｘア
ドレスデコーダＵＸＤＦ０１，ＵＸＤＦ２３，ＵＸＤＦ
４５ならびにＵＸＤＦ６７は、ＸアドレスバッファＸＢ
から供給される２ビットの相補内部アドレス信号Ｘ０＊
及びＸ１＊，Ｘ２＊及びＸ３＊，Ｘ４＊及びＸ５＊ある
いはＸ６＊及びＸ７＊をそれぞれデコードして、相補プ
リデコード信号ＸＤ０１０＊〜ＸＤ０１３＊，ＸＤ２３
０＊〜ＸＤ２３３＊，ＸＤ４５０＊〜ＸＤ４５３＊ある
いはＸＤ６７０＊〜ＸＤ６７３＊の対応するビットをそ
れぞれ択一的に論理“１”とする。また、後段の単位Ｘ
アドレスデコーダＵＸＤＳ０３及びＵＸＤＳ４７は、単
位ＸアドレスデコーダＵＸＤＦ０１及びＵＸＤＦ２３あ
るいはＵＸＤＦ４５及びＵＸＤＦ６７から供給される合
計８ビットの相補プリデコード信号ＸＤ０１０＊〜ＸＤ
０１３＊ならびにＸＤ２３０＊〜ＸＤ２３３＊あるいは
ＸＤ４５０＊〜ＸＤ４５３＊ならびにＸＤ６７０＊〜Ｘ
Ｄ６７３＊をそれぞれ１ビットずつ組み合わせることに
より、プリデコード信号ＸＤ０３０＊〜ＸＤ０３Ｆ＊あ
るいはＸＤ４７０＊〜ＸＤ４７Ｆ＊の対応するビットを
それぞれ択一的に論理“１”とする。なお、単位Ｘアド
レスデコーダＵＸＤＦ０１，ＵＸＤＦ２３，ＵＸＤＦ４
５，ＵＸＤＦ６７ならびにＵＸＤＳ０３及びＵＸＤＳ４
７の具体的構成については、後で詳細に説明する。

【００２５】ワード線ドライバＷＬＤ０００〜ＷＬＤ２
５５は、単位ＸアドレスデコーダＵＸＤＳ０３から出力
される１６ビットの相補プリデコード信号ＸＤ０３０＊
〜ＸＤ０３Ｆ＊と、単位ＸアドレスデコーダＵＸＤＳ４
７から出力される１６ビットの相補プリデコード信号Ｘ
Ｄ４７０＊〜ＸＤ４７Ｆ＊とを所定の組み合わせで２ビ
ットずつ受け、両相補プリデコード信号がともに論理
“１”とされるとき、対応するワード線Ｗ０００〜Ｗ２
５５を選択的にハイレベルとする。

【００２６】図３には、図２のＸアドレスバッファＸＢ
に含まれる単位ＸアドレスバッファＵＸＢ０の一実施例
の回路図が示され、図４には、その一実施例の論理条件
図が示されている。両図をもとに、Ｘアドレスバッファ
ＸＢを構成する単位ＸアドレスバッファＵＸＢ０〜ＵＸ
Ｂ７の具体的構成及び動作ならびにその特徴について説
明する。なお、以下の記述では、単位Ｘアドレスバッフ
ァＵＸＢ０に関する説明をもって単位Ｘアドレスバッフ
ァＵＸＢ０〜ＵＸＢ７を説明する。

【００２７】図３において、ＸアドレスバッファＸＢの
単位ＸアドレスバッファＵＸＢ０〜ＵＸＢ７は、単位Ｘ
アドレスバッファＵＸＢ０に代表して示されるように、
一対のクロックドインバータＣＶ１及びＣＶ２を備え
る。このうち、クロックドインバータＣＶ１は、第１の
電源電圧つまり電源電圧ＶＤＤと第２の電源電圧つまり
接地電位ＶＳＳとの間に直列形態に設けられるそれぞれ
２個のＰチャンネルＭＯＳＦＥＴＰ１及びＰ２ならびに
ＮチャンネルＭＯＳＦＥＴＮ１及びＮ２を含み、クロッ
クドインバータＣＶ２は、同様に電源電圧ＶＤＤ及び接
地電位ＶＳＳ間に直列形態に設けられるそれぞれ２個の
ＰチャンネルＭＯＳＦＥＴＰ３及びＰ４ならびにＮチャ
ンネルＭＯＳＦＥＴＮ３及びＮ４を含む。

【００２８】単位ＸアドレスバッファＵＸＢ０のクロッ
クドインバータＣＶ１を構成するＭＯＳＦＥＴＰ１及び
Ｎ２のゲートには、Ｘアドレス入力端子ＡＸ０からイン
バータＶ１を介してＸアドレス信号ＡＸ０の反転信号が
共通に供給され、クロックドインバータＣＶ２を構成す
るＭＯＳＦＥＴＰ３及びＮ４のゲートには、インバータ
Ｖ１の出力信号のインバータＶ２による反転信号が共通
に供給される。また、クロックドインバータＣＶ１及び
ＣＶ２を構成するＭＯＳＦＥＴＰ２及びＰ４のゲートに
は、非反転クロック信号ＣＫＴが共通に供給され、ＭＯ
ＳＦＥＴＮ１及びＮ３のゲートには、反転クロック信号
ＣＫＢが共通に供給される。言うまでもなく、これらの
非反転クロック信号ＣＫＴ及び反転クロック信号ＣＫＢ
の論理レベルは、相補的に変化される。

【００２９】クロックドインバータＣＶ１を構成するＭ
ＯＳＦＥＴＰ２及びＮ１の共通結合されたドレインは、
単位ＸアドレスバッファＵＸＢ０の非反転出力端子Ｘ０
Ｔとなり、クロックドインバータＣＶ２を構成するＭＯ
ＳＦＥＴＰ４及びＮ３の共通結合されたドレインは、そ
の反転出力端子Ｘ０Ｂとなる。単位Ｘアドレスバッファ
ＵＸＢ０の非反転出力端子Ｘ０Ｔと中間電位供給点ＨＶ
Ｃとの間には、相補クロック信号ＣＫ＊が論理“０”と
されるとき選択的にオン状態とされるトランスファゲー
トＧ１が設けられ、反転出力端子Ｘ０Ｔと中間電位供給
点ＨＶＣとの間には、同様に相補クロック信号ＣＫ＊が
論理“０”とされるとき選択的にオン状態とされるトラ
ンスファゲートＧ２が設けられる。この実施例におい
て、中間電位供給点ＨＶＣに供給される中間電位ＨＶＣ
は、第１の電源電圧電位つまり電源電圧ＶＤＤと第２の
電源電圧電位つまり接地電位ＶＳＳの間の中間電位とさ
れ、その絶対値は、電源電圧ＶＤＤのほぼ二分の一に設
定される。

【００３０】外部のアクセス装置から供給される相補ク
ロック信号ＣＫ＊は、後述するように、所定の周期をも
って繰り返し交互に論理“１”又は論理“０”とされ
る。また、Ｘアドレス信号ＡＸ０〜ＡＸ７は、相補クロ
ック信号ＣＫ＊の論理“１”への変化にほぼ同期して選
択的に電源電圧ＶＤＤのようなハイレベルとされ、ある
いは接地電位ＶＳＳのようなロウレベルとされる。

【００３１】相補クロック信号ＣＫ＊が論理“０”とさ
れるとき、ＸアドレスバッファＸＢの単位Ｘアドレスバ
ッファＵＸＢ０では、トランスファゲートＧ１及びＧ２
がオン状態とされる。このとき、クロックドインバータ
ＣＶ１及びＣＶ２のＭＯＳＦＥＴＰ２及びＮ１ならびに
Ｐ４及びＮ３は、相補クロック信号ＣＫ＊の論理“０”
を受けてオフ状態とされる。このため、単位Ｘアドレス
バッファＵＸＢ０の非反転及び反転出力信号つまり非反
転内部アドレス信号Ｘ０Ｔ及び反転内部アドレス信号Ｘ
０Ｂは、図４の状態１に示されるように、入力信号つま
りＸアドレス信号ＡＸ０に関係なく中間電位ＨＶＣとさ
れる。

【００３２】一方、相補クロック信号ＣＫ＊が論理
“０”から論理“１”に変化されると、単位Ｘアドレス
バッファＵＸＢ０では、トランスファゲートＧ１及びＧ
２がオフ状態とされる。このとき、クロックドインバー
タＣＶ１及びＣＶ２のＭＯＳＦＥＴＰ２及びＮ１ならび
にＰ４及びＮ３は、相補クロック信号ＣＫ＊の論理
“１”を受けてオフ状態とされ、ＭＯＳＦＥＴＰ１及び
Ｎ２ならびにＰ３及びＮ４は、Ｘアドレス信号ＡＸ０の
論理レベルに応じて選択的にオン状態とされる。このた
め、単位ＸアドレスバッファＵＸＢ０の非反転及び反転
出力信号つまり非反転内部アドレス信号Ｘ０Ｔ及び反転
内部アドレス信号Ｘ０Ｂは、図４の状態２又は３に示さ
れるように、Ｘアドレス信号ＡＸ０が接地電位ＶＳＳの
ようなロウレベルであるとき論理“０”とされ、電源電
圧ＶＤＤのようなハイレベルであるときには論理“１”
とされる。

【００３３】このように、スタティック型ＲＡＭのＸア
ドレスバッファＸＢを構成する単位Ｘアドレスバッファ
ＵＸＢ０〜ＵＸＢ７は、その動作が相補クロック信号Ｃ
Ｋ＊に従って制御され、同期化される訳であって、その
非反転及び反転出力信号つまり非反転内部アドレス信号
Ｘ０Ｔ〜Ｘ７Ｔならびに反転内部アドレス信号Ｘ０Ｂ〜
Ｘ７Ｂは、相補クロック信号ＣＫ＊が論理“０”つまり
無効レベルとされるときすべて中間電位ＨＶＣとされ、
相補クロック信号ＣＫ＊が論理“１”つまり有効レベ
ルとされるとき、対応するＸアドレス信号ＡＸ０〜ＡＸ
７の論理レベルに応じて選択的に論理“０”又は“１”
とされるものである。

【００３４】図５には、図２のＸアドレスデコーダＸＤ
に含まれる単位ＸアドレスデコーダＵＸＤＦ０１及びＵ
ＸＤＳ０３の一実施例の回路ブロック図が示されてい
る。同図をもとに、前段の単位ＸアドレスデコーダＵＸ
ＤＦ０１，ＵＸＤＦ２３，ＵＸＤＦ４５ならびにＵＸＤ
Ｆ６７と、後段の単位ＸアドレスデコーダＵＸＤＳ０３
及びＵＸＤＳ４７の構成及び動作の概要について説明す
る。なお、以下の記述では、単位ＸアドレスデコーダＵ
ＸＤＦ０１及びＵＸＤＳ０３に関する説明をもって、単
位ＸアドレスデコーダＵＸＤＦ０１，ＵＸＤＦ２３，Ｕ
ＸＤＦ４５，ＵＸＤＦ６７ならびにＵＸＤＳ０３及びＵ
ＸＤＳ４７を説明する。

【００３５】図５において、ＸアドレスデコーダＸＤの
前段の単位ＸアドレスデコーダＵＸＤＦ０１，ＵＸＤＦ
２３，ＵＸＤＦ４５ならびにＵＸＤＦ６７は、図５の単
位ＸアドレスデコーダＵＸＤＦ０１に代表して示される
ように、４個のＣＭＯＳ論理ゲートつまりアンド（ＡＮ
Ｄ）ゲートＡＧ０１０〜ＡＧ０１３ないしＡＧ６７０〜
ＡＧ６７３をそれぞれ含む。これらのアンドゲートは、
その第３及び第４の入力端子となる反転及び非反転クロ
ック入力端子と、その第１及び第２ならびに第５及び第
６の入力端子となるｐ組つまり２組の非反転入力端子及
び反転入力端子とを備える。このうち、第３及び第４の
入力端子つまり反転及び非反転クロック入力端子には、
前記反転クロック信号ＣＫＢ及び非反転クロック信号Ｃ
ＫＴがそれぞれ共通に供給され、その第１及び第２の入
力端子つまり第１及び第２の非反転入力端子ならびに第
５及び第６の入力端子つまり第１及び第２の反転入力端
子には、２ビットの相補内部アドレス信号Ｘ０＊及びＸ
１＊等の非反転又は反転信号がそれぞれ所定の組み合わ
せで選択的に供給される。

【００３６】すなわち、単位ＸアドレスデコーダＵＸＤ
Ｆ０１を構成するアンドゲートＡＧ０１０の第１及び第
２の入力端子には、ＸアドレスバッファＸＢから反転内
部アドレス信号Ｘ０Ｂ及びＸ１Ｂがそれぞれ供給され、
その第５及び第６の入力端子には、非反転内部アドレス
信号Ｘ０Ｔ及びＸ１Ｔがそれぞれ供給される。また、ア
ンドゲートＡＧ０１１の第１及び第２の入力端子には、
非反転内部アドレス信号Ｘ０Ｔ及び反転内部アドレス信
号Ｘ１Ｂがそれぞれ供給され、その第５及び第６の入力
端子には、反転内部アドレス信号Ｘ０Ｂ及び非反転内部
アドレス信号Ｘ１Ｔがそれぞれ供給される。一方、アン
ドゲートＡＧ０１２の第１及び第２の入力端子には、反
転内部アドレス信号Ｘ０Ｂ及び非反転内部アドレス信号
Ｘ１Ｔがそれぞれ供給され、その第５及び第６の入力端
子には、非反転内部アドレス信号Ｘ０Ｔ及び反転内部ア
ドレス信号Ｘ１Ｂがそれぞれ供給される。さらに、アン
ドゲートＡＧ０１３の第１及び第２の入力端子には、非
反転内部アドレス信号Ｘ０Ｔ及びＸ１Ｔがそれぞれ供給
され、その第５及び第６の入力端子には、反転内部アド
レス信号Ｘ０Ｂ及びＸ１Ｂがそれぞれ供給される。

【００３７】単位ＸアドレスデコーダＵＸＤＦ０１のア
ンドゲートＡＧ０１０〜ＡＧ０１３は、相補クロック信
号ＣＫ＊が有効レベルつまり論理“１”とされ、かつそ
の第１及び第２の入力端子つまり第１及び第２の非反転
入力端子に供給される相補内部アドレス信号Ｘ０＊又は
Ｘ１＊の非反転又は反転信号がともにハイレベルとさ
れ、その第５及び第６の入力端子つまり第１及び第２の
反転入力端子に供給される相補内部アドレス信号Ｘ０＊
又はＸ１＊の反転又は非反転信号がともにロウレベルと
されるとき、その出力信号つまり例えば相補プリデコー
ド信号ＸＤ０１０＊〜ＸＤ０１３＊を選択的に論理
“１”とする。相補クロック信号ＣＫ＊が無効レベルつ
まり論理“０”とされるとき、あるいは各アンドゲート
の第１又は第２の非反転及び反転入力端子に供給される
相補内部アドレス信号Ｘ０＊又はＸ１＊の非反転又は反
転信号のいずれかがロウレベル又はハイレベルとされる
とき、相補プリデコード信号ＸＤ０１０＊〜ＸＤ０１３
＊は、その非反転及び反転信号をともに中間電位ＨＶＣ
とする形で論理“０”とされる。

【００３８】次に、ＸアドレスデコーダＸＤの後段の単
位ＸアドレスデコーダＵＸＤＳ０３及びＵＸＤＳ４７
は、図５の単位ＸアドレスデコーダＵＸＤＳ０３に代表
されるように、１６個のアンドゲートＡＧ０３０〜ＡＧ
０３Ｆ（ここで、１０個以上ある回路素子等の１０以降
の追番は、アルファベット表示することがある。以下同
様）等を備える。これらのアンドゲートの第３及び第４
の入力端子つまり反転及び非反転クロック入力端子に
は、反転クロック信号ＣＫＢ及び非反転クロック信号Ｃ
ＫＴがそれぞれ共通に供給される。また、その第１及び
第５の入力端子つまり第１の非反転及び反転入力端子に
は、例えば単位ＸアドレスデコーダＵＸＤＦ０１から相
補プリデコード信号ＸＤ０１０＊〜ＸＤ０１３＊の非反
転又は反転信号がそれぞれ１ビットずつ所定の組み合わ
せで供給され、その第２及び第６の入力端子つまり第２
の非反転及び反転入力端子には、例えば単位Ｘアドレス
デコーダＵＸＤＦ２３から相補プリデコード信号ＸＤ２
３０＊〜ＸＤ２３３＊の非反転又は反転信号がそれぞれ
１ビットずつ所定の組み合わせで供給される。

【００３９】単位ＸアドレスデコーダＵＸＤＳ３０のア
ンドゲートＡＧ０３０〜ＡＧ０３Ｆは、相補クロック信
号ＣＫ＊が有効レベルつまり論理“１”とされ、かつそ
の第１及び第５の入力端子つまり第１の非反転及び反転
入力端子に供給される相補プリデコード信号ＸＤ０１０
＊〜ＸＤ０１３＊と、その第２及び第６の入力端子つま
り第２の非反転及び反転入力端子に供給される相補プリ
デコード信号ＸＤ２３０＊〜ＸＤ２３３＊とがともに論
理“１”とされるとき、その出力信号つまり相補プリデ
コード信号ＸＤ０３０＊〜ＸＤ０３Ｆ＊をそれぞれ選択
的に論理“１”とする。なお、各単位Ｘアドレスデコー
ダを構成するアンドゲートＡＧ０１０等及びＡＧ０３０
等の具体的構成については、後で詳細に説明する。

【００４０】図６及び図７には、図５の単位Ｘアドレス
デコーダＵＸＤＦ０１に含まれるアンドゲートＡＧ０１
０の一実施例の回路図及び論理条件図がそれぞれ示さ
れ、図８及び図９には、図５のＸアドレスデコーダＸＤ
Ｓ０３に含まれるアンドゲートＡＧ０３０の一実施例の
回路図及び論理条件図がそれぞれ示されている。これら
の図をもとに、単位ＸアドレスデコーダＵＸＤＦ０１，
ＵＸＤＦ２３，ＵＸＤＦ４５ならびにＵＸＤＦ６７を構
成するアンドゲートＡＧ０１０〜ＡＧ０１３等あるいは
単位ＸアドレスデコーダＵＸＤＳ０３及びＵＸＤＳ４７
を構成するアンドゲートＡＧ０３０〜ＡＧ０３Ｆ等の具
体的構成及び動作を説明する。なお、以下の記述では、
アンドゲートＡＧ０１０に関する説明をもってアンドゲ
ートＡＧ０１０〜ＡＧ０１３等を説明し、アンドゲート
ＡＧ０３０に関する説明をもってアンドゲートＡＧ０３
０〜ＡＧ０３Ｆを説明する。また、アンドゲートＡＧ０
３０〜ＡＧ０３Ｆ等は、アンドゲートＡＧ０１０〜ＡＧ
０１３等と同一の構成とされるため、これと異なる部分
についてのみ説明を追加する。

【００４１】図６において、単位ＸアドレスデコーダＵ
ＸＤＦ０１のアンドゲートＡＧ０１０〜ＡＧ０１３は、
図６のアンドゲートＡＧ０１０に代表されるように、電
源電圧ＶＤＤ及び接地電位ＶＳＳ間に直列形態に設けら
れる４個のＰチャンネルＭＯＳＦＥＴＰＢ，Ｎチャンネ
ルＭＯＳＦＥＴＮＣ，ＰチャンネルＭＯＳＦＥＴＰＣな
らびにＮチャンネルＭＯＳＦＥＴＮＢを含む。このう
ち、ＭＯＳＦＥＴＮＣ及びＰＣのゲートは、アンドゲー
トＡＧ０１０の第３又は第４の入力端子となって反転ク
ロック信号ＣＫＢ又は非反転クロック信号ＣＫＴがそれ
ぞれ供給され、その共通結合されたドレインには、中間
電位ＨＶＣが供給される。ＭＯＳＦＥＴＮＣのドレイン
は、アンドゲートＡＧ０１０の非反転出力端子に結合さ
れ、そのドレイン電位は、非反転プリデコード信号ＸＤ
０１０Ｔとされる。また、ＭＯＳＦＥＴＰＣのドレイン
は、アンドゲートＡＧ０１０の反転出力端子に結合さ
れ、そのドレイン電位は、反転プリデコード信号ＸＤ０
１０Ｂとされる。

【００４２】一方、アンドゲートＡＧ０１０を構成する
ＭＯＳＦＥＴＰＢのゲートは、ＰチャンネルＭＯＳＦＥ
ＴＰ９及びＮチャンネルＭＯＳＦＥＴＮ９からなる第２
のインバータの出力端子に結合され、ＭＯＳＦＥＴＮＢ
のゲートは、ＰチャンネルＭＯＳＦＥＴＰＡ及びＮＡか
らなる第１のインバータの出力端子に結合される。ＭＯ
ＳＦＥＴＰ９及びＮ９の共通結合されたゲートは、第１
の内部ノードｎ１に結合され、ＭＯＳＦＥＴＰＡ及びＮ
Ａの共通結合されたゲートは、第２の内部ノードｎ２に
結合される。電源電圧ＶＤＤと内部ノードｎ１との間に
は、Ｐチャンネル型（第１導電型）のｐつまり２個のＭ
ＯＳＦＥＴＰ５及びＰ６（第１のＭＯＳＦＥＴ）が並列
形態に設けられ、電源電圧ＶＤＤと内部ノードｎ２との
間には、Ｎチャンネル型（第２導電型）のｐつまり２個
のＭＯＳＦＥＴＮ５及びＮ６（第３のＭＯＳＦＥＴ）が
並列形態に設けられる。ＭＯＳＦＥＴＰ５のゲートは、
アンドゲートＡＧ０１０の第１の非反転入力端子となっ
て反転内部アドレス信号Ｘ０Ｂが供給され、ＭＯＳＦＥ
ＴＰ６のゲートは、その第２の非反転入力端子となって
反転内部アドレス信号Ｘ１Ｂが供給される。また、ＭＯ
ＳＦＥＴＮ５のゲートは、アンドゲートＡＧ０１０の第
１の反転入力端子となって非反転内部アドレス信号Ｘ０
Ｔが供給され、ＭＯＳＦＥＴＮ６のゲートは、その第２
の反転入力端子となって非反転内部アドレス信号Ｘ１Ｔ
が供給される。

【００４３】アンドゲートＡＧ０１０は、さらに、その
第１及び第２の非反転入力端子に対応してｐ−１つまり
１個ずつ設けられるＮチャンネルＭＯＳＦＥＴＮ７及び
Ｎ８（第２のＭＯＳＦＥＴ）と、その第１及び第２の反
転入力端子に対応してｐ−１つまり１個ずつ設けられる
ＰチャンネルＭＯＳＦＥＴＰ７及びＰ８（第４のＭＯＳ
ＦＥＴ）とを含む。これらのＭＯＳＦＥＴのゲートは、
対応する第１及び第２の非反転又は反転入力端子にそれ
ぞれ結合される。また、そのドレインは、内部ノードｎ
１又はｎ２にそれぞれ共通結合され、そのソースは、対
応するものを除く他のｐ−１つまり一つの反転又は非反
転入力端子にそれぞれ結合される。すなわち、ＭＯＳＦ
ＥＴＮ７のソースは、非反転内部アドレス信号Ｘ１Ｔを
受けるアンドゲートＡＧ０１０の第２の反転入力端子に
結合され、ＭＯＳＦＥＴＮ８のソースは、非反転内部ア
ドレス信号Ｘ０Ｂを受けるアンドゲートＡＧ０１０の第
１の反転入力端子に結合される。また、ＭＯＳＦＥＴＰ
７のソースは、反転内部アドレス信号Ｘ１Ｂを受けるア
ンドゲートＡＧ０１０の第２の非反転入力端子に結合さ
れ、ＭＯＳＦＥＴＰ８のゲートは、反転内部アドレス信
号Ｘ０Ｂを受けるアンドゲートＡＧ０１０の第１の非反
転入力端子に結合される。

【００４４】相補クロック信号ＣＫ＊が論理“０”とさ
れるとき、アンドゲートＡＧ０１０では、図７の状態１
に示されるように、ＭＯＳＦＥＴＮＣ及びＰＣがオン状
態（ｏｎ）となり、これらのＭＯＳＦＥＴを介してその
非反転及び反転出力端子が中間電位供給点ＨＶＣに接続
される。このとき、単位ＸアドレスバッファＵＸＢ０及
びＵＸＢ１の出力つまり相補内部アドレス信号Ｘ０＊及
びＸ１＊の非反転及び反転信号は、前述のように、とも
に中間電位ＨＶＣとされる。したがって、ＭＯＳＦＥＴ
Ｎ７及びＮ８ならびにＰ７及びＰ８はオフ状態（ｏｆ
ｆ）とされるが、ＭＯＳＦＥＴＰ５及びＰ６ならびにＮ
５及びＮ６はともにオン状態とされ、内部ノードｎ１及
びｎ２は、それぞれ電源電圧ＶＤＤのようなハイレベル
又は接地電位ＶＳＳのようなロウレベルとされる。ま
た、内部ノードｎ１のハイレベルを受けて、ＭＯＳＦＥ
ＴＰＡ及びＮＡからなるインバータの出力信号がロウレ
ベルとなってＭＯＳＦＥＴＮＢがオフ状態とされ、内部
ノードｎ２のロウレベルを受けて、ＭＯＳＦＥＴＰ９及
びＮ９からなるインバータの出力信号がハイレベルとな
ってＭＯＳＦＥＴＰＢがオフ状態とされる。この結果、
アンドゲートＡＧ０１０の非反転及び反転出力信号つま
り非反転プリデコード信号ＸＤ０１０Ｔ及び反転プリデ
コード信号ＸＤ０１０Ｂは、ともに中間電位ＨＶＣとさ
れる。

【００４５】次に、相補クロック信号ＣＫ＊が論理
“１”とされると、アンドゲートＡＧ０１０では、ＭＯ
ＳＦＥＴＮＣ及びＰＣがオフ状態となり、相補内部アド
レス信号Ｘ０＊及びＸ１＊は、前述のように、Ｘアドレ
ス信号ＡＸ０に従って選択的に論理“０”又は“１”と
される。このとき、相補内部アドレス信号Ｘ０＊及びＸ
１＊がともに論理“１”である場合、言い換えるなら
ば、アンドゲートＡＧ０１０の第１及び第２の非反転及
び反転入力端子からみた入力信号がともに論理“０”で
ある場合、図７の状態２に示されるように、ＭＯＳＦＥ
ＴＰ５及びＰ６ならびにＮ５及びＮ６がともにオン状態
とされ、ＭＯＳＦＥＴＮ７及びＮ８ならびにＰ７及びＰ
８はすべてオフ状態とされる。したがって、内部ノード
ｎ１及びｎ２はそれぞれハイレベル又はロウレベルのま
まとなり、ＭＯＳＦＥＴＰＢ及びＮＢはオフ状態のまま
となって、非反転プリデコード信号ＸＤ０１０Ｔ及び反
転プリデコード信号ＸＤ０１０Ｂはともに中間電位ＨＶ
Ｃのままとされる。

【００４６】一方、相補クロック信号ＣＫ＊が論理
“１”とされるとき、相補内部アドレス信号Ｘ０＊が論
理“０”であり、相補内部アドレス信号Ｘ１＊が論理
“１”である場合、言い換えるならば、アンドゲートＡ
Ｇ０１０の第１の非反転及び反転入力端子からみた入力
信号が論理“１”であり第２の非反転及び反転入力端子
からみた入力信号が論理“０”である場合、アンドゲー
トＡＧ０１０では、図７の状態３に示されるように、Ｍ
ＯＳＦＥＴＰ５及びＮ５はオフ状態とされるが、ＭＯＳ
ＦＥＴＰ６及びＮ６はオン状態のままとされる。また、
このとき、ＭＯＳＦＥＴＮ７及びＰ７はオン状態とされ
るが、そのソース側つまり非反転内部アドレス信号Ｘ１
Ｔがハイレベルとされ、反転内部アドレス信号Ｘ１Ｂが
ロウレベルとされることから、内部ノードｎ１はハイレ
ベルのままとされ、内部ノードｎ２はロウレベルのまま
とされる。これにより、ＭＯＳＦＥＴＰＢ及びＮＢはオ
フ状態のままとなり、非反転プリデコード信号ＸＤ０１
０Ｔ及び反転プリデコード信号ＸＤ０１０Ｂはともに中
間電位ＨＶＣのままとされる。

【００４７】同様に、相補クロック信号ＣＫ＊が論理
“１”とされるとき、相補内部アドレス信号Ｘ０＊が論
理“１”であり相補内部アドレス信号Ｘ１＊が論理
“０”である場合、言い換えるならば、アンドゲートＡ
Ｇ０１０の第１の非反転及び反転入力端子からみた入力
信号が論理“０”であり第２の非反転及び反転入力端子
からみた入力信号が論理“１”である場合、アンドゲー
トＡＧ０１０では、図７の状態４に示されるように、Ｍ
ＯＳＦＥＴＰ６及びＮ６はオフ状態とされるが、ＭＯＳ
ＦＥＴＰ５及びＮ５がオン状態のままとされる。また、
このとき、ＭＯＳＦＥＴＮ８及びＰ８はオン状態となる
が、そのソース側つまり非反転内部アドレス信号Ｘ０Ｔ
がハイレベルとされ、反転内部アドレス信号Ｘ０Ｂがロ
ウレベルとされることから、内部ノードｎ１はハイレベ
ルのままとされ、内部ノードｎ２はロウレベルのままと
される。したがって、ＭＯＳＦＥＴＰＢ及びＮＢはオフ
状態のままとなり、非反転プリデコード信号ＸＤ０１０
Ｔ及び反転プリデコード信号ＸＤ０１０Ｂはともに中間
電位ＨＶＣのままとされる。

【００４８】ところが、相補クロック信号ＣＫ＊が論理
“１”とされるとき、相補内部アドレス信号Ｘ０＊及び
Ｘ１＊がともに論理“０”である場合、言い換えるなら
ば、アンドゲートＡＧ０１０の第１及び第２の非反転及
び反転入力端子からみた入力信号がともに論理“１”で
ある場合、図７の状態５に示されるように、ＭＯＳＦＥ
ＴＰ５及びＰ６ならびにＮ５及びＮ６は一斉にオフ状態
となり、代わってＭＯＳＦＥＴＮ７及びＮ８ならびにＰ
７及びＰ８がオン状態となる。このため、内部ノードｎ
１は、オン状態にあるＭＯＳＦＥＴＮ７及びＮ８を介し
て非反転内部アドレス信号Ｘ１Ｔ又はＸ０Ｔのロウレベ
ルが伝達されることにより接地電位ＶＳＳのようなロウ
レベルとされ、内部ノードｎ２は、オン状態にあるＭＯ
ＳＦＥＴＰ７及びＰ８を介して反転内部アドレス信号Ｘ
１Ｂ又はＸ０Ｂのハイレベルが伝達されることにより電
源電圧ＶＤＤのようなハイレベルとされる。この結果、
ＭＯＳＦＥＴＰＢ及びＮＢがともにオン状態に転じ、非
反転プリデコード信号ＸＤ０１０Ｔは電源電圧ＶＤＤの
ようなハイレベルとされ、また反転プリデコード信号Ｘ
Ｄ０１０Ｂは接地電位ＶＳＳのようなロウレベルとされ
る。

【００４９】次に、単位ＸアドレスデコーダＵＸＤＳ０
３のアンドゲートＡＧ０３０〜ＡＧ０３Ｆは、図８のア
ンドゲートＡＧ０３０に代表されるように、図７のアン
ドゲートＡＧ０１０等と全く同一の構成とされるが、そ
の第１及び第２の非反転及び反転入力端子に供給される
相補プリデコード信号ＸＤ０１０＊〜ＸＤ０１３＊なら
びにＸＤ２３０＊〜ＸＤ２３３＊等の非反転及び反転信
号のレベルは、前述のように、論理“１”とされるとき
以外においてすべて中間電位ＨＶＣとされる。このた
め、アンドゲートＡＧ０３０におけるＭＯＳＦＥＴの動
作状態は、図９に示されるように、状態１，２ならびに
５では図７のアンドゲートＡＧ０１０と同じであるが、
その他の状態３及び４では少し様子が変わってくる。

【００５０】すなわち、例えばアンドゲートＡＧ０３０
の第１の非反転及び反転入力端子に供給される相補プリ
デコード信号ＸＤ０１０＊が論理“１”とされ第２の非
反転及び反転入力端子に供給される相補プリデコード信
号ＸＤ２３０＊が論理“０”とされる状態３では、アン
ドゲートＡＧ０３０のＭＯＳＦＥＴＰ５及びＮ５がオフ
状態とされ、ＭＯＳＦＥＴＰ６及びＮ６がオン状態とさ
れ、ＭＯＳＦＥＴＮ７及びＰ７がオン状態とされるが、
このとき、ＭＯＳＦＥＴＮ８及びＰ８は、そのゲートに
供給される非反転内部アドレス信号ＸＤ２３０Ｔ及び反
転内部アドレス信号ＸＤ２３０Ｂが中間電位ＨＶＣとさ
れることで、同時にオン状態とされる。このため、内部
ノードｎ１には、ＭＯＳＦＥＴＰ６を介して電源電圧Ｖ
ＤＤが供給されるとともに、ＭＯＳＦＥＴＮ８を介して
反転内部アドレス信号ＸＤ０１０Ｂのロウレベルが供給
され、内部ノードｎ２には、ＭＯＳＦＥＴＮ６を介して
接地電位ＶＳＳが供給されるとともに、ＭＯＳＦＥＴＰ
８を介して非反転内部アドレス信号ＸＤ０１０Ｔのハイ
レベルが供給される。

【００５１】しかし、反転内部アドレス信号ＸＤ０１０
Ｂのロウレベル及び非反転内部アドレス信号ＸＤ０１０
Ｔのハイレベルは、前述のように、前段の単位Ｘアドレ
スデコーダＵＸＤＦ０１のアンドゲートＡＧ０１０等の
出力ＭＯＳＦＥＴＮＢ又はＰＢを介して接地電位ＶＳＳ
又は電源電圧ＶＤＤが出力されることによるものである
ため、内部ノードｎ１の電位は、ＭＯＳＦＥＴＰＡ及び
ＮＡからなるインバータの論理スレッシホルドレベルつ
まり例えば中間電位ＨＶＣより高く、また内部ノードｎ
２の電位は、ＭＯＳＦＥＴＰ９及びＮ９からなるインバ
ータの論理スレッシホルドレベルつまり例えば中間電位
ＨＶＣより低くなる。この結果、ＭＯＳＦＥＴＮＢ及び
ＰＢはともにオフ状態のままとされ、これによってその
非反転及び反転出力信号つまり非反転プリデコード信号
ＸＤ０３０Ｔ及び反転プリデコード信号ＸＤ０３０Ｂも
ともに中間電位ＨＶＣのままとされる。

【００５２】同様に、アンドゲートＡＧ０３０の第１の
非反転及び反転入力端子に供給される相補プリデコード
信号ＸＤ０１０＊が論理“０”とされ第２の非反転及び
反転入力端子に供給される相補プリデコード信号ＸＤ２
３０＊が論理“１”とされる状態４では、アンドゲート
ＡＧ０３０のＭＯＳＦＥＴＰ５及びＮ５がオン状態とさ
れ、ＭＯＳＦＥＴＰ６及びＮ６がオフ状態とされ、ＭＯ
ＳＦＥＴＮ８及びＰ８がオン状態とされるが、このと
き、ＭＯＳＦＥＴＮ７及びＰ７は、そのゲートに供給さ
れる非反転内部アドレス信号ＸＤ０１０Ｔ及び反転内部
アドレス信号ＸＤ０１０Ｂが中間電位ＨＶＣとされるこ
とで、やはり同時にオン状態とされる。このため、内部
ノードｎ１には、ＭＯＳＦＥＴＰ５を介して電源電圧Ｖ
ＤＤが供給されるとともに、ＭＯＳＦＥＴＮ７を介して
反転内部アドレス信号ＸＤ２３０Ｂのロウレベルが供給
され、内部ノードｎ２には、ＭＯＳＦＥＴＮ５を介して
接地電位ＶＳＳが供給されるとともに、ＭＯＳＦＥＴＰ
７を介して非反転内部アドレス信号ＸＤ２３０Ｔのハイ
レベルが供給される。

【００５３】しかし、反転内部アドレス信号ＸＤ２３０
Ｂのロウレベル及び非反転内部アドレス信号ＸＤ２３０
Ｔのハイレベルは、同様に前段の単位Ｘアドレスデコー
ダＵＸＤＦ０１のアンドゲートＡＧ０１０等の出力ＭＯ
ＳＦＥＴＮＢ又はＰＢを介して接地電位ＶＳＳ又は電源
電圧ＶＤＤが出力されることによるものであるため、内
部ノードｎ１の電位は、ＭＯＳＦＥＴＰＡ及びＮＡから
なるインバータの論理スレッシホルドレベルつまり例え
ば中間電位ＨＶＣより高く、また内部ノードｎ２の電位
は、ＭＯＳＦＥＴＰ９及びＮ９からなるインバータの論
理スレッシホルドレベルつまり例えば中間電位ＨＶＣよ
り低くなる。この結果、アンドゲートＡＧ０３０のＭＯ
ＳＦＥＴＮＢ及びＰＢはオフ状態のままとされ、これに
よってその非反転及び反転出力信号つまり非反転プリデ
コード信号ＸＤ０３０Ｔ及び反転プリデコード信号ＸＤ
０３０Ｂも中間電位ＨＶＣのままとされる。

【００５４】このように、後段の単位Ｘアドレスデコー
ダＵＸＤＳ０３及びＵＸＤＳ４７を構成するアンドゲー
トＡＧ０３０〜ＡＧ０３ＦならびにＡＧ４７０〜ＡＧ４
７Ｆの論理動作は、その一部で内部ノードｎ１及びｎ２
の電位と中間電位ＨＶＣとの間の電位関係に頼るところ
があるが、この電位関係は、アンドゲートＡＧ０３０等
のＭＯＳＦＥＴＰ７〜Ｐ８，Ｎ７〜Ｎ８ならびにアンド
ゲートＡＧ０１０〜ＡＧ０１３等の出力ＭＯＳＦＥＴＰ
Ｂ及びＮＢのサイズと、ＭＯＳＦＥＴＰ９及びＮ９なら
びにＰＡ及びＮＡからなるインバータの論理スレッシホ
ルドレベルとの関係を最適化することで、より確実なも
のとすることができる。

【００５５】図１０には、図２のＸアドレスデコーダＸ
Ｄに含まれるワード線ドライバＷＬＤ０００の一実施例
の回路図が示され、図１１には、その一実施例の論理条
件図がそれぞれ示されている。両図をもとに、Ｘアドレ
スデコーダＸＤに含まれるワード線ドライバＷＬＤ００
０〜ＷＬＤ２５５の具体的構成及び動作について説明す
る。なお、以下の記述では、ワード線ドライバＷＬＤ０
００に関する説明をもってワード線ドライバＷＬＤ００
０〜ＷＬＤ２５５を説明する。

【００５６】図１０において、ワード線ドライバＷＬＤ
０００は、電源電圧ＶＤＤと内部ノードｎ３との間に並
列形態に設けられる２個のＰチャンネルＭＯＳＦＥＴＰ
Ｄ及びＰＥと、これらのＭＯＳＦＥＴに対応して設けら
れるＮチャンネルＭＯＳＦＥＴＮＤ及びＮＥとを含む。
このうち、ＭＯＳＦＥＴＰＤのゲートは、ワード線ドラ
イバＷＬＤ０００の第１の非反転入力端子となって単位
ＸアドレスデコーダＵＸＤＳ０３から非反転プリデコー
ド信号ＸＤ０３０Ｔが供給され、ＭＯＳＦＥＴＰＥのゲ
ートは、その第２の非反転入力端子となって単位Ｘアド
レスデコーダＵＸＤＳ４７から非反転プリデコード信号
ＸＤ４７Ｔが供給される。

【００５７】一方、ＭＯＳＦＥＴＮＤ及びＮＥのゲート
は、対応するＭＯＳＦＥＴＰＤ又はＰＥのゲートにそれ
ぞれ共通結合され、そのドレインは、上記内部ノードｎ
３に共通結合される。また、ＭＯＳＦＥＴＮＤのソース
は、ワード線ドライバＷＬＤ０００の第１の反転入力端
子となって反転プリデコード信号ＸＤ４７０Ｂが供給さ
れ、ＭＯＳＦＥＴＮＥのソースは、その第２の反転入力
端子となって反転プリデコード信号ＸＤ０３Ｂが供給さ
れる。内部ノードｎ３は、さらにそれぞれＭＯＳＦＥＴ
ＰＦ及びＮＦ，ＰＧ及びＮＧならびにＰＨ及びＮＨから
なりかつ直列形態とされる３個のインバータを介して、
ワード線ドライバＷＬＤ０００の出力端子つまりメモリ
アレイＭＡＲＹのワード線Ｗ０００に結合される。

【００５８】相補プリデコード信号ＸＤ０３０＊及びＸ
Ｄ４７０＊がともに論理“０”とされその非反転及び反
転信号がすべて中間電位ＨＶＣとされるとき、ワード線
ドライバＷＬＤ０００では、図１１の状態１に示される
ように、ＭＯＳＦＥＴＰＤ及びＰＥがオン状態とされ、
ＭＯＳＦＥＴＮＤ及びＮＥは、そのゲート及びソースが
同電位とされるためにオフ状態とされる。したがって、
内部ノードｎ３は電源電圧ＶＤＤのようなハイレベルと
され、メモリアレイＭＡＲＹのワード線Ｗ０００は接地
電位ＶＳＳのようなロウレベルの非選択レベルとされ
る。

【００５９】次に、相補プリデコード信号ＸＤ０３０＊
が論理“１”とされ相補プリデコード信号ＸＤ４７０＊
が論理“０”とされるとき、ワード線ドライバＷＬＤ０
００では、図１１の状態２に示されるように、ＭＯＳＦ
ＥＴＰＤがオフ状態とされ、ＭＯＳＦＥＴＮＤがオン状
態とされるが、ＭＯＳＦＥＴＰＥ及びＮＥは、相補プリ
デコード信号ＸＤ４７０＊の非反転及び反転信号の中間
電位ＨＶＣを受けて同時にオン状態とされる。このた
め、内部ノードｎ３には、ＭＯＳＦＥＴＰＥを介して電
源電圧ＶＤＤが供給されるとともに、ＭＯＳＦＥＴＮＥ
を介して反転プリデコード信号ＸＤ０３０Ｂのロウレベ
ルが供給される。しかし、この反転プリデコード信号Ｘ
Ｄ０３０Ｂのロウレベルは、単位ＸアドレスデコーダＵ
ＸＤＳ０３の出力ＭＯＳＦＥＴＮＢを介して出力される
ものであるため、内部ノードｎ３の電位は、ＭＯＳＦＥ
ＴＰＦ及びＮＦからなるインバータの論理スレッシホル
ドレベルつまり例えば中間電位ＨＶＣより高くなり、メ
モリアレイＭＡＲＹのワード線Ｗ０００はロウレベルの
非選択レベルのままとされる。

【００６０】同様に、相補プリデコード信号ＸＤ０３０
＊が論理“０”とされ、相補プリデコード信号ＸＤ４７
０＊が論理“１”とされるとき、ワード線ドライバＷＬ
Ｄ０００では、図１１の状態３に示されるように、ＭＯ
ＳＦＥＴＰＥがオフ状態とされ、ＭＯＳＦＥＴＮＥがオ
ン状態とされるが、ＭＯＳＦＥＴＰＤ及びＮＤは、相補
プリデコード信号ＸＤ０３０＊の非反転及び反転信号の
中間電位ＨＶＣを受けて同時にオン状態とされる。この
ため、内部ノードｎ３には、ＭＯＳＦＥＴＰＤを介して
電源電圧ＶＤＤが供給されるとともに、ＭＯＳＦＥＴＮ
Ｄを介して反転プリデコード信号ＸＤ４７０Ｂのロウレ
ベルが供給される。しかし、この反転プリデコード信号
ＸＤ４７０Ｂのロウレベルは、単位Ｘアドレスデコーダ
ＵＸＤＳ４７の出力ＭＯＳＦＥＴＮＢを介して出力され
るものであるため、内部ノードｎ３の電位は、ＭＯＳＦ
ＥＴＰＦ及びＮＦからなるインバータの論理スレッシホ
ルドレベルつまり例えば中間電位ＨＶＣより高くなり、
メモリアレイＭＡＲＹのワード線Ｗ０００はロウレベル
の非選択レベルのままとされる。

【００６１】ところが、相補プリデコード信号ＸＤ０３
０＊及びＸＤ４７０＊がともに論理“１”とされると、
ワード線ドライバＷＬＤ０００では、図１１の状態４に
示されるように、ＭＯＳＦＥＴＰＤ及びＰＥがオフ状態
とされ、ＭＯＳＦＥＴＮＤ及びＮＥが同時にオン状態と
される。このため、内部ノードｎ３には、ＭＯＳＦＥＴ
ＮＤ及びＮＥを介して反転プリデコード信号ＸＤ４７０
Ｂ及びＸＤ０３０Ｂの接地電位ＶＳＳが伝達され、これ
によってメモリアレイＭＡＲＹのワード線Ｗ０００が電
源電圧ＶＤＤのようなハイレベルの選択レベルとされ
る。

【００６２】図１２には、図２のＸアドレスバッファＸ
Ｂ及びＸアドレスデコーダＸＤの一実施例の信号波形図
が示されている。同図をもとに、ＸアドレスバッファＸ
Ｂ及びＸアドレスデコーダＸＤの動作を整理し、この実
施例のスタティック型ＲＡＭの特徴を整理する。なお、
図１２では、Ｘアドレス信号ＡＸ０〜ＡＸ７の代表例と
してＸアドレス信号ＡＸ０及びＡＸ１が示され、相補内
部アドレス信号Ｘ０＊〜Ｘ７＊の代表例として相補内部
アドレス信号Ｘ０＊及びＸ１＊が示され、相補プリデコ
ード信号ＸＤ０１０＊〜ＸＤ０１３＊，ＸＤ２３０＊〜
ＸＤ２３３＊，ＸＤ４５０＊〜ＸＤ４５３＊ならびにＸ
Ｄ６７０＊〜ＸＤ６７３＊の代表例として相補プリデコ
ード信号ＸＤ０１０＊が示され、相補プリデコード信号
ＸＤ０３０＊〜ＸＤ０３Ｆの代表例として相補プリデコ
ード信号ＸＤ０３０＊が示され、相補プリデコード信号
ＸＤ４７０＊〜ＸＤ４７Ｆの代表例として相補プリデコ
ード信号ＸＤ４７０＊が示され、メモリアレイＭＡＲＹ
のワード線ＷＬＤ０００〜ＷＬＤ２５５の代表例として
ワード線ＷＬＤ０００が示されている。以下の説明も、
これらの代表例を引用する形で進められる。

【００６３】図１２において、相補クロック信号ＣＫ＊
は、所定の周期をもって繰り返しかつ交互に論理“１”
又は“０”とされ、外部のアクセス装置から供給される
Ｘアドレス信号ＡＸ０及びＡＸ１等は、相補クロック信
号ＣＫ＊の論理“１”への変化に同期して電源電圧ＶＤ
Ｄのようなハイレベル又は接地電位ＶＳＳのようなロウ
レベルとされる。Ｘアドレス信号ＡＸ０及びＡＸ１等
は、相補クロック信号ＣＫ＊が有効レベルつまり論理
“１”とされることを条件にＸアドレスバッファＸＢに
取り込まれ、電源電圧ＶＤＤのようなハイレベル又は接
地電位ＶＳＳのようなロウレベルの相補内部アドレス信
号Ｘ０＊及びＸ１＊等となる。これらの相補内部アドレ
ス信号の非反転及び反転信号は、相補クロック信号ＣＫ
＊が無効レベルつまり論理“０”とされるとき、すべて
中間電位ＨＶＣとされる。

【００６４】次に、ＸアドレスバッファＸＢから出力さ
れる相補内部アドレス信号Ｘ０＊〜Ｘ７＊は、相補クロ
ック信号ＣＫ＊が論理“１”とされるとき、Ｘアドレス
デコーダＸＤの対応する単位ＸアドレスデコーダＵＸＤ
Ｆ０１，ＵＸＤＦ２３，ＵＸＤＦ４５あるいはＵＸＤＦ
６７によって２ビットずつ組み合わされてデコードさ
れ、これを受けて相補プリデコード信号ＸＤ０１０＊〜
ＸＤ０１３＊，ＸＤ２３０＊〜ＸＤ２３３＊，ＸＤ４５
０＊〜ＸＤ４５３＊あるいはＸＤ６７０＊〜ＸＤ６７３
＊の非反転及び反転信号が選択的に電源電圧ＶＤＤのよ
うなハイレベル又は接地電位ＶＳＳのようなロウレベル
とされる。これらの相補プリデコード信号の非反転及び
反転信号は、相補内部アドレス信号と同様、相補クロッ
ク信号ＣＫ＊が論理“０”とされるとき、すべて中間電
位ＨＶＣとされる。

【００６５】一方、ＸアドレスデコーダＸＤの単位Ｘア
ドレスデコーダＵＸＤＦ０１，ＵＸＤＦ２３，ＵＸＤＦ
４５ならびにＵＸＤＦ６７から出力される相補プリデコ
ード信号ＸＤ０１０＊〜ＸＤ０１３＊，ＸＤ２３０＊〜
ＸＤ２３３＊，ＸＤ４５０＊〜ＸＤ４５３＊ならびにＸ
Ｄ６７０＊〜ＸＤ６７３＊は、相補クロック信号ＣＫ＊
が論理“１”とされるとき、ＸアドレスデコーダＸＤの
対応する単位ＸアドレスデコーダＵＸＤＳ０３又はＵＸ
ＤＳ４７よって８ビットずつ組み合わされてデコードさ
れ、これを受けて相補プリデコード信号ＸＤ０３０＊〜
ＸＤ０３Ｆ＊あるいはＸＤ４７０＊〜ＸＤ４７Ｆ＊の非
反転及び反転信号が選択的に電源電圧ＶＤＤのようなハ
イレベル又は接地電位ＶＳＳのようなロウレベルとされ
る。これらの相補プリデコード信号の非反転及び反転信
号は、やはり相補クロック信号ＣＫ＊が論理“０”とさ
れるとき、すべて中間電位ＨＶＣとされる。

【００６６】さらに、ＸアドレスデコーダＸＤの単位Ｘ
アドレスデコーダＵＸＤＳ０３及びＵＸＤＳ４７から出
力される相補プリデコード信号ＸＤ０３０＊〜ＸＤ０３
Ｆ＊ならびにＸＤ４７０＊〜ＸＤ４７Ｆ＊は、Ｘアドレ
スデコーダＸＤの対応するワード線ドライバＷＬＤ００
０〜ＷＬＤ２５５によって２ビットずつ組み合わされて
デコードされ、これを受けてメモリアレイＭＡＲＹのワ
ード線Ｗ０００〜Ｗ２５５が択一的に電源電圧ＶＤＤの
ような選択レベルとされる。

【００６７】ところで、近年における半導体集積回路の
微細加工技術の進歩は目覚ましく、本実施例のスタティ
ック型ＲＡＭも、その恩恵を受けて大規模化・大容量化
が図られている。このため、そのチップサイズは比較的
大型化され、その内部における信号配線の寄生容量も比
較的大きなものとなっている。しかし、この実施例で
は、上記のように、ＸアドレスバッファＸＢからＸアド
レスデコーダＸＤに供給される相補内部アドレス信号Ｘ
０＊〜Ｘ７＊と、ＸアドレスデコーダＸＤの内部で伝達
される相補プリデコード信号ＸＤ０１０＊〜ＸＤ０１３
＊，ＸＤ２３０＊〜ＸＤ２３３＊，ＸＤ４５０＊〜ＸＤ
４５３＊，ＸＤ６７０＊〜ＸＤ６７３＊，ＸＤ０３０＊
〜ＸＤ０３Ｆ＊ならびにＸＤ４７０＊〜ＸＤ４７Ｆ＊の
非反転及び反転信号の相補クロック信号ＣＫ＊が無効レ
ベルとされるときのレベルが、電源電圧ＶＤＤ及び接地
電位ＶＳＳ間の中間電位ＨＶＣとされ、相補クロック信
号ＣＫ＊が有効レベルとされるときのレベルとの電位差
つまりその振幅は、電源電圧ＶＤＤ及び接地電位ＶＳＳ
間でフルスィングされる従来のスタティック型ＲＡＭ等
に比較して二分の一となる。この結果、これらの相補内
部アドレス信号及び相補プリデコード信号のレベル遷移
にともなう寄生容量のチャージ又はディスチャージ時間
を削減し、その伝達遅延時間を短縮できるため、スタテ
ィック型ＲＡＭの高速化を図ることができるものであ
る。

【００６８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）スタティック型ＲＡＭ等のアドレスデコーダ等を
構成するＣＭＯＳ論理ゲートを、第１の電源電圧と第１
の内部ノードとの間に並列形態に設けられそのゲートが
対応する第１ないし第ｐの非反転入力端子にそれぞれ結
合される第１導電型の第１のＭＯＳＦＥＴと、第１ない
し第ｐの非反転入力端子に対応してそれぞれｐ−１ずつ
設けられそのゲートが対応する第１ないし第ｐの非反転
入力端子にそれぞれ共通結合されそのドレインが第１の
内部ノードに共通結合されそのソースが対応するものを
除くｐ−１の非反転入力端子と対をなす反転入力端子に
それぞれ結合される第２導電型の第２のＭＯＳＦＥＴ
と、第２の内部ノードと第２の電源電圧との間に並列形
態に設けられそのゲートが対応する第１ないし第ｐの反
転入力端子にそれぞれ結合される第２導電型の第３のＭ
ＯＳＦＥＴと、第１ないし第ｐの反転入力端子に対応し
てそれぞれｐ−１ずつ設けられそのゲートが対応する第
１ないし第ｐの反転入力端子にそれぞれ共通結合されそ
のドレインが第２の内部ノードに共通結合されそのソー
スが対応するものを除く他のｐ−１の反転入力端子と対
をなす非反転入力端子にそれぞれ結合される第１導電型
の第４のＭＯＳＦＥＴと、その入力端子か第１及び第２
の内部ノードにそれぞれ結合される第１及び第２のイン
バータとを基本に構成するとともに、各論理ゲートの出
力信号を非反転及び反転出力信号からなる相補信号と
し、これらの出力信号が論理“０”とされるときならび
にクロック信号が無効レベルとされるときは、その非反
転及び反転出力信号をともに第１及び第２の電源電圧間
の中間電位とし、出力信号が論理“１”とされるときに
は、その非反転出力信号を第１の電源電圧電位とし、そ
の反転出力信号を第２の電源電圧電位とすることで、論
理ゲートの非反転及び反転出力信号を、中間電位から第
１又は第２の電源電圧電位に変化させ、その振幅を従来
の二分の一に圧縮できるという効果が得られる。

【００６９】（２）上記（１）項により、内部信号のレ
ベル遷移にともなう寄生容量のチャージ又はディスチャ
ージ時間を削減し、内部信号の伝達遅延時間を短縮する
ことができるという効果が得られる。 （３）上記（１）項ないし（２）項により、スタティッ
ク型ＲＡＭ等の高速化を図ることができるという効果が
得られる。

【００７０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、スタティック型ＲＡＭの記憶容量は
任意に設定できるし、そのビット構成も、例えば×１６
ビット又は×６４ビット等、任意に設定することができ
る。メモリアレイＭＡＲＹは、任意数の冗長素子を含む
ことができるし、その周辺回路を含めて複数のメモリマ
ットに分割することもできる。さらに、スタティック型
ＲＡＭは、任意のブロック構成を採りうるし、その起動
制御信号及びアドレス信号の名称及び組み合わせならび
に有効レベル等も、種々の実施形態を採りうる。

【００７１】図２において、ＸアドレスデコーダＸＤに
おけるアドレス信号及びプリデコード信号の組み合わせ
は、本実施例による制約を受けない。また、スタティッ
ク型ＲＡＭが分割ワード線方式を採る場合、ワード線ド
ライバＷＬＤ０００〜ＷＬＤ２５５は、例えばメインワ
ード線ＭＷ０００Ｂ〜ＭＷ２５５Ｂのような反転信号と
してもよい。図３及び図４において、Ｘアドレスバッフ
ァＸＢの単位ＸアドレスバッファＵＸＢ０〜ＵＸＢ７の
具体的構成及びその論理条件は、種々の実施形態を採り
うるし、図６及び図７ならびに図８及び図９に示される
アンドゲートＡＧ０１０及びＡＧ０３０等についても同
様である。アンドゲートＡＧ０１０及びＡＧ０３０等
は、任意数の論理入力端子を備えることができる。

【００７２】図５において、単位ＸアドレスデコーダＵ
ＸＤＦ０１及びＵＸＤＳ０３等の論理構成は、例えばオ
ア（ＯＲ）ゲート，ナンド（ＮＡＮＤ）ゲートあるいは
ノア（ＮＯＲ）ゲートを組み合わせる等、種々の実施形
態が考えられる。図１０及び図１１において、ワード線
ドライバＷＬＤ０００等の具体的構成及びその論理条件
は、この実施例による制約を受けない。図１２におい
て、相補内部アドレス信号Ｘ０＊〜Ｘ７＊，相補プリデ
コード信号ＸＤ０１０＊〜ＸＤ０１３＊ないしＸＤ６７
０＊〜ＸＤ６７３＊ならびにＸＤ０３０＊〜ＸＤ０３Ｆ
＊，ＸＤ４７０＊〜ＸＤ４７Ｆ＊の非反転及び反転信号
の中間電位ＨＶＣは、必ずしも電源電圧ＶＤＤ及び接地
電位ＶＳＳ間の厳密な意味での中間電位である必要はな
い。Ｘアドレス信号ＡＸ０〜ＡＸ７，相補クロック信号
ＣＫ＊，相補内部アドレス信号Ｘ０＊〜Ｘ７＊，相補プ
リデコード信号ＸＤ０１０＊〜ＸＤ０１３＊ないしＸＤ
４７０＊〜ＸＤ４７Ｆ＊ならびにワード線Ｗ０００〜Ｗ
２５５等の具体的なタイミング関係ならびにその有効レ
ベル等は、種々の実施形態を採りうる。

【００７３】さらに、上記実施例では、Ｘアドレスバッ
ファＸＢ及びＸアドレスデコーダＸＤつまりスタティッ
ク型ＲＡＭのＸ系選択回路に本発明が適用された場合を
中心に説明を進めてきたが、本発明は、例えばＹアドレ
スバッファＹＢ及びＹアドレスデコーダＹＤからＹ系選
択回路にも利用できるし、その他の論理回路にも利用で
きる。各回路図における電源電圧の極性や絶対値ならび
にＭＯＳＦＥＴの導電型等が、種々の変形例を採りうる
ものであることは言うまでもない。

【００７４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭ等の各種メモリ集積回路やＣＭＯＳ論理ゲート
を含む各種論理集積回路装置等にも適用できる。この発
明は、少なくともＣＭＯＳ回路を基本素子とする半導体
装置ならびにこのような半導体装置を含む装置又はシス
テムに広く適用できる。

【００７５】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、スタティック型ＲＡＭ等のア
ドレスデコーダ等を構成するＣＭＯＳ論理ゲートを、第
１の電源電圧と第１の内部ノードとの間に並列形態に設
けられそのゲートが対応する第１ないし第ｐの非反転入
力端子にそれぞれ結合される第１導電型の第１のＭＯＳ
ＦＥＴと、第１ないし第ｐの非反転入力端子に対応して
それぞれｐ−１ずつ設けられそのゲートが対応する第１
ないし第ｐの非反転入力端子にそれぞれ共通結合されそ
のドレインが第１の内部ノードに共通結合されそのソー
スが対応するものを除くｐ−１の非反転入力端子と対を
なす反転入力端子にそれぞれ結合される第２導電型の第
２のＭＯＳＦＥＴと、第２の内部ノードと第２の電源電
圧との間に並列形態に設けられそのゲートが対応する第
１ないし第ｐの反転入力端子にそれぞれ結合される第２
導電型の第３のＭＯＳＦＥＴと、第１ないし第ｐの反転
入力端子に対応してそれぞれｐ−１ずつ設けられそのゲ
ートが対応する第１ないし第ｐの反転入力端子にそれぞ
れ共通結合されそのドレインが第２の内部ノードに共通
結合されそのソースが対応するものを除く他のｐ−１の
反転入力端子と対をなす非反転入力端子にそれぞれ結合
される第１導電型の第４のＭＯＳＦＥＴと、その入力端
子が第１及び第２の内部ノードにそれぞれ結合される第
１及び第２のインバータとを基本に構成するとともに、
論理ゲートの出力信号を非反転及び反転出力信号からな
る相補信号とし、これらの出力信号が論理“０”とされ
るときならびにクロック信号が無効レベルとされるとき
には、その非反転及び反転出力信号をともに第１及び第
２の電源電圧間の中間電位とし、出力信号が論理“１”
とされるときには、その非反転出力信号を第１の電源電
圧電位とし、その反転出力信号を第２の電源電圧電位と
することで、論理ゲートの出力信号の非反転及び反転出
力信号を、中間電位から第１又は第２の電源電圧電位に
変化させ、その振幅を従来のスタティック型ＲＡＭ等の
二分の一に圧縮することができる。この結果、これらの
出力信号のレベル遷移にともなう寄生容量のチャージ又
はディスチャージ時間を削減し、その伝達遅延時間を短
縮して、ＣＭＯＳ回路を基本素子とするスタティック型
ＲＡＭ等の高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるＸアド
レスバッファ及びＸアドレスデコーダの一実施例を示す
ブロック図である。

【図３】図２のＸアドレスバッファに含まれる単位Ｘア
ドレスバッファＵＸＢ０の一実施例を示す回路図であ
る。

【図４】図３の単位ＸアドレスバッファＵＸＢ０の一実
施例を示す論理条件図である。

【図５】図２のＸアドレスデコーダに含まれる単位Ｘア
ドレスデコーダＵＸＤＦ０１及びＵＸＤＳ０３の一実施
例を示す回路ブロック図である。

【図６】図５の単位ＸアドレスデコーダＵＸＤＦ０１に
含まれるアンドゲートＡＧ０１０の一実施例を示す回路
図である。

【図７】図６のアンドゲートＡＧ０１０の一実施例を示
す論理条件図である。

【図８】図５の単位ＸアドレスデコーダＵＸＤＳ０３に
含まれるアンドゲートＡＧ０３０の一実施例を示す回路
図である。

【図９】図８のアンドゲートＡＧ０３０の一実施例を示
す論理条件図である。

【図１０】図２のＸアドレスデコーダに含まれるワード
線ドライバＷＬＤ０００の一実施例を示す回路図であ
る。

【図１１】図１０のワード線ドライバＷＬＤ０００の一
実施例を示す論理条件図である。

【図１２】図２のＸアドレスバッファ及びＸアドレスデ
コーダの一実施例を示す信号波形図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＹＳ……Ｙスイッ
チ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレス
バッファ、ＷＡ……ライトアンプ、ＲＡ……リードアン
プ、ＩＲ……入力データレジスタ、ＯＲ……出力データ
レジスタ、ＩＢ……データ入力バッファ、ＯＢ……デー
タ出力バッファ、ＣＢ……クロックバッファ、ＴＧ……
タイミング発生回路、ＣＥＢ……チップイネーブル信号
入力端子、ＷＥＢ……ライトイネーブル信号入力端子、
ＯＥＢ……出力イネーブル信号入力端子、ＣＫ……クロ
ック信号入力端子、ＡＸ０〜ＡＸ７……Ｘアドレス信
号、ＡＹ０〜ＡＹ７……Ｙアドレス信号、Ｄ０〜Ｄ３１
……データ入出力端子。ＣＫＴ……非反転クロック信
号、ＣＫＢ……反転クロック信号、ＵＸＢ０〜ＵＸＢ７
……単位Ｘアドレスバッファ、Ｘ０＊〜Ｘ７＊……内部
Ｘアドレス信号、ＵＸＤＦ０１，ＵＸＤＦ２３，ＵＸＤ
Ｆ４５，ＵＸＤＦ６７，ＵＸＤＳ０３，ＵＸＤＳ４７…
…単位Ｘアドレスデコーダ、ＷＬＤ０００〜ＷＬＤ２５
５……ワード線ドライバ、Ｗ０００〜Ｗ２５５……ワー
ド線。ＶＤＤ……電源電圧、ＶＳＳ……接地電位、ＨＶ
Ｃ……中間電位。Ｐ１〜ＰＨ……ＰチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜ＮＨ……ＮチャンネルＭＯＳＦＥＴ、Ｇ１
〜Ｇ２……トランスファゲート、Ｖ１〜Ｖ２……インバ
ータ、ＣＶ１〜ＣＶ２……クロックドインバータ、ＡＧ
０１０〜ＡＧ０１３，ＡＧ０３０〜ＡＧ０３Ｆ……アン
ド（ＡＮＤ）ゲート。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 その出力信号の電位が所定の中間電位か
   ら第１又は第２の電源電圧電位に変化される論理ゲート
   を具備することを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 上記論理ゲートの出力信号は、非反転及び反転出力信号
   からなる相補信号であって、 上記非反転出力信号は、上記出力信号が論理“０”とさ
   れるとき上記中間電位とされ、上記出力信号が論理
   “１”とされるとき上記第１の電源電圧電位とされるも
   のであり、 上記反転出力信号は、上記出力信号が論理“０”とされ
   るとき上記中間電位とされ、上記出力信号が論理“１”
   とされるとき上記第２の電源電圧電位とされるものであ
   ることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は請求項２において、 上記論理ゲートは、その動作が所定のクロック信号に従
   って制御されるものであって、 上記非反転及び反転出力信号は、上記クロック信号が無
   効レベルとされるとき上記中間電位とされるものである
   ことを特徴とする半導体装置。
4. 【請求項４】 請求項１において、 上記論理ゲートは、その動作が所定のクロック信号に従
   って制御され、その出力信号は、非反転及び反転出力信
   号からなる相補信号であって、 上記非反転出力信号は、上記出力信号が論理“０”とさ
   れるとき上記第２の電源電圧電位とされ、上記出力信号
   が論理“１”とされるとき上記第１の電源電圧電位とさ
   れ、上記クロック信号が無効レベルとされるとき上記中
   間電位とされるものであり、 上記反転出力信号は、上記出力信号が論理“０”とされ
   るとき上記第１の電源電圧電位とされ、上記出力信号が
   論理“１”とされるとき上記第２の電源電圧電位とさ
   れ、上記クロック信号が無効レベルとされるとき上記中
   間電位とされるものであることを特徴とする半導体装
   置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記論理ゲートは、 第１の電源電圧と第１の内部ノードとの間に並列形態に
   設けられ、そのゲートが対応する第１ないし第ｐの非反
   転入力端子にそれぞれ結合される第１導電型の第１のＭ
   ＯＳＦＥＴと、 第１ないし第ｐの非反転入力端子に対応してそれぞれｐ
   −１ずつ設けられ、そのゲートが対応する上記第１ない
   し第ｐの非反転入力端子にそれぞれ共通結合され、その
   ドレインが上記第１の内部ノードに共通結合され、その
   ソースが対応するものを除くｐ−１の上記非反転入力端
   子と対をなす反転入力端子にそれぞれ結合される第２導
   電型の第２のＭＯＳＦＥＴと、 第２の内部ノードと第２の電源電圧との間に並列形態に
   設けられ、そのゲートが対応する第１ないし第ｐの反転
   入力端子にそれぞれ結合される第２導電型の第３のＭＯ
   ＳＦＥＴと、 第１ないし第ｐの反転入力端子に対応してそれぞれｐ−
   １ずつ設けられ、そのゲートが対応する上記第１ないし
   第ｐの反転入力端子にそれぞれ共通結合され、そのドレ
   インが上記第２の内部ノードに共通結合され、そのソー
   スが対応するものを除く他のｐ−１の上記反転入力端子
   と対をなす上記非反転入力端子にそれぞれ結合される第
   １導電型の第４のＭＯＳＦＥＴと、 その入力端子が上記第１の内部ノードに結合される第１
   のインバータと、 その入力端子が上記第２の内部ノードに結合される第２
   のインバータとを含むものであることを特徴とする半導
   体装置。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記半導体装置は、メモリ集積回路であり、 上記論理ゲートは、上記メモリ集積回路のアドレスデコ
   ーダを構成するものであることを特徴とする半導体装
   置。
7. 【請求項７】 請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６において、 上記メモリ集積回路は、ＣＭＯＳ回路を基本素子とする
   スタティック型ＲＡＭであることを特徴とする半導体装
   置。