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KR102351193B1 - 기억 장치 및 반도체 장치 - Google Patents

기억 장치 및 반도체 장치 Download PDF

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KR102351193B1
KR102351193B1 KR1020167031080A KR20167031080A KR102351193B1 KR 102351193 B1 KR102351193 B1 KR 102351193B1 KR 1020167031080 A KR1020167031080 A KR 1020167031080A KR 20167031080 A KR20167031080 A KR 20167031080A KR 102351193 B1 KR102351193 B1 KR 102351193B1
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film
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타츠야 오누키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

레이아웃 면적이 저감된 기억 장치를 제공한다. 기억 장치는 제 1 배선 및 제 2 배선에 전기적으로 접속되고 제 1 층에 위치하는 센스 앰프, 및 제 1 층 위의 제 2 층에 위치하는 제 1 회로 및 제 2 회로를 포함한다. 제 1 회로는 제 3 배선의 전위에 따라 온 상태 및 오프 상태가 되는 제 1 스위치, 및 제 1 스위치를 통하여 제 1 배선에 전기적으로 접속되는 제 1 용량 소자를 포함한다. 제 2 회로는 제 4 배선의 전위에 따라 온 상태 및 오프 상태가 되는 제 2 스위치, 및 제 2 스위치를 통하여 제 2 배선에 전기적으로 접속되는 제 2 용량 소자를 포함한다. 제 1 배선은 제 2 층에서 제 3 배선과 교차하고 제 4 배선과 교차하지 않는다. 제 2 배선은 제 2 층에서 제 4 배선과 교차하고 제 3 배선과 교차하지 않는다.

Description

기억 장치 및 반도체 장치{MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 기억 장치 및 이 기억 장치를 포함하는 반도체 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로, 본 명세서에 개시되는 본 발명의 일 형태의 기술 분야의 예에는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 전력 기억 장치, 기억 장치, 이들 중 어느 것의 구동 방법, 및 이들 중 어느 것의 제작 방법이 포함된다.
DRAM(Dynamic Random Access Memory)은 전하를 용량 소자에 공급함으로써 데이터를 저장한다. 따라서, 용량 소자에 대한 전하의 공급을 제어하는 트랜지스터의 오프 전류가 작은 것이 바람직하다. 이것은, 오프 전류는 데이터 유지 기간을 길게 할 수 있고, 리프레시 동작의 빈도를 줄일 수 있기 때문이다. 특허문헌 1에는, 산화물 반도체막을 포함하며 오프 전류가 낮은 트랜지스터를 사용함으로써, 저장된 내용을 오랫동안 유지할 수 있는 반도체 장치에 대하여 기재되어 있다.
일본국 공개 특허 번호 제2011-151383호
DRAM은 다른 기억 장치에 비하여 대형 기억 용량에 장점이 있지만, 칩 사이즈의 증가를 억제하면서 집적도가 높은 LSI를 실현하기 위해서는, 다른 기억 장치와 마찬가지로 단위 면적당 기억 용량을 증가시킬 필요가 있다.
상기 기술 배경의 관점에서, 본 발명의 일 형태의 목적은 레이아웃 면적이 저감되고 단위 면적당 기억 용량이 증가되는 기억 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 소형화된 반도체 장치를 실현하는 것이다.
본 발명의 일 형태의 목적은 신규 반도체 장치 등을 제공하는 것이다. 또한 이들 목적의 기재는 다른 목적의 존재를 방해하는지는 않는다. 본 발명의 일 형태에서, 이들 목적 모두를 달성할 필요는 없다. 다른 목적들이 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 도출될 수 있다.
본 발명의 일 형태의 기억 장치는 제 1 배선 및 제 2 배선에 전기적으로 접속되고 제 1 층에 위치하는 센스 앰프, 및 제 1 층 위의 제 2 층에 위치하는 제 1 회로와 제 2 회로를 포함한다. 제 1 회로는 제 3 배선의 전위에 따라 온 상태 및 오프 상태가 되는 제 1 스위치, 및 제 1 스위치를 통하여 제 1 배선에 전기적으로 접속되는 제 1 용량 소자를 포함한다. 제 2 회로는 제 4 배선의 전위에 따라 온 상태 및 오프 상태가 되는 제 2 스위치, 및 제 2 스위치를 통하여 제 2 배선에 전기적으로 접속되는 제 2 용량 소자를 포함한다. 제 1 배선은 제 2 층에서 제 3 배선과 교차하고 제 4 배선과 교차하지 않는다. 제 2 배선은 제 2 층에서 제 4 배선과 교차하고 제 3 배선과 교차하지 않는다.
본 발명의 일 형태의 기억 장치에서, 제 1 스위치 또는 제 2 스위치는 트랜지스터를 포함한다. 트랜지스터는 산화물 반도체막을 포함하고, 트랜지스터의 채널 형성 영역이 산화물 반도체막에 포함되어도 좋다.
본 발명의 일 형태의 기억 장치에서, 산화물 반도체막은 In, Ga, 및 Zn을 포함하여도 좋다.
일 형태의 반도체 장치는, 상기 기억 장치 및 논리 회로를 포함하여도 좋다.
본 발명의 일 형태에 따르면, 레이아웃 면적이 저감되고 단위 면적당 기억 용량이 증가된 기억 장치, 또는 소형화된 반도체 장치를 제공할 수 있다.
본 발명의 일 형태는 신규 반도체 장치 등을 제공할 수 있다. 또한 이들 효과의 기재는 다른 효과의 존재를 방해하지는 않는다. 본 발명의 일 형태는 상기에 열거된 목적 모두를 달성할 필요는 없다. 다른 효과들이 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 이 기재로부터 도출될 수 있다.
도 1은 기억 장치의 구조를 도시한 도면.
도 2는 기억 장치의 구조를 도시한 도면.
도 3은 기억 장치의 구조를 도시한 도면.
도 4는 기억 장치의 구조를 도시한 도면.
도 5는 기억 장치의 구조를 도시한 도면.
도 6은 메모리 셀, 센스 앰프, 프리차지 회로, 스위치 회로, 및 메인 앰프의 접속 구조를 도시한 도면.
도 7은 타이밍 차트를 도시한 도면.
도 8은 어레이의 레이아웃을 도시한 도면.
도 9는 기억 장치의 구조를 도시한 도면.
도 10은 반도체 장치의 단면 구조를 도시한 도면.
도 11의 (A)~(C)는 트랜지스터의 구조를 도시한 도면.
도 12의 (A)~(C)는 트랜지스터의 구조를 도시한 도면.
도 13은 반도체 장치의 단면 구조를 도시한 도면.
도 14의 (A)~(F) 각각은 전자 기기를 도시한 도면.
도 15의 (A)~(C)는 테스트 회로의 구조를 도시한 도면.
도 16은 트랜지스터의 특성을 나타낸 것.
도 17의 (A) 및 (B)는 테스트 회로의 파형을 나타낸 것.
도 18의 (A) 및 (B)는 셀 어레이의 특성을 도시한 도면.
도 19는 테스트 회로의 구조를 도시한 도면.
도 20은 셀 어레이의 특성을 도시한 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 아래에서 자세히 설명한다. 다만, 본 발명은 아래의 기재에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항이 다양하게 변경될 수 있다는 것은 당업자에 의하여 쉽게 이해된다. 따라서, 본 발명은 아래의 실시형태들의 기재에 한정되어 해석되지 말아야 한다.
또한 본 발명의 일 형태의 반도체 장치는, 마이크로프로세서, 화상 처리 회로, 반도체 표시 장치를 위한 컨트롤러, DSP(Digital Signal Processor), 마이크로 컨트롤러, 이차 전지 등의 전지를 위한 제어 회로, 및 보호 회로 등, 기억 장치를 포함한 각종 반도체 집적 회로를 그 범주에 포함한다. 본 발명의 일 형태의 반도체 장치는, 상술한 반도체 집적 회로 중 어느 것을 사용한 RF 태그, 및 반도체 표시 장치 등의 각종 장치를 그 범주에 포함한다. 반도체 표시 장치는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자가 각 화소에 제공된 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display), 및 기억 장치가 구동 회로에 포함된 다른 반도체 표시 장치를 그 범위에 포함한다.
또한 트랜지스터의 "소스"는, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 이 반도체막에 접속되는 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 "드레인"은 상기 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 접속되는 드레인 전극을 뜻한다. "게이트"는 게이트 전극을 뜻한다.
트랜지스터의 "소스" 및 "드레인"이라는 용어는 트랜지스터의 도전형 또는 단자에 인가되는 전위의 레벨에 따라 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는, 저전위가 인가되는 단자는 소스라고 불리고, 고전위가 인가되는 단자는 드레인이라고 불린다. p채널형 트랜지스터에서는, 저전위가 인가되는 단자는 드레인이라고 불리고, 고전위가 인가되는 단자는 소스라고 불린다. 본 명세서에서, 편의상 소스 및 드레인이 고정되는 것으로 추정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 명칭은 서로 바뀐다.
회로도에서는 다른 구성요소들이 서로 접속될 때도, 실제로는 배선의 일부가 전극으로서 기능하는 경우 등 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우가 있다. "접속"이라는 용어는, 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우도 뜻한다.
<기억 장치의 구조예>
도 1은 본 발명의 일 형태에 따른 기억 장치의 구조예를 도시한 것이다. 도 1에 나타낸 기억 장치(10)는 센스 앰프(11), 및 센스 앰프(11)에 전기적으로 접속되는 메모리 셀(12a) 및 메모리 셀(12b)을 포함한다. 본 발명의 일 형태에서, 센스 앰프(11)는 제 1 층에 위치하고, 메모리 셀(12a 및 12b)은 제 1 층 위의 제 2 층에 위치한다.
센스 앰프(11) 및 메모리 셀(12a 및 12b)이 하나의 층에 제공되는 경우에 비하여, 제 2 층에서의 메모리 셀(12a 및 12b)의 적어도 일부가 제 1 층에서의 센스 앰프(11)와 중첩되는 경우에는, 기억 장치(10)의 레이아웃 면적을 저감시킬 수 있고 단위 면적당 기억 용량을 증가시킬 수 있다.
센스 앰프(11)는 기준 전위와, 메모리 셀(12a 또는 12b)로부터 출력되는 데이터-함유 신호의 전위의 전위차를 증폭하고, 증폭된 전위차를 유지한다. 구체적으로, 메모리 셀(12a)로부터 출력되는 데이터-함유 신호의 전위는 배선(BLa)을 통하여 센스 앰프(11)에 공급된다. 마찬가지로, 메모리 셀(12b)로부터 출력되는 데이터-함유 신호의 전위는 배선(BLb)을 통하여 센스 앰프(11)에 공급된다.
메모리 셀(12a 및 12b) 각각은 스위칭 트랜지스터(13) 및 용량 소자(14)를 포함한다. 구체적으로, 메모리 셀(12a)의 트랜지스터(13)는, 트랜지스터(13)의 게이트에 접속된 배선(WLa)의 전위에 따라 온 상태 및 오프 상태가 된다. 또한, 용량 소자(14)는 트랜지스터(13)를 통하여 배선(BLa)에 전기적으로 접속된다. 마찬가지로, 메모리 셀(12b)의 트랜지스터(13)는, 트랜지스터(13)의 게이트에 접속된 배선(WLb)의 전위에 따라 온 상태 및 오프 상태가 된다. 또한, 용량 소자(14)는 트랜지스터(13)를 통하여 배선(BLb)에 전기적으로 접속된다.
도 1은 하나의 배선(BLa)이 하나의 메모리 셀(12a)에 전기적으로 접속되고, 하나의 배선(BLb)이 하나의 메모리 셀(12b)에 전기적으로 접속되는 예를 나타낸 것이다. 또한 본 발명의 일 형태의 기억 장치(10)에서는, 하나의 배선(BLa)이 복수의 메모리 셀(12a)에 전기적으로 접속되고, 하나의 배선(BLb)이 복수의 메모리 셀(12b)에 전기적으로 접속되어도 좋다.
기억 장치(10)에 포함되는 메모리 셀(12a 및 12b)의 레이아웃에 관해서는, 접힘형(folded type) 또는 개방형(open type) 등을 사용할 수 있다. 접힘형의 경우, 배선(BLa 또는 BLb)으로부터 출력되는 데이터-함유 신호의 전위에 대한 배선(WLa 또는 WLb)의 전위 변화의 영향을 방지할 수 있다. 개방형의 경우, 메모리 셀(12a 및 12b)을 접힘형의 경우보다 높은 밀도로 레이아웃할 수 있어, 메모리 셀(12a 및 12b)을 포함하는 셀 어레이 전체를 작게 할 수 있다.
도 1은 개방형 메모리 셀(12a 및 12b)을 포함하는 기억 장치(10)의 구조예를 나타낸 것이다. 구체적으로, 도 1에 나타낸 기억 장치(10)의 제 2 층에서, 배선(BLa)이 배선(WLa)과 교차하고 배선(WLb)과 교차하지 않고, 배선(BLb)이 배선(WLb)과 교차하고 배선(WLa)과 교차하지 않는다.
본 발명의 일 형태의 개방형에서는, 복수의 메모리 셀(12a) 및 복수의 메모리 셀(12b)이 형성되는 영역을 접힘형의 경우보다 작게 할 수 있다. 따라서, 제 1 층에 복수의 센스 앰프(11)를 가깝게 배치하더라도, 각 센스 앰프(11)에 대응하는 복수의 메모리 셀(12a 및 12b)을, 다른 메모리 셀의 영역으로 침입하는 일 없이 제 2 층에 배치할 수 있다. 본 발명의 일 형태는 개방형을 채용하기 때문에, 기억 장치(10)의 레이아웃 면적을 저감하고 단위 면적당 기억 용량을 증가시킬 수 있다.
또한, 메모리 셀(12a 및 12b) 및 센스 앰프(11)가 적층되기 때문에, 메모리 셀(12a 및 12b)을 센스 앰프(11)에 전기적으로 접속시키는 배선(배선(BLa), 배선(BLb) 등)의 길이를 줄일 수 있다. 배선의 저항을 작게 할 수 있어, 기억 장치(10)에서 소비 전력의 저감 및 고속 동작을 실현할 수 있다.
또한 메모리 셀(12a 및 12b)은 하나의 센스 앰프(11)와 중첩되어도 좋고, 각각 상이한 센스 앰프(11)와 중첩되어도 좋다.
도 2는 하나의 센스 앰프(11)에 전기적으로 접속되는 메모리 셀(12a 및 12b)이 상기 센스 앰프(11)와 중첩되는 개방형 기억 장치(10)의 구조예를 나타낸 것이다. 도 3은 도 2에서의 기억 장치(10)의 상면도이다.
도 2 및 도 3의 기억 장치(10)는, 제 1 층에서의 하나의 센스 앰프(11)와 상기 센스 앰프(11)에 전기적으로 접속되는 복수의 메모리 셀(12a) 및 복수의 메모리 셀(12b)을 4개 세트 포함한다. 도 2 및 도 3에서 4개의 센스 앰프(11)를 센스 앰프(11-1, 11-2, 11-3, 및 11-4)로 나타낸다. 본 발명의 일 형태의 기억 장치(10)에 포함되는 세트의 수는 하나, 2개, 3개이어도 좋고, 4개보다 많아도 좋다.
도 2 및 도 3에서는, 복수의 메모리 셀(12a)을 포함하는 영역(15a) 및 복수의 메모리 셀(12b)을 포함하는 영역(15b)이, 복수의 메모리 셀(12a 및 12b)에 전기적으로 접속되는 센스 앰프(11)와 중첩된다.
또한 도 2 및 도 3에서는, 센스 앰프(11-1, 11-2, 11-3, 및 11-4)가 각각 배선(BLa1, BLa2, BLa3, 및 BLa4)에 전기적으로 접속되고, 각각 배선(BLb1, BLb2, BLb3, 및 BLb4)에 전기적으로 접속된다. 영역(15a)의 복수의 메모리 셀(12a)은 BLa1~BLa4로 나타내는 하나의 배선(BLa)에 전기적으로 접속된다. 영역(15b)의 복수의 메모리 셀(12b)은 BLb1~BLb4로 나타내는 배선(BLb) 중 하나에 전기적으로 접속된다.
각각 상이한 센스 앰프(11-1~11-4)에 전기적으로 접속되는 메모리 셀(12a)을 포함하는 4개의 영역(15a)은 복수의 배선(WLa)을 공유한다. 구체적으로, 하나의 배선(WLa)은 각각 상이한 배선(BLa1~BLa4)에 전기적으로 접속되는 각 영역(15a)에서의 4개의 메모리 셀(12a)에 전기적으로 접속된다. 마찬가지로, 각각 상이한 센스 앰프(11-1~11-4)에 전기적으로 접속되는 메모리 셀(12b)을 포함하는 4개의 영역(15b)은 복수의 배선(WLb)을 공유한다. 구체적으로, 하나의 배선(WLb)은 각각 상이한 배선(BLb1~BLb4)에 전기적으로 접속되는 4개의 메모리 셀(12b)에 전기적으로 접속된다.
도 2 및 도 3에 나타낸 개방형 기억 장치(10)에서는, 각 배선(BLa)이 제 2 층에서 배선(WLa)과 교차하고 배선(WLb)과는 교차하지 않는다. 마찬가지로, 각 배선(BLb)이 제 2 층에서 배선(WLb)과 교차하고 배선(WLa)과는 교차하지 않는다.
이 구조에 의하여, 도 2 및 도 3에 나타낸 기억 장치(10)의 레이아웃 면적을 저감할 수 있고 단위 면적당 기억 용량을 증가시킬 수 있다.
도 4는 개방형 기억 장치(10)의 구조예를 나타낸 것이다. 이 기억 장치(10)에서는, 메모리 셀(12a)이 상이한 2개의 센스 앰프(11)에 전기적으로 접속되고 이들 센스 앰프(11) 중 하나와 중첩되고, 메모리 셀(12b)이 상기 2개의 센스 앰프(11)에 전기적으로 접속되고 이들 센스 앰프(11) 중 다른 하나와 중첩된다. 도 5는 도 4에 나타낸 기억 장치(10)의 상면도이다.
도 4 및 도 5의 기억 장치(10)는, 제 1 층에서의 하나의 센스 앰프(11)와 센스 앰프(11)에 전기적으로 접속되는 복수의 메모리 셀(12a) 및 복수의 메모리 셀(12b)을 4개 세트 포함한다. 도 4 및 도 5에서도 4개의 센스 앰프(11)를 센스 앰프(11-1, 11-2, 11-3, 및 11-4)로 나타낸다. 본 발명의 일 형태의 기억 장치(10)의 세트의 수는 2개, 3개이어도 좋고, 4개보다 많아도 좋다.
도 4 및 도 5에서, 센스 앰프(11-1)에 전기적으로 접속되는 메모리 셀(12a) 및 센스 앰프(11-2)에 전기적으로 접속되는 메모리 셀(12a)이 센스 앰프(11-1)와 중첩된다. 센스 앰프(11-1)에 전기적으로 접속되는 메모리 셀(12b) 및 센스 앰프(11-2)에 전기적으로 접속되는 메모리 셀(12b)이 센스 앰프(11-2)와 중첩된다. 센스 앰프(11-3)에 전기적으로 접속되는 메모리 셀(12a) 및 센스 앰프(11-4)에 전기적으로 접속되는 메모리 셀(12a)이 센스 앰프(11-3)와 중첩된다. 센스 앰프(11-3)에 전기적으로 접속되는 메모리 셀(12b) 및 센스 앰프(11-4)에 전기적으로 접속되는 메모리 셀(12b)이 센스 앰프(11-4)와 중첩된다.
또한 도 4 및 도 5에서는, 센스 앰프(11-1~11-4)가 각각 배선(BLa1~BLa4)에 전기적으로 접속되고, 각각 BLb1~BLb4에 전기적으로 접속된다. 하나의 영역(15a)의 복수의 메모리 셀(12a)은 BLa1~BLa4로 나타내는 하나의 배선(BLa)에 전기적으로 접속된다. 하나의 영역(15b)의 복수의 메모리 셀(12b)은 BLb1~BLb4로 나타내는 하나의 배선(BLb)에 전기적으로 접속된다.
도 4 및 도 5의 기억 장치(10)에서, 각각 상이한 센스 앰프(11-1~11-4)에 전기적으로 접속되는 메모리 셀(12a)을 포함하는 4개의 영역(15a)이 복수의 배선(WLa)을 공유한다. 각각 상이한 센스 앰프(11-1~11-4)에 전기적으로 접속되는 메모리 셀(12b)을 포함하는 4개의 영역(15b)이 복수의 배선(WLb)을 공유한다.
구체적으로, 각각 상이한 센스 앰프(11-1~11-4)에 전기적으로 접속되는 메모리 셀(12a)을 포함하는 4개의 영역(15a)에서, 하나의 배선(WLa)은, 각각 상이한 배선(BLa1~BLa4)에 전기적으로 접속되는 4개의 메모리 셀(12a)에 전기적으로 접속된다. 각각 상이한 센스 앰프(11-1~11-4)에 전기적으로 접속되는 메모리 셀(12b)을 포함하는 4개의 영역(15b)에서, 하나의 배선(WLb)은, 각각 상이한 배선(BLb1~BLb4)에 전기적으로 접속되는 4개의 메모리 셀(12b)에 전기적으로 접속된다.
도 4 및 도 5에 나타낸 개방형 기억 장치(10)에서는, 임의의 배선(BLa)이 제 2 층에서 배선(WLa)과 교차하고 배선(WLb)과는 교차하지 않는다. 마찬가지로, 하나의 배선(BLb)이 제 2 층에서 배선(WLb)과 교차하고 배선(WLa)과는 교차하지 않는다.
이 구조에 의하여, 도 4 및 도 5에 나타낸 기억 장치(10)의 레이아웃 면적을 저감할 수 있고 단위 면적당 기억 용량을 증가시킬 수 있다.
<기억 장치의 구체적인 구조예>
다음에, 본 발명의 일 형태에 따른 기억 장치(10)의 구체적인 구조예에 대하여 설명한다.
도 6은 메모리 셀(12a 및 12b), 메모리 셀(12a 및 12b)에 전기적으로 접속되는 센스 앰프(11), 프라차지 회로(20), 스위치 회로(21), 및 메인 앰프(23)의 접속의 예를 나타낸 것이다.
프리차지 회로(20)는 배선(BLa 및 BLb)의 전위를 초기화하는 기능을 갖는다. 스위치 회로(21)는 배선(BLa 및 BLb)과 메인 앰프(23)의 도통 상태를 전환하는 기능을 갖는다. 본 실시형태에서는, 센스 앰프(11)에 더하여, 프리차지 회로(20) 또는 스위치 회로(21)를 메모리 셀(12a 및 12b)과 중첩되도록 제 1 층에 제공할 수도 있다. 이하에서, 센스 앰프(11), 프리차지 회로(20), 및 스위치 회로(21)를 집합적으로 구동 회로(22)라고 한다.
메모리 셀(12a)은 배선(BLa)을 통하여 구동 회로(22)에 전기적으로 접속된다. 메모리 셀(12b)은 배선(BLb)을 통하여 구동 회로(22)에 전기적으로 접속된다.
도 6에서는 하나의 메모리 셀(12a)이 하나의 배선(BLa)을 통하여 구동 회로(22)에 전기적으로 접속되지만, 복수의 메모리 셀(12a)이 하나의 배선(BLa)을 통하여 구동 회로(22)에 전기적으로 접속되어도 좋다. 도 6에서는 하나의 메모리 셀(12b)이 하나의 배선(BLb)을 통하여 구동 회로(22)에 전기적으로 접속되지만, 복수의 메모리 셀(12b)이 하나의 배선(BLb)을 통하여 구동 회로(22)에 전기적으로 접속되어도 좋다. 또한 같은 배선(BLa)에 접속되는 메모리 셀(12a)은 각각 상이한 배선(WLa)에 전기적으로 접속되고, 같은 배선(BLb)에 접속되는 메모리 셀(12b)은 각각 상이한 배선(WLb)에 전기적으로 접속된다.
도 6에서의 센스 앰프(11)는 래치형 센스 앰프이다. 구체적으로, 도 6의 센스 앰프(11)는 p채널형 트랜지스터(30 및 31) 및 n채널형 트랜지스터(32 및 33)를 포함한다. 트랜지스터(30)의 소스 및 드레인 중 한쪽은 배선(SP)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(31 및 33)의 게이트 및 배선(BLa)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 한쪽은 트랜지스터(31 및 33)의 게이트 및 배선(BLa)에 전기적으로 접속되고, 다른 쪽은 배선(SN)에 전기적으로 접속된다. 트랜지스터(31)의 소스 및 드레인 중 한쪽은 배선(SP)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(30 및 32)의 게이트 및 배선(BLb)에 전기적으로 접속된다. 트랜지스터(33)의 소스 및 드레인 중 한쪽은 트랜지스터(30 및 32)의 게이트 및 배선(BLb)에 전기적으로 접속되고, 다른 쪽은 배선(SN)에 전기적으로 접속된다.
프리차지 회로(20)는 n채널형 트랜지스터(34~36)를 포함한다. 트랜지스터(34~36)는 p채널형 트랜지스터이어도 좋다. 트랜지스터(34)의 소스 및 드레인 중 한쪽은 배선(BLa)에 전기적으로 접속되고, 다른 쪽은 배선(Pre)에 전기적으로 접속된다. 트랜지스터(35)의 소스 및 드레인 중 한쪽은 배선(BLb)에 전기적으로 접속되고, 다른 쪽은 배선(Pre)에 전기적으로 접속된다. 트랜지스터(36)의 소스 및 드레인 중 한쪽은 배선(BLa)에 전기적으로 접속되고, 다른 쪽은 배선(BLb)에 전기적으로 접속된다. 트랜지스터(34~36)의 게이트는 배선(PL)에 전기적으로 접속된다.
스위치 회로(21)는 n채널형 트랜지스터(37 및 38)를 포함한다. 트랜지스터(37 및 38)는 p채널형 트랜지스터이어도 좋다. 트랜지스터(37)의 소스 및 드레인 중 한쪽은 배선(BLa)에 전기적으로 접속되고, 다른 쪽은 배선(IOa)에 전기적으로 접속된다. 트랜지스터(38)의 소스 및 드레인 중 한쪽은 배선(BLb)에 전기적으로 접속되고, 다른 쪽은 배선(IOb)에 전기적으로 접속된다. 트랜지스터(37 및 38)의 게이트는 배선(CSL)에 전기적으로 접속된다.
배선(IOa 및 IOb)은 메인 앰프(23)에 전기적으로 접속된다.
다음에, 도 6에 나타낸 메모리 셀(12a 및 12b), 구동 회로(22), 및 메인 앰프(23)의 데이터 판독의 동작예에 대하여 도 7의 타이밍 차트를 참조하여 설명한다.
우선, 기간(T1)에서, 프리차지 회로(20)에 포함되는 트랜지스터(34~36)를 온 상태로 하여 배선(BLa 및 BLb)의 전위를 초기화한다. 구체적으로, 도 7에서, 배선(PL)에 하이 레벨 전위(VH_PL)를 공급하여 프리차지 회로(20)에서 트랜지스터(34~36)를 온 상태로 한다. 이런 방식으로, 배선(Pre)의 전위(Vpre)가 배선(BLa 및 BLb)에 공급된다.
또한 기간(T1)에서는, 배선(CSL)에 로 레벨 전위(VL_CSL)가 공급되기 때문에, 스위치 회로(21)에서 트랜지스터(37 및 38)는 오프 상태이다. 배선(WLa)에는 로 레벨 전위(VL_WL)가 공급되기 때문에, 메모리 셀(12a)에서 트랜지스터(13)는 오프 상태이다. 배선(WLb)에도 로 레벨 전위(VL_WL)가 공급되기 때문에, 메모리 셀(12b)에서 트랜지스터(13)는 오프 상태이다(도 7에는 나타내지 않았음). 배선(SP 및 SN)에는 전위(Vpre)가 공급되기 때문에, 센스 앰프(11)는 오프 상태이다.
그리고, 배선(PL)에 로 레벨 전위(VL_PL)를 공급하여 프리차지 회로(20)에서 트랜지스터(34~36)를 오프 상태로 한다. 기간(T2)에서, 배선(WLa)이 선택된다. 구체적으로, 도 7에서, 배선(WLa)에 하이 레벨 전위(VH_WL)를 공급하여 배선(WLa)을 선택하고 메모리 셀(12a)에서 트랜지스터(13)를 온 상태로 한다. 이로써 배선(BLa) 및 용량 소자(14)는 트랜지스터(13)를 통하여 서로 전기적으로 접속된다. 배선(BLa) 및 용량 소자(14)가 서로 전기적으로 접속되기 때문에, 용량 소자(14)에 유지된 전하량에 따라 배선(BLa)의 전위가 변화한다.
도 7의 타이밍 차트는, 용량 소자(14)에 축적된 전하량이 큰 경우를 예로서 나타낸다. 구체적으로, 용량 소자(14)에 축적된 전하량이 큰 경우에는 용량 소자(14)로부터 배선(BLa)에 전하가 방출되어, 배선(BLa)의 전위가 전위(Vpre)로부터 ΔV1만큼 상승된다. 용량 소자(14)에 축적된 전하량이 작은 경우에는, 배선(BLa)으로부터 용량 소자(14)에 전하가 흘러, 배선(BLa)의 전위가 ΔV2만큼 저하된다.
또한 기간(T2)에서, 배선(CSL)에는 로 레벨 전위(VL_CSL)가 계속 공급되고 있기 때문에, 스위치 회로(21)에서 트랜지스터(37 및 38)는 오프 상태를 유지한다. 배선(SP 및 SN)에는 전위(Vpre)가 계속 공급되고 있기 때문에, 센스 앰프(11)는 오프 상태를 유지한다.
기간(T3)에서, 배선(SP)에 하이 레벨 전위(VH_SP)를 공급하고 배선(SN)에 로 레벨 전위(VL_SN)를 공급하여, 센스 앰프(11)를 온 상태로 한다. 센스 앰프(11)는 배선(BLa와 BLb)의 전위차(도 7에서는 ΔV1)를 증폭하는 기능을 갖는다. 따라서, 도 7의 타이밍 차트에서, 센스 앰프(11)를 온 상태로 함으로써, 배선(BLa)의 전위는 전위(Vpre+ΔV1)로부터 상승되어 배선(SP)의 전위(VH_SP)에 가까워진다. 배선(BLb)의 전위는 전위(Vpre)로부터 저하되어 배선(SN)의 전위(VL_SN)에 가까워진다.
또한 기간(T3)의 초기에 배선(BLa)의 전위가 Vpre-ΔV2인 경우에는, 센스 앰프(11)가 온 상태가 됨으로써, 배선(BLa)의 전위가 전위(Vpre-ΔV2)로부터 저하되어 배선(SN)의 전위(VL_SN)에 가까워진다. 배선(BLb)의 전위는 전위(Vpre)로부터 상승되어 배선(SP)의 전위(VH_SP)에 가까워진다.
기간(T3)에서는, 배선(PL)에 로 레벨 전위(VL_PL)가 계속 공급되고 있어 프리차지 회로(20)에서 트랜지스터(34~36)는 오프 상태를 유지한다. 배선(CSL)에는 로 레벨 전위(VL_CSL)가 계속 공급되고 있어, 스위치 회로(21)에서 트랜지스터(37 및 38)는 오프 상태를 유지한다. 배선(WLa)에는 하이 레벨 전위(VH_WL)가 계속 공급되고 있어, 메모리 셀(12a)에서 트랜지스터(13)는 온 상태를 유지한다. 그 결과, 배선(BLa)의 전위(VH_SP)에 따른 전하가 메모리 셀(12a)에서의 용량 소자(14)에 축적된다.
다음에, 기간(T4)에서, 배선(CSL)에 공급되는 전위를 변화시켜 스위치 회로(21)를 온 상태로 한다. 구체적으로, 도 7에서, 배선(CSL)에 하이 레벨 전위(VH_CSL)를 공급하여, 스위치 회로(21)에서 트랜지스터(37 및 38)를 온 상태로 한다. 이 방식으로, 배선(BLa)의 전위 및 배선(BLb)의 전위가 배선(IOa 및 IOb)을 통하여 메인 앰프(23)에 공급된다. 메인 앰프(23)로부터 출력되는 전위(Vout)의 레벨은, 배선(IOa)의 전위가 배선(IOb)의 전위보다 높은지 여부에 의존한다. 이 이유로, 전위(Vout)를 포함하는 신호는 메모리 셀(12a)로부터 판독되는 데이터를 반영한다.
또한 기간(T4)에서는, 배선(PL)에 로 레벨 전위(VL_PL)가 계속 공급되고 있어, 프리차지 회로(20)에서 트랜지스터(34 및 36)는 오프 상태를 유지한다. 또한, 배선(WLa)에는 하이 레벨 전위(VH_WL)가 계속 공급되고 있어, 메모리 셀(12a)에서 트랜지스터(13)는 온 상태를 유지한다. 배선(SP)에 하이 레벨 전위(VH_SP)가 계속 공급되고 있고 배선(SN)에 로 레벨 전위(VL_SN)가 계속 공급되고 있기 때문에, 센스 앰프(11)는 온 상태를 유지한다. 그 결과, 배선(BLa)의 전위(VH_SP)에 대응하는 전하가 메모리 셀(12a)의 용량 소자(14)에 축적된다.
기간(T4)이 끝나면, 배선(CSL)에 공급되는 전위를 변화시켜 스위치 회로(21)를 오프 상태로 한다. 구체적으로, 도 7에서, 배선(CSL)에 로 레벨 전위(VL_CSL)를 공급하여 스위치 회로(21)에서 트랜지스터(37 및 38)를 오프 상태로 한다.
또한 기간(T4)이 끝나면 배선(WLa)을 비선택으로 한다. 구체적으로, 도 7에서, 배선(WLa)에 로 전위(VL_WL)를 공급함으로써, 배선(WLa)을 비선택으로 하여 메모리 셀(12a)에서 트랜지스터(13)를 오프 상태로 한다. 이 동작을 거쳐, 배선(BLa)의 전위(VH_SP)에 대응하는 전하가 용량 소자(14)에 유지되기 때문에, 데이터 판독 후에도 메모리 셀(12a)에 데이터가 유지된다.
기간(T1~T4)의 동작을 거쳐, 메모리 셀(12a)로부터 데이터가 판독된다. 메모리 셀(12b)의 데이터도 마찬가지로 판독될 수 있다.
또한 데이터 판독과 같은 동작에 의하여 다른 데이터를 메모리 셀(12a 또는 12b)에 기록할 수 있다. 우선, 프리차지 회로(20)에 포함되는 트랜지스터(34~36)를 온 상태로 하여 배선(BLa 및 BLb)의 전위를 초기화한다. 그리고, 데이터가 기록되는 메모리 셀(12a)에 전기적으로 접속되는 배선(WLa) 또는 데이터가 기록되는 메모리 셀(12b)에 전기적으로 접속되는 배선(WLb)을 선택하여 메모리 셀(12a 또는 12b)에서 트랜지스터(13)를 온 상태로 한다. 이로써, 배선(BLa 또는 BLb)과 용량 소자(14)가 트랜지스터(13)를 통하여 서로 전기적으로 접속된다. 그 후, 배선(SP)에 하이 레벨 전위(VH_SP)를 공급하고 배선(SN)에 로 레벨 전위(VL_SN)를 공급함으로써, 센스 앰프(11)를 온 상태로 한다. 그러고 나서, 배선(CSL)에 공급되는 전위를 변화시켜 스위치 회로(21)를 온 상태로 한다. 구체적으로, 배선(CSL)에 하이 레벨 전위(VH_CSL)를 공급하여, 스위치 회로(21)에서 트랜지스터(37 및 38)를 온 상태로 한다. 결과적으로, 배선들(BLa 및 IOa)이 서로 전기적으로 접속되고, 배선들(BLb 및 IOb)이 서로 전기적으로 접속된다. 기록하는 데이터에 대응하는 전위를 배선(IOa 및 IOb)에 공급함으로써, 기록하는 데이터에 대응하는 전위를 스위치 회로(21)를 통하여 배선(BLa 및 BLb)에 공급한다. 이 동작에 의하여, 배선(BLa 또는 BLb)의 전위에 따라 용량 소자(14)에 전하가 축적되므로, 메모리 셀(12a 또는 12b)에 데이터가 기록된다.
또한 배선(BLa)에 배선(IOa)의 전위가 공급되고 배선(BLb)에 배선(IOb)의 전위가 공급된 후에는, 스위치 회로(21)에서 트랜지스터(37 및 38)를 오프 상태로 하고 나서도 센스 앰프(11)가 오프 상태이기만 하면, 배선(BLa)의 전위와 배선(BLb)의 전위 사이의 레벨의 관계는 센스 앰프(11)에 의하여 유지된다. 따라서, 스위치 회로(21)에서 트랜지스터(37 및 38)를 온 상태로 하는 타이밍은 배선(WLa)의 선택 전이어도 선택 후이어도 좋다.
도 8은 메모리 셀(12a 및 12b)을 각각 포함하는 셀 어레이(41), 구동 회로(22), 및 배선(WLa 및 WLb)의 전위를 제어하는 행 디코더(42)를 포함하는 어레이(40)의 레이아웃의 예를 나타낸 것이다. 어레이(40)는 본 발명의 일 형태의 기억 장치의 일 형태이다.
도 8의 어레이(40)에서는, 제 1 층에서의 구동 회로(22)가 제 2 층에서의 셀 어레이(41)와 중첩된다. 셀 어레이(41)에 포함되는 메모리 셀(12a 및 12b)의 개수 및 구동 회로(22)의 개수는 설계자가 결정할 수 있다.
행 디코더(42)는 제 1 층 또는 제 2 층에 위치하고, 인접한 셀 어레이(41)에 포함되는 메모리 셀(12a 및 12b)에 전기적으로 접속되는 배선(WLa 및 WLb)의 전위를 제어한다.
도 9는 도 8에 나타낸 어레이(40), 및 어레이(40)의 동작을 제어하는 구동 회로(43)를 포함하는 기억 장치(44)의 구조예를 나타낸 것이다. 기억 장치(44)는 본 발명의 일 형태의 기억 장치의 일 형태이다.
구체적으로, 도 9의 기억 장치(44)의 구동 회로(43)는 버퍼(45), 메인 앰프(23), 열 디코더(46), 기록 회로(47), 및 행 디코더(48)를 포함한다.
버퍼(45)는, 구동 회로(43) 또는 어레이(40)를 구동하기 위하여 사용되는 신호, 및 어레이(40)에 기록되는 데이터의, 기억 장치(44)에 대한 입력을 제어한다. 또한 버퍼(45)는 어레이(40)로부터 판독되는 데이터의, 기억 장치(44)로부터의 출력을 제어한다.
행 디코더(48)는 도 8의 어레이(40)에 포함되는 복수의 행 디코더(42)로부터 지정된 어드레스에 기초하여 행 디코더(42)를 선택한다. 선택된 행 디코더(42)는 도 6에 나타낸 배선(WLa 또는 WLb)을 선택한다.
열 디코더(46)는 스위치 회로(21)의 동작을 제어하여, 데이터 기록 또는 판독 시에 지정된 어드레스에 따라 열 방향의 메모리 셀(12a 및 12b)을 선택하는 기능을 갖는다. 구체적으로, 도 6의 기억 장치(10)의 열 디코더(46)는 배선(CSL)의 전위를 제어하는 기능을 갖는다.
스위치 회로(21)는 배선(BLa 및 BLb)과 메인 앰프(23)의 도통 상태, 및 배선(BLa 및 BLb)과 기록 회로(47)의 도통 상태를 전환하는 기능을 갖는다. 기록 회로(47)는 지정된 어드레스의 메모리 셀(12a 또는 12b)에 스위치 회로(21)를 통하여 데이터를 기록하는 기능을 갖는다. 구체적으로, 도 6에 나타낸 기억 장치(10)의 기록 회로(47)는 데이터에 따라 배선(IOa 및 IOb)에 전위를 공급하는 기능을 갖는다.
메인 앰프(23)는, 센스 앰프(11)에 의하여 증폭된 배선(BLa 및 BLb)의 전위를 사용하여, 데이터를 판독하는 기능을 갖는다.
또한 기억 장치(44)는, 지정된 메모리 셀(12a 또는 12b)의 어드레스를 임시적으로 저장할 수 있는 어드레스 버퍼를 포함하여도 좋다.
<기억 장치의 단면 구조의 예 1>
도 10은 본 발명의 일 형태에 따른 기억 장치의 단면 구조의 예를 도시한 것이다. 또한 도 10은 도 6에 나타낸 기억 장치(10)에 포함되는 트랜지스터(13), 용량 소자(14), 및 트랜지스터(30)의 단면도이다. 기억 장치의 단면 구조를 도시한 도 10에서, 단결정 기판에 채널 형성 영역을 포함하는 트랜지스터(30)가 제 1 층에 위치하고, 용량 소자(14) 및 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(13)가 제 1층 위의 제 2 층에 위치한다.
트랜지스터(30)는 비정질, 미결정, 다결정, 또는 단결정 상태의 실리콘 또는 저마늄 등의 반도체막 또는 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 실리콘 박막을 사용하여 트랜지스터(30)를 형성하는 경우, 그 박막에는, PECVD(Plasma-Enhanced Chemical Vapor Deposition)법 등의 기상 성장법 또는 스퍼터링법에 의하여 형성되는 비정질 실리콘; 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화로 얻어지는 다결정 실리콘; 및 단결정 실리콘 웨이퍼에 수소 이온 등을 주입함으로써 이 실리콘 웨이퍼의 표면 부분을 분리시켜 얻어지는 단결정 실리콘 등을 사용할 수 있다.
트랜지스터(30)가 형성되는 반도체 기판(601)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판일 수 있다. 도 10에서는 반도체 기판(601)으로서 단결정 실리콘 기판이 사용된다.
트랜지스터(30)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는, 선택 산화법(LOCOS법: local oxidation of silicon method), 트렌치 분리법(STI법: shallow trench isolation method) 등을 사용할 수 있다. 도 10은 트랜지스터(30)를 전기적으로 분리시키기 위하여 트렌치 분리법을 사용한 예를 도시한 것이다. 구체적으로, 도 10에서는, 에칭 등에 의하여 반도체 기판(601)에 형성된 트렌치에 산화 실리콘 등을 포함하는 절연체를 매립하여 소자 분리 영역(610)을 형성함으로써, 트랜지스터(30)를 소자 분리에 의하여 전기적으로 분리시킨다.
트랜지스터(30) 위에 절연막(611)이 제공된다. 절연막(611)에는 개구가 형성된다. 개구에는, 트랜지스터(30)의 소스 및 드레인에 전기적으로 접속되는 도전막(625 및 626)이 형성된다.
도전막(625)은 절연막(611) 위에 형성되는 도전막(634)에 전기적으로 접속된다. 도전막(626)은 절연막(611) 위에 형성되는 도전막(635)에 전기적으로 접속된다.
도전막(634~636) 위에 절연막(612)이 형성된다. 절연막(612)에는 개구가 형성된다. 개구에는, 도전막(636)에 전기적으로 접속되는 도전막(637)이 형성된다. 도전막(637)은 절연막(612) 위에 형성되는 도전막(651)에 전기적으로 접속된다.
도전막(651) 위에 절연막(613)이 형성된다. 절연막(613)에는 개구가 형성된다. 개구에는, 도전막(651)에 전기적으로 접속되는 도전막(652)이 형성된다. 도전막(652)은 절연막(613) 위에 형성되는 도전막(653)에 전기적으로 접속된다. 절연막(613) 위에는 도전막(644)이 형성된다.
도전막(653) 및 도전막(644) 위에 절연막(661)이 형성된다. 도 10에서는, 절연막(661) 위에 트랜지스터(13) 및 용량 소자(14)가 형성된다.
트랜지스터(13)는, 절연막(661) 위에, 산화물 반도체를 포함하는 반도체막(701), 반도체막(701) 위의 소스 및 드레인으로서 기능하는 도전막(721 및 722), 반도체막(701) 및 도전막(721 및 722) 위의 게이트 절연막(662), 및 게이트 절연막(662) 위에 있으며 도전막들(721 및 722) 사이에서 반도체막(701)과 중첩되는 게이트 전극(731)을 포함한다. 또한 도전막(721 및 722)은 절연막(661)에 형성된 개구에서 도전막(644 및 653)에 각각 전기적으로 접속된다.
트랜지스터(13)의 반도체막(701)에서는, 도전막(721)과 중첩되는 영역과 게이트 전극(731)과 중첩되는 영역 사이에 영역(710)이 있다. 또한, 트랜지스터(13)의 반도체막(701)에서는, 도전막(722)과 중첩되는 영역과 게이트 전극(731)과 중첩되는 영역 사이에 영역(711)이 있다. 아르곤, p형 도전성을 반도체막(701)에 부여하는 불순물, 또는 n형 도전성을 반도체막(701)에 부여하는 불순물을, 도전막(721 및 722) 및 게이트 전극(731)을 마스크로서 사용하여 영역(710 및 711)에 첨가하면, 반도체막(701)에서 영역(710 및 711)의 저항을 게이트 전극(731)과 중첩되는 영역보다 낮게 할 수 있다.
용량 소자(14)는, 절연막(661) 위의 도전막(722), 도전막(722)과 중첩되는 게이트 절연막(662), 및 게이트 절연막(662)을 개재(介在)하여 도전막(722)과 중첩되는 도전막(655)을 포함한다. 게이트 절연막(662) 위에 도전막을 형성하고 이 도전막을 원하는 형상으로 가공함으로써, 게이트 전극(731)과 함께 도전막(655)을 형성할 수 있다.
트랜지스터(13) 및 용량 소자(14) 위에 절연막(663)이 제공된다.
도 10에 나타낸 기억 장치에서, 트랜지스터(13)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(722)과 트랜지스터(30)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(652)을 전기적으로 접속시키는 도전막(634, 637, 651, 및 653)은 배선(BLa)에 상당한다. 이들 도전막에 더하여, 도전막(722)의 일부 또는 도전막(625)의 일부가 배선(BLa)에 포함되어도 좋다.
도 10에서 트랜지스터(13)는 반도체막(701)의 적어도 한 측에 게이트 전극(731)을 갖지만, 트랜지스터(13)는 반도체막(701)을 개재한 한 쌍의 게이트 전극을 가져도 좋다.
트랜지스터(13)가 반도체막(701)을 개재한 한 쌍의 게이트 전극을 갖는 경우, 게이트 전극들 중 한쪽은 온/오프 상태를 제어하기 위한 신호를 공급받을 수 있고, 게이트 전극들 중 다른 쪽은 다른 배선으로부터 전위를 공급받을 수 있다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극들 중 다른 쪽에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극들 중 다른 쪽에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 10에서 트랜지스터(13)는 하나의 게이트 전극(731)에 대응하는 하나의 채널 형성 영역을 포함하는 싱글 게이트 구조를 갖는다. 그러나, 트랜지스터(13)는 서로 전기적으로 접속된 복수의 게이트 전극이 제공되어 하나의 활성층에 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조를 가져도 좋다.
<트랜지스터>
다음에, 산화물 반도체막에 채널 형성 영역이 형성된 트랜지스터(90)의 구조예에 대하여 설명한다.
도 11의 (A)~(C)는 일례로서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(90)의 구조를 도시한 것이다. 도 11의 (A)는 트랜지스터(90)의 상면도이다. 또한, 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 도 11의 (A)에는 절연막을 도시하지 않았다. 도 11의 (B)는 도 11의 (A)의 상면도에서의 일점쇄선 A1-A2를 따르는 단면도이다. 도 11의 (C)는 도 11의 (A)의 상면도에서의 일점쇄선 A3-A4를 따르는 단면도이다.
도 11의 (A)~(C)에 도시된 바와 같이, 트랜지스터(90)는 기판(97) 위에 형성된 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a) 및 산화물 반도체막(92b); 산화물 반도체막(92b)에 전기적으로 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(93) 및 도전막(94); 산화물 반도체막(92b), 도전막(93), 및 도전막(94) 위의 산화물 반도체막(92c); 게이트 절연막으로서 기능하며 산화물 반도체막(92c) 위에 위치하는 절연막(95); 및 게이트 전극으로서 기능하고 절연막(95) 위에 있으며 산화물 반도체막(92a~92c)과 중첩되는 도전막(96)을 포함한다. 또한, 기판(97)은 유리 기판, 반도체 기판 등이어도 좋고, 또는 반도체 소자가 유리 기판 또는 반도체 기판 위에 형성된 소자 기판이어도 좋다.
도 12의 (A)~(C)는 트랜지스터(90)의 구조의 다른 구체적인 예를 도시한 것이다. 도 12의 (A)는 트랜지스터(90)의 상면도이다. 또한, 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 도 12의 (A)에는 절연막을 도시하지 않았다. 도 12의 (B)는 도 12의 (A)의 상면도에서의 일점쇄선 A1-A2를 따르는 단면도이다. 도 12의 (C)는 도 12의 (A)의 상면도에서의 일점쇄선 A3-A4를 따르는 단면도이다.
도 12의 (A)~(C)에 도시된 바와 같이, 트랜지스터(90)는 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a~92c); 산화물 반도체막(92c)에 전기적으로 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(93 및 94); 게이트 절연막으로서 기능하며 산화물 반도체막(92c) 및 도전막(93 및 94) 위에 위치하는 절연막(95); 및 게이트 전극으로서 기능하고 절연막(95) 위에 있으며 산화물 반도체막(92a~92c)과 중첩되는 도전막(96)을 포함한다.
도 11의 (A)~(C) 및 도 12의 (A)~(C) 각각에는 산화물 반도체막(92a~92c)이 적층되는 트랜지스터(90)의 구조예를 도시하였다. 그러나, 트랜지스터(90)에 포함되는 산화물 반도체막의 구조는 복수의 산화물 반도체막을 포함하는 적층 구조에 한정되지 않고, 단층 구조이어도 좋다.
트랜지스터(90)가 산화물 반도체막(92a~92c)이 순차적으로 적층된 반도체막을 포함하는 경우, 산화물 반도체막(92a 및 92c) 각각은, 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하며, 산화물 반도체막(92b)보다 전도대 하단의 에너지가 0.05eV, 0.07eV, 0.1eV, 또는 0.15eV 이상이며 2eV, 1eV, 0.5eV, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물막이다. 산화물 반도체막(92b)이 적어도 인듐을 포함하면, 캐리어 이동도가 증가되므로 바람직하다.
트랜지스터(90)가 상술한 구조의 반도체막을 포함하는 경우, 게이트 전극에 전압을 인가함으로써 반도체막에 전계가 인가되면, 반도체막들 중에서 전도대 하단이 가장 낮은 산화물 반도체막(92b)에 채널 영역이 형성된다. 즉, 산화물 반도체막(92c)이 산화물 반도체막(92b)과 절연막(95) 사이에 제공되기 때문에, 절연막(95)으로부터 분리되어 있는 산화물 반도체막(92b)에 채널 영역이 형성될 수 있다.
산화물 반도체막(92c)은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에, 산화물 반도체막(92b)과 산화물 반도체막(92c) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 이동이 저해되기 어려워, 트랜지스터(90)의 전계 효과 이동도의 증가로 이어진다.
산화물 반도체막(92b 및 92a) 사이의 계면에 계면 준위(interface state)가 형성되면 상기 계면에 가까운 영역에도 채널 영역이 형성되고, 이것이 트랜지스터(90)의 문턱 전압을 변동시킨다. 그러나, 산화물 반도체막(92a)은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에 산화물 반도체막들(92b와 92a) 사이의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상술한 구조에 의하여 문턱 전압 등의 트랜지스터(90)의 전기적 특성의 변동을 저감할 수 있다.
또한 캐리어의 흐름을 저해하는, 산화물 반도체막들 사이에 존재하는 불순물로 인한 계면 준위가 산화물 반도체막들의 계면에 형성되지 않도록, 복수의 산화물 반도체막을 적층하는 것이 바람직하다. 이것은, 적층된 산화물 반도체막들 사이에 불순물이 존재하면, 산화물 반도체막들 사이에서 전도대 하단의 에너지 연속성이 없어져 계면 부근에서 캐리어가 포획되거나 또는 재결합에 의하여 소멸되기 때문이다. 막들 사이에 존재하는 불순물을 저감함으로써, 적어도 하나의 공통의 금속을 주성분으로서 포함하는 복수의 산화물 반도체막을 단순히 적층하는 경우에 비하여, 연속 접합(여기서는 특히 전도대 하단이 막들 사이에서 연속적으로 변화되는 U형의 우물(well) 구조)이 형성되기 쉬워진다.
이러한 연속 접합을 형성하기 위해서는, 로드록 체임버(load lock chamber)를 포함하는 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 막들을 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다. 스퍼터링 장치에서의 각 체임버는, 크라이오 펌프 등의 흡착 진공 배기 펌프를 사용한 고진공 배기(5×10-7Pa~1×10-4Pa 정도의 진공으로)를 수행하여, 산화물 반도체에 대하여 불순물인 물 등을 가능한 한 제거하는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여 사용하여, 배기 시스템을 통한 체임버로의 가스 역류를 방지하는 것이 바람직하다.
고순도 진성의 산화물 반도체를 얻기 위해서는 체임버의 고진공 배기뿐만 아니라 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상술한 가스로서 사용하는 산소 가스 또는 아르곤 가스가 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 이슬점을 갖고 고순도화되면, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 구체적으로, 산화물 반도체막(92b)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd를 나타냄)이고 산화물 반도체막(92b)의 형성에 금속 원소의 원자수비가 In:M:Zn=x 1: y 1 : z 1인 타깃을 사용하는 경우, x 1/ y 1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하고, z 1 / y 1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 1/y 1이 1 이상 6 이하이면, 산화물 반도체막(92b)으로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예는 In:M:Zn=1:1:1 및 In:M:Zn=3:1:2이다.
구체적으로, 산화물 반도체막(92a) 및 산화물 반도체막(92c)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd를 나타냄)이고 산화물 반도체막(92a 및 92c)의 형성에 금속 원소의 원자수비가 In:M:Zn=x 2: y 2 : z 2인 타깃을 사용하는 경우, x 2/ y 2가 x 1/ y 1 미만인 것이 바람직하고, z 2 / y 2가 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 2 / y 2가 1 이상 6 이하이면, 산화물 반도체막(92a 및 92c)으로서 CAAC-OS막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, 및 In:M:Zn=1:3:8이다.
산화물 반도체막(92a) 및 산화물 반도체막(92c) 각각은 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다. 산화물 반도체막(92b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
3층의 반도체막에서 3개의 산화물 반도체막(92a~92c)은 비정질 및 결정성 중 어느 쪽일 수 있다. 또한, 채널 영역이 형성되는 산화물 반도체막(92b)이 결정 구조를 가지면, 트랜지스터(90)가 안정적인 전기 특성을 가질 수 있어 바람직하다.
또한 채널 형성 영역이란 트랜지스터(90)의 반도체막에서, 게이트 전극과 중첩되며 소스 전극과 드레인 전극 사이에 있는 영역을 말한다. 채널 영역이란 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다.
예를 들어, 스퍼터링법으로 형성된 In-Ga-Zn 산화물막을 산화물 반도체막(92a 및 92c) 각각으로서 사용하는 경우, 산화물 반도체막(92a 및 92c)은 원자수비 1:3:2로 In, Ga, 및 Zn을 포함하는 In-Ga-Zn 산화물 타깃을 사용하여 퇴적될 수 있다. 퇴적 조건은 다음과 같을 수 있다: 퇴적 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 200℃이고; DC 전력이 0.5kW이다.
산화물 반도체막(92b)이 CAAC-OS막인 경우, 산화물 반도체막(92b)은 In-Ga-Zn 산화물(원자수비에서 In:Ga:Zn=1:1:1)을 포함하는 단결정 타깃을 사용하여 퇴적되는 것이 바람직하다. 퇴적 조건은 다음과 같을 수 있다: 퇴적 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 300℃이고; DC 전력이 0.5kW이다.
산화물 반도체막(92a~92c)은 스퍼터링법으로 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)를 채용하여도 좋다.
전자 공여체(donor)로서 기능하는 수분 및 수소 등 불순물의 저감, 및 산소 빈자리의 저감에 의하여 얻어진 고순도화된 산화물 반도체(purified oxide semiconductor)에는 캐리어 발생원이 적기 때문에, 고순도화된 산화물 반도체는 진성(i형) 반도체 또는 실질적으로 i형 반도체가 될 수 있다. 이 이유로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 오프 전류가 매우 낮고, 신뢰성이 높다. 그러므로, 상기 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터는, 양의 문턱 전압의 전기적 특성(노멀리 오프 특성이라고도 함)을 갖게 되기 쉽다.
구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 낮은 오프 전류는, 다양한 실험에 의하여 증명될 수 있다. 예를 들어, 소자가 1×106μm의 채널 폭과 10μm의 채널 길이를 가지더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V일 때, 오프 전류는 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 채널 폭으로 정규화된 트랜지스터의 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 서로 접속하고, 용량 소자에/로부터 흐르는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류를 측정하였다. 측정에서는, 트랜지스터의 채널 형성 영역에 고순도화된 산화물 반도체막을 사용하였고, 용량 소자에서의 단위 시간당 전하량의 변화로부터, 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우, 수십 욕토암페어 퍼 마이크로미터(yA/μm)라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있다. 따라서, 고순도화된 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터는, 결정성 실리콘 트랜지스터보다 오프 전류가 훨씬 낮다.
반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체로서 적어도 인듐(In) 또는 아연(Zn)이 포함되는 것이 바람직하다. 또한, 이러한 산화물 반도체를 사용하여 형성되는 트랜지스터들의 전기적 특성의 변동을 저감하기 위한 스태빌라이저로서, In 및 Zn에 더하여 갈륨(Ga)이 포함되는 것이 바람직하다. 스태빌라이저로서 주석(Sn)이 포함되는 것이 바람직하다. 스태빌라이저로서 하프늄(Hf)이 포함되는 것이 바람직하다. 스태빌라이저로서 알루미늄(Al)이 포함되는 것이 바람직하다. 스태빌라이저로서 지르코늄(Zr)이 포함되는 것이 바람직하다.
산화물 반도체 중에서, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물 또는 In-Sn-Zn 산화물 등은 스퍼터링법 또는 습식법에 의하여 전기적 특성이 좋은 트랜지스터를 형성할 수 있기 때문에 양산성이 높다는 이점이 있다. 또한, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물을 사용하면, 전기적 특성이 좋은 트랜지스터를 유리 기판 위에 형성할 수 있다. 대형 기판을 사용할 수도 있다.
다른 스태빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 중에서 선택되는 하나 이상의 란타노이드가 포함되어도 좋다.
산화물 반도체로서, 다음 산화물 중 어느 것을 사용할 수 있고, 예를 들어: 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 함), In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Ce-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn 산화물이란 In, Ga, 및 Zn을 포함하는 산화물을 말하고, Ga 및 Zn에 대한 In의 비율에 한정은 없다. 또한, In-Ga-Zn 산화물이 In, Ga, 및 Zn 이외의 금속 원소를 포함하여도 좋다. In-Ga-Zn 산화물은, 전계가 인가되지 않을 때에 저항이 충분히 높기 때문에, 오프 전류를 충분히 저감할 수 있다. 또한, In-Ga-Zn 산화물은 이동도가 높다.
예를 들어, In-Sn-Zn 산화물을 사용하는 경우, 높은 이동도를 비교적 쉽게 얻을 수 있다. 한편, In-Ga-Zn 산화물을 사용하는 경우, 벌크 내의 결함 밀도를 저감함으로써 이동도를 증가시킬 수 있다.
트랜지스터(90)에서, 소스 및 드레인 전극들에 사용하는 도전 재료에 따라서는 소스 및 드레인 전극들 내의 금속이 산화물 반도체막으로부터 산소를 추출할 수 있다. 이 경우, 산화물 반도체막에서 소스 전극 또는 드레인 전극과 접하는 영역에 산소 빈자리가 생기고, 그 영역이 n형 영역으로 변화한다. n형 영역은 소스 영역 또는 드레인 영역으로서 기능하여, 산화물 반도체막과 소스 전극 또는 드레인 전극 사이의 접촉 저항을 저감시킨다. 따라서, n형 영역의 형성에 의하여 트랜지스터(90)의 이동도 및 온 전류가 증가되어, 트랜지스터(90)를 사용한 반도체 장치의 고속 동작을 실현할 수 있다.
또한, 소스 전극 및 드레인 전극 내의 금속에 의한 산소의 추출은, 소스 전극 및 드레인 전극을 스퍼터링법으로 형성할 때, 또는 소스 전극 및 드레인 전극의 형성 후에 가열 처리를 수행할 때에 일어날 가능성이 있다. 산소에 결합되기 쉬운 도전 재료를 사용하여 소스 전극 및 드레인 전극을 형성함으로써, n형 영역이 형성되기 더 쉬워진다. 이러한 도전 재료의 예에는 Al, Cr, Cu, Ta, Ti, Mo, 및 W가 포함된다.
적층된 산화물 반도체막들을 포함하는 반도체막을 트랜지스터(90)에 사용하는 경우, 채널 영역으로서 기능하는 산화물 반도체막(92b)까지 n형 영역이 연장되어, 트랜지스터(90)의 이동도 및 온 전류가 더 증가되고 반도체 장치가 고속으로 동작할 수 있게 되므로 바람직하다.
절연막(91)은 가열에 의하여 산소의 일부를 산화물 반도체막(92a~92c)에 공급하는 기능을 갖는 것이 바람직하다. 절연막(91)의 결함 수는 작은 것이 바람직하고, 실리콘의 댕글링 본드로 인한 대표적인 g=2.001에서의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다. 스핀 밀도는 전자 스핀 공명(ESR: Electron Spin Resonance) 분광법으로 측정된다.
가열에 의하여 산소의 일부를 산화물 반도체막(92a~92c)에 공급하는 기능을 갖는 절연막(91)은 산화물인 것이 바람직하다. 상기 산화물의 예에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼이 포함된다. 절연막(91)은 플라스마 CVD법 또는 스퍼터링법 등에 의하여 형성될 수 있다.
또한, 본 명세서에서 산화질화물은 질소보다 산소를 더 많이 포함하고, 질화산화물은 산소보다 질소를 더 많이 포함한다.
또한 도 11의 (A)~(C) 및 도 12의 (A)~(C)에 도시된 트랜지스터(90)에서 도전막(96)은, 도전막(93 및 94)과는 중첩되지 않는, 채널 영역을 포함하는 산화물 반도체막(92b)의 단부들, 즉 도전막(93 및 94)이 위치하는 영역과는 다른 영역에 있는 산화물 반도체막(92b)의 단부들과 중첩된다. 단부들을 형성하기 위한 에칭에 의하여 산화물 반도체막(92b)의 단부들이 플라스마에 노출될 때에, 에칭 가스로부터 생성된 염소 라디칼, 플루오린 라디칼, 또는 다른 라디칼이 산화물 반도체에 포함되는 금속 원소와 결합되기 쉽다. 이 이유로, 산화물 반도체막의 단부들에서는 금속 원소와 결합된 산소가 쉽게 방출되기 때문에 산소 빈자리가 형성되기 쉽고, 이에 따라 산화물 반도체막의 단부들이 n형 도전성을 갖게 되기 쉽다. 그러나, 도 11의 (A)~(C) 및 도 12의 (A)~(C)에 도시된 트랜지스터(90)에서 도전막(93 및 94)과 중첩되지 않는 산화물 반도체막(92b)의 단부들이 도전막(96)과 중첩되기 때문에, 도전막(96)의 전위를 제어함으로써 상기 단부들에 인가되는 전계를 제어할 수 있다. 결과적으로 산화물 반도체막(92b)의 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 전류를, 도전막(96)에 인가되는 전위에 의하여 제어할 수 있다. 이와 같은 트랜지스터(90)의 구조를 s-channel(surrounded channel) 구조라고 한다.
s-channel 구조에 의하여 구체적으로, 트랜지스터(90)가 오프 상태가 되는 전위가 도전막(96)에 공급되는 경우에는, 상기 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 오프 전류의 양을 저감할 수 있다. 이 이유로, 트랜지스터(90)에서 높은 온 전류를 얻기 위하여 채널 길이를 줄인 결과 산화물 반도체막(92b)의 단부들에서의 도전막들(93 및 94) 사이의 거리가 줄어들더라도, 트랜지스터(90)는 낮은 오프 전류를 가질 수 있다. 결과적으로 짧은 채널 길이에 의하여, 트랜지스터(90)는 온 상태에서 높은 온 전류를, 오프 상태에서 낮은 오프 전류를 가질 수 있다.
s-channel 구조에 의하여 구체적으로, 트랜지스터(90)가 온 상태가 되는 전위가 도전막(96)에 공급되는 경우에는, 산화물 반도체막(92b)의 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 전류의 양을 증가시킬 수 있다. 상기 전류는 트랜지스터(90)의 전계 효과 이동도의 증가 및 온 전류의 증가에 기여한다. 산화물 반도체막(92b)의 단부들이 도전막(96)과 중첩되면, 캐리어가 산화물 반도체막(92b)과 절연막(95)의 계면 부근의 영역에 한정되지 않고 산화물 반도체막(92b)의 넓은 영역을 흐르기 때문에, 트랜지스터(90)의 캐리어 이동의 양이 증가된다. 이 결과, 트랜지스터(90)의 온 전류가 증가되고, 전계 효과 이동도가 예를 들어 10cm2/V·s 이상 또는 20cm2/V·s 이상으로 증가된다. 또한, 여기서 전계 효과 이동도는 산화물 반도체막의 물리적 성질로서의 이동도의 근사값이 아니라, 전류 구동 능력의 지표인, 트랜지스터의 포화 영역에서의 외관상의 전계 효과 이동도이다.
산화물 반도체막의 구조에 대하여 이하에서 설명한다.
본 명세서에서, "평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키고, 따라서 각도 -5° 이상 5° 이하도 포함된다. "실질적으로 평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. "수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키고, 따라서 각도 85° 이상 95° 이하도 포함된다. "실질적으로 수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 분류된다. 또는 산화물 반도체는, 예를 들어 결정성 산화물 반도체와 비정질 산화물 반도체로 분류된다.
비단결정 산화물 반도체의 예에는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비정질 산화물 반도체가 포함된다. 또한, 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체가 포함된다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 갖는 산화물 반도체막이다.
TEM(Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 결정부가 명확하게 관찰된다. 그러나, 고분해능 TEM 이미지에서도 결정부들 사이의 경계, 즉 결정립계가 명확히 관찰되지 않는다. 그러므로, CAAC-OS막에서는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향에서 CAAC-OS막의 고분해능 단면 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 표면(이하에서 CAAC-OS막이 형성되는 표면을 형성 표면이라고 함) 또는 CAAC-OS막의 상면을 반영한 형태를 가지고, CAAC-OS막의 형성 표면 또는 상면에 평행하게 배열된다.
샘플 표면에 실질적으로 수직인 방향에서 CAAC-OS막의 고분해능 평면 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각 또는 육각 형상으로 배열되어 있다. 그러나, 상이한 결정부 간에서 금속 원자의 배열에 규칙성은 없다.
X선 회절(XRD: X-ray diffraction) 장치를 사용하여 CAAC-OS막의 구조 분석을 수행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면 회절각(2θ)이 31° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 가지고, c축이 CAAC-OS막의 형성 표면 또는 상면에 실질적으로 수직인 방향으로 배열되어 있는 것을 가리킨다.
또한, InGaZnO4 결정을 갖는 CAAC-OS막을 out-of-plane법으로 분석하면, 2θ가 31° 부근일 때의 피크에 더하여, 2θ가 36° 부근일 때도 피크가 관찰될 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS막의 일부에, c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 2θ가 31° 부근일 때에 피크가 나타나고, 2θ가 36° 부근일 때에 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 특히, 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 실리콘 등의 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 철 또는 니켈 등의 중금속, 아르곤 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시킨다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 수소를 포획하면 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 수가 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성" 상태라고 한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 이 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 이 산화물 반도체막을 포함하는 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸려 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기적 특성을 갖는 경우가 있다.
CAAC-OS막을 사용한 트랜지스터에서는, 가시광 또는 자외광의 조사로 인한 전기적 특성의 변화가 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 고분해능 TEM 이미지에서 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, 미결정 산화물 반도체에서의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정을 특히 나노결정(nc)이라고 한다. 나노결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어 결정립계가 명확히 관찰되지 않는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어 사이즈가 1nm 이상 10nm 이하인 영역, 특히 사이즈가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. 또한 nc-OS막은 상이한 결정부들 사이에서 결정의 배향에 규칙성을 갖지 않는다. 그러므로, 막 전체에서 배향성이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용한 XRD 장치를 사용하여 out-of-plane법으로 nc-OS막의 구조 분석을 수행하면, 결정면을 가리키는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하여 얻어진 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴)에서는 헤일로 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 작은 전자 빔을 사용하여 얻어진 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 원형(고리형)의 패턴의 휘도가 높은 영역이 나타나는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 고리형 영역에서 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성을 더 갖는 산화물 반도체막이기 때문에, nc-OS막은 비정질 산화물 반도체막보다 낮은 결함 상태의 밀도를 갖는다. 하지만, nc-OS막에서 상이한 결정부들 사이에서 결정 배향의 규칙성이 없기 때문에 nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 흐트러진 원자 배열을 가지고 결정부를 가지지 않는 산화물 반도체막이며, 석영과 같이 무정형 상태로 존재하는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부를 찾을 수 없다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 분석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절을 수행하면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절을 수행하면 스폿이 관찰되지 않고 헤일로 패턴만 나타난다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물리적 특성을 갖는 구조를 가져도 좋다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like(amorphous-like) OS막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서, 보이드(void)가 보이는 경우가 있다. 또한, 고분해능 TEM 이미지에서는, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. a-like OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의하여 결정화가 일어나 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의하여는 결정화가 거의 관찰되지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 Ga-Zn-O층이 2층 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 격자는 In-O층 3층 및 Ga-Zn-O층 6층을 포함하는 9층이 c축 방향으로 적층되는 구조를 갖는다. 따라서, 이들 근접한 층 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이고, 결정 구조 해석에 따르면 0.29nm이다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 주목하면, 간격이 0.28nm~0.30nm인 격자 줄무늬 각각이 InGaZnO4 결정의 a-b면에 대응한다.
또한 산화물 반도체의 밀도는 그 구조에 따라 달라지는 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성이 정해지면, 이 산화물 반도체막의 밀도와 이 산화물 반도체막과 동일한 조성을 갖는 단결정 산화물 반도체막의 밀도를 비교함으로써 이 산화물 반도체의 구조를 추정할 수 있다. 예를 들어, a-like OS막의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체막의 밀도의 78.6% 이상 92.3% 미만이다. 예를 들어, nc-OS막 및 CAAC-OS막 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체막의 밀도의 92.3% 이상 100% 미만이다. 또한, 밀도가 단결정 산화물 반도체막의 밀도의 78% 미만인 산화물 반도체는 퇴적하기 어렵다.
상술한 설명의 구체적인 예를 든다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, nc-OS막 및 CAAC-OS막 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 갖는 산화물 반도체가 단결정 구조에 존재할 수 없을 가능성이 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
또한 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상의 막을 포함하는 적층막이어도 좋다.
CAAC-OS막의 퇴적에는 다음의 조건을 사용하는 것이 바람직하다.
퇴적 중에 CAAC-OS막에 들어가는 불순물의 양을 저감함으로써, 불순물에 의하여 결정 상태가 파괴되는 것을 방지할 수 있다. 예를 들어, 처리 체임버 내에 존재하는 불순물(예를 들어 수소, 물, 이산화탄소, 또는 질소)의 농도를 저감할 수 있다. 또한, 퇴적 가스의 불순물 농도를 저감할 수 있다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 퇴적 가스를 사용한다.
퇴적 중의 기판 가열 온도를 높임으로써, 스퍼터드(sputtered) 입자가 기판 표면에 도달한 후에 스퍼터드 입자의 마이그레이션(migration)이 일어나기 쉬워진다. 구체적으로는, 퇴적 중의 기판 가열 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하이다. 퇴적 중의 기판 가열 온도를 높임으로써, 평판상의 스퍼터드 입자가 기판에 도달하였을 때 기판 표면상에서 마이그레이션이 일어나, 스퍼터드 입자의 평평한 면이 기판에 부착된다.
또한 퇴적 시의 플라스마 대미지를 저감하기 위하여 퇴적 가스에서의 산소의 비율을 증가시키고 전력을 최적화하는 것이 바람직하다. 퇴적 가스에서의 산소의 비율은 30vol% 이상, 바람직하게는 100vol%이다.
타깃의 예로서 In-Ga-Zn 산화물 타깃에 대하여 이하에서 설명한다.
InO X 분말, GaO Y 분말, 및 ZnO Z 분말을 소정의 몰비(molar ratio)로 혼합하고, 압력을 가하고, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 행함으로써 다결정인 In-Ga-Zn 산화물 타깃을 만든다. 또한 X, Y, 및 Z는 임의의 양수(positive number)이다. 여기서, GaO Y 분말 및 ZnO Z 분말에 대한 InO X 분말의 소정의 몰비는 예를 들어, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 2:1:3 또는 3:1:2이다. 분말의 종류, 및 분말을 혼합하는 몰비는 원하는 타깃에 따라 적절히 결정할 수 있다. 몰비가 In:Ga:Zn=2:1:3인 타깃을 사용하여 형성된 CAAC-OS막은 소정의 면적에서 CAAC-OS의 회절 패턴이 관찰되는 영역의 비율(CAAC의 비율이라고도 함)이 특히 높을 수 있기 때문에, 이 CAAC-OS막에 채널 형성 영역을 갖는 트랜지스터는 우수한 주파수 특성을 가질 수 있다.
알칼리 금속은 산화물 반도체에 포함되는 원소가 아니기 때문에 불순물이다. 마찬가지로, 알칼리 토금속은 알칼리 토금속이 산화물 반도체의 구성요소가 아닐 때는 불순물이다. 산화물 반도체막과 접하는 절연막이 산화물일 때, 알칼리 금속 중 Na가 상기 절연막 내로 확산되어 Na＋가 된다. 또한, 산화물 반도체막에서 Na는 산화물 반도체의 구성요소인 금속과 산소의 결합을 절단하거나, 또는 그 안에 들어간다. 이 결과, 트랜지스터의 전기적 특성이 열화되어, 예를 들어 문턱 전압의 음으로의 변동에 따라 트랜지스터가 노멀리 온 상태가 되거나 또는 이동도가 저하된다. 또한, 트랜지스터의 특성도 변동된다. 구체적으로, 이차 이온 질량 분석에 의한 Na 농도의 측정값은 5×1016/cm3 이하인 것이 바람직하고, 1×1016/cm3 이하인 것이 더 바람직하고, 1×1015/cm3 이하인 것이 더욱 바람직하다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하인 것이 바람직하고, 1×1015/cm3 이하인 것이 더 바람직하다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하인 것이 바람직하고, 1×1015/cm3 이하인 것이 더 바람직하다.
인듐을 포함하는 금속 산화물을 사용할 때, 산소와의 결합 에너지가 인듐보다 높은 실리콘 또는 탄소가 인듐과 산소의 결합을 절단함으로써 산소 빈자리가 형성될 수 있다. 따라서, 산화물 반도체막에 실리콘 또는 탄소가 포함되면, 알칼리 금속 또는 알칼리 토금속을 사용하는 경우와 마찬가지로 트랜지스터의 전기적 특성이 열화되기 쉽다. 그러므로, 산화물 반도체막에서의 실리콘 및 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, 이차 이온 질량 분석으로 측정되는 탄소 농도 또는 실리콘 농도는 1×1018/cm3 이하이다. 이 경우, 트랜지스터의 전기적 특성의 열화를 방지할 수 있어 반도체 장치의 신뢰성이 향상될 수 있다.
<기억 장치의 단면 구조의 예 2>
도 13은 본 발명의 일 형태에 따른 기억 장치의 단면 구조를 예로서 도시한 것이다. 또한 도 13은 도 6에 나타낸 기억 장치(10)에 포함되는 트랜지스터(13), 용량 소자(14), 및 트랜지스터(30)의 단면도이다. 구체적으로, 파선 A1-A2를 따르는 영역은 트랜지스터(13), 용량 소자(14), 및 트랜지스터(30)의 채널 길이 방향의 구조를 나타낸다. 파선 A3-A4를 따르는 영역은 트랜지스터(13 및 30)의 채널 폭 방향의 구조를 나타낸다. 본 발명의 일 형태에서, 하나의 트랜지스터의 채널 길이 방향은 다른 트랜지스터의 채널 길이 방향과 반드시 같을 필요는 없다.
채널 길이 방향은 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 영역들 사이에서 캐리어가 최단 거리로 이동하는 방향을 뜻한다. 채널 폭 방향은 기판에 평행한 면 내에서 채널 길이 방향과 수직인 방향을 뜻한다.
도 13은 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(13)가, 단결정 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(30) 위에 형성되는 예를 도시한 것이다.
트랜지스터(30)가 형성될 수 있는 기판(400)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판일 수 있다. 도 13에서, 단결정 실리콘 기판을 기판(400)으로서 사용한다.
트랜지스터(30)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는, 트렌치 분리법(STI법: Shallow Trench Isolation method) 등을 사용한다. 도 13에서, 트랜지스터(30)는 트렌치 분리에 의하여 전기적으로 분리된다. 구체적으로, 도 13에서는, 에칭 등에 의하여 기판(400)에 형성된 트렌치에 산화 실리콘 등을 포함하는 절연체를 매립하고, 에칭 등에 의하여 이 절연체를 제거함으로써 형성되는 소자 분리 영역(401)을 사용하여 트랜지스터(30)를 소자 분리로 전기적으로 분리시킨다.
트랜지스터(30)가 인접한 트랜지스터와 같은 극성을 갖는 경우, 인접한 트랜지스터들 사이에 소자 분리를 수행하지 않아도 된다. 이 경우, 레이아웃 면적을 저감할 수 있다.
트렌치 이외의 영역에서의 기판(400)의 볼록부에는, 트랜지스터(30)의 불순물 영역(402 및 403) 및 불순물 영역(402 및 403) 사이에 위치하는 채널 형성 영역(404)이 제공된다. 또한, 트랜지스터(30)는 채널 형성 영역(404)을 덮는 절연막(405), 및 절연막(405)을 개재하여 채널 형성 영역(404)과 중첩되는 게이트 전극(406)을 포함한다.
트랜지스터(30)에서는 채널 형성 영역(404)의 볼록부의 측부 및 상부가 절연막(405)을 개재하여 게이트 전극(406)과 중첩되어, 채널 형성 영역(404)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 그러므로, 기판 위에서 트랜지스터(30)가 차지하는 면적을 줄일 수 있고, 트랜지스터(30)에서의 이동 캐리어의 수를 늘릴 수 있다. 이 결과, 트랜지스터(30)의 온 전류 및 전계 효과 이동도가 증가된다. 채널 형성 영역(404)에서의 볼록부의 채널 폭 방향의 길이(채널 폭)를 W, 채널 형성 영역(404)에서의 볼록부의 두께를 T로 가정한다. 채널 폭 W에 대한 두께 T의 종횡비(aspect ratio)가 높으면, 캐리어가 흐르는 영역이 더 커진다. 그러므로, 트랜지스터(30)의 온 전류를 더 증가시킬 수 있고 트랜지스터(30)의 전계 효과 이동도를 더 증가시킬 수 있다.
또한, 벌크의 반도체 기판을 사용하여 트랜지스터(30)를 형성하는 경우, 상기 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(30) 위에 절연막(411)이 제공된다. 절연막(411)에 개구가 형성된다. 개구에서는, 도전막(412 및 413)이 각각 불순물 영역(402 및 403)에 전기적으로 접속된다.
도전막(412)은 절연막(411) 위에 형성된 도전막(416)에 전기적으로 접속된다. 도전막(413)은 절연막(411) 위에 형성된 도전막(417)에 전기적으로 접속된다.
도전막(416 및 417) 위에 절연막(420)이 형성된다. 절연막(420) 위에, 산소, 수소, 및 물의 확산을 방지하는 차단 효과를 갖는 절연막(421)이 제공된다. 절연막(421)은 밀도가 높고 치밀할수록, 또는 댕글링 본드가 적고 화학적으로 안정적일수록, 높은 차단 효과를 갖는다. 산소, 수소, 및 물의 확산을 차단하는 효과를 갖는 절연막(421)은 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 또는 산화질화 하프늄을 사용하여 형성될 수 있다. 수소 및 물의 확산을 차단하는 효과를 갖는 절연막(421)은 예를 들어 질화 실리콘 또는 질화산화 실리콘을 사용하여 형성될 수 있다.
절연막(421) 위에는 절연막(422)이 형성된다. 트랜지스터(13) 및 용량 소자(14)는 절연막(422) 위에 제공된다.
트랜지스터(13)는 절연막(422) 위에, 산화물 반도체를 포함하는 반도체막(430), 반도체막(430)에 전기적으로 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(432 및 433), 반도체막(430)을 덮는 게이트 절연막(431), 및 게이트 절연막(431)을 개재하여 반도체막(430)과 중첩되는 게이트 전극(434)을 포함한다. 또한, 절연막(420~422)에 개구가 형성된다. 도전막(433)은 상기 개구에서 도전막(417)에 접속된다.
또한 도 13에는, 트랜지스터(13)에 포함되는 반도체막(430)이, 절연막(422) 위에 순서대로 적층된 산화물 반도체막(430a~430c)을 포함하는 예를 도시하였다. 도전막(432 및 433)이 산화물 반도체막(430a 및 430b) 위에 제공된다. 산화물 반도체막(430b)과 게이트 절연막(431) 사이 및 도전막(432 및 433)과 게이트 절연막(431) 사이에 산화물 반도체막(430c)이 제공된다. 그러나, 본 발명의 일 형태에서는, 트랜지스터(13)에 포함되는 반도체막(430)이 단일의 금속 산화물막이어도 좋다.
용량 소자(14)는 도전막(433), 도전막(433)과 중첩되는 산화물 반도체막(430c) 및 게이트 절연막(431), 및 산화물 반도체막(430c) 및 게이트 절연막(431)을 개재하여 도전막(433)과 중첩되는 도전막(440)을 포함한다. 도전막(440)은, 게이트 절연막(431) 위에 도전막을 형성하고 이 도전막을 원하는 형상으로 가공함으로써 게이트 전극(434)과 함께 형성할 수 있다.
도 13에 나타낸 기억 장치에서, 트랜지스터(13)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(433)과 트랜지스터(30)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(413)을 전기적으로 접속시키는 도전막(417)이 배선(BLa)에 상당한다. 이 도전막에 더하여, 도전막(413)의 일부 또는 도전막(433)의 일부가 배선(BLa)에 포함되어도 좋다.
또한 도 13에서, 트랜지스터(13)는 반도체막(430)의 한 편에 적어도 게이트 전극(434)을 포함하고, 절연막(422)을 개재하여 반도체막(430)과 중첩되는 게이트 전극을 더 포함하여도 좋다.
트랜지스터(13)가 한 쌍의 게이트 전극을 포함하면, 온/오프 상태를 제어하는 신호가 게이트 전극들 중 하나에 공급되고, 게이트 전극들 중 다른 하나에 다른 소자로부터의 전위가 공급되어도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극들 중 다른 쪽에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극들 중 다른 쪽에 공급되는 전위의 레벨을 조절함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 13에서, 트랜지스터(13)는, 하나의 게이트 전극(434)에 대응한 하나의 채널 형성 영역이 제공된 싱글 게이트 구조를 갖는다. 그러나, 트랜지스터(13)는, 하나의 활성층에 복수의 채널 형성 영역이 포함되도록 전기적으로 접속된 복수의 게이트 전극이 제공된 멀티 게이트 구조를 가져도 좋다.
<전자 기기의 예>
본 발명의 일 형태의 기억 장치는 표시 장치, 퍼스널 컴퓨터, 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체의 내용을 재생하고 재생된 화상을 표시하는 디스플레이를 갖는 장치)에 사용될 수 있다. 상기 이외에, 본 발명의 형태에 따른 기억 장치가 제공될 수 있는 전자 기기로서는, 휴대 전화, 휴대형 게임기, 휴대 정보 단말, 전자 책 리더, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 및 의료 장치 등을 들 수 있다. 도 14의 (A)~(F) 각각은 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 14의 (A)는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 및 스타일러스(stylus)(5008) 등을 포함하는 휴대형 게임기를 도시한 것이다. 본 발명의 일 형태에 따른 기억 장치는 휴대형 게임기에 포함되는 다양한 집적 회로에 사용될 수 있다. 또한 도 14의 (A)에 도시된 휴대형 게임기는 2개의 표시부(5003 및 5004)를 포함하지만, 휴대형 게임기에 포함되는 표시부의 개수는 2개에 제한되지 않는다.
도 14의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 연결부(5605), 및 조작 키(5606) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태에 따른 기억 장치는 휴대 정보 단말에 포함되는 다양한 집적 회로에 사용될 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 연결부(5605)로 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 연결부(5605)에 의하여 변경할 수 있다. 제 1 표시부(5603)의 영상은 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 연결부(5605)에서의 각도에 따라 전환되어도 좋다. 위치 입력 기능을 갖는 표시 장치가 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 한쪽으로서 사용되어도 좋다. 또한, 위치 입력 기능은 표시 장치에 터치 패널을 제공함으로써 추가할 수 있다. 또는, 위치 입력 기능은 포토센서로 불리는 광전 변환 소자를 표시 장치의 화소 영역에 제공함으로써 추가할 수 있다.
도 14의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 및 포인팅 디바이스(5404) 등을 포함하는 노트북형 컴퓨터를 도시한 것이다. 본 발명의 일 형태에 따른 기억 장치는, 노트북형 퍼스널 컴퓨터에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 14의 (D)는 제 1 하우징(5301), 제 2 하우징(5302), 거울(5303), 및 연결부(5304) 등을 포함하는 손거울을 도시한 것이다. 제 1 하우징(5301) 및 제 2 하우징(5302)은 연결부(5304)에 의하여 접속되고, 제 1 하우징(5301)과 제 2 하우징(5302) 사이의 각도는 연결부(5304)에 의하여 변경할 수 있다. 제 1 하우징(5301) 및 제 2 하우징(5302)에는 조명 장치가 사용된다. 조명 장치는 평면의 발광 소자를 포함한다. 발광 소자는, 제 1 하우징(5301)과 제 2 하우징(5302) 사이의 연결부(5304)에서의 각도에 따라 발광 상태 및 비발광 상태가 전환되는 구조를 가져도 좋다. 본 발명의 일 형태의 기억 장치는, 조명 장치의 동작을 제어하기 위한 다양한 집적 회로에 사용될 수 있다.
도 14의 (E)는 곡면을 갖는 하우징(5701), 및 표시부(5702) 등을 포함하는 표시 장치를 도시한 것이다. 본 발명의 일 형태의 기억 장치는, 표시부(5702)로서 사용되는 표시 장치의 동작을 제어하기 위한 다양한 집적 회로로서 사용될 수 있다.
도 14의 (F)는, 곡면을 갖는 하우징(5901)에, 표시부(5902), 마이크로폰(5907), 스피커(5904), 카메라(5903), 외부 접속부(5906), 동작 버튼(5905)을 포함하는 휴대 전화를 도시한 것이다. 본 발명의 일 형태의 기억 장치는, 표시부(5902)로서 사용되는 표시 장치의 동작을 제어하기 위한 다양한 집적 회로로서 사용될 수 있다.
<실시예>
실시예에서는 본 발명의 일 형태의 셀 어레이에 수행된 평가에 대하여 설명한다.
도 15의 (A)는 평가를 위하여 제작된 테스트 회로의 구성을 나타낸 것이다. 테스트 회로(100)는 스위치 회로(101), 셀 어레이(102), 및 소스 폴로어 회로(103)를 포함한다. 도 19는 제작된 테스트 회로의 상면도이다.
셀 어레이(102)는 8행 8열의 64개의 메모리 셀을 포함한다. 도 15의 (B)는 메모리 셀의 구성을 나타낸 것이다. 메모리 셀(110)은 트랜지스터(111) 및 용량 소자(112)를 포함한다. 바꿔 말하면, 메모리 셀(110)은 도 1의 메모리 셀(12a 또는 12b)과 마찬가지로, 하나의 트랜지스터 및 하나의 용량 소자를 포함한다.
트랜지스터(111)로서, 산화물 반도체막이 채널 형성 영역을 포함하는 트랜지스터(이하에서 OS 트랜지스터라고도 함)를 사용하였다. 산화물 반도체막으로서는 IGZO를 포함하는 CAAC-OS막을 사용하였다. 신호선(BL)의 용량을 8.7fF, 용량 소자(112)의 용량을 3.9fF로 하였다. 용량 3.9fF는 종래의 DRAM의 용량의 1/6이다.
메모리 셀(110)의 신호선의 전위를 모니터할 수 있도록, 데이터의 판독에는, OS 트랜지스터를 포함하는 소스 폴로어 회로(103)를 사용하였다.
도 16은 IGZO를 포함하는 CAAC-OS막을 포함하는 트랜지스터(111)의 Id-Vg 특성을 나타낸 것이다. 또한 트랜지스터(111)의 채널 폭(W) 및 채널 길이(L)를 각각 40nm 및 60nm로 하였다. 측정에서 드레인 전압(Vd)을 1.8V로 하였다.
도 16에 나타낸 바와 같이, 트랜지스터(111)의 오프 전류는 측정 하한(1×10-13A) 미만이고, 매우 작다. 이러한 트랜지스터(111)를 사용하는 메모리 셀(110)은 데이터를 매우 오랫동안 유지할 수 있다. 그 결과, 리프레시 동작의 빈도 및 소비 전력을 현저히 저감시킬 수 있다.
트랜지스터(111)의 오프 전류가 작기 때문에, 용량 소자(112)의 용량을 저감시킬 수 있다. 따라서, 메모리 셀(110)의 기록 및 판독 속도가 빨라지고, 메모리 셀(110)의 고속 동작을 실현할 수 있다.
제작된 셀 어레이(102)는 신호선(BL)마다 8개의 메모리 셀을 포함하는 개방형이다. 도 1~도 5와 같이, 센스 앰프 위에 셀 어레이(102)를 제공하면, 칩 면적을 증대시키는 일이 없이 칩당 센스 앰프의 수를 늘릴 수 있기 때문에, 신호선(BL)당 메모리 셀의 수를 줄일 수 있고, 신호선(BL)의 용량도 저감시킬 수 있다.
다음에, 테스트 회로(100)의 평가 결과에 대하여 설명한다. 도 17의 (A) 및 (B)는 신호선(CSEL, WL, BL_IN, 및 OUT)(도 15의 (C) 참조)의 파형을 나타낸 것이다. 도 17의 (A)는 데이터 "1"의 기록의 파형, 도 17의 (B)는 데이터 "1"의 판독의 파형을 각각 나타낸 것이다. 여기서, 기록 시에 신호선(WL)의 전위가 하이인 기간이 기록 시간에 상당하고, 판독 시에 신호선(WL)의 전위가 하이인 기간이 판독 시간에 상당한다. 도 17의 (B)에서, 프리차지 후의 신호선(BL)의 전위와 메모리 셀(110)에 유지되는 전하가 방출된 후(판독 기간 후)의 신호선(BL)의 전위의 전위차를 ΔV로 나타낸다.
또한 신호선(WL)에 공급되는 하이 전위 및 로 전위는 각각 3.0V 및 -1.0V로 하였다. 신호선(BL_IN)에 공급되는 하이 전위 및 로 전위는 각각 1.8V 및 0.0V로 하였다. 신호선(BL)에 공급되는 프리차지 전위는 0.8V로 하였다.
ΔV와 소스 폴로어 회로(103)의 소스 폴로어 특성으로부터, 신호선(BL)에서의 판독 신호(신호 전압(Vsig))를 얻었다.
셀 어레이(102)의 동작 속도의 평가 결과에 대하여 설명한다. 도 18의 (A)는 셀 어레이(102)에서의 기록 시간과 신호 전압(Vsig)의 관계를 나타낸 것이다. 또한 ΔV는 소스 폴로어 회로(103)를 통하여 출력된 신호 전압(Vsig)에 상당한다. 여기서는, 기록을 수행하고 나서, 판독을 기록 시간과 같은 시간 수행한 결과를 나타낸다.
기록 시간 및 판독 시간이 10ns 이상일 때, Vsig는 포화되고 Vsig의 절대값은 200mV 이상이다. 이것은 기록이 문제없이 수행되는 것을 뜻한다. 기록 시간 및 판독 시간이 5ns일 때도 Vsig의 절대값은 100mV 이상이다. 이 결과는 셀 어레이(102)가, 기록 및 판독에 필요한 시간이 짧고 고속 동작이 가능한 것을 나타낸다.
도 20은 16개의 메모리 셀에서 측정된 전압 신호(Vsig)의 평균값을 나타낸 것이다. 도 20으로부터 알 수 있는 듯이, 기록 시간 및 판독 시간이 양쪽 모두 10nm 이상일 때, Vsig는 포화되고 Vsig의 절대값은 150mV 이상이다. 또한, 기록 시간 및 판독 시간이 양쪽 모두 5nm 이상일 때도 Vsig의 절대값은 150mV 이상이다.
도 18의 (B)는 셀 어레이(102)의 유지 특성을 나타낸 것이다. 데이터 "1"의 유지 시간과 Vsig의 관계를 나타낸다. 또한 기록 시간 및 판독 시간은 양쪽 모두 5ns로 하고, 유지 동안의 신호선(BL) 및 신호선(WL)의 전위를 각각 0.0V 및 -1.0V로 한다.
도 18의 (B)로부터 알 수 있는 듯이, 데이터가 1시간 유지된 후에도, Vsig는 160mV보다 많이 유지되고, Vsig의 변동이 작다. 이 결과는 셀 어레이(102)가 데이터를 매우 오랫동안 유지할 수 있어, 셀 어레이(102)의 리프레시 동작의 빈도를 현저히 저감시킬 수 있다.
셀 어레이(102)의 리프레시 동작의 간격을 1시간으로 가정한다. 이것은 종래의 DRAM의 리프레시 동작의 간격(약 64ms)의 56,250배 정도이다. 이것은, 셀 어레이(102)가 리프레시 동작에서의 소비 전력을 종래의 DRAM의 약 1/56,250 아래로 저감할 수 있다는 것을 나타낸다.
상술한 바와 같이, CAAC-OS를 포함하는 OS 트랜지스터를 메모리 셀에 사용함으로써, 데이터가 매우 오랫동안 유지될 수 있고, 리프레시 동작에서의 소비 전력이 저감될 수 있는 반도체 장치를 실현할 수 있다. 또한, 유지 용량 소자의 용량이 작고 고속 동작이 가능한 반도체 장치를 제공할 수 있다.
10: 기억 장치, 11: 센스 앰프, 11-1: 센스 앰프, 11-2: 센스 앰프, 11-3: 센스 앰프, 11-4: 센스 앰프, 12a: 메모리 셀, 12b: 메모리 셀, 13: 트랜지스터, 14: 용량 소자, 15a: 영역, 15b: 영역, 20: 프리차지 회로, 21: 스위치 회로, 22: 구동 회로, 23: 메인 앰프, 30: 트랜지스터, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 40: 어레이, 41: 셀 어레이, 42: 행 디코더, 43: 구동 회로, 44: 기억 장치, 45: 버퍼, 46: 열 디코더, 47: 회로, 48: 행 디코더, 90: 트랜지스터, 91: 절연막, 92a: 산화물 반도체막, 92b: 산화물 반도체막, 92c: 산화물 반도체막, 93: 도전막, 94: 도전막, 95: 절연막, 96: 도전막, 97: 기판, 100: 테스트 회로, 101: 스위치 회로, 102: 셀 어레이, 103: 소스 폴로어 회로, 110: 메모리 셀, 111: 트랜지스터, 112: 용량 소자, 400: 기판, 401: 소자 분리 영역, 402: 불순물 영역, 403: 불순물 영역, 404: 채널 형성 영역, 405: 절연막, 406: 게이트 전극, 411: 절연막, 412: 도전막, 413: 도전막, 416: 도전막, 417: 도전막, 420: 절연막, 421: 절연막, 422: 절연막, 430: 반도체막, 430a: 산화물 반도체막, 430b: 산화물 반도체막, 430c: 산화물 반도체막, 431: 게이트 절연막, 432: 도전막, 433: 도전막, 434: 게이트 전극, 440: 도전막, 601: 반도체 기판, 610: 소자 분리 영역, 611: 절연막, 612: 절연막, 613: 절연막, 625: 도전막, 626: 도전막, 634: 도전막, 635: 도전막, 637: 도전막, 644: 도전막, 651: 도전막, 652: 도전막, 653: 도전막, 655: 도전막, 661: 절연막, 662: 게이트 절연막, 663: 절연막, 701: 반도체막, 710: 영역, 711: 영역, 721: 도전막, 722: 도전막, 731: 게이트 전극, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5301: 하우징, 5302: 하우징, 5303: 거울, 5304: 연결부, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 연결부, 5606: 조작 키, 5701: 하우징, 5702: 표시부, 5901: 하우징, 5902: 표시부, 5903: 카메라, 5904: 스피커, 5905: 버튼, 5906: 외부 접속부, 5907: 마이크로폰.
본 출원은 2014년 4월 10일에 일본 특허청에 출원된 일련 번호 2014-080872의 일본 특허 출원, 2014년 4월 28일에 일본 특허청에 출원된 일련 번호 2014-092831의 일본 특허 출원, 및 2014년 9월 4일에 일본 특허청에 출원된 일련 번호 2014-180022의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (12)

  1. 기억 장치에 있어서,
    제 1 층에서의 센스 앰프; 및
    상기 제 1 층 위의 제 2 층에서의 제 1 회로 및 제 2 회로를 포함하고,
    상기 센스 앰프는 제 1 배선 및 제 2 배선에 전기적으로 접속되고,
    상기 제 1 회로는, 제 3 배선의 전위에 따라 온 상태 및 오프 상태가 되는 제 1 스위치, 및 상기 제 1 스위치를 통하여 상기 제 1 배선에 전기적으로 접속되는 제 1 용량 소자를 포함하고,
    상기 제 2 회로는, 제 4 배선의 전위에 따라 온 상태 및 오프 상태가 되는 제 2 스위치, 및 상기 제 2 스위치를 통하여 상기 제 2 배선에 전기적으로 접속되는 제 2 용량 소자를 포함하고,
    상기 제 1 배선은 상기 제 2 층에서 상기 제 3 배선과 교차하고,
    상기 제 2 배선은 상기 제 2 층에서 상기 제 4 배선과 교차하고,
    상기 제 1 배선은 상기 제 4 배선과 교차하지 않고,
    상기 제 2 배선은 상기 제 3 배선과 교차하지 않고,
    상기 제 1 스위치 및 상기 제 2 스위치 각각은 트랜지스터를 포함하고,
    상기 트랜지스터는 제 1 산화물 반도체막, 상기 제1 산화물 반도체막 위의 제 2 산화물 반도체막, 소스 전극 또는 드레인 전극으로서 기능하도록 구성된 상기 제 2 산화물 반도체막 위의 도전체, 상기 도전체 위의 제 3 반도체막, 상기 제 3 반도체막 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는, 기억 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 In, Ga, 및 Zn을 포함하는, 기억 장치.
  4. 반도체 장치에 있어서,
    제 1 항에 따른 기억 장치; 및
    논리 회로를 포함하는, 반도체 장치.
  5. 기억 장치에 있어서,
    센스 앰프를 포함하는 제 1 층;
    상기 센스 앰프에 전기적으로 접속되는 제 1 배선 및 제 2 배선; 및
    제 3 배선, 제 4 배선, 제 1 영역, 및 제 2 영역을 포함하는, 상기 제 1 층 위의 제 2 층을 포함하고,
    상기 제 1 영역 및 상기 제 2 영역은 상기 센스 앰프와 중첩되고,
    상기 제 1 영역은, 각각이 제 1 트랜지스터를 포함하며 상기 제 1 배선 및 상기 제 3 배선과 전기적으로 접속되는 복수의 제 1 메모리 셀을 포함하고,
    상기 제 2 영역은, 각각이 제 2 트랜지스터를 포함하며 상기 제 2 배선 및 상기 제 4 배선에 전기적으로 접속되는 복수의 제 2 메모리 셀을 포함하고,
    상기 제 1 배선은 상기 제 3 배선과 교차하고,
    상기 제 2 배선은 상기 제 4 배선과 교차하고,
    상기 제 1 배선은 상기 제 4 배선과 교차하지 않고,
    상기 제 2 배선은 상기 제 3 배선과 교차하지 않고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 제 1 산화물 반도체막, 상기 제1 산화물 반도체막 위의 제 2 산화물 반도체막, 소스 전극 또는 드레인 전극으로서 기능하도록 구성된 상기 제 2 산화물 반도체막 위의 도전체, 상기 도전체 위의 제 3 반도체막, 상기 제 3 반도체막 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는, 기억 장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 In, Ga, 및 Zn을 포함하는, 기억 장치.
  8. 반도체 장치에 있어서,
    제 5 항에 따른 기억 장치; 및
    논리 회로를 포함하는, 반도체 장치.
  9. 기억 장치에 있어서,
    제 1 센스 앰프 및 제 2 센스 앰프를 포함하는 제 1 층;
    상기 제 1 센스 앰프에 전기적으로 접속되는 제 1 배선 및 제 2 배선;
    상기 제 2 센스 앰프에 전기적으로 접속되는 제 3 배선 및 제 4 배선; 및
    제 5 배선, 제 6 배선, 제 1 영역, 제 2 영역, 제 3 영역, 및 제 4 영역을 포함하는, 상기 제 1 층 위의 제 2 층을 포함하고,
    상기 제 1 영역 및 상기 제 3 영역은 상기 제 1 센스 앰프와 중첩되고,
    상기 제 2 영역 및 상기 제 4 영역은 상기 제 2 센스 앰프와 중첩되고,
    상기 제 1 영역은, 각각이 제 1 트랜지스터를 포함하며 상기 제 1 배선 및 상기 제 5 배선에 전기적으로 접속되는 복수의 제 1 메모리 셀을 포함하고,
    상기 제 2 영역은, 각각이 제 2 트랜지스터를 포함하며 상기 제 2 배선 및 상기 제 6 배선에 전기적으로 접속되는 복수의 제 2 메모리 셀을 포함하고,
    상기 제 3 영역은, 각각이 제 3 트랜지스터를 포함하며 상기 제 3 배선 및 상기 제 5 배선에 전기적으로 접속되는 복수의 제 3 메모리 셀을 포함하고,
    상기 제 4 영역은, 각각이 제 4 트랜지스터를 포함하며 상기 제 4 배선 및 상기 제 6 배선에 전기적으로 접속되는 복수의 제 4 메모리 셀을 포함하고,
    상기 제 1 배선 및 상기 제 3 배선 각각은 상기 제 5 배선과 교차하고,
    상기 제 2 배선 및 상기 제 4 배선 각각은 상기 6 배선과 교차하고,
    상기 제 1 배선 및 상기 제 3 배선은 상기 제 6 배선과 교차하지 않고,
    상기 제 2 배선 및 상기 제 4 배선은 상기 제 5 배선과 교차하지 않고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터 각각은 제 1 산화물 반도체막, 상기 제1 산화물 반도체막 위의 제 2 산화물 반도체막, 소스 전극 또는 드레인 전극으로서 기능하도록 구성된 상기 제 2 산화물 반도체막 위의 도전체, 상기 도전체 위의 제 3 반도체막, 상기 제 3 반도체막 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는, 기억 장치.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 In, Ga, 및 Zn을 포함하는, 기억 장치.
  12. 반도체 장치에 있어서,
    제 9 항에 따른 기억 장치; 및
    논리 회로를 포함하는, 반도체 장치.
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