[go: up one dir, main page]

JP6635670B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6635670B2
JP6635670B2 JP2015078296A JP2015078296A JP6635670B2 JP 6635670 B2 JP6635670 B2 JP 6635670B2 JP 2015078296 A JP2015078296 A JP 2015078296A JP 2015078296 A JP2015078296 A JP 2015078296A JP 6635670 B2 JP6635670 B2 JP 6635670B2
Authority
JP
Japan
Prior art keywords
circuit
transistor
film
oxide semiconductor
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015078296A
Other languages
English (en)
Other versions
JP2015207761A5 (ja
JP2015207761A (ja
Inventor
達也 大貫
達也 大貫
加藤　清
清 加藤
塩野入　豊
豊 塩野入
熱海　知昭
知昭 熱海
隆徳 松嵜
隆徳 松嵜
広樹 井上
広樹 井上
修平 長塚
修平 長塚
裕人 八窪
裕人 八窪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015078296A priority Critical patent/JP6635670B2/ja
Publication of JP2015207761A publication Critical patent/JP2015207761A/ja
Publication of JP2015207761A5 publication Critical patent/JP2015207761A5/ja
Priority to JP2019227679A priority patent/JP6902087B2/ja
Application granted granted Critical
Publication of JP6635670B2 publication Critical patent/JP6635670B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明の一態様は、記憶回路および増幅回路を有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、データの高速な書き込み、読み出しが可能な揮発性メモリであり、様々な記憶装置に広く用いられている。ＤＲＡＭには大容量化による低コスト化が求められており、メモリセルのレイアウトの変更やメモリセルを構成する素子の微細化などにより、大容量化を図る研究開発が活発に行われている。
また、一般的なＤＲＡＭにおいては、メモリセルはセンスアンプと接続されている。そして、メモリセルに保持されている電荷をビット線に放出した際の微小な電圧の差をセンスアンプによって増幅することにより、メモリセルに記憶されたデータを読み出すことができる。
特許文献１には、複数のメモリセルアレイ領域の間にセンスアンプ領域が設けられた構成において、チップの面積の縮小のため、センスアンプ領域の面積を縮小する技術が開示されている。
特開２００４−２２１３７４号公報
ＤＲＡＭのメモリセルの寸法の縮小や素子の微細化には限界があり、これらの方法による大容量化は技術的に困難になりつつある。また、ＤＲＡＭにはメモリセルの他にセンスアンプが設けられており、これが一定の面積を占めているため、メモリセルが設けられる領域の面積が制限され、大容量化の妨げとなっている。
また、特許文献１には、センスアンプ領域の面積を縮小する技術が開示されているが、メモリセルアレイの間にセンスアンプが設けられている以上、メモリセルアレイを設置できる面積は制限され、一定以上の大容量化は困難である。
上記の技術的背景の下、本発明の一態様は、新規な半導体装置の提供を課題の一つとする。また、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題の一つとする。また、本発明の一態様は、消費電力の低減が可能な半導体装置の提供を課題の一つとする。また、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、絶縁層と、を有し、第１の回路は、記憶回路を有し、第２の回路は、増幅回路を有し、絶縁層は、第１の回路と第２の回路との間に設けられ、記憶回路は、第１のチャネル形成領域を有する第１のトランジスタを有し、増幅回路は、第２のチャネル形成領域を有する第２のトランジスタを有し、第１のチャネル形成領域は、単結晶半導体を含み、第２のチャネル形成領域は、酸化物半導体を含み、第１の回路と、第２の回路とは、互いに重なる領域を有する。
また、上記半導体装置において、第１のチャネル形成領域と、第２のチャネル形成領域とは、互いに重なる領域を有していてもよい。
また、上記半導体装置において、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。
また、本発明の一態様にかかる別の半導体装置は、第１の回路と、第２の回路と、第３の回路と、絶縁層と、を有し、第１の回路は、集積回路を有し、第２の回路は、記憶回路を有し、第３の回路は、増幅回路を有し、絶縁層は、第１の回路と、第２の回路及び第３の回路との間に設けられ、集積回路は、第１のチャネル形成領域を有する第１のトランジスタを有し、記憶回路は、第２のチャネル形成領域を有する第２のトランジスタを有し、増幅回路は、第３のチャネル形成領域を有する第３のトランジスタを有し、第１のチャネル形成領域は、単結晶半導体を含み、第２のチャネル形成領域は、酸化物半導体を含み、第３のチャネル形成領域は、酸化物半導体を含み、第１の回路と、第２の回路又は第３の回路とは、互いに重なる領域を有する。
また、上記半導体装置において、第１のチャネル形成領域と、第２のチャネル形成領域又は第３のチャネル形成領域とは、互いに重なる領域を有していてもよい。
また、上記半導体装置において、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。
また、上記半導体装置において、酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を含んでいてもよい。
本発明の一態様により、新規な半導体装置を提供することができる。また、本発明の一態様により、面積の縮小が可能な半導体装置を提供することができる。また、本発明の一態様により、消費電力の低減が可能な半導体装置を提供することができる。また、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する回路図。 タイミングチャート。 タイミングチャート。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子機器を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様は、集積回路、表示装置、ＲＦタグを含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタなど）、配線、受動素子（容量素子など）、導電層、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。
図１（Ａ）に、本発明の一態様に係る半導体装置１０の構成の一例を示す。半導体装置１０は、回路２０、回路３０を有する。
回路２０は、演算処理や他の回路の制御などを行う機能を有する。回路２０は、複数のトランジスタを有する集積回路によって構成することができる。また、回路２０は、順序回路や組み合わせ回路などの各種の論理回路を有する構成とすることができる。回路２０は、例えば中央処理装置（ＣＰＵ）として用いることができる。
回路３０は、回路２０や入出力装置（図示せず）などから入力されたデータを記憶する機能を有する。また、回路３０は、回路３０に記憶されたデータを回路２０や入出力装置に出力する機能を有する。回路３０は、キャッシュメモリ、主記憶装置、補助記憶装置などの各種記憶装置として用いることができる。
回路３０は、回路３１、回路３２を有する。回路３１は、データを記憶する機能を有する。なお、回路３１は、データを記憶する機能を有する回路（以下、記憶回路ともいう）を複数個備えた、セルアレイを有する構成とすることができる。回路３１は、例えば、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ、またはＮＡＮＤ型フラッシュメモリなどの不揮発性メモリによって構成することができる。特に、回路３１をＤＲＡＭで構成すると、回路３１を高速かつ小面積の記憶回路とすることができるため好ましい。なお、回路３０は、回路３１の動作を制御するための駆動回路を有していてもよい。
回路３２は、入力された信号を増幅して出力する機能を有する回路（以下、増幅回路ともいう）を有する。具体的には、増幅回路は、外部から入力されたデータを増幅して回路３１に書き込む機能と、回路３１に記憶されたデータを増幅して出力する機能を有する。これにより、外部から入力された信号が微弱であっても、これを増幅して記憶回路に書き込むことができる。また、回路３１に記憶された信号が微弱であっても、これを増幅して読み出すことができる。よって、データの書き込みおよび読み出しを正確に行うことができる。回路３２は、複数のセンスアンプを備えた構成とすることができる。なお、回路３０は、回路３２の動作を制御するための駆動回路を有していてもよい。
図１（Ｂ）に、回路３０の断面構造の一例を示す。回路３０は、基板１００上の回路３１と、回路３１上の絶縁層１０１と、絶縁層１０１上の回路３２を有する。絶縁層１０１は開口部を有し、開口部には導電層１１１が設けられている。回路３２は、導電層１１１を介して回路３１と接続されている。このように、回路３０は、回路３１と回路３２が積層された構造を有する。なお、基板１００上に回路２０が設けられていてもよい。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
図１（Ｂ）において、回路３１は、絶縁層１０１を介して回路３２と重なる領域を有するように配置することができる。また、回路３１は、絶縁層１０１を介して回路３２の全面と重なるように配置することができる。上記のいずれかの構成をとることにより、回路３０の面積の増加を抑えつつ、回路３２を設けることができる。すなわち、回路３０の面積の増加を抑えつつ、回路３０に増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。
なお、図１（Ｃ）に示すように、回路３０は回路２０の内部に設けられていてもよい。この場合、回路３０は、例えばキャッシュメモリとして用いることができる。また、図１（Ｃ）において、半導体装置１０は、さらに回路４０を有していてもよい。回路４０は、回路４１、回路４２を有する。回路４１は回路３１と同様の機能を有する回路であり、回路４２は、回路３２と同様の機能を有する回路である。回路４１と回路４２は、回路３１と回路３２と同様に、積層した構成とすることができる（図１（Ｂ）参照）。回路４０は、例えば主記憶装置として用いることができる。
また、図２（Ａ）乃至（Ｃ）に示すように、半導体装置１０は、回路３０を回路２０上に積層した構成とすることもできる。図２（Ａ）において、半導体装置１０は、基板１００上の回路２０と、回路２０上の絶縁層１０１と、絶縁層１０１上の回路３１および回路３２を有する。絶縁層１０１は開口部を有し、開口部には導電層１１２が設けられている。回路３２は、導電層１１２を介して回路２０と接続されている。また、回路３２は、回路３１と接続されている。このように、半導体装置１０は、回路２０と、回路３１および回路３２とが積層された構造を有する。
回路３１は、回路２０と重なる領域を有するように配置することができる。また、回路３２は、回路２０と重なる領域を有するように配置することができる。また、回路３１は、回路２０の全面と重なる領域を有するように配置することができる。また、回路３２は、回路２０の全面と重なる領域を有するように配置することができる。上記のいずれかの構成をとることにより、半導体装置１０の面積の増加を抑えつつ、回路３２を設けることができる。すなわち、半導体装置１０の面積の増加を抑えつつ、回路３０に増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。
また、図２（Ｂ）に示すように、回路３１と回路３２を積層した構成とすることもできる。図２（Ｂ）において、半導体装置１０は、基板１００上の回路２０と、回路２０上の絶縁層１０１と、絶縁層１０１上の回路３１と、回路３１上の絶縁層１０２と、絶縁層１０２上の回路３２を有する。絶縁層１０１および絶縁層１０２は第１の開口部を有し、第１の開口部には導電層１１２が設けられている。そして、回路３２は、導電層１１２を介して回路２０と接続されている。また、絶縁層１０２は第２の開口部を有し、第２の開口部には導電層１１３が設けられている。そして、回路３２は、導電層１１３を介して回路３１と接続されている。
回路３１は、回路２０と重なる領域を有するように配置することができる。また、回路３１は、回路２０の全面と重なる領域を有するように配置することができる。また、回路３２は、回路２０と重なる領域を有するように配置することができる。また、回路３２は、回路２０の全面と重なる領域を有するように配置することができる。また、回路３１は、回路３２と重なる領域を有するように配置することができる。また、回路３１は、回路３２の全面と重なる領域を有するように配置することができる。上記のいずれかの構成をとることにより、半導体装置１０の面積の増加を抑えつつ、回路３２を設けることができる。すなわち、半導体装置１０の面積の増加を抑えつつ、回路３０に増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。
なお、図２（Ｂ）においては、回路３１上に回路３２が設けられた構成を示したが、図２（Ｃ）に示すように、回路３２上に回路３１が設けられた構成とすることもできる。ここで、絶縁層１０１は開口部を有し、絶縁層１０１の開口部には導電層１１２が設けられている。そして、回路３２は、導電層１１２を介して回路２０と接続されている。また、絶縁層１０２は開口部を有し、絶縁層１０２の開口部には導電層１１３が設けられている。そして、回路３２は、導電層１１３を介して回路３１と接続されている。
回路３１は、回路３２と重なる領域を有するように配置することができる。また、回路３１は、回路３２の全面と重なる領域を有するように配置することができる。上記のいずれかの構成をとることによっても、半導体装置１０の面積の縮小を図ることができる。
次に、半導体装置１０のより具体的な構成の一例を、図３を用いて説明する。
図３（Ａ）は、図１（Ａ）乃至（Ｃ）における回路３０の構成の一例を示す斜視図である。回路３０は、基板１００上の回路３１、回路１２０、回路１３０、回路１４０と、回路３１、回路１２０、回路１３０、回路１４０上の絶縁層１０１と、絶縁層１０１上の回路３２を有する。ここでは図示しないが、回路３２は導電層を介して回路３１と接続されている。なお、基板１００上に、回路２０（図１（Ａ）、（Ｃ）参照）が設けられていてもよい。
回路３１は、複数の回路２１０を有する。回路２１０は、データを記憶する機能を有する回路（以下、記憶回路２１０と表記する）である。記憶回路２１０は、例えば、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ、またはＮＡＮＤ型フラッシュメモリなどの不揮発性メモリによって構成することができる。特に、記憶回路２１０をＤＲＡＭで構成すると、回路３１を高速かつ小面積の記憶回路とすることができるため好ましい。
回路３２は、複数の回路２２０を有する。回路２２０は、入力された信号を増幅して出力する機能を有する回路（以下、増幅回路２２０と表記する）である。ここでは図示しないが、複数の増幅回路２２０はそれぞれ、複数の記憶回路２１０のいずれかと接続されている。増幅回路２２０は、外部（回路２０や入出力装置など）から入力されたデータを増幅して、記憶回路２１０に書き込む機能を有する。また、増幅回路２２０は、記憶回路２１０に記憶されたデータを増幅して外部に出力する機能を有する。
回路１２０は、複数の記憶回路２１０のうち特定の記憶回路２１０を選択するための信号を供給する機能を有する駆動回路である。回路１３０は、記憶回路２１０へのデータの書き込み、記憶回路２１０からのデータの読み出しを制御する機能を有する駆動回路である。なお、回路１３０は、記憶回路２１０と接続された配線に所定の電位を供給（プリチャージ）する機能を有していてもよい。回路１４０は、増幅回路２２０を制御するための信号を供給する機能を有する駆動回路である。
ここで、基板１００は、単結晶半導体を有する基板とすることができる。このような基板としては、単結晶シリコン基板、単結晶ゲルマニウム基板などを用いることができる。また、記憶回路２１０、回路１２０、回路１３０、回路１４０は、基板１００の一部にチャネル形成領域が形成されるトランジスタにより構成することができる。よって、記憶回路２１０、回路１２０、回路１３０、回路１４０は、チャネル形成領域に単結晶半導体を有するトランジスタによって構成することができる。このようなトランジスタを用いて記憶回路２１０、回路１２０、回路１３０、回路１４０を構成することにより、これらの回路の動作速度を向上させることができる。
一方、増幅回路２２０は、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することができる。例えば、増幅回路２２０は、チャネル形成領域に非単結晶半導体を有するトランジスタによって構成することができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどを用いることができる。また、増幅回路２２０は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタともいう）によって構成することもできる。
上記のような、半導体膜にチャネル形成領域が形成されるトランジスタは、絶縁層１０１上に形成することが可能であるため、増幅回路２２０を絶縁層１０１上に形成することができる。これにより、図３（Ａ）に示すように、複数の記憶回路２１０上に絶縁層１０１を設け、絶縁層１０１上に複数の増幅回路２２０を設けた構成とすることができる。すなわち、記憶回路２１０と増幅回路２２０を積層した構成とすることができる。これにより、回路３０の面積を縮小することができる。
ここで、増幅回路２２０は、特にＯＳトランジスタによって構成することが好ましい。酸化物半導体は、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い。そのため、ＯＳトランジスタはオフ電流が極めて小さい。従って、増幅回路２２０にＯＳトランジスタを用いることにより、オフ電流が小さく、消費電力が小さい増幅回路２２０を構成することができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、増幅回路２２０にＯＳトランジスタを用いることにより、増幅回路２２０の動作速度を向上させることができる。例えば、増幅回路２２０の動作速度を１０ｎｓ以下、より好ましくは５ｎｓ以下、より好ましくは１ｎｓ以下とすることができる。ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。
ここで、複数の増幅回路２２０のいずれかは、複数の記憶回路２１０のいずれかと重なる領域を有するように配置することができる。また、複数の増幅回路２２０のいずれかは、複数の記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができる。また、複数の増幅回路２２０の全ては、複数の記憶回路２１０のいずれかと重なる領域を有するように配置することができる。また、複数の増幅回路２２０の全ては、複数の記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができる。上記のいずれかの構成をとることにより、回路３０の面積の増加を抑えつつ、回路３２を設けることができる。すなわち、回路３０の面積の増加を抑えつつ、回路３０に増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。なお、増幅回路２２０は、回路１２０、回路１３０または回路１４０と重なる領域を有するように配置することもできる。
なお、ここでは回路１２０、回路１３０、回路１４０が基板１００上に設けられた構成を示したが、回路１２０、回路１３０、回路１４０が絶縁層１０１上に設けられた構成とすることもできる。この場合、回路１２０、回路１３０、回路１４０が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また、当該トランジスタには、高速な動作が可能であるＯＳトランジスタを用いることが好ましい。
図３（Ｂ）は、図２（Ａ）における半導体装置１０の構成の一例を示す斜視図である。半導体装置１０は、基板１００上の回路２０、回路１２０、回路１３０、回路１４０と、回路２０、回路１２０、回路１３０、回路１４０上の絶縁層１０１と、絶縁層１０１上の回路３１、回路３２を有する。ここで、回路３２は、回路２０および回路３１と接続されている。また、複数の増幅回路２２０はそれぞれ、複数の記憶回路２１０のいずれかと接続されている。
このように、回路２０を基板１００上に設け、回路３１および回路３２を絶縁層１０１上に設け、回路２０と、回路３１および回路３２とを積層した構成とすることができる。これにより、半導体装置１０の面積を縮小することができる。なお、この場合、回路３１に設けられた複数の記憶回路２１０が有するトランジスタと、回路３２に設けられた複数の増幅回路２２０が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また、当該トランジスタには、オフ電流が小さく高速な動作が可能であるＯＳトランジスタを用いることが好ましい。
回路２０は、複数のトランジスタを有する集積回路によって構成することができる。また、当該トランジスタは、基板１００の一部にチャネル形成領域が形成されるトランジスタにより構成することができる。すなわち、回路２０は、チャネル形成領域に単結晶半導体を有するトランジスタを有する集積回路によって構成することができる。これにより、回路２０の動作速度を向上させることができる。
複数の記憶回路２１０のいずれかは、回路２０と重なる領域を有するように配置することができる。また、複数の記憶回路２１０の全ては、回路２０と重なる領域を有するように配置することができる。また、複数の増幅回路２２０のいずれかは、回路２０と重なる領域を有するように配置することができる。また、複数の増幅回路２２０の全ては、回路２０と重なる領域を有するように配置することができる。上記のいずれかの構成をとることにより、半導体装置１０の面積の増加を抑えつつ、回路３１および回路３２を設けることができる。すなわち、半導体装置１０の面積の増加を抑えつつ、半導体装置１０に記憶回路および増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。なお、記憶回路２１０のいずれかは、回路１２０、回路１３０、または回路１４０と重なる領域を有するように配置することもできる。また、増幅回路２２０のいずれかは、回路１２０、回路１３０、または回路１４０と重なる領域を有するように配置することもできる。
なお、ここでは回路１２０、回路１３０、回路１４０が基板１００上に設けられた構成を示したが、回路１２０、回路１３０、回路１４０が絶縁層１０１上に設けられた構成とすることもできる。この場合、回路１２０、回路１３０、回路１４０が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また、当該トランジスタには、高速な動作が可能であるＯＳトランジスタを用いることが好ましい。
また、図３（Ｂ）においては、回路３１と回路３２が同一の層に設けられている構成を示したが、図４に示すように、回路３１と回路３２が積層された構成とすることもできる。図４に示す半導体装置１０は、基板１００上の回路２０、回路１２０、回路１３０、回路１４０と、回路２０、回路１２０、回路１３０、回路１４０上の絶縁層１０１と、絶縁層１０１上の回路３１と、回路３１上の絶縁層１０２と、絶縁層１０２上の回路３２を有する。なお、回路３２は、回路２０および回路３１と接続されている。
ここで、複数の増幅回路２２０のいずれかは、複数の記憶回路２１０のいずれかと重なる領域を有するように配置することができる。また、複数の増幅回路２２０のいずれかは、複数の記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができる。また、複数の増幅回路２２０の全ては、複数の記憶回路２１０のいずれかと重なる領域を有するように配置することができる。また、複数の増幅回路２２０の全ては、複数の記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができる。上記のいずれかの構成をとることにより、半導体装置１０の面積の増加を抑えつつ、回路３１および回路３２を設けることができる。すなわち、半導体装置１０の面積の増加を抑えつつ、半導体装置１０に記憶回路および増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。なお、記憶回路２１０のいずれかは、回路１２０、回路１３０、または回路１４０と重なる領域を有するように配置することもできる。また、増幅回路２２０のいずれかは、回路１２０、回路１３０、または回路１４０と重なる領域を有するように配置することもできる。
また、ここでは回路１２０、回路１３０、回路１４０が基板１００上に設けられた構成を示したが、回路１２０、回路１３０、回路１４０が絶縁層１０１上、または絶縁層１０２上に設けられた構成とすることもできる。この場合、回路１２０、回路１３０、回路１４０が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また、当該トランジスタには、高速な動作が可能であるＯＳトランジスタを用いることが好ましい。
なお、図４においては、回路３１上に回路３２を設けた構成としたが、回路３２上に回路３１を設けた構成とすることもできる。この場合、半導体装置１０は、絶縁層１０２上の回路３２と、回路３２上の絶縁層１０１と、絶縁層１０１上の回路３１を有する構成となる。
以上の通り、本発明の一態様においては、記憶回路を有する回路３１と、増幅回路を有する回路３２が積層された構成、または、回路２０と、回路３１または回路３２とが積層された構成を有する半導体装置を実現することができる。これにより、半導体装置１０の面積の増加を抑えつつ、半導体装置１０に記憶回路および増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。
また、ＯＳトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置１０の消費電力の低減および動作速度の向上が可能となる。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。
（実施の形態２）
本実施の形態では、本発明の一態様に係る構成の、より具体的な構成の一例について説明する。
図５に、半導体装置１０の構成の一例を示す。半導体装置１０は、回路１２０、回路１３０、回路１４０、回路２００を有する。また、回路２００は、複数の記憶回路２１０、複数の増幅回路２２０を有する。なお、回路２００は、図１乃至４における回路３１および回路３２を包含した回路に相当する。
回路１２０は、複数の配線３１０を介して複数の記憶回路２１０と接続されている。回路１２０は、複数の記憶回路２１０のうち特定の行の記憶回路２１０を選択するための信号を配線３１０に供給する機能を有する駆動回路である。
回路１３０は、複数の配線３２０または複数の配線３３０を介して、複数の増幅回路２２０と接続されている。回路１３０は、記憶回路２１０に書き込むデータに対応する電位を配線３２０または配線３３０に供給する機能と、配線３２０または配線３３０の電位から、記憶回路２１０に記憶されたデータを読み出す機能を有する駆動回路である。また、回路１３０は、配線３２０または配線３３０に所定の電位を供給（プリチャージ）する機能を有していてもよい。
回路１４０は、複数の配線３４０を介して、複数の増幅回路２２０と接続されている。回路１４０は、配線３４０を介して増幅回路２２０に制御信号を供給する機能を有する駆動回路である。なお、配線３４０はそれぞれ、複数本の配線によって構成することもできる。この場合、当該複数本の配線にはそれぞれ異なる信号を供給することができる。これにより、回路１４０は、同一の増幅回路２２０に複数種類の信号を同時に供給することができる。
回路２００において、同一の行に属する記憶回路２１０は、同一の配線３１０と接続されている。また、同一の列に属する所定の記憶回路２１０は、同一の増幅回路２２０と接続されている。なお、ここでは、同一の列に属する４つの記憶回路２１０が、同一の増幅回路２２０と接続されている例を示すが、これに限定されない。すなわち、１以上の任意の個数の記憶回路２１０が同一の増幅回路２２０と接続された構成とすることができる。
増幅回路２２０は、それぞれ複数の記憶回路２１０と接続されている。増幅回路２２０は、回路１３０から配線３２０または配線３３０に供給された電位を増幅して、記憶回路２１０に書き込む機能を有する。また、増幅回路２２０は、記憶回路２１０に記憶されたデータを増幅して、回路１３０に出力する機能を有する。
このように、回路２００は、１つの増幅回路２２０と、当該増幅回路２２０と接続された複数個（図５においては４個）の記憶回路２１０を有する回路２４０が、複数設けられた構成を有する。
なお、図５においては、説明の便宜上、回路２００を複数の記憶回路２１０と複数の増幅回路２２０が重ならないように図示しているが、実際は、図３、４に示すように複数の記憶回路２１０と複数の増幅回路２２０が積層された構成となっている。
また、回路２００は、回路２３０を有していてもよい。回路２３０は、記憶回路２１０と同一工程で作製することができ、回路２１０と同様の構成を有する回路とすることができる。回路２３０は、増幅回路２２０と接続されておらず、データの書き込みや読み出しが行われないダミー回路である。記憶回路２１０が形成されない領域に回路２３０を設けることにより、回路２１０および回路２３０上に形成される絶縁層１０１（図３、４参照）の平坦性を向上させることができる。なお、回路２００が複数の回路２３０を有する場合、回路２３０同士が配線によって接続されていてもよい。
なお、増幅回路２２０は、回路２３０と重なる領域を有するように配置してもよい。これによって、回路２００の面積を縮小することができる。
次に、増幅回路２２０と、当該増幅回路２２０と接続された記憶回路２１０の具体的な構成の一例を図６に示す。
増幅回路２２０は、回路４１０、回路４２０、回路４３０を有する。回路４１０は、増幅回路２２０の選択、非選択を制御する選択回路としての機能を有する。回路４２０は、ノードＡおよびノードＢの電位をプリチャージするプリチャージ回路としての機能を有する。回路４３０は、ノードＡおよびノードＢの電位を増幅する増幅回路としての機能を有する。
回路４１０は、トランジスタ４１１、４１２を有する。トランジスタ４１１のゲートは配線４０１と接続され、ソースまたはドレインの一方は配線３２０と接続され、ソースまたはドレインの他方はノードＡと接続されている。トランジスタ４１２のゲートは配線４０１と接続され、ソースまたはドレインの一方は配線３３０と接続され、ソースまたはドレインの他方はノードＢと接続されている。
配線４０１の電位を制御してトランジスタ４１１、４１２を導通状態とすることにより、増幅回路２２０を選択することができる。
回路４２０は、トランジスタ４２１乃至４２３を有する。トランジスタ４２１のゲートは配線４０２と接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレインの他方はノードＢと接続されている。トランジスタ４２２のゲートは配線４０２と接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレインの他方は配線４０３と接続されている。トランジスタ４２３のゲートは配線４０２と接続され、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレインの他方は配線４０３と接続されている。
配線４０２の電位を制御してトランジスタ４２１乃至４２３を導通状態とすることにより、ノードＡおよびノードＢの電位を配線４０３の電位にプリチャージすることができる。
回路４３０は、トランジスタ４３１乃至４３６、容量素子４３７、４３８を有する。トランジスタ４３１のゲートはノードＢと接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレインの他方は配線４０７と接続されている。トランジスタ４３２のゲートはノードＡと接続され、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレインの他方は配線４０７と接続されている。トランジスタ４３３のゲートは配線４０６と接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレインの他方はノードＣと接続されている。トランジスタ４３４のゲートは配線４０６と接続され、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレインの他方はノードＤと接続されている。トランジスタ４３５のゲートはノードＣと接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレインの他方は配線４０４と接続されている。トランジスタ４３６のゲートはノードＤと接続され、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレインの他方は配線４０４と接続されている。容量素子４３７の一方の電極はノードＣと接続され、他方の電極は配線４０５と接続されている。容量素子４３８の一方の電極はノードＤと接続され、他方の電極は配線４０５と接続されている。
回路４３０は、ノードＡの電位を増幅して、記憶回路２１０または配線３２０に供給する機能を有する。また、回路４３０は、ノードＢの電位を増幅して、記憶回路２１０または配線３３０に供給する機能を有する。
記憶回路２１０は、トランジスタ４４１、容量素子４４２を有する。トランジスタ４４１のゲートは配線３１０と接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレインの他方はノードＥと接続されている。容量素子４４２の一方の電極はノードＥと接続され、他方の電極は所定の電位を供給する機能を有する配線と接続されている。なお、所定の電位を供給する機能を有する配線は高電位電源線であっても低電位電源線（接地線など）であってもよく、また、所定の電位は一定の電位であっても変動する電位であってもよい。また、所定の電位の大きさは０ボルトに限定されない。以上のように、記憶回路２１０はＤＲＡＭセルを構成している。なお、記憶回路２１０は、ＳＲＡＭセルなどにより構成することもできる。
記憶回路２１０において、配線３１０の電位を制御してトランジスタ４４１を導通状態とすることにより、ノードＡの電位をノードＥに供給することができる（データの書き込み）。その後、配線３１０の電位を制御してトランジスタ４４１を非導通状態とすることにより、ノードＥの電位を保持することができる（データの保持）。また、ノードＡを浮遊状態にした上で、配線３１０の電位を制御してトランジスタ４４１を導通状態とすることにより、ノードＥの電位をノードＡに供給することができる（データの読み出し）。
なお、配線４０１乃至４０７は、複数の配線によって構成された配線３４０（図５参照）に対応し、回路１４０と接続されている。そして配線４０１乃至４０７にはそれぞれ、回路１４０から制御信号が供給される。
なお、上記において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
トランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６は、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することが好ましい。これにより、増幅回路２２０を、記憶回路２１０や回路２０上に積層することができる（図３、４参照）。これにより、半導体装置１０の面積を縮小することができる。なお、半導体膜の材料としては、実施の形態１に記載の材料を適宜用いることができる。
また、トランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６は、ＯＳトランジスタとすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、トランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６をＯＳトランジスタとすることにより、これらのトランジスタが非導通状態であるとき、ノードＡおよびノードＢへの電荷のリークを極めて少なくすることができる。よって、ノードＡおよびノードＢの意図しない電位の変動を極めて小さくすることができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６をＯＳトランジスタによって構成することにより、増幅回路２２０の動作速度を向上させることができる。この場合、増幅回路２２０の動作速度を１０ｎｓ以下、好ましくは５ｎｓ以下、より好ましくは１ｎｓ以下とすることができる。ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。
トランジスタ４４１は、チャネル形成領域に単結晶半導体を有するトランジスタによって構成することができる。具体的には、単結晶半導体を有する基板にチャネル形成領域が形成されるトランジスタにより構成することができる。このようなトランジスタを用いて記憶回路２１０を構成することにより、記憶回路２１０の動作速度を向上させることができる。なお、単結晶半導体の材料としては、実施の形態１に記載の材料を適宜用いることができる。
また、トランジスタ４４１は、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することができる。これにより、記憶回路２１０を、回路２０や増幅回路２２０上に積層することができる。これにより、半導体装置１０の面積を縮小することができる。なお、半導体膜の材料としては、実施の形態１に記載の材料を適宜用いることができる。
また、トランジスタ４４１は、ＯＳトランジスタとすることができる。この場合、トランジスタ４４１のオフ電流を極めて小さくすることができるため、データの保持期間においてノードＥの電位を長時間にわたって維持することができる。そのため、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジスタ４４１をＯＳトランジスタによって構成することにより、記憶回路２１０の動作速度を向上させることができる。この場合、記憶回路２１０の書き込み速度を１０ｎｓ以下、好ましくは５ｎｓ以下、より好ましくは１ｎｓ以下とすることができる。ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。
なお、図６においてはここではトランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６、４４１がｎチャネル型である場合を示すが、これに限られず、トランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６、４４１はそれぞれｎチャネル型であってもｐチャネル型であってもよい。
次に、図６に示す増幅回路２２０および記憶回路２１０の動作の一例を説明する。
＜記憶回路からの読み出し＞
まず、記憶回路２１０からデータを読み出す際の動作について、図７のタイミングチャートを用いて説明する。なお、ここでは一例として、記憶回路２１０にハイレベルのデータが記憶されている場合（ノードＥの電位がハイレベルである場合）について説明する。
まず、期間Ｔ１において、配線４０３の電位をハイレベルとローレベルの中間の電位（Ｖ１）とした状態で、配線４０２の電位をハイレベルとし、トランジスタ４２１、４２２、４２３を導通状態とする。これにより、ノードＡおよびノードＢの電位がＶ１にプリチャージされる。なお、配線４０７はハイレベルとなっている。
次に、期間Ｔ２において、配線４０２の電位をローレベルとし、トランジスタ４２１、４２２、４２３を非導通状態とする。これにより、Ｖ１にプリチャージされたノードＡおよびノードＢは浮遊状態となる。
次に、期間Ｔ３において、配線３１０の電位をハイレベルとし、トランジスタ４４１を導通状態とする。これにより、ノードＥとノードＡが導通状態となり、ノードＡの電位は上昇してＶ２となり、ノードＥの電位は下降してＶ２となる。一方、ノードＢの電位はＶ１に維持されている。そのため、ノードＡの電位がノードＢの電位よりも高い状態となる。
また、ノードＡはトランジスタ４３１を介して配線４０７と接続されており、ノードＢはトランジスタ４３２を介して配線４０７と接続されているため、ノードＡおよびノードＢの電位は配線４０７の電位（ローレベル）に近づく。ここで、ノードＢの電位はノードＡの電位よりも低いため、ノードＢの電位はノードＡの電位よりも早くローレベルに達する。そして、ノードＢの電位がローレベルとなると、トランジスタ４３１のゲートの電位もローレベルとなり、トランジスタ４３１は非導通状態となる。その結果、ノードＡの電位の下降が止まり、ノードＡの電位はノードＢの電位（ローレベル）よりも高いＶ３となる（期間Ｔ４）。また、期間Ｔ４において、配線４０７の電位をローレベルとする。
次に、期間Ｔ５において、配線４０６の電位をハイレベルとし、トランジスタ４３３、４３４を導通状態とする。これにより、ノードＡの電位がトランジスタ４３３を介してノードＣに供給され、ノードＢの電位がトランジスタ４３４を介してノードＤに供給される。その結果、ノードＣの電位はＶ３となり、ノードＤの電位はローレベルとなる。
次に、期間Ｔ６において、配線４０６の電位をローレベルとし、トランジスタ４３３、４３４を非導通状態とする。これにより、ノードＣおよびノードＤは浮遊状態となる。
次に、期間Ｔ７において、配線４０４の電位をハイレベルとする。また、配線４０５の電位をハイレベルとすることにより、ノードＣおよびノードＤの電位を上昇させる。これにより、トランジスタ４３５は導通状態となり、ノードＡの電位は配線４０４の電位に近づく。この結果、ノードＡの電位はハイレベルとなる。
なお、ノードＤの電位の上昇に伴い、トランジスタ４３６も導通状態に近い状態となることがある。この場合、配線４０４の電位（ハイレベル）がトランジスタ４３６を介してノードＢに供給され得る。しかしながら、この時、ノードＡの電位はハイレベルであるため、トランジスタ４３２のゲートもハイレベルとなり、トランジスタ４３２は導通状態となる。その結果、ノードＢの電位は配線４０７の電位（ローレベル）に近づき、ノードＢの電位はローレベルに維持される。
次に、期間Ｔ８において、配線４０１の電位をハイレベルとし、トランジスタ４１１、４１２を導通状態とする。これにより、ノードＡの電位（ハイレベル）が配線３２０に供給され、ノードＢの電位（ローレベル）が配線３３０に供給される。ここで、配線３２０の電位は、記憶回路２１０に格納されていたデータ（ハイレベル）に対応する。従って、配線３２０の電位を読み取ることにより、記憶回路２１０に格納されたデータの読み出しが可能となる。
次に、期間Ｔ９において、配線４０１の電位をローレベルとする。これにより、ノードＡおよびノードＢは浮遊状態となる。
次に、期間Ｔ１０において、配線３１０の電位をローレベルとすることにより、トランジスタ４４１を非導通状態とする。これにより、ノードＥにノードＡの電位（ハイレベル）が保持される。このような動作により、読み出し前に記憶回路２１０に格納されていたデータ（ハイレベル）のリフレッシュを行うことができる。
次に、期間Ｔ１１において、配線４０４、４０５の電位をローレベルとする。また、配線４０２をハイレベルとし、ノードＡおよびノードＢの電位をＶ１にプリチャージする。また、配線４０７の電位をハイレベルとする。
以上の動作により、記憶回路２１０から出力された電位を増幅して読み出すことができる。
＜記憶回路への書き込み＞
次に、記憶回路２１０にデータを書き込む際の動作について、図８のタイミングチャートを用いて説明する。なお、ここでは一例として、記憶回路２１０に記憶されているローレベルのデータをハイレベルのデータに書き換える場合の動作について説明する。
まず、期間Ｔ２１において、配線４０３の電位をＶ１とした状態で、配線４０２の電位をハイレベルとし、トランジスタ４２１、４２２、４２３を導通状態とする。これにより、ノードＡおよびノードＢの電位がＶ１にプリチャージされる。なお、配線４０７はハイレベルとなっている。
次に、期間Ｔ２２において、配線４０２の電位をローレベルとし、トランジスタ４２１、４２２、４２３を非導通状態とする。これにより、Ｖ１にプリチャージされたノードＡおよびノードＢは浮遊状態となる。また、配線３２０の電位をハイレベルとする。配線３２０の電位は、記憶回路２１０に書き込むデータに対応する。
次に、期間Ｔ２３において、配線３１０の電位をハイレベルとし、トランジスタ４４１を導通状態とする。これにより、ノードＥとノードＡが導通状態となり、ノードＡの電位は下降してＶ４となり、ノードＥの電位は上昇してＶ４となる。一方、ノードＢの電位はＶ１に維持されている。そのため、ノードＡの電位がノードＢの電位よりも低い状態となる。
また、ノードＡはトランジスタ４３１を介して配線４０７と接続されており、ノードＢはトランジスタ４３２を介して配線４０７と接続されているため、ノードＡおよびノードＢの電位は配線４０７の電位（ローレベル）に近づく。ここで、ノードＡの電位はノードＢの電位よりも低いため、ノードＡの電位はノードＢの電位よりも早くローレベルに達する。そして、ノードＡの電位がローレベルとなると、トランジスタ４３２のゲートの電位もローレベルとなり、トランジスタ４３２は非導通状態となる。その結果、ノードＢの電位の下降が止まり、ノードＢの電位はノードＡの電位（ローレベル）よりも高いＶ５となる（期間Ｔ２４）。また、期間Ｔ２４において、配線４０７の電位をローレベルとする。
次に、期間Ｔ２５において、配線４０６の電位をハイレベルとし、トランジスタ４３３、４３４を導通状態とする。これにより、ノードＡの電位がトランジスタ４３３を介してノードＣに供給され、ノードＢの電位がトランジスタ４３４を介してノードＤに供給される。その結果、ノードＣの電位はローレベルとなり、ノードＤの電位はＶ５となる。
次に、期間Ｔ２６において、配線４０６の電位をローレベルとし、トランジスタ４３３、４３４を非導通状態とする。これにより、ノードＣおよびノードＤは浮遊状態となる。
次に、期間Ｔ２７において、配線４０４の電位をハイレベルとする。また、配線４０５の電位をハイレベルとすることにより、ノードＣおよびノードＤの電位を上昇させる。これにより、トランジスタ４３６は導通状態となり、ノードＢの電位は配線４０４の電位に近づく。この結果、ノードＢの電位はハイレベルとなる。
なお、ノードＣの電位の上昇に伴い、トランジスタ４３５も導通状態に近い状態となることがある。この場合、配線４０４の電位（ハイレベル）がトランジスタ４３５を介してノードＡに供給され得る。しかしながら、この時、ノードＢの電位はハイレベルであるため、トランジスタ４３１のゲートもハイレベルとなり、トランジスタ４３１は導通状態となる。その結果、ノードＡの電位は配線４０７の電位（ローレベル）に近づき、ノードＡの電位はローレベルに維持される。
次に、期間Ｔ２８において、配線４０１の電位をハイレベルとし、トランジスタ４１１、４１２を導通状態とする。これにより、配線３２０の電位（ハイレベル）がノードＡおよびノードＥに供給され、配線３３０の電位（ローレベル）がノードＢに供給される。なお、配線３２０の電位（ハイレベル）は、記憶回路２１０に書き込むデータに対応する。
次に、期間Ｔ２９において、配線４０１の電位をローレベルとする。これにより、ノードＡおよびノードＢは浮遊状態となる。
次に、期間Ｔ３０において、配線３１０の電位をローレベルとすることにより、トランジスタ４４１を非導通状態とする。これにより、ノードＥにノードＡの電位（ハイレベル）が保持される。このような動作により、記憶回路２１０にデータ（ハイレベル）を書き込みことができる。
次に、期間Ｔ３１において、配線４０４、４０５の電位をローレベルとする。また、配線４０２をハイレベルとし、ノードＡおよびノードＢの電位をＶ１にプリチャージする。また、配線４０７の電位をハイレベルとする。
以上の動作により、記憶回路２１０に記憶されたデータの書き換えを行うことができる。
なお、増幅回路２２０の構成は、図６に限られない。例えば、増幅回路２２０を図９に示す構成とすることもできる。図９における増幅回路２２０の構成は、回路４３０の構成が異なる点を除いて、図６における増幅回路２２０と同様である。
図９における回路４３０は、トランジスタ５０１乃至５０４を有する。トランジスタ５０１のゲートは配線５１１と接続され、ソースまたはドレインの一方は配線５１２と接続され、ソースまたはドレインの他方はノードＡと接続されている。トランジスタ５０２のゲートは配線５１１と接続され、ソースまたはドレインの一方は配線５１２と接続され、ソースまたはドレインの他方はノードＢと接続されている。トランジスタ５０３のゲートはノードＢと接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレインの他方は配線５１３と接続されている。トランジスタ５０４のゲートはノードＡと接続され、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレインの他方は配線５１３と接続されている。
図９における回路４３０は、図６における回路４３０と同様、ノードＡに供給された電位を増幅して、記憶回路２１０または配線３２０に供給する機能と、ノードＢに供給された電位を増幅して、記憶回路２１０または配線３３０に供給する機能を有する。
なお、トランジスタ５０１乃至５０４には、トランジスタ４３１乃至４３６（図６参照）と同様の材料を用いることができるが、特に、トランジスタ５０１乃至５０４はＯＳトランジスタとすることが好ましい。
また、半導体装置１０は、図１０に示す構成とすることもできる。図１０における半導体装置１０は、回路２００の構成が異なる点を除いて、図５における半導体装置１０と同様の構成を有する。
図１０における回路２００は、複数の記憶回路２１０ａ、複数の記憶回路２１０ｂ、複数の増幅回路２２０を有する。ここで、記憶回路２１０ａは、奇数行奇数列に設けられた記憶回路であり、記憶回路２１０ｂは、偶数行偶数列に設けられた記憶回路である。また、記憶回路２１０ａは、奇数行の配線３１０ａと接続され、記憶回路２１０ｂは、偶数行の配線３１０ｂと接続されている。
増幅回路２２０は、それぞれ複数の記憶回路２１０と接続されている。具体的には、増幅回路２２０は、２列の記憶回路２１０と接続されている。ここでは、増幅回路２２０が、奇数列の複数の記憶回路２１０ａおよび偶数列の複数の記憶回路２１０ｂと接続されている例を示す。
上記の構成を有する回路２００においても、図５における回路２００と同様、配線３２０または配線３３０に供給された電位を増幅して、記憶回路２１０ａまたは記憶回路２１０ｂに書き込むことができる。また、記憶回路２１０ａまたは記憶回路２１０ｂに記憶されたデータを増幅して読み出すことができる。
なお、ここでは、説明の便宜上、回路２００を、複数の増幅回路２２０が複数の記憶回路２１０ａおよび複数の記憶回路２１０ｂと重ならないように図示しているが、実際は、図３（Ａ）、４に示すように、複数の増幅回路２２０と、複数の記憶回路２１０ａおよび複数の記憶回路２１０ｂとが積層された構成となっている。すなわち、複数の増幅回路２２０は、絶縁層を介して複数の記憶回路２１０ａおよび複数の記憶回路２１０ｂ上に設けられている。
以上の通り、本発明の一態様においては、記憶回路を有する回路３１と、増幅回路を有する回路３２が積層された構成、または、回路２０と、回路３１または回路３２とが積層された構成を有する半導体装置を実現することができる。これにより、半導体装置１０の面積の増加を抑えつつ、半導体装置１０に記憶回路および増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。
また、ＯＳトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置１０の消費電力の低減および動作速度の向上が可能となる。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、記憶回路や増幅回路などに用いることができるトランジスタの構成について説明する。
図１１に、トランジスタ６２０とトランジスタ６３０とを積層した構造を有する半導体装置の作製方法の一例を示す。ここでは、トランジスタ６２０がチャネル形成領域に単結晶半導体を有するトランジスタであり、トランジスタ６３０がＯＳトランジスタである場合について説明する。
まず、半導体基板６００に、素子分離用の絶縁物６０１とＮ型のウェル６０２を形成する（図１１（Ａ））。
次に、ゲート絶縁膜６０３とゲート電極６０４を形成し、また、ウェル６０２にＰ型の不純物領域６０５を設ける。不純物領域６０５上には、不純物領域６０５よりも導電性の高い材料（シリサイドなど）を有する層を積層してもよい。また、不純物領域６０５はエクステンション領域を有してもよい。
次に、絶縁層６０６を形成する。絶縁層６０６は単層でも多層でもよい。また、絶縁層６０６は、絶縁層６０６の上に設けられる層へ酸素を供給する機能と、絶縁層６０６の下に設けられた層から絶縁層６０６の上に設けられる層への水素や水の浸入を遮断する機能と、を有する層であることが好ましい。
次に、絶縁層６０６上に酸化物半導体層６０７を形成する（図１１（Ｂ））。その後、ゲート絶縁膜６０３および絶縁層６０６に、不純物領域６０５の一方に達するコンタクトホールを形成する。
次に、導電性材料を堆積して、コンタクトホールに導電性材料を埋め込む。このとき、酸化物半導体層６０７は、導電性材料で覆われる。導電性材料は、単層でも多層でもよい。そして、導電性材料を選択的にエッチングして、配線６０８を形成する。なお、コンタクトホールに不純物領域６０５の一方と接する導電層を形成し、当該導電層と配線６０８の一方が接する構造としてもよい。
次に、配線６０８を覆うゲート絶縁膜６０９を形成する。さらに、ゲート絶縁膜６０９上に導電性材料を堆積する。導電性材料は、単層でも多層でもよい。また、導電性材料は、導電性材料の上に設けられる層から導電性材料の下に設けられた層への水素や水の浸入を遮断する機能を有することが好ましい。そして、導電性材料を選択的にエッチングして、ゲート電極６１０を形成する（図１１（Ｃ））。
次に、絶縁層６１１を堆積する。そして、ゲート絶縁膜６０９および絶縁層６１１に、配線６０８の一方に達するコンタクトホールを形成し、当該コンタクトホールを導電性材料で埋め、配線６１２を形成する（図１１（Ｄ））。なお、当該コンタクトホールに配線６０８の一方と接する導電層を形成し、当該導電層と配線６１２が接する構造としてもよい。また、配線６１２は、単層でも多層でもよい。
このようにして、チャネル形成領域に単結晶半導体を有するトランジスタ６２０と、ＯＳトランジスタであるトランジスタ６３０が積層された構成を有する半導体装置を作製することができる。
なお、図１１（Ｄ）において、不純物領域６０５の一方と配線６０８の一方が接続されている。すなわち、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のソースまたはドレインの一方が接続されている。このような構成は、図６、９に示すトランジスタに適用することができる。例えば、トランジスタ６２０は図６、９におけるトランジスタ４４１などに対応し、トランジスタ６３０は図６におけるトランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６、図９におけるトランジスタ４１１、４１２、４２１乃至４２３、５０１乃至５０４などに対応する。また、トランジスタ６２０は、図１乃至４における回路２０（例えば、回路２０が有する集積回路など）に用いることができる。
なお、トランジスタ６２０とトランジスタ６３０の接続関係は図１１に示すものに限られない。例えば、図１２（Ａ）に示すように、不純物領域６０５の一方とゲート電極６１０が配線６１２を介して接続された構成とすることもできる。これにより、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続された構成を得ることができる。例えば、図１２（Ａ）におけるトランジスタ６２０は図６、９におけるトランジスタ４４１などに対応し、トランジスタ６３０は図６におけるトランジスタ４３２、図９におけるトランジスタ５０４などに対応する。
また、図１２（Ｂ）に示すように、ゲート電極６０４と配線６０８の一方が接続された構成とすることもできる。これにより、トランジスタ６２０のゲートとトランジスタ６３０のソースまたはドレインの一方が接続された構成を得ることができる。
また、図１２（Ｃ）に示すように、ゲート電極６０４とゲート電極６１０が配線６１２を介して接続された構成とすることもできる。これにより、トランジスタ６２０のゲートとトランジスタ６３０のゲートが接続された構成を得ることができる。
なお、図１１（Ｄ）、図１２（Ａ）乃至（Ｃ）に示すように、トランジスタ６２０とトランジスタ６３０とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。例えば、図１１（Ｄ）、図１２（Ａ）に示すように、トランジスタ６２０のチャネル形成領域とトランジスタ６３０のチャネル形成領域とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。また、図１１（Ｄ）、図１２（Ａ）に示すように、トランジスタ６２０のゲート電極６０４とトランジスタ６３０のゲート電極６１０とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。これにより、トランジスタ６２０およびトランジスタ６３０を有する回路の面積を縮小することができる。
なお、図１１（Ｄ）及び図１２（Ａ）乃至（Ｃ）に示すトランジスタの積層構造は、図１乃至６、９、１０に示す各種の回路に適宜用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、記憶回路または論理回路に用いることができるトランジスタの構成について説明する。
＜半導体装置の断面構造の例＞
図１３に、トランジスタ６２０、６３０の構成の一例を示す。なお、図１３では、ＯＳトランジスタであるトランジスタ６３０が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ（以下、Ｓｉトランジスタともいう）であるトランジスタ６２０上に形成されている場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジスタが積層された構成は、図１乃至６、９、１０に示す各回路が有するトランジスタに適宜用いることができる。なお、本実施の形態では、図１１（Ｄ）と同様に、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続されていてもよいし（図１２（Ａ）参照）、トランジスタ６２０のゲートとトランジスタ６３０のソースまたはドレインの一方が接続されていてもよいし（図１２（Ｂ）参照）、トランジスタ６２０のゲートとトランジスタ６３０のゲートが接続されていてもよい（図１２（Ｃ）参照）。
トランジスタ６２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ６２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ６３０はトランジスタ６２０上に積層されていなくとも良く、トランジスタ６３０とトランジスタ６２０とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ６２０を形成する場合、当該薄膜には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ６２０が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリコン基板を半導体基板８０１として用いる場合を例示している。
また、トランジスタ６２０は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ６２０を電気的に分離する場合を例示している。具体的に、図１３では、半導体基板８０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域８１０により、トランジスタ６２０を素子分離させる場合を例示している。
トランジスタ６２０上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が形成されている。そして、上記開口部には、トランジスタ６２０のソースまたはドレインにそれぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ６２０のゲートに電気的に接続されている導電膜８２７とが、形成されている。
そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続されており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続されており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続されている。
導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２には開口部が形成されており、上記開口部に、導電膜８３４に電気的に接続された導電膜８３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８５１に、電気的に接続されている。
また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。
導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１３では、絶縁膜８６１上にトランジスタ６３０が形成されている。
トランジスタ６３０は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜８６２と、ゲート絶縁膜８６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重なっているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けられた開口部において、導電膜８５３に電気的に接続されている。
そして、トランジスタ６３０では、半導体膜９０１において、導電膜９２１に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジスタ６３０では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領域９１０及び領域９１１の抵抗率を下げることができる。
そして、トランジスタ６３０上に、絶縁膜８６３が設けられている。
なお、図１３において、トランジスタ６３０は、ゲート電極９３１を半導体膜９０１の片側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ６３０が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１３では、トランジスタ６３０が、一のゲート電極９３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ６３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
＜トランジスタについて＞
次いで、ＯＳトランジスタの構成例について説明する。
図１４に、ＯＳトランジスタであるトランジスタ９０の構成を、一例として示す。図１４（Ａ）には、トランジスタ９０の上面図を示す。なお、図１４（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１４（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１４（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１４（Ｃ）に示す。
図１４に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ９０の、具体的な構成の別の一例を、図１５に示す。図１５（Ａ）には、トランジスタ９０の上面図を示す。なお、図１５（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１５（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１５（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１５（Ｃ）に示す。
図１５に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
なお、図１３及び図１４では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。なお、ＣＡＡＣ−ＯＳについての詳細は後述する。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１４及び図１５に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１４及び図１５に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、図１３とは異なる構造を有する半導体装置の構造の一例について説明する。
図１６に、半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ６２０及びトランジスタ６３０のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ６２０及びトランジスタ６３０のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ６２０のチャネル長方向とトランジスタ６３０のチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
なお、図１６では、ＯＳトランジスタであるトランジスタ６３０が、Ｓｉトランジスタであるトランジスタ６２０上に形成されている場合を例示している。このようにＳｉトランジスタとＯＳトランジスタが積層された構成は、図１乃至６、９、１０に示す各回路が有するトランジスタに適宜用いることができる。なお、本実施の形態では、図１１（Ｄ）と同様に、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のソースまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続されていてもよいし（図１２（Ａ）参照）、トランジスタ６２０のゲートとトランジスタ６３０のソースまたはドレインの一方が接続されていてもよいし（図１２（Ｂ）参照）、トランジスタ６２０のゲートとトランジスタ６３０のゲートが接続されていてもよい（図１２（Ｃ）参照）。
トランジスタ６２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ６２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ６３０はトランジスタ６２０上に積層されていなくとも良く、トランジスタ６３０とトランジスタ６２０とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ６２０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ６２０が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１６では、単結晶シリコン基板を基板１０００として用いる場合を例示している。
また、トランジスタ６２０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法等を用いることができる。図１６では、トレンチ分離法を用いてトランジスタ６２０を電気的に分離する場合を例示している。具体的に、図１６では、エッチング等により基板１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１００１により、トランジスタ６２０を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ６２０の不純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ６２０は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んでチャネル形成領域１００４と重なるゲート電極１００６とを有する。
トランジスタ６２０では、チャネル形成領域１００４における凸部の側部及び上部と、ゲート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１００４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ６２０の基板上における専有面積を小さく抑えつつ、トランジスタ６２０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ６２０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ６２０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ６２０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ６２０上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１００６に電気的に接続されている導電膜１０１４とが、形成されている。
そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８に電気的に接続されている。
導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トランジスタ６３０が設けられている。
トランジスタ６３０は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており、導電膜１０３３は、上記開口部において導電膜１０１７に接続されている。
なお、図１６において、トランジスタ６３０は、ゲート電極１０３４を半導体膜１０３０の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１０３０と重なるゲート電極を、さらに有していても良い。
トランジスタ６３０が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１６では、トランジスタ６３０が、一のゲート電極１０３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ６３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１６に示すように、トランジスタ６３０は、半導体膜１０３０が、絶縁膜１０２２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ６３０が有する半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハウニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１７に示す。
図１７（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１７（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１７（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１７（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１７（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１０ 半導体装置
２０ 回路
３０ 回路
３１ 回路
３２ 回路
４０ 回路
４１ 回路
４２ 回路
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１００ 基板
１０１ 絶縁層
１０２ 絶縁層
１１１ 導電層
１１２ 導電層
１１３ 導電層
１２０ 回路
１３０ 回路
１４０ 回路
２００ 回路
２１０ 回路
２１０ａ 記憶回路
２１０ｂ 記憶回路
２２０ 回路
２３０ 回路
２４０ 回路
３１０ 配線
３１０ａ 配線
３１０ｂ 配線
３２０ 配線
３３０ 配線
３４０ 配線
４０１ 配線
４０２ 配線
４０３ 配線
４０４ 配線
４０５ 配線
４０６ 配線
４０７ 配線
４１０ 回路
４１１ トランジスタ
４１２ トランジスタ
４２０ 回路
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４３０ 回路
４３１ トランジスタ
４３２ トランジスタ
４３３ トランジスタ
４３４ トランジスタ
４３５ トランジスタ
４３６ トランジスタ
４３７ 容量素子
４３８ 容量素子
４４１ トランジスタ
４４２ 容量素子
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５１１ 配線
５１２ 配線
５１３ 配線
６００ 半導体基板
６０１ 絶縁物
６０２ ウェル
６０３ ゲート絶縁膜
６０４ ゲート電極
６０５ 不純物領域
６０６ 絶縁層
６０７ 酸化物半導体層
６０８ 配線
６０９ ゲート絶縁膜
６１０ ゲート電極
６１１ 絶縁層
６１２ 配線
６２０ トランジスタ
６３０ トランジスタ
８０１ 半導体基板
８１０ 素子分離領域
８１１ 絶縁膜
８１２ 絶縁膜
８１３ 絶縁膜
８２５ 導電膜
８２６ 導電膜
８２７ 導電膜
８３４ 導電膜
８３５ 導電膜
８３６ 導電膜
８３７ 導電膜
８４４ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８６１ 絶縁膜
８６２ ゲート絶縁膜
８６３ 絶縁膜
９０１ 半導体膜
９１０ 領域
９１１ 領域
９２１ 導電膜
９２２ 導電膜
９３１ ゲート電極
１０００ 基板
１００１ 素子分離領域
１００２ 不純物領域
１００３ 不純物領域
１００４ チャネル形成領域
１００５ 絶縁膜
１００６ ゲート電極
１０１１ 絶縁膜
１０１２ 導電膜
１０１３ 導電膜
１０１４ 導電膜
１０１６ 導電膜
１０１７ 導電膜
１０１８ 導電膜
１０２０ 絶縁膜
１０２１ 絶縁膜
１０２２ 絶縁膜
１０３０ 半導体膜
１０３０ａ 酸化物半導体膜
１０３０ｃ 酸化物半導体膜
１０３１ ゲート絶縁膜
１０３２ 導電膜
１０３３ 導電膜
１０３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. 記憶回路と、増幅回路と、集積回路と、ダミー回路と、絶縁層と、を有し、
    前記記憶回路、前記増幅回路及び前記ダミー回路と、前記集積回路とは、互いに重なる領域を有し、
    前記記憶回路、前記増幅回路及び前記ダミー回路は、前記絶縁層を介して、前記集積回路上に設けられ、
    前記記憶回路は、前記絶縁層を介して前記集積回路の第１の領域上に設けられ、
    前記増幅回路は、前記絶縁層を介して前記集積回路の第２の領域上に設けられ、
    前記ダミー回路は、前記絶縁層を介して前記集積回路の第３の領域上に設けられ、
    前記記憶回路と前記ダミー回路とは互いに重ならず、
    前記増幅回路は、前記絶縁層の開口部に設けられた導電層を介して前記集積回路と接続され、
    前記増幅回路は、前記記憶回路と接続され、
    前記増幅回路は、前記ダミー回路と接続されておらず、
    前記記憶回路は、酸化物半導体を含む第１のチャネル形成領域を有する第１のトランジスタを有し、
    前記増幅回路は、酸化物半導体を含む第２のチャネル形成領域を有する第２のトランジスタを有し、
    前記ダミー回路は、酸化物半導体を含む第３のチャネル形成領域を有する第３のトランジスタを有し、
    前記集積回路は、単結晶半導体を含む第４のチャネル形成領域を有する第４のトランジスタを有し、する半導体装置。
  2. 請求項１において、
    前記第４のチャネル形成領域と、前記第１のチャネル形成領域又は前記第２のチャネル形成領域とは、互いに重なる領域を有する半導体装置。
  3. 請求項１又は２において、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続されている半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を含む半導体装置。
JP2015078296A 2014-04-11 2015-04-07 半導体装置 Active JP6635670B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015078296A JP6635670B2 (ja) 2014-04-11 2015-04-07 半導体装置
JP2019227679A JP6902087B2 (ja) 2014-04-11 2019-12-17 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014081616 2014-04-11
JP2014081616 2014-04-11
JP2015078296A JP6635670B2 (ja) 2014-04-11 2015-04-07 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019227679A Division JP6902087B2 (ja) 2014-04-11 2019-12-17 半導体装置

Publications (3)

Publication Number Publication Date
JP2015207761A JP2015207761A (ja) 2015-11-19
JP2015207761A5 JP2015207761A5 (ja) 2018-05-17
JP6635670B2 true JP6635670B2 (ja) 2020-01-29

Family

ID=54265604

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015078296A Active JP6635670B2 (ja) 2014-04-11 2015-04-07 半導体装置
JP2019227679A Active JP6902087B2 (ja) 2014-04-11 2019-12-17 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2019227679A Active JP6902087B2 (ja) 2014-04-11 2019-12-17 半導体装置

Country Status (2)

Country Link
US (1) US9542977B2 (ja)
JP (2) JP6635670B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
KR20170069207A (ko) 2014-10-10 2017-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 회로 기판, 및 전자 기기
US10186311B2 (en) * 2015-05-07 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
KR102513517B1 (ko) 2015-07-30 2023-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10622059B2 (en) * 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
US10037294B2 (en) 2016-05-20 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6917160B2 (ja) * 2017-02-26 2021-08-11 住友化学株式会社 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法
JP7225349B2 (ja) * 2017-06-23 2023-02-20 株式会社半導体エネルギー研究所 記憶装置
KR102755184B1 (ko) 2017-06-27 2025-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
JP7112410B2 (ja) 2017-09-06 2022-08-03 株式会社半導体エネルギー研究所 半導体装置
JP7258764B2 (ja) 2017-10-13 2023-04-17 株式会社半導体エネルギー研究所 記憶装置
US11568944B2 (en) 2018-11-08 2023-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory cells
US11968820B2 (en) 2019-02-22 2024-04-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
WO2020245697A1 (ja) 2019-06-07 2020-12-10 株式会社半導体エネルギー研究所 半導体装置
US12219778B2 (en) * 2020-06-29 2025-02-04 Taiwan Semiconductor Manufacturing Company Limited Multi-gate selector switches for memory cells and methods of forming the same
WO2024180432A1 (ja) * 2023-03-01 2024-09-06 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03225696A (ja) * 1990-01-30 1991-10-04 Sharp Corp 半導体記憶装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001189098A (ja) * 2000-01-04 2001-07-10 Mitsubishi Electric Corp 半導体記憶装置
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4416409B2 (ja) 2003-01-16 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7898893B2 (en) * 2007-09-12 2011-03-01 Samsung Electronics Co., Ltd. Multi-layered memory devices
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009211735A (ja) * 2008-02-29 2009-09-17 Toshiba Corp 不揮発性記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101996773B1 (ko) 2009-10-21 2019-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101969279B1 (ko) 2009-10-29 2019-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20240042556A (ko) 2009-10-29 2024-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101824123B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011062029A1 (en) * 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
CN103985760B (zh) * 2009-12-25 2017-07-18 株式会社半导体能源研究所 半导体装置
JP5671418B2 (ja) * 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
WO2012053374A1 (en) * 2010-10-20 2012-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
WO2012060253A1 (en) 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI564890B (zh) 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP6000560B2 (ja) 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置
JP5890234B2 (ja) * 2011-04-15 2016-03-22 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2013211292A (ja) * 2012-03-30 2013-10-10 Elpida Memory Inc 半導体装置
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置

Also Published As

Publication number Publication date
US20150294693A1 (en) 2015-10-15
JP2020047949A (ja) 2020-03-26
JP2015207761A (ja) 2015-11-19
US9542977B2 (en) 2017-01-10
JP6902087B2 (ja) 2021-07-14

Similar Documents

Publication Publication Date Title
JP6635670B2 (ja) 半導体装置
JP6952145B2 (ja) 記憶装置
US10490258B2 (en) Semiconductor device with stacked structure of memory cells over sensing amplifiers, circuit board and electronic device
JP2020074365A (ja) 半導体装置
US10002884B2 (en) Semiconductor device
US9876495B2 (en) Semiconductor device
JP6625328B2 (ja) 半導体装置の駆動方法
JP6885986B2 (ja) 半導体装置
JP2019220192A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180326

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190910

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191217

R150 Certificate of patent or registration of utility model

Ref document number: 6635670

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250