JPH05128861A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH05128861A JPH05128861A JP3285796A JP28579691A JPH05128861A JP H05128861 A JPH05128861 A JP H05128861A JP 3285796 A JP3285796 A JP 3285796A JP 28579691 A JP28579691 A JP 28579691A JP H05128861 A JPH05128861 A JP H05128861A
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- Japan
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- potential
- inverter
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
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Abstract
(57)【要約】
【目的】データレジスタとメモリセル間の相互のデータ
転送における従来の欠点として、（１）データレジスタ
とセンスアンプの干渉による電源−接地間の貫通電流が
あり、（２）データの誤転送がある。これを改善する。 【構成】データレジスタ部ａのＤＯ（反転値）からイン
バータ８、ＮＭＯＳトランジスタ１を介して、センスア
ンプ部ｄのビット線ＢＬに接続、ＢＬ（反転値）からク
ロックドインバータ９を介して、データレジスタ部ａの
ＤＯに接続する。
転送における従来の欠点として、（１）データレジスタ
とセンスアンプの干渉による電源−接地間の貫通電流が
あり、（２）データの誤転送がある。これを改善する。 【構成】データレジスタ部ａのＤＯ（反転値）からイン
バータ８、ＮＭＯＳトランジスタ１を介して、センスア
ンプ部ｄのビット線ＢＬに接続、ＢＬ（反転値）からク
ロックドインバータ９を介して、データレジスタ部ａの
ＤＯに接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にダイナミックメモリなどに代表されるメモリセ
ルとデータレジスタとの間のデータ転送機能を有する半
導体メモリに関する。
し、特にダイナミックメモリなどに代表されるメモリセ
ルとデータレジスタとの間のデータ転送機能を有する半
導体メモリに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置は、図
３に示す様に、センスアンプ部ｄに接続された一対のビ
ット線ＢＬ，ＢＬ（反転値）と、Ｐチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳＴと称する）３，４とＮチャ
ネル型ＭＯＳトランジスタ（以下ＮＭＯＳＴと称する）
５，６とで構成されているデータレジスタ部ａにより構
成されていた。
３に示す様に、センスアンプ部ｄに接続された一対のビ
ット線ＢＬ，ＢＬ（反転値）と、Ｐチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳＴと称する）３，４とＮチャ
ネル型ＭＯＳトランジスタ（以下ＮＭＯＳＴと称する）
５，６とで構成されているデータレジスタ部ａにより構
成されていた。
【０００３】また、ビット線ＢＬは、容量１０をＮＭＯ
ＳＴ７を介して接続されているメモリセル部ｃとセンス
アンプ部ｄとデータ転送部ｂとを介して、データレジス
タ部ａの出力接点ＤＯ，ＤＯ（反転値）に接続されてい
る。データ転送部ｂは、ＮチャネルＭＯＳトランジスタ
１，２を有する。
ＳＴ７を介して接続されているメモリセル部ｃとセンス
アンプ部ｄとデータ転送部ｂとを介して、データレジス
タ部ａの出力接点ＤＯ，ＤＯ（反転値）に接続されてい
る。データ転送部ｂは、ＮチャネルＭＯＳトランジスタ
１，２を有する。
【０００４】トランジスタ１，２のゲートには信号φ１
が印加され、メモリセル部ｃ内のトランジスタ７のゲー
トには信号ＷＬが印加される。
が印加され、メモリセル部ｃ内のトランジスタ７のゲー
トには信号ＷＬが印加される。
【０００５】図４のタイミング図も用いて、図３の回路
の動作を説明する。
の動作を説明する。
【０００６】図４の（Ａ）において、メモリセルからデ
ータレジスタへの転送の場合の図３の各部波形が示され
ており、時点Ｔ１でセンスアンプ部ｄの活性化が始ま
り、期間Ｔ２で、データレジスタとセンスアンプとの間
に干渉が生じる。また、信号ＢＬとＢＬ（反転値）との
差電位をΔＶとする。
ータレジスタへの転送の場合の図３の各部波形が示され
ており、時点Ｔ１でセンスアンプ部ｄの活性化が始ま
り、期間Ｔ２で、データレジスタとセンスアンプとの間
に干渉が生じる。また、信号ＢＬとＢＬ（反転値）との
差電位をΔＶとする。
【０００７】図４の（Ｂ）において、データレジスタか
らメモリセルへの転送の場合の図３の各部波形が示され
ており、時点Ｔ１でセンスアンプ部ｄの活性化が始ま
り、期間Ｔ２でデータレジスタとセンスアンプとの間に
干渉が生じる。
らメモリセルへの転送の場合の図３の各部波形が示され
ており、時点Ｔ１でセンスアンプ部ｄの活性化が始ま
り、期間Ｔ２でデータレジスタとセンスアンプとの間に
干渉が生じる。
【０００８】メモリセル部ｃとデータレジスタ部ａとの
間のデータ転送は、転送用トランジスタの制御信号φ１
が電源電位になると、図３に示すＮＭＯＳＴ１，２が導
通状態となり、可能となる。また制御信号φ１が接地電
位になると前記トランジスタ１，２が非導通状態とな
り、データ転送は不可能となる。
間のデータ転送は、転送用トランジスタの制御信号φ１
が電源電位になると、図３に示すＮＭＯＳＴ１，２が導
通状態となり、可能となる。また制御信号φ１が接地電
位になると前記トランジスタ１，２が非導通状態とな
り、データ転送は不可能となる。
【０００９】まず、メモリセルｃからデータレジスタ部
ａへデータ転送する場合を、図３，図４の（Ａ）を用い
て説明する。予め、制御信号ＷＬを活性化し、容量１０
の電荷をＮＭＯＳＴ７を介してビット線に伝え、センス
アンプｄで増幅しておく。
ａへデータ転送する場合を、図３，図４の（Ａ）を用い
て説明する。予め、制御信号ＷＬを活性化し、容量１０
の電荷をＮＭＯＳＴ７を介してビット線に伝え、センス
アンプｄで増幅しておく。
【００１０】ここで、データ転送開始前にビット線ＢＬ
及びデータレジスタ部ａの出力接点ＤＯ（反転値）は、
電源電位とし、またビット線ＢＬ（反転値）及びデータ
レジスタの出力接点ＤＯは、接地電位であるとする。
及びデータレジスタ部ａの出力接点ＤＯ（反転値）は、
電源電位とし、またビット線ＢＬ（反転値）及びデータ
レジスタの出力接点ＤＯは、接地電位であるとする。
【００１１】制御信号φ１が電源電位になると、センス
アンプｄによりデータレジスタ部ａの出力接点ＤＯに電
荷供給が行なわれているため、センスアンプｄ，転送用
トランジスタＮＭＯＳＴ１，２，データレジスタ部ａを
構成するトランジスタの能力比でデータレジスタの出力
接点ＤＯ，ＤＯ（反転値）の電位が決定される様になっ
ている。従って、正しくデータを転送するために、セン
スアンプｄと転送用トランジスタＮＭＯＳＴ１，２の駆
動能力をデータレジスタ部ａを反転させるのに充分な大
きさに設定してある。
アンプｄによりデータレジスタ部ａの出力接点ＤＯに電
荷供給が行なわれているため、センスアンプｄ，転送用
トランジスタＮＭＯＳＴ１，２，データレジスタ部ａを
構成するトランジスタの能力比でデータレジスタの出力
接点ＤＯ，ＤＯ（反転値）の電位が決定される様になっ
ている。従って、正しくデータを転送するために、セン
スアンプｄと転送用トランジスタＮＭＯＳＴ１，２の駆
動能力をデータレジスタ部ａを反転させるのに充分な大
きさに設定してある。
【００１２】そして制御信号φ１が接地電位になると、
データレジスタ部ａの出力接点ＤＯを電源電位に、ＤＯ
（反転値）を接地電位へ至らしめ、データの保持動作が
行なわれる。
データレジスタ部ａの出力接点ＤＯを電源電位に、ＤＯ
（反転値）を接地電位へ至らしめ、データの保持動作が
行なわれる。
【００１３】次に、データレジスタ部ａからメモリセル
部ｃへデータ転送する場合を、図３，図４の（Ｂ）を用
いて説明する。データレジスタ部ａの入出力接点ＤＯ
（反転値）は電源電位、ＤＯは接地電位，制御信号ＷＬ
が活性化した時、ビット線ＢＬはＢＬ（反転値）よりΔ
Ｖ高いとすると、制御信号φ１が電源電位になると、デ
ータレジスタの出力接点ＤＯとビット線ＢＬがＮＭＯＳ
Ｔ１を介し、ＤＯ（反転値）とＢＬ（反転値）がＮＭＯ
ＳＴ２を介し、それぞれ接続される。
部ｃへデータ転送する場合を、図３，図４の（Ｂ）を用
いて説明する。データレジスタ部ａの入出力接点ＤＯ
（反転値）は電源電位、ＤＯは接地電位，制御信号ＷＬ
が活性化した時、ビット線ＢＬはＢＬ（反転値）よりΔ
Ｖ高いとすると、制御信号φ１が電源電位になると、デ
ータレジスタの出力接点ＤＯとビット線ＢＬがＮＭＯＳ
Ｔ１を介し、ＤＯ（反転値）とＢＬ（反転値）がＮＭＯ
ＳＴ２を介し、それぞれ接続される。
【００１４】１／２ＶＣＣプリチャージ方式の場合、ビ
ット線はデータレジスタの入出力接点に接続する時まで
１／２ＶＣＣレベルに保たれている。そこで、制御信号
φ１が活性化すると、データレジスタの接点は、ビット
線との容量分割によって決まるレベルまで電位変動す
る。通常、データレジスタ出力接点の容量は、ビット線
容量より小さいため、データレジスタの出力接点ＤＯ．
ＤＯ（反転値）のレベルは、１／２ＶＣＣレベル近くに
変動する。
ット線はデータレジスタの入出力接点に接続する時まで
１／２ＶＣＣレベルに保たれている。そこで、制御信号
φ１が活性化すると、データレジスタの接点は、ビット
線との容量分割によって決まるレベルまで電位変動す
る。通常、データレジスタ出力接点の容量は、ビット線
容量より小さいため、データレジスタの出力接点ＤＯ．
ＤＯ（反転値）のレベルは、１／２ＶＣＣレベル近くに
変動する。
【００１５】一方、ビット線ＢＬはＮＭＯＳＴ５により
接地電位へ、ＢＬ（反転値）はＰＭＯＳＴ４により電源
電位へ、それぞれ遷移を始める。そして、制御信号φ１
の活性化した一定遅延時間後に、センスアンプｄが作動
すると、センスアンプｄにより電荷供給されて、ＢＬ
（反転値）は電源電位に、ＢＬは接地電位に至らしめる
ようになっている。
接地電位へ、ＢＬ（反転値）はＰＭＯＳＴ４により電源
電位へ、それぞれ遷移を始める。そして、制御信号φ１
の活性化した一定遅延時間後に、センスアンプｄが作動
すると、センスアンプｄにより電荷供給されて、ＢＬ
（反転値）は電源電位に、ＢＬは接地電位に至らしめる
ようになっている。
【００１６】
【発明が解決しようとする課題】前述した従来の半導体
メモリ装置は、データレジスタからビット線への転送及
びビット線からデータレジスタへの転送の際、データレ
ジスタの出力接点とビット線との間に干渉が生じるた
め、転送時データレジスタを構成するトランジスタを介
して、電源−接地間にＯＮ−ＯＮ電流が流れ易く、セン
スアンプｄで増幅されたビット線の差電位を破壊しやす
いという欠点があった。
メモリ装置は、データレジスタからビット線への転送及
びビット線からデータレジスタへの転送の際、データレ
ジスタの出力接点とビット線との間に干渉が生じるた
め、転送時データレジスタを構成するトランジスタを介
して、電源−接地間にＯＮ−ＯＮ電流が流れ易く、セン
スアンプｄで増幅されたビット線の差電位を破壊しやす
いという欠点があった。
【００１７】本発明の目的は前記欠点を解決し、ＯＮ−
ＯＮ電流が流れないようにした半導体メモリ装置を提供
することにある。
ＯＮ電流が流れないようにした半導体メモリ装置を提供
することにある。
【００１８】
【課題を解決するための手段】本発明の構成は、複数の
ビット線対を設け、前記ビット線対に応じてデータレジ
スタを配置した半導体メモリ装置において、前記データ
レジスタの出力接点を入力する第１のインバータと、第
１の制御信号により制御され前記第１のインバータの出
力と前記ビット線対の一方とを接続するトランジスタ
と、前記ビット線対のもう一方を入力して第２の制御信
号とこの信号の逆相の信号とにより制御され前記データ
レジスタの入力接点へ出力する第２のインバータとを備
えたことを特徴とする。
ビット線対を設け、前記ビット線対に応じてデータレジ
スタを配置した半導体メモリ装置において、前記データ
レジスタの出力接点を入力する第１のインバータと、第
１の制御信号により制御され前記第１のインバータの出
力と前記ビット線対の一方とを接続するトランジスタ
と、前記ビット線対のもう一方を入力して第２の制御信
号とこの信号の逆相の信号とにより制御され前記データ
レジスタの入力接点へ出力する第２のインバータとを備
えたことを特徴とする。
【００１９】
【実施例】図１は本発明の一実施例の半導体メモリ装置
を示す回路図である。
を示す回路図である。
【００２０】図１において、本実施例の半導体メモリ装
置は、従来例と同様、センスアンプ部ｄと、データ転送
部ｂと、データレジスタ部ａと、メモリセル部ｃとを含
み、構成されている。
置は、従来例と同様、センスアンプ部ｄと、データ転送
部ｂと、データレジスタ部ａと、メモリセル部ｃとを含
み、構成されている。
【００２１】本実施例が従来例と異なる部分は、データ
転送部ｂである。このデータ転送部ｂは、制御信号φ１
により制御を受けて、データレジスタ部ａの出力接点Ｄ
Ｏ（反転値）を入力とする第１のインバータ８と、この
出力部と一方のビット線ＢＬとを接続制御する第１のＮ
ＭＯＳトランジスタ１を有し、第２の制御信号φ２と、
φ２の逆相信号φ２とにより、制御を受け、ビット線Ｂ
Ｌ（反転値）を入力とし、データレジスタ部ａの入力接
点ＤＯに出力する第２のクロックドインバータ９を配置
している。
転送部ｂである。このデータ転送部ｂは、制御信号φ１
により制御を受けて、データレジスタ部ａの出力接点Ｄ
Ｏ（反転値）を入力とする第１のインバータ８と、この
出力部と一方のビット線ＢＬとを接続制御する第１のＮ
ＭＯＳトランジスタ１を有し、第２の制御信号φ２と、
φ２の逆相信号φ２とにより、制御を受け、ビット線Ｂ
Ｌ（反転値）を入力とし、データレジスタ部ａの入力接
点ＤＯに出力する第２のクロックドインバータ９を配置
している。
【００２２】前記の構成において、データ転送時の動作
を図２の（Ａ），（Ｂ）の波形を用いて説明する。
を図２の（Ａ），（Ｂ）の波形を用いて説明する。
【００２３】図２の（Ａ）において、メモリセルからデ
ータレジスタへ転送する場合の図１の各部の波形が示さ
れており、図２の（Ｂ）において、データレジスタから
メモリセルへ転送する場合の図１の各部の波形が示され
ており、時点Ｔ１でセンスアンプ活性化が始まる。
ータレジスタへ転送する場合の図１の各部の波形が示さ
れており、図２の（Ｂ）において、データレジスタから
メモリセルへ転送する場合の図１の各部の波形が示され
ており、時点Ｔ１でセンスアンプ活性化が始まる。
【００２４】まず図２の（Ａ）に示すメモリセルｃから
データレジスタ部ａへ転送する場合、制御信号φ１，φ
２を接地電位、φ２（反転値）を電源電位とし、予めメ
モリセル部ｃのデータをセンスアンプ部ｄにより増幅
し、ビット線ＢＬ，ＢＬ（反転値）に伝えておく。
データレジスタ部ａへ転送する場合、制御信号φ１，φ
２を接地電位、φ２（反転値）を電源電位とし、予めメ
モリセル部ｃのデータをセンスアンプ部ｄにより増幅
し、ビット線ＢＬ，ＢＬ（反転値）に伝えておく。
【００２５】ここで、転送開始前ビット線ＢＬ（反転
値）及びデータレジスタ出力接点ＤＯは接地電位、ビッ
ト線ＢＬとデータレジスタ出力接点ＤＯ（反転値）は電
源電位であるとする。
値）及びデータレジスタ出力接点ＤＯは接地電位、ビッ
ト線ＢＬとデータレジスタ出力接点ＤＯ（反転値）は電
源電位であるとする。
【００２６】制御信号φ２を電源電位、φ２（反転値）
を接地電位にすると、データレジスタ部ａの出力接点Ｄ
Ｏとビット線ＢＬ（反転値）はクロックドインバータ９
を介して接続され、前記クロックドインバータ９の電荷
供給によりデータレジスタ部ａの出力接点ＤＯを接地電
位から電源電位に反転させる。
を接地電位にすると、データレジスタ部ａの出力接点Ｄ
Ｏとビット線ＢＬ（反転値）はクロックドインバータ９
を介して接続され、前記クロックドインバータ９の電荷
供給によりデータレジスタ部ａの出力接点ＤＯを接地電
位から電源電位に反転させる。
【００２７】次に、図２の（Ｂ）に示すデータレジスタ
部ａからメモリセル部ｃへの転送を説明する。制御信号
φ１，φ２は接地電位、φ２（反転値）を電源電位と
し、データレジスタ部ａの出力接点ＤＯ（反転値）は接
地電位、信号ＷＬが活性時のビット線ＢＬ（反転値）
は、ＢＬより差電位ΔＶ高いとする。制御信号φ１が電
源電位になると、データレジスタ部ａの出力接点ＤＯ
（反転値）は、インバータ８とＮＭＯＳＴ１を介してビ
ット線ＢＬに接続される。このとき、センスアンプ部ｄ
は、非活性状態である為、図２の（Ｂ）のタイミング図
に示す様に、ビット線ＢＬはインバータ８による電荷供
給により、１／２ＶＣＣ電位より電源電位に遷移し、Ｂ
Ｌ（反転値）は１／２ＶＣＣを保つ。その後、センスア
ンプ部ｄの活性化により、ビット線ＢＬは電源電位に、
ＢＬ（反転値）は接地電位に確定される。
部ａからメモリセル部ｃへの転送を説明する。制御信号
φ１，φ２は接地電位、φ２（反転値）を電源電位と
し、データレジスタ部ａの出力接点ＤＯ（反転値）は接
地電位、信号ＷＬが活性時のビット線ＢＬ（反転値）
は、ＢＬより差電位ΔＶ高いとする。制御信号φ１が電
源電位になると、データレジスタ部ａの出力接点ＤＯ
（反転値）は、インバータ８とＮＭＯＳＴ１を介してビ
ット線ＢＬに接続される。このとき、センスアンプ部ｄ
は、非活性状態である為、図２の（Ｂ）のタイミング図
に示す様に、ビット線ＢＬはインバータ８による電荷供
給により、１／２ＶＣＣ電位より電源電位に遷移し、Ｂ
Ｌ（反転値）は１／２ＶＣＣを保つ。その後、センスア
ンプ部ｄの活性化により、ビット線ＢＬは電源電位に、
ＢＬ（反転値）は接地電位に確定される。
【００２８】このように、本実施例の半導体メモリ装置
は、ビット線対と同数のデータレジスタを配置した半導
体メモリ装置において、前記データレジスタの出力接点
を入力する第１のインバータと、第１の制御信号により
制御を受けて、前記インバータの出力と前記ビット線の
一方とを接続する第１のトランスファゲートと、前記ビ
ット線のもう一方を入力して第２の制御信号とこの信号
の逆相信号とにより制御を受けて、前記データレジスタ
の入力接点へ出力する第１のクロックドインバータとを
備えていることを特徴とする。
は、ビット線対と同数のデータレジスタを配置した半導
体メモリ装置において、前記データレジスタの出力接点
を入力する第１のインバータと、第１の制御信号により
制御を受けて、前記インバータの出力と前記ビット線の
一方とを接続する第１のトランスファゲートと、前記ビ
ット線のもう一方を入力して第２の制御信号とこの信号
の逆相信号とにより制御を受けて、前記データレジスタ
の入力接点へ出力する第１のクロックドインバータとを
備えていることを特徴とする。
【００２９】
【発明の効果】以上説明したように、本発明は、データ
レジスタからメモリセルへのデータ転送とメモリセルか
らのデータレジスタへのデータ転送との際、データレジ
スタの出力接点を特にクロックドインバータを介してビ
ット線と接続することにより、データレジスタの入出力
接点とビット線間の干渉を断ち、データ転送時のデータ
レジスタによって流れるＯＮ−ＯＮ電流と、ビット線レ
ベルの破壊とをなくす効果がある。
レジスタからメモリセルへのデータ転送とメモリセルか
らのデータレジスタへのデータ転送との際、データレジ
スタの出力接点を特にクロックドインバータを介してビ
ット線と接続することにより、データレジスタの入出力
接点とビット線間の干渉を断ち、データ転送時のデータ
レジスタによって流れるＯＮ−ＯＮ電流と、ビット線レ
ベルの破壊とをなくす効果がある。
【図１】本発明の一実施例の半導体メモリ装置を示す回
路図である。
路図である。
【図２】（Ａ），（Ｂ）は図１のそれぞれの動作を示す
タイミング図である。
タイミング図である。
【図３】従来の半導体メモリ装置の回路図である。
【図４】（Ａ），（Ｂ）は図３のそれぞれの動作を示す
タイミング図である。
タイミング図である。
１，５，６，７ Ｎチャネル型ＭＯＳトランジスタ ３，４ Ｐチャネル型ＭＯＳトランジスタ φ１，φ２，φ２（反転値），ＷＬ 制御信号 ８ インバータ ９ クロックドインバータ １０ 容量 ａ データレジスタ部 ｂ データ転送部 ｃ メモリセル部 ｄ センスアンプ部 Ｔ１ 時点 Ｔ２ 期間
Claims (2)
- 【請求項１】 複数のビット線対を設け、前記ビット線
対に応じてデータレジスタを配置した半導体メモリ装置
において、前記データレジスタの出力接点を入力する第
１のインバータと、第１の制御信号により制御され前記
第１のインバータの出力と前記ビット線対の一方とを接
続するトランジスタと、前記ビット線対のもう一方を入
力して第２の制御信号とこの信号の逆相の信号とにより
制御され前記データレジスタの入力接点へ出力する第２
のインバータとを備えたことを特徴とする半導体メモリ
装置。 - 【請求項２】 トランジスタがＮチャネル型であり、第
２のインバータがクロックドインバータである請求項１
記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285796A JPH05128861A (ja) | 1991-10-31 | 1991-10-31 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285796A JPH05128861A (ja) | 1991-10-31 | 1991-10-31 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128861A true JPH05128861A (ja) | 1993-05-25 |
Family
ID=17696194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285796A Pending JPH05128861A (ja) | 1991-10-31 | 1991-10-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
-
1991
- 1991-10-31 JP JP3285796A patent/JPH05128861A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
| US10037798B2 (en) | 2013-03-22 | 2018-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9876495B2 (en) | 2014-03-13 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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