JPH0262787A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0262787A JPH0262787A JP63214224A JP21422488A JPH0262787A JP H0262787 A JPH0262787 A JP H0262787A JP 63214224 A JP63214224 A JP 63214224A JP 21422488 A JP21422488 A JP 21422488A JP H0262787 A JPH0262787 A JP H0262787A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に関し、特にダイナミックメ
モリなどに代表されるメモリセルとデータレジスタ間の
データ転送機能を有する半導体メモリ装置に関する。
モリなどに代表されるメモリセルとデータレジスタ間の
データ転送機能を有する半導体メモリ装置に関する。
［従来の技術］
従来、この種の半導体メモリ装置は第４図に示すように
、センスアンプ部及びセンスアンプＳＡに接続された一
対のビット線ＢＬ、ｌ：とＰチャンネル型ＭＯ９）ラン
ジスタ（以下、ＰＭＯ５Ｔと称する）３，４とＮチャン
ネル型ＭＯ５）ランジスタ（以゛下、ＮＭＯ９Ｔと称す
る）５，６で構成されているデータレジスタ部ａにより
構成されていた。またビット線ＢＬ、ＴｒＵはセンスア
ンプＳＡ及びデータ転送部すを介してデータレジスタａ
の出力接点ＤＯ，ｎ−に接続している。
、センスアンプ部及びセンスアンプＳＡに接続された一
対のビット線ＢＬ、ｌ：とＰチャンネル型ＭＯ９）ラン
ジスタ（以下、ＰＭＯ５Ｔと称する）３，４とＮチャン
ネル型ＭＯ５）ランジスタ（以゛下、ＮＭＯ９Ｔと称す
る）５，６で構成されているデータレジスタ部ａにより
構成されていた。またビット線ＢＬ、ＴｒＵはセンスア
ンプＳＡ及びデータ転送部すを介してデータレジスタａ
の出力接点ＤＯ，ｎ−に接続している。
第５図の波形より動作説明を行う。メモリセルＣとデー
タレジスタ３間のデータ転送は転送用トランジスタのゲ
ート信号φ１が電源電位になると第４図に示すＮＭＯ９
ＴＩ、２が導通状態となり可能となる。また制御信号φ
１が接地電位になると上記トランジスタが非導通状態と
なりデータ転送は不可能となる。
タレジスタ３間のデータ転送は転送用トランジスタのゲ
ート信号φ１が電源電位になると第４図に示すＮＭＯ９
ＴＩ、２が導通状態となり可能となる。また制御信号φ
１が接地電位になると上記トランジスタが非導通状態と
なりデータ転送は不可能となる。
まず、第５図（Ａ）に示すメモリセルからデータレジス
タヘデータ転送する場合は予めメモリセルＣのデータを
センスアンプＳＡで増幅してビット線に伝えておく。こ
こで、データ転送開始前、ビット線ＢＬ及びデータレジ
スタの出力接点■百は電源電位、ビット線ＢＬ及びデー
タレジスタの出力接点ＤＯは接地電位であるとすると、
制御信号φ１が電源電位になると、センスアンプＳＡに
よりデータレジスタの出力接点Ｄｏに電荷供給が行われ
るが、この時データレジスタのＰＭＯ５Ｔ４によってデ
ータレジスタの出力接点ｎに電荷供給が行われているた
め、センスアンプ、転送用トランジスタ、データレジス
タを構成するトランジスタの能力比でデータレジスタの
出力接点ＤＯ２ｎの電位が決定されるようになっている
。従って正しくデータを転送するためにセンスアンプと
転送用トランジスタの駆動能力をデータレジスタを反転
させるに十分な大きさに設定しである。そして、制御信
号φ１が接地電位になると、データレジスタの出力接点
ＤＯを電源電位に、■可を接地電位へ致らしめデータ保
持動作が行われる。
タヘデータ転送する場合は予めメモリセルＣのデータを
センスアンプＳＡで増幅してビット線に伝えておく。こ
こで、データ転送開始前、ビット線ＢＬ及びデータレジ
スタの出力接点■百は電源電位、ビット線ＢＬ及びデー
タレジスタの出力接点ＤＯは接地電位であるとすると、
制御信号φ１が電源電位になると、センスアンプＳＡに
よりデータレジスタの出力接点Ｄｏに電荷供給が行われ
るが、この時データレジスタのＰＭＯ５Ｔ４によってデ
ータレジスタの出力接点ｎに電荷供給が行われているた
め、センスアンプ、転送用トランジスタ、データレジス
タを構成するトランジスタの能力比でデータレジスタの
出力接点ＤＯ２ｎの電位が決定されるようになっている
。従って正しくデータを転送するためにセンスアンプと
転送用トランジスタの駆動能力をデータレジスタを反転
させるに十分な大きさに設定しである。そして、制御信
号φ１が接地電位になると、データレジスタの出力接点
ＤＯを電源電位に、■可を接地電位へ致らしめデータ保
持動作が行われる。
次に、第５図（Ｂ）に示すデータレジスタからメモリセ
ルへデータ転送する場合、データレジスタの出力接点丁
百は電源電位、ＤＯは接地電位であるとすると、制御信
号φ１が電源電位になると、データレジスタの出力接点
ＤＯとビット線ＢＬがＭＯ９ＮＴＩを介し、■でと■が
ＭＯ５ＮＴ２を介し、それぞれ接続される。１／２ＶＣ
Ｃプリチヤ一ジ方式の場合、ビット線は第５図に示すよ
うに接続時には１／２ＶＣＣレベルとなっているため、
制御信号φ１の活性化によりデータレジスタ各接点は、
ビット線との容量分割によって決まるレベルに電位変動
する。通常、データレジスタ接点の容量はビット線容量
より小さいため、データレジスタの各接点Ｄ０．１１’
のレベルは１／２ＶＣＣレベル近くに変動する。一方ビ
ット線ＢＬはＭＯ３ＮＴ５により接地電位へ、丁ｒはＭ
Ｏ３ＰＴ４により電源電位へそれぞれ遷移を始める。
ルへデータ転送する場合、データレジスタの出力接点丁
百は電源電位、ＤＯは接地電位であるとすると、制御信
号φ１が電源電位になると、データレジスタの出力接点
ＤＯとビット線ＢＬがＭＯ９ＮＴＩを介し、■でと■が
ＭＯ５ＮＴ２を介し、それぞれ接続される。１／２ＶＣ
Ｃプリチヤ一ジ方式の場合、ビット線は第５図に示すよ
うに接続時には１／２ＶＣＣレベルとなっているため、
制御信号φ１の活性化によりデータレジスタ各接点は、
ビット線との容量分割によって決まるレベルに電位変動
する。通常、データレジスタ接点の容量はビット線容量
より小さいため、データレジスタの各接点Ｄ０．１１’
のレベルは１／２ＶＣＣレベル近くに変動する。一方ビ
ット線ＢＬはＭＯ３ＮＴ５により接地電位へ、丁ｒはＭ
Ｏ３ＰＴ４により電源電位へそれぞれ遷移を始める。
そして、制御信号φ１の活性化後の一定遅延時間後にセ
ンスアンプＳＡが作動すると、センスアンプＳＡにより
電荷供給されて丁ｒは電源電位に、ＢＬは接地電位に致
らしぬるようになっている。
ンスアンプＳＡが作動すると、センスアンプＳＡにより
電荷供給されて丁ｒは電源電位に、ＢＬは接地電位に致
らしぬるようになっている。
［発明が解決しようとする間ｇ点コ
上述した従来の半導体メモリ装置は、データレジスタか
らビット線への転送を行う際、データレジスタの出力接
点がビット線レベルの干渉を受ける構造となっているた
め、転送時データレジスタを構成するトランジスタを介
し電源−接地間にオン−オン電流が流れる欠点があった
。
らビット線への転送を行う際、データレジスタの出力接
点がビット線レベルの干渉を受ける構造となっているた
め、転送時データレジスタを構成するトランジスタを介
し電源−接地間にオン−オン電流が流れる欠点があった
。
［発明の従来技術に対する相違点］
上述した従来の半導体メモリ装置に対し、本発明はデー
タレジスタからメモリセルへのデータ転送の際に、デー
タレジスタの出力信号を入力とするインバータ出力と、
ビット線とを接続することにより、データレジスタ出力
接点とビット線との干渉を断つという相違点を有する。
タレジスタからメモリセルへのデータ転送の際に、デー
タレジスタの出力信号を入力とするインバータ出力と、
ビット線とを接続することにより、データレジスタ出力
接点とビット線との干渉を断つという相違点を有する。
［問題点を解決するための手段］
本発明の半導体メモリ装置は、ビット線対とデータレジ
スタの配置において制御信号により制御を受けてデータ
レジスタ出力接点とビット線対の一方とを接続制御する
第１のトランスファゲートと、前記データレジスタ出力
接点を入力するインバータと第２の制御信号により制御
をうけて前記インバータ出力接点と前記ビット線対の他
方とを接続制御する第２のトランスファゲートを有して
いる。
スタの配置において制御信号により制御を受けてデータ
レジスタ出力接点とビット線対の一方とを接続制御する
第１のトランスファゲートと、前記データレジスタ出力
接点を入力するインバータと第２の制御信号により制御
をうけて前記インバータ出力接点と前記ビット線対の他
方とを接続制御する第２のトランスファゲートを有して
いる。
［発明の効果コ
以上説明したように本発明は、データレジスタからメモ
リセルへのデータ転送の際に、データレジスタの出力信
号を入力とするインバータ出力とビット線を接続するこ
とによりデータレジスタ出力接点とビット線との干渉を
断ち、転送時にデータレジスタに流れるオン−オン電流
をなくす効果がある。
リセルへのデータ転送の際に、データレジスタの出力信
号を入力とするインバータ出力とビット線を接続するこ
とによりデータレジスタ出力接点とビット線との干渉を
断ち、転送時にデータレジスタに流れるオン−オン電流
をなくす効果がある。
［実施例］
次に本発明について図面を参照して説明する。
第ｆｉｌＮは本発明の第１の実施例である。本実施例の
半導体メモリ装置は、従来例と同様センスアンプ部とデ
ータ転送部ａとデータレジスタ部すとメモリセルＣによ
って構成されている。従来例と異なる部分はデータ転送
部である。第１図に示すようにデータ転送部すには制御
信号φ１により制御をうけてデータレジスタ出力接点Ｄ
Ｏとビット線ＢＬとを接続制御するトランスファゲート
（ＮＭＯＳＴ）１と、データレジスタ出力接点ＤＯを人
力とするインバータ８と制御信号φ２により制御を受け
て前記インバータ出力接点と、前記ビット線百ニーとを
接続制御するトランスファゲート（ＮＭＯＳＴ）２を配
置している。尚、図中の７はメモリセルを構成するトラ
ンスファゲートである。
半導体メモリ装置は、従来例と同様センスアンプ部とデ
ータ転送部ａとデータレジスタ部すとメモリセルＣによ
って構成されている。従来例と異なる部分はデータ転送
部である。第１図に示すようにデータ転送部すには制御
信号φ１により制御をうけてデータレジスタ出力接点Ｄ
Ｏとビット線ＢＬとを接続制御するトランスファゲート
（ＮＭＯＳＴ）１と、データレジスタ出力接点ＤＯを人
力とするインバータ８と制御信号φ２により制御を受け
て前記インバータ出力接点と、前記ビット線百ニーとを
接続制御するトランスファゲート（ＮＭＯＳＴ）２を配
置している。尚、図中の７はメモリセルを構成するトラ
ンスファゲートである。
上記構成に於て、データ転送時の動作を第２図の波形を
用いて説明する。
用いて説明する。
まず第２図（Ａ）に示すメモリセルＣからデータレジス
タａヘデータ転送する場合、予めメモリセルＣのデータ
をセンスアンプＳＡにより増幅し、ビット線ＢＬと■に
伝えておく。ここで転送開始前、ビット線ＢＬ及びデー
タレジスタ接点ｉｆｆは電源電位、ビット線ＢＬ及びデ
ータレジスタ接点ＤＯは接地電位であるとする。制御信
号φ１が電源電位になると、データレジスタａの接点Ｄ
Ｏとビット線ＢＬがＮＭＯ５ＴＩを介して接続され、セ
ンスアンプＳＡからの電荷供給によりＤＯの接点電位は
接地電位より電源電位に反転する。従って正しくデータ
を転送するために、センスアンプと転送用トランジスタ
ＮＭＯ５ＴＩの駆動能力をデータレジスタを反転させる
に十分な大きさに設定している。
タａヘデータ転送する場合、予めメモリセルＣのデータ
をセンスアンプＳＡにより増幅し、ビット線ＢＬと■に
伝えておく。ここで転送開始前、ビット線ＢＬ及びデー
タレジスタ接点ｉｆｆは電源電位、ビット線ＢＬ及びデ
ータレジスタ接点ＤＯは接地電位であるとする。制御信
号φ１が電源電位になると、データレジスタａの接点Ｄ
Ｏとビット線ＢＬがＮＭＯ５ＴＩを介して接続され、セ
ンスアンプＳＡからの電荷供給によりＤＯの接点電位は
接地電位より電源電位に反転する。従って正しくデータ
を転送するために、センスアンプと転送用トランジスタ
ＮＭＯ５ＴＩの駆動能力をデータレジスタを反転させる
に十分な大きさに設定している。
次に、第２図（Ｂ）に示すデータレジスタａからメモリ
セルＣへの転送の場合を説明する。いまデータレジスタ
ａの接点ＤＯは接地電位、ＷＬが活性化時にビット線Ｂ
ＬはＢＬより△Ｖ高いとする。制御信号φ１が接地電位
にある状態で転送制御信号φ２が電源電位になると、デ
ータレジスタの接点ＤＯを入力とするインバータ、８の
出力はＮＭＯＳ Ｔ ２を介してビット線ＢＬと接続さ
れる。
セルＣへの転送の場合を説明する。いまデータレジスタ
ａの接点ＤＯは接地電位、ＷＬが活性化時にビット線Ｂ
ＬはＢＬより△Ｖ高いとする。制御信号φ１が接地電位
にある状態で転送制御信号φ２が電源電位になると、デ
ータレジスタの接点ＤＯを入力とするインバータ、８の
出力はＮＭＯＳ Ｔ ２を介してビット線ＢＬと接続さ
れる。
このとき、センスアンプＳＡは非活性状態であるため、
第２図（Ｂ）のタイミングチャートに示すように、丁π
はインバータ８により電荷供給を受け、１／２ＶＣＣ電
位より電源電位へ遷移し、ＢＬは１／２ＶＣＣレベルを
保つ。その後センスアンプＳＡの活性化により、■石は
電源電位に、ＢＬは接地電位に確定される。
第２図（Ｂ）のタイミングチャートに示すように、丁π
はインバータ８により電荷供給を受け、１／２ＶＣＣ電
位より電源電位へ遷移し、ＢＬは１／２ＶＣＣレベルを
保つ。その後センスアンプＳＡの活性化により、■石は
電源電位に、ＢＬは接地電位に確定される。
第３図は本発明の第２の実施例の回路図である。
データレジスタ部ａは第１図に示したような、データレ
ジスタで構成されている必要はなく、第３図に示すよう
にデータレジスタにかわってシフトレジスタの各出力接
点に対して本発明を適用することも可能である。
ジスタで構成されている必要はなく、第３図に示すよう
にデータレジスタにかわってシフトレジスタの各出力接
点に対して本発明を適用することも可能である。
尚、図中の１，１′は制御信号φ１により制御を受ける
トランスファゲート、２，２′は制御信号φ２により制
御を受けるトランスファゲート、３．３′ ３″〜６．
６’、６”はシフトレジスタのフリップフロップを構成
するトランスファゲート、７，７′はメモリセルを構成
するトランスファゲート、８，８′ はインバータ、９
，９′はシフトレジスタを構成してＣＬ倍信号より導通
ずるトランスファゲート、１０．１０’はシフトレジス
タを構成してπ信号により導通するトランスファゲート
である。
トランスファゲート、２，２′は制御信号φ２により制
御を受けるトランスファゲート、３．３′ ３″〜６．
６’、６”はシフトレジスタのフリップフロップを構成
するトランスファゲート、７，７′はメモリセルを構成
するトランスファゲート、８，８′ はインバータ、９
，９′はシフトレジスタを構成してＣＬ倍信号より導通
ずるトランスファゲート、１０．１０’はシフトレジス
タを構成してπ信号により導通するトランスファゲート
である。
第１図は本発明の第１の実施例に係る半導体メモリ装置
の構成図、第２図（Ａ）（Ｂ）はそれぞれその動作を説
明するタイミングチャート、第３図は本発明の第２の実
施例に係る半導体メモリ装置の構成図、第４図は従来の
半導体メモリ装置の構成図、第５図（Ａ）（Ｂ）はそれ
ぞれその動作を説明するタイミングチャートである。 φ１．φ２・・・・・・・・・・・・制御信号、１、
１’、 ２． ２’ ・・・データ転送部を構成す
るトランスファゲート、 ３ツ ３’、３’” 〜６，６’、６”・・・データレジスタ部を構成するト
ランスファゲート、 ７゜ ７′ ・メモリセル部を構成する トランスファゲート、 ８゜ ８′ ・インバータ。
の構成図、第２図（Ａ）（Ｂ）はそれぞれその動作を説
明するタイミングチャート、第３図は本発明の第２の実
施例に係る半導体メモリ装置の構成図、第４図は従来の
半導体メモリ装置の構成図、第５図（Ａ）（Ｂ）はそれ
ぞれその動作を説明するタイミングチャートである。 φ１．φ２・・・・・・・・・・・・制御信号、１、
１’、 ２． ２’ ・・・データ転送部を構成す
るトランスファゲート、 ３ツ ３’、３’” 〜６，６’、６”・・・データレジスタ部を構成するト
ランスファゲート、 ７゜ ７′ ・メモリセル部を構成する トランスファゲート、 ８゜ ８′ ・インバータ。
Claims (1)
- 複数のビット線対と前記ビット線対と同数のデータレ
ジスタを配置した半導体メモリ装置において、第１の制
御信号により制御を受けて前記データレジスタ出力接点
と前記ビット線対の一方とを接続制御する第１のトラン
スファゲートと、前記データレジスタ出力接点を入力と
するインバータと、第２の制御信号により制御を受けて
前記インバータ出力接点と前記ビット線対の他方とを接
続制御する第２のトランスファゲートを有することを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214224A JPH0262787A (ja) | 1988-08-29 | 1988-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214224A JPH0262787A (ja) | 1988-08-29 | 1988-08-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262787A true JPH0262787A (ja) | 1990-03-02 |
Family
ID=16652257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214224A Pending JPH0262787A (ja) | 1988-08-29 | 1988-08-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6431667B1 (en) | 1998-11-20 | 2002-08-13 | Nec Corporation | Structure for mounting and dismounting an equipment unit |
-
1988
- 1988-08-29 JP JP63214224A patent/JPH0262787A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6431667B1 (en) | 1998-11-20 | 2002-08-13 | Nec Corporation | Structure for mounting and dismounting an equipment unit |
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