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CN109565280B - 半导体装置的电源控制方法 - Google Patents

半导体装置的电源控制方法 Download PDF

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CN109565280B CN201780049603.2A CN201780049603A CN109565280B CN 109565280 B CN109565280 B CN 109565280B CN 201780049603 A CN201780049603 A CN 201780049603A CN 109565280 B CN109565280 B CN 109565280B
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Abstract

提供一种包括即使在关闭状态中也可以保持数据的CPU及PLD的半导体装置的电源控制方法。该半导体装置包括处理器、可编程逻辑装置以及状态控制电路。可编程逻辑装置包括第一非易失性存储电路，并具有在关闭时可以保持通过可编程逻辑装置的运算处理得到的数据的功能。状态控制电路得到根据处理器的指令由可编程逻辑装置进行的任务量的数据。可编程逻辑装置检测任务的进展状态并对状态控制电路输出信号。状态控制电路监视任务量和任务的进展状态并在任务结束时使可编程逻辑装置关闭。

Description

半导体装置的电源控制方法
技术领域
本发明的一个实施方式涉及一种半导体装置中的电源控制方法。
背景技术
作为用户能够任意改变电路配置的装置已知可编程逻辑装置(PLD)。
包括在PLD中的逻辑元件包括查找表(LUT)及寄存器。在储存于LUT所包括的配置存储器的数据改变时，逻辑元件的功能可以改变。
专利文献1公开一种电路配置，其中在其沟道形成区域中包含被用作半导体的金属氧化物的晶体管(OS晶体管)连接到在其沟道形成区域中包含硅的晶体管(Si晶体管)的栅极。通过具有该电路配置，即使PLD处于关闭状态也可以保持配置数据及寄存器中的数据。
专利文献2公开一种配置，其中OS晶体管连接到Si晶体管的栅极，且即使中央处理器(CPU)处于关闭状态，也可以保持寄存器的数据。CPU根据要执行的程序进行各种运算处理。PLD或GPU可以被用作协处理器以改善CPU的运算处理性能。
[参考文献]
[专利文献]
[专利文献1]美国专利申请公开第2014/0126271号
[专利文献2]美国专利申请公开第2012/0170355号
发明内容
由即使关闭也能够保持数据的CPU和PLD的组合被期待实现得到改善的运算处理性能及低功耗。为了实现它们，优选在适当的期间中使CPU及/或PLD关闭来不降低运算处理性能地减少功耗。
本发明的一个实施方式的目的是提供包括即使在处于关闭状态也可以保持数据的CPU及PLD的半导体装置中的电源控制方法。
本发明的一个实施方式是包括处理器、可编程逻辑装置及状态控制电路的半导体装置中的电源控制方法。可编程逻辑装置在其关闭时在第一非易失性存储电路中保持通过进行运算处理得到的数据。状态控制电路保持对应于根据处理器的指令由可编程逻辑装置进行的任务的状态的数据。可编程逻辑装置检测任务的进展状态并对状态控制电路输出信号。状态控制电路在任务结束时使可编程逻辑装置关闭。
本发明的另一个实施方式是包括处理器、可编程逻辑装置、状态控制电路及电源控制单元的半导体装置中的电源控制方法。可编程逻辑装置在其关闭时在第一非易失性存储电路中保持通过进行运算处理得到的数据。处理器在其关闭时在处理器的第二非易失性存储电路中保持通过进行运算处理得到的数据。状态控制电路保持对应于根据处理器的指令由可编程逻辑装置进行的任务的状态的数据。可编程逻辑装置检测任务的进展状态并对状态控制电路输出信号。状态控制电路在任务结束时使可编程逻辑装置关闭。电源控制单元在工作结束时使处理器关闭。
在上述实施方式每一个中，可编程逻辑装置优选包括第一可编程区域和第二可编程区域。第一可编程区域具有检测出任务的进展状态的电路配置。第二可编程区域具有进行根据任务的运算处理的电路配置。
另外，在下面的实施方式的说明及附图中记载有本发明的其他实施方式。
根据本发明的一个实施方式，可以提供包括在关闭状态下也能够保持数据的CPU及PLD的半导体装置中的电源控制方法。该控制方法可以实现运算处理工作的改善及低功耗。
附图说明
图1是说明本发明的一个实施方式的框图。
图2是说明本发明的一个实施方式的状态迁移图。
图3是表示本发明的一个实施方式的流程图。
图4是说明PLD的框图。
图5是说明PLD的框图。
图6是说明本发明的一个实施方式的框图。
图7是说明PLD的配置例子的图。
图8是说明LE的配置例子的图。
图9A和图9B是说明电路的配置例子的图。
图10是说明电路的配置例子的图。
图11A和图11B是说明电路的配置例子的图。
图12是说明电路的配置例子的图。
图13A和图13B是说明电路的配置例子的图。
具体实施方式
下面，参照附图对实施方式进行说明。注意，实施方式可以以多个不同形式来实施，并且所属技术领域的普通技术人员可以很容易地理解的是，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个实施方式不应该被解释为仅限定在以下所示的实施方式的记载中。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(oxide semiconductor，也可以简称为OS)等。例如，将用于晶体管的半导体层的金属氧化物称为氧化物半导体。换言之，将具有放大作用、整流作用及开关作用中的至少一个的金属氧化物称为金属氧化物半导体(metal oxide semiconductor)，简称为OS。此外，OS FET为包含金属氧化物或氧化物半导体的晶体管。
在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
在本说明书等中，有时记载为“CAAC(c-axis aligned crystal)”或“CAC(cloud-aligned composite)”。CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
在本说明书等中，CAC-OS或CAC metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能；作为整体，CAC-OS或CAC metal oxide具有半导体的功能。在将CAC-OS或CAC metal oxide用于晶体管的半导体层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC metaloxide可以具有开关功能(开启/关闭的功能)。在CAC-OS或CAC-metal oxide中，功能的分离可以最大限度地提高各功能。
在本说明书等中，CAC-OS或CAC metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。导电性区域和绝缘性区域有时在材料中不均匀地分布。有时导电性区域被观察到其边缘模糊且以云状连接。
在CAC-OS或CAC metal oxide中，有时导电性区域及绝缘性区域具有0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸并分散在材料中。
此外，CAC-OS或CAC metal oxide包括具有不同带隙的成分。例如，CAC-OS或CACmetal oxide包括具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分。在是该构成的情况下，载流子主要在具有窄隙的成分中流过。具有窄隙的成分补充具有宽隙的成分，并且与具有窄隙的成分联动地载流子也流过具有宽隙的成分中。因此，在将上述CAC-OS或CAC metal oxide用于晶体管的沟道区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流(on-state current)及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
(实施方式1)
在本实施方式中，说明半导体装置中的电源控制方法。在本说明书中，半导体装置一般是指能够利用半导体特性而工作的装置。具体而言，半导体装置是指包括如CPU及PLD那样的电路的装置或系统。
<半导体装置的配置>
图1是半导体装置的框图。图1中的半导体装置包括CPU11、存储器12(附图中的“MEM”)、总线13(附图中的“BUS”)、PLD21、电源控制单元31(附图中的“PMU”)、状态控制电路32(附图中的“FCTR”)、复用器51(附图中的“MUX”)及配置ROM52A至52C(附图中的“ROM1”至“ROM3”)。
总线13具有连接CPU11和各种模块的功能。PLD21是能够根据配置数据切换任务并执行该任务的电路。PLD21被用作现场可编程门阵列(FPGA)。状态控制电路32具有控制PLD21的状态的功能。配置ROM52A至52C都是储存对应于PLD21的任务的配置数据的电路。复用器51是用来选择配置ROM52A至52C中的任一个的电路。
如图1所示，所提出的系统包括电源定域10(附图中的“Domain1”)、电源定域20(附图中的“Domain2”)及电源定域30(附图中的“Domain3”)。电源定域10包括CPU11、存储器12及总线13。电源定域20包括PLD21。电源定域30包括电源控制单元31及状态控制电路32。注意，电源控制单元31和状态控制电路32也可以设置在不同定域中。
CPU11根据程序进行各种运算处理。CPU11也被称为处理器。CPU11将存储器12、电源控制单元31、状态控制电路32及PLD21认为分配于特定的逻辑地址的存储器。也就是说，从CPU11发送的地址信号通过地址信号线ADD及总线13被发送到所希望的模块，由此CPU11可以访问所希望的模块。在访问时，通过数据信号线DATA发送所希望的数据。在此，存储器12的地址信号线及数据信号线分别被称为ADDMe及DATAMe。电源控制单元31的地址信号线及数据信号线分别被称为ADDPm及DATAPm。状态控制电路32的地址信号线及数据信号线分别被称为ADDFc及DATAFc。PLD21的地址信号线及数据信号线分别被称为ADDF及DATAF。
另外，CPU11可以进行PLD21不进行的运算处理或数据处理。此外，CPU11可以决定是由PLD21还是由CPU11本身以更高的效率进行特定的运算处理。
存储器12是CPU11的工作用存储器，并具有储存CPU11的处理数据的功能。
电源控制单元31被用作电源定域10的电源控制用电路，并根据来自CPU11的指令控制电源定域10的开启/关闭。此外，电源控制单元31被用作定时器。由此，在电源定域10处于关闭状态时，电源定域10可以定期地从关闭状态返回到开启状态。此外，电源控制单元31可以从系统的外部接收触发信号TRIG。由于触发信号TRIG，电源定域10可以从关闭状态返回到开启状态。
PLD21与地址信号线ADDF及数据信号线DATAF连接，CPU11可以通过地址信号线ADDF及数据信号线DATAF访问PLD21。PLD21通过信号线TASK及信号总线CTR与状态控制电路32连接。此外，PLD21通过复用器51与配置ROM52A至52C(ROM1、ROM2、ROM3)连接，并从被复用器51选择的配置ROM52A至52C接收配置数据，从而可以改变电路配置。
状态控制电路32具有根据通过信号线TASK的PLD21的输出信号控制PLD21(电源定域20)的开启/关闭的功能。具体而言，PLD21在特定任务结束时将该特定任务的结束通过信号线TASK传送给状态控制电路32。状态控制电路32包括保持对应于特定任务的状态的数据的寄存器，特定任务是否结束的数据储存在该寄存器中。在状态控制电路32从PLD21接收示出特定任务的结束的数据时，状态控制电路32可以使PLD21(电源定域20)关闭。包括在PLD21中的各逻辑元件中的寄存器包括非易失性区域，从而即将使PLD21(电源定域20)关闭之前，可以将PLD21中的寄存器中的数据备份于非易失性区域。由此，即使使PLD21(电源定域20)关闭，可以长时间保持PLD21的运算处理结果(寄存器中的数据)。
此外，状态控制电路32具有改变PLD21的电路配置的功能。PLD21可以使用从状态控制电路32通过信号总线CTR传送的输出信号从所希望的配置ROM52A至52C中的一个得到配置数据，来改变电路配置。在此，状态控制电路32可以将选择哪一个配置ROM的数据通过布线SEL传送给复用器51，来选择所希望的配置ROM。注意，上述控制也可以由CPU11进行。
CPU11具有如下功能：定期地监视特定任务是否结束的数据，该数据储存于状态控制电路32的保持对应于特定任务的状态的数据的寄存器中。在特定任务结束时，CPU11要求状态控制电路32使PLD21开启(使电源定域20开启)。状态控制电路32根据该要求使PLD21(电源定域20)开启。此时，在PLD21中，从包括在各逻辑元件中的寄存器中的非易失性区域恢复数据。也就是说，可以恢复PLD21(电源定域20)关闭之前的数据。CPU11可以通过总线13访问PLD21，从而可以提取储存于PLD21的寄存器中的数据。
如上所述，CPU11可以得到PLD21的运算处理结果。
此外，在图1的半导体装置中，也可以采用多个PLD21设置于电源定域20的配置。多个PLD也可以设置在不同的电源定域中。通过采用设置有多个PLD21的配置，CPU11可以决定哪一个PLD21适合于运算处理。此外，在图1的半导体装置中，也可以采用具有包括GPU等的不同的处理装置的配置。通过采用该配置，CPU11可以决定PLD21和GPU中的哪一个适合于运算处理。
图2是PLD21的状态迁移图。图3是示出图1所示的系统的工作的时序图。在图2及图3中，状态“cpu_proc”表示CPU11的处理状态。
对图3中的时序图的状态及信号进行说明。
状态“cpu_moni”表示CPU11监视状态控制电路32来确认PLD21的任务是否结束的状态。在状态“cpu_moni”表示“OFF”时，CPU11不监视任务是否结束。在状态“cpu_moni”表示“ON”时，CPU11监视任务是否结束。
信号trig是与电源控制单元31及状态控制电路32连接的信号线TRIG的信号。信号trig是用来使关闭状态的电源定域10及电源定域20开启的信号。信号trig是从外部输入的信号。注意，如上所述，电源控制单元31也可以被用作定时器。在此情况下，电源定域10及电源定域20开启的时机使用定时器决定。
信号power1是表示是否对电源定域10供应电力的信号。在信号power1是高电平时，电源定域10开启。在信号power1是低电平时，电源定域10关闭。
信号power2是表示是否对电源定域20供应电力的信号。在信号power2是高电平时，电源定域20开启。在信号power2是低电平时，电源定域20关闭。
信号prog是用来控制PLD21的电路配置的配置的信号。当信号prog成为高电平时，PLD21开始电路的配置。作为此时的配置数据，使用所希望的配置ROM的数据。
表示PLD21的任务是否结束的数据的信号task从PLD21通过信号线TASK输出到状态控制电路32。高电平的信号task意味着任务的结束。
信号save是用来将PLD21的逻辑元件中的寄存器中的数据备份于非易失性区域中的信号。高电平的信号save意味着寄存器中的数据备份于非易失性区域中。
信号load是用来从非易失性区域恢复PLD21的逻辑元件中的寄存器中的数据的信号。高电平的信号load意味着从非易失性区域恢复寄存器中的数据。
注意，信号power2、信号prog、信号save及信号load是来自状态控制电路32的用来控制PLD21的信号，并通过信号总线CTR传送。
接着，说明图2中的PLD21的状态迁移图中的各状态。
在所有状态(附图中的“ALL STATE”)中，当PLD21的复位信号res成为高电平(res＝1)时，PLD21的状态成为复位状态60(附图中的“RES”)。
当PLD21的状态是状态60，且PLD21的复位信号res成为低电平(res＝0)时，在PLD21中产生向状态61(附图中的“WAIT”)的状态迁移。状态61是来自CPU11的指令的等待状态。
当PLD21的状态是状态61，且信号prog成为高电平(prog＝1)时，在PLD21中产生向状态62(附图中的“CFG”)的状态迁移。状态62是进行PLD21的配置的状态。
当PLD21的配置结束，且信号prog成为低电平(prog＝0)时，在PLD21中产生向状态63(附图中的“PROC”)的状态迁移。状态63是PLD21根据来自CPU11的指令进行运算处理的状态。
当PLD21结束状态63中的运算处理时，PLD21对状态控制电路32通过信号线TASK传送表示任务结束的数据。具体而言，信号task成为高电平(task＝1)，表示任务结束的数据被传送。在信号task成为高电平时，在PLD21中产生向状态64(附图中的“DONE”)的状态迁移。状态64是PLD21的任务结束的状态。
当PLD21的任务结束时，状态控制电路32对PLD21通过信号总线CTR输入信号save。具体而言，信号save成为高电平(save＝1)。在信号save成为高电平时，在PLD21中产生向状态65(附图中的“SAVE”)的状态迁移。状态65是PLD21的逻辑元件中的寄存器中的数据备份于非易失性区域中的状态。
当在状态65中寄存器中的数据的备份结束时，状态控制电路32通过信号总线CTR改变信号power2的电平。具体而言，信号power2从高电平变为低电平。在信号power2成为低电平(power2＝0)时，在PLD21中产生向状态66(附图中的“SSLEEP”)的状态迁移。状态66是PLD21关闭的状态，即是停止电源供应的状态。
当PLD21处于状态66，且信号power2成为高电平(power2＝1)时，在PLD21中产生向状态67(附图中的“SWAKE”)的状态迁移。状态67是PLD21从关闭状态变为开启状态的状态，即是供应电力的状态。
当PLD21处于状态67，且信号load成为高电平(load＝1)时，在PLD21中产生向状态68(附图中的“LOAD”)的状态迁移。状态68是恢复在状态65中备份于非易失性区域中的寄存器中的数据的状态。
在PLD21处于状态68，且CPU11的处理状态，即状态“cpu_proc”，成为读出PLD21的运算处理结果的状态(附图中的“get_data”，cpu_proc＝get_data)时，在PLD21中产生向状态69(附图中的“SEND”)的状态迁移。状态69是将PLD21的运算处理结果传送给CPU11的状态。具体而言，CPU11从储存PLD21的运算处理结果的寄存器读出数据。
在CPU11接收数据时，CPU11对电源控制单元31及状态控制电路32发出使电源定域10及电源定域20关闭的指令。电源控制单元31及状态控制电路32根据该指令使信号powerl及信号power为低电平。在PLD21处于状态69，且信号power2成为低电平(power2＝0)时，在PLD21中产生向状态70(附图中的“LSLEEP”)的状态迁移。
当在PLD21处于状态70下来自外部的信号trig成为高电平时，电源控制单元31及状态控制电路32使电源定域10及电源定域20开启。具体而言，电源控制单元31及状态控制电路32将信号power1及信号power2设定为高电平。在PLD21处于状态70，且信号power2成为高电平(power2＝1)时，在PLD21产生向状态61的状态迁移。
说明图3的时序图。注意，图3的时序图中的状态“fpga_state”表示PLD21的状态。图3中的状态“fpga_state”对应于参照图2说明的状态61至70。
在时间T0前，PLD21处于状态61。在时间T0，信号prog成为高电平。由此，状态“fpga_state”变为状态62，因此在PLD21中进行配置。
在时间T1，PLD21的配置结束，且信号prog成为低电平，因此状态“fpga_state”变为状态63，在PLD21中进行特定任务的运算处理。
在时间T2前，状态“cpu_moni”是OFF，因此不监视PLD21的任务是否结束。在时间T2，状态“cpu_moni”成为ON，从而CPU11监视状态控制电路32来确认PLD21的任务是否结束。因为在时间T2前PLD21的任务不结束，所以没有任何事情发生。
在时间T3，状态“cpu_moni”成为OFF，因此CPU11监视PLD21的任务是否结束的期间结束。
在时间T4，PLD21的任务结束，并且信号task成为高电平。状态控制电路32接收表示PLD21的任务结束的数据，并使PLD21(电源定域20)关闭。具体而言，首先，将信号save设定为高电平，将PLD21的各逻辑元件中的寄存器中的数据备份于非易失性区域中，然后，在时间T5将信号power2设定为低电平，从而使PLD21(电源定域20)关闭。在PLD21关闭之前的期间中，状态“fpga_state”依次变为状态64、状态65、状态66。
在时间T6，状态“cpu_moni”成为ON，从而CPU11监视状态控制电路32来确认PLD21的任务是否结束。因为PLD21的任务已结束，此时对CPU11传送表示PLD21的任务结束的数据。CPU11对状态控制电路32发送使PLD21(电源定域20)开启的指令。具体而言，状态控制电路32可以使PLD21(电源定域20)开启。也就是说，信号power2成为高电平。在此，信号load成为高电平。当信号load成为高电平时，PLD21的各逻辑元件中的寄存器中的数据可以从非易失性区域恢复。在到寄存器中的数据从非易失性区域恢复为止的期间中，状态“fpga_state”依次变为状态67及状态68。
在时间T7，状态“cpu proc”成为信号处理状态“get_data”。具体而言，CPU11访问PLD21来得到储存于PLD21的各逻辑元件中的寄存器中的数据。当得到储存于寄存器中的数据时，状态“fpga state”变为状态69。
在时间T8，CPU11结束从PLD21得到数据。之后，电源控制单元31使电源定域10及电源定域20关闭。具体而言，信号power1及信号power2成为低电平。当信号power1及信号power2成为低电平时，状态“fpga_state”变为状态70。
在时间T9，从外部输入高电平的信号trig。也就是说，电源定域10及电源定域20开启。具体而言，信号power1及信号power2成为高电平。在信号power1及信号power2成为高电平时，状态“fpga_state”变为状态61。
如上所述，PLD21可以在任务结束后关闭，PLD21和CPU11可以在得到数据之后关闭。虽然在时间T6，电源定域10及电源定域20关闭，在CPU11或PLD21具有另一任务时，电源定域10及电源定域20不关闭，从而任务可以继续执行。
参照图4及图5说明在PLD21结束任务之后怎样生成信号task。
图4示出可以用作图1的PLD21的PLD21A的配置例子。PLD21A包括可编程区域22(附图中的“Programmable Areal”)、可编程区域23(附图中的“Programmable Area2”)、控制电路24(附图中的“CC”)、位线驱动电路25(附图中的“Bit Driver”)及字线驱动电路26(附图中的“Word Driver”)。
可编程区域22及可编程区域23都包括逻辑元件、逻辑元件之间的布线、布线开关及用户I/O(Input/Output)。在可编程区域22中，可以根据从CPU11通过地址信号线ADDF及数据信号线DATAF的发出的指令改变电路配置。具体而言，可编程区域22可以具有计数器等的简单的电路的配置。在可编程区域23中，可以根据配置ROM52A至52C中的数据改变电路配置，并且根据电路配置可以进行复杂的运算处理。
信号总线CTR(C)是用来传送改变可编程区域23的电路配置的控制信号的总线。控制电路24通过信号总线CTR(C)接收控制信号，并且使用字线驱动电路26及位线驱动电路25改变可编程区域23的电路配置。
信号总线CTR(SL)用来传送将可编程区域23的逻辑元件中的寄存器中的数据备份于非易失性区域中或从非易失性区域向寄存器恢复数据的控制信号(save或load)的总线。根据通过信号总线CTR(SL)的控制信号可以备份或恢复寄存器中的数据。
<得到任务结束的数据的配置例子1>
假设为：CPU11得到PLD21A的运算处理量的数据及PLD21A的运算处理所需要的时钟数。在可编程区域22中由CPU11配置计数器等的电路。可编程区域22可以具有一种电路配置，其中对PLD21A的运算处理所需要的时钟数进行计数，以在时钟数到达特定值时可以发送信号task。
在开始运算处理的同时，在可编程区域22中开始计数。当在可编程区域23中结束运算处理时，在可编程区域22中计数的值到达特定值，因此对状态控制电路32通过信号线TASK发送表示PLD21A的任务结束的数据的信号task。
如上所述，可以将表示PLD21A的任务结束的数据传送给状态控制电路32。
<得到任务结束的数据的配置例子2>
说明得到PLD21A的任务结束的数据的方法的另一例子。在PLD21A进行特定的运算处理时，单个运算处理所需要的时钟数确定为唯一值，因此可以在可编程区域23中进行计数。
例如，说明PLD21A进行32位×32位的乘法处理的情况。在该乘法处理以最大值的32个时钟结束时，可编程区域23可以具有能够计数32个时钟的电路配置。
CPU11可以对PLD21A传送PLD21A反复单个运算处理的次数的数据。换言之，CPU11可以预先对PLD21A传送要进行运算处理的数据量的数据。在此情况下，可编程区域22接收要进行运算处理的数据量的数据，并可以具有到到达PLD21A要进行运算处理的数据量为止计数时钟数的电路配置。当在可编程区域22中计数的计数值到达特定值时，对状态控制电路32通过信号线TASK传送表示PLD21A的任务结束的数据的信号task。
如上所述，可以对状态控制电路32传送表示PLD21A的任务结束的数据。
<得到任务结束的数据的配置例子3>
图5示出与图4不同的配置例子。图5所示的配置与图4所示的配置不同之处是不包括可编程区域22。在图5的配置中，预先将能够决定PLD21B的任务是否结束的数据储存在决定可编程区域23的电路配置的配置ROM中。
例如，当进行特定的运算处理时，决定运算处理所需要的时钟数；因此，在可编程区域23中配置计数运算处理中的计数值的电路。由此，可以生成表示PLD21B的任务结束的数据的信号task。
具体而言，在PLD21B进行以最大值的32个时钟结束的32位×32位乘法处理的情况下，当计数值成为32时对信号线TASK输出高电平的信号task，从而可以将PLD21B是否结束任务的数据传送给状态控制电路32。
本实施方式可以与任何其他实施方式适当地组合。
(实施方式2)
图6示出与图1不同的配置例子。图6的框图所示的配置与图1的配置不同之处是包括复用器53(附图中的“MUX”)及传感器模块54A至54C(附图中的“SEN1至SEN3”)。
传感器模块54A至54C例如是照度传感器、彩色传感器、加速度传感器、歪斜传感器、热传感器、压力传感器、距离传感器等。
PLD21具有进行从传感器模块54A至54C的每一个输出的输出值的运算处理及向CPU11输出数据的功能。PLD21根据取决于来自状态控制电路32及配置ROM52A至52C的数据的电路配置使用复用器53选择传感器模块54A至54C中的特定的传感器模块的信号。
传感器模块54A至54C都具有检测特定的变化的功能。该传感器模块可以对状态控制电路32传送是否有变化的数据。当在传感器模块中检测出特定的变化时，对状态控制电路32通过布线DETECT传送是否有变化的信号detect。在传感器模块是加速度传感器的情况下，例如在由加速度传感器检测出物理变化时通过布线DETECT传送信号detect。
状态控制电路32可以根据信号detect通过信号总线CTR使PLD21开始任务。在此情况下，该任务意味着对从传感器模块输出的任一输出值进行所希望的运算处理。
如上所述，在PLD21结束任务时，通过信号线TASK对状态控制电路32传送表示任务结束的信号task，将PLD21中的寄存器中的数据备份于非易失性区域中，然后PLD21可以关闭。
注意，在本实施方式的配置中，CPU11不需要得到PLD21开始任务的时机的数据。
在CPU11不得到PLD21开始任务的时机的数据时，CPU11定期地监视状态控制电路32中的特定的寄存器来确认PLD21的任务是否结束是有效的。
当使用图6所示的系统时，只在由传感器模块检测出变化时，PLD21可以开启进行运算处理。在进行运算处理结束后，PLD21可以关闭，并且运算处理结果可以在CPU11产生要求的时机被传送。
本实施方式可以与任何其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明可以用于在上述实施方式中说明的半导体装置的PLD的配置例子。
<PLD的配置例子>
图7示出PLD200的配置。PLD200可以被用作实施方式1的PLD21。多上下文方式可以应用于PLD200。
PLD200包括逻辑单元、输入输出单元及外围电路单元。逻辑单元包括逻辑阵列(LA)211、212及开关阵列(SWA)221至223。输入输出单元包括输入输出阵列(IOA)224、225。外围电路单元包括具有驱动逻辑单元及输入输出单元的功能的电路。例如，外围电路单元包括时钟信号生成器230、配置控制器231、上下文控制器232、列驱动器电路234及行驱动器电路235。
LA211和212都包括多个LE240。在图7的例子中，LA211包括十个LE240(LE<00>至<09>)，LA212包括十个LE240(LE<10>至<19>)，但是可以自由地设定LE240的数量。IOA224及225具有控制PLD200的外部端子和LA211及212之间的信号的输入输出的功能。
IOA224和225都包括多个输入输出电路(IO)。在图7的例子中，IOA224包括十个输入输出电路(IO<00>至<09>)，IOA225包括十个输入输出电路(IO<10>至<19>)。IO<00>至〈19>彼此与不同的外部端子连接。
SWA221至223都包括多个RS280。附图中的RS280的标记表示RS280的功能。例如，表示为“LEO*to I000”的RS280具有LE〈00>至〈09>的输出节点和I0〈00>的输入节点之间的开关的功能，并决定根据配置数据及选择上下文的数据(下面也称为上下文数据)决定LE〈00>至〈09>和IO〈00>之间的连接。
时钟信号生成器230具有生成在PLD200中使用的一个或多个时钟信号的功能。列驱动器电路234具有生成配置数据的功能。行驱动器电路235具有生成选择配置存储器的信号的功能。配置控制器231具有控制列驱动器电路234及行驱动器电路235的功能。上下文控制器232具有生成上下文数据的功能。
〈LE的配置例子>
图8示出LE240的配置例子。LE240是可编程逻辑电路，并包括配置存储器部250及逻辑单元(LCELL)260。
配置存储器部250具有备份配置数据的功能。LE240的功能根据储存于配置存储器部250的配置数据決定。
LE240具有对输入数据Din进行指定的逻辑运算生成数据并将该数据输出为输出数据Dout的功能。LE240包括异或(XOR)电路群261、LUT262、进位逻辑263、选择器(SEL)264、触发器(FF)265及选择器(SEL)266。FF265具有寄存器的功能。FF265包括被输入数据的端子D、被输入复位信号RST的端子XR、被输入时钟信号CLK的端子、输出数据的端子Q。由从配置存储器部250输出的配置数据控制LCELL260的逻辑功能。
数据Din从RS280被输入。此外，数据Dout输出到另一个RS280。在由多个LE240形成进位链时，在多个LE240之间进行进位信号的输入输出。在由多个LE240形成寄存器链时，在相邻的LE240之间进行寄存器链信号的输入输出。
〈配置存储器的配置例子>
PLD200中的LE240及RS280都包括配置存储器。下面说明可以用于LE240及RS280的配置存储器的配置例子。
配置存储器包括具有储存配置数据的功能的存储电路。包括在配置存储器中的存储电路可以是易失性的或非易失性的。易失性存储电路的例子包括SRAM。非易失性存储电路的例子包括快闪存储器、铁电随机存取存储器(FeRAM)、磁阻式随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、阻变随机存取存储器(ReRAM)。
在此，作为存储电路，特别优选使用包括在沟道形成区域中包括氧化物半导体的晶体管(下面也称为OS晶体管)的电路。氧化物半导体与硅等其他半导体相比具有较宽的带隙和较低的载流子密度，因此OS晶体管的关态电流极低。当配置存储器包括OS晶体管时，该配置存储器可以极长时间保持配置数据，而且，如下所述，可以减少配置存储器的面积。
[配置例子1]
图9A示出可以用作配置存储器的存储电路的配置例子。存储电路300包括多个电路310。虽然图9A所示的例子示出两个电路310(电路310[0]、310[1])，但是电路310的数量不局限于此。在电路310中储存指定的配置数据，因此可以控制布线IN和布线OUT之间的连接。由此，存储电路300可以被用作RS280。
电路310包括晶体管311、312、313及电容器314。虽然在此晶体管311、312、313是n沟道型，但是它们也可以是p沟道型。标有“OS”的晶体管是OS晶体管。
晶体管311的栅极与布线WL连接，晶体管311的源极和漏极中的一个与晶体管312的栅极及电容器314中的一个电极连接，其另一个与布线BL连接。晶体管312的源极和漏极中的一个与布线IN连接，并且其另一个与晶体管313的源极和漏极中的一个连接。晶体管313的栅极与布线CTX连接，源极和漏极中的另一个与布线OUT连接。电容器314的另一个电极与被供应指定的电位的布线连接。在此，将与晶体管311的源极和漏极的一个、晶体管312的栅极及电容器314中的一个电极连接的节点称为节点N1。
接着，说明电路310的工作。首先，将布线WL的电位设定为使晶体管311开启。布线BL的电位被供应到节点N1(配置数据的写入)。注意，布线WL与行驱动器电路235(参照图7)连接。布线WL的电位可以由行驱动器电路235控制。
接着，将布线WL的电位设定为使晶体管311关闭，从而节点N1处于浮动状态且节点N1的电位被保持(配置数据的保持)。在此，提供在布线IN和布线OUT之间的晶体管312的导通状态取决于节点N1的电位。因此，通过控制节点N1的电位，可以控制布线IN和布线OUT之间的导通状态。因为包括这种电路310的存储电路300被用作控制布线之间的导通状态的开关，所以存储电路300可以被用作RS280的配置存储器。在存储电路300被用作RS280的配置存储器时，布线IN及布线OUT分别与工O及LE240连接。
注意，存储电路300包括共享布线OUT的电路310[0]及电路310[1]。通过对布线CTX[0]、CTX[1]供应指定电位，可以选择电路310[0]和电路310[1]中的一个。因此，存储电路300可以被用作多上下文方式的配置存储器。
具体而言，在选择Context[0]时，将布线CTX[0]设定为使电路310[0]的晶体管313开启。此外，将布线CTX[1]设定为使电路310[1]的晶体管313关闭。由此，布线IN和布线OUT之间的导通状态被电路310[0]中的节点N1的电位控制。在选择Context[1]时，将布线CTX[0]设定为使电路310[0]的晶体管313关闭，且将布线CTX[1]设定为使电路310[1]的晶体管313开启。由此，布线IN和布线OUT之间的导通状态被电路310[1]中的节点N1的电位控制。因此，通过控制布线CTX[0]和CTX[1]的电位，可以选择用来控制布线IN和布线OUT之间的导通状态的上下文。
在此，晶体管311是OS晶体管，并具有极小的关态电流。由此，在晶体管311处于关闭状态的期间中，可以长时间保持节点N1的电位。由此，可以大幅度地减少配置数据的更新的频率，从而可以缩减PLD200的功耗。再者，即使在向电路310的电源供应停止的期间中，也可以长时间保持配置数据。
此外，通过使用OS晶体管，电路310可以由较少的晶体管(电路310中的3个晶体管)形成。由此，可以减小PLD200的面积。此外，OS晶体管可以层叠于其他晶体管上。当晶体管311层叠于晶体管312或晶体管313上时，可以减小电路310的面积。其结果是，可以进一步减少PLD200的面积。
再者，在将多上下文方式用于PLD200时，需要将对应于多个上下文的配置数据储存于配置存储器中，因此有可能导致配置存储器的面积大幅度地增大。但是，如上所述，通过使用包括OS晶体管的存储电路300，可以抑制配置存储器的面积的增加。为此原因，特别优选在采用多上下文方式的PLD200中使用OS晶体管。
注意，在图9A中对OS晶体管以外的晶体管的材料没有限制。例如，可以使用沟道形成区域形成在包括单晶半导体的衬底的一部分中的晶体管(下面，该晶体管还称为单晶晶体管)。作为包括单晶半导体的衬底，可以举出单晶硅衬底、单晶锗衬底等。因为单晶晶体管可以进行高速工作，所以通过在存储电路中使用单晶晶体管，可以提高存储电路的工作速度。作为0S晶体管以外的晶体管的每一个，也可以使用其沟道形成区域形成于包括氧化物半导体以外的半导体的膜中的晶体管。氧化物半导体以外的半导体的例子包括硅、锗、硅锗、碳化硅、砷化镓、砷化铝镓、铟磷、氮化镓及有机半导体。上述氧化物半导体以外的半导体都可以是单晶半导体或非晶半导体、微晶半导体、多晶半导体等非单晶半导体。这些晶体管可以被用作下面说明的OS晶体管以外的晶体管。
图9B示出电路310的另一个配置例子。图9B所示的电路310具有包括电路315代替图9A的电容器314的配置。电路315形成反相环路。节点N1的电位由电路315保持为高电平电位或低电平电位。注意，可以将上述OS晶体管以外的晶体管用作晶体管311。在此情况下，电路310是易失性的。
[配置例子2]
图10示出可以被用作配置存储器的另一个存储电路的配置例子。存储电路400包括电路410。虽然图10示出两个电路410(电路410[0]、410[1])，但是电路410的数量不局限于两个。
电路410包括晶体管411、412、电容器413、晶体管414、415、电容器416及晶体管417。虽然在此晶体管411、412、414、415及417是n沟道型，但是它们也可以是p沟道型。
晶体管411的栅极与布线WL连接，晶体管411的源极和漏极中的一个与晶体管412的栅极及电容器413的一个电极连接，并且其另一个与布线BL连接。晶体管412的源极和漏极中的一个与被供应指定电位(在此，高电源电位VDD)的布线连接，并且其另一个与晶体管417的源极和漏极中的一个连接。电容器413的另一个电极与被供应指定电位的布线连接。晶体管414的栅极与布线WL连接，晶体管414的源极和漏极中的一个与晶体管415的栅极及电容器416的一个电极连接，并且晶体管414的源极和漏极中的另一个与布线BLb连接。晶体管415的源极和漏极中的一个与被供应指定电位(在此，低电源电位VSS，例如接地电位)的布线连接，晶体管415的源极和漏极中的另一个与晶体管417的源极和漏极中的一个连接。电容器416的另一个电极与被供应指定电位的布线连接。晶体管417的栅极与布线CTX连接，晶体管417的源极和漏极中的另一个与布线OUT连接。
在此，将晶体管411的源极和漏极中的一个、晶体管412的栅极及电容器413的一个电极连接的节点称为节点N2。此外，将晶体管414的源极和漏极中的一个、晶体管415的栅极及电容器416的一个电极连接的节点称为节点N3。注意，布线BLb被供应反相信号，该反相信号为供应到布线BL的信号的反相信号。
将高电平电位储存于节点N2和节点N3中的一个作为配置数据，将低电平电位储存于节点N2和节点N3中的另一个作为配置数据。因此，晶体管412和晶体管415中的一个开启，而其另一个关闭。由此，可以将高电平或低电平电位选择性地供应到布线OUT。因为包括这种电路410的存储电路400具有控制输出到布线OUT的逻辑值的功能，存储电路400可以被用作LE240的配置存储器。在将存储电路400用作LE240的配置存储器时，布线OUT与其他逻辑电路、RS280等连接。注意，可以通过与图9A中的电路310的工作同样的工作进行节点N2及节点N3中的配置数据的存储。
注意，存储电路400包括共享布线OUT的电路410[0]及电路410[1]。通过对布线CTX[0]、CTX[1]供应指定电位，可以选择电路410[0]和电路410[1]中的一个。因此，存储电路300可以被用作多上下文方式的配置存储器。
具体而言，在选择Context[0]时，将布线CTX[0]设定为使电路410[0]的晶体管417开启。此外，将布线CTX[1]设定为使电路410[1]的晶体管417关闭。由此，布线OUT的电位被电路410[0]的节点N2和节点N3的电位控制。在选择Context[1]时，将布线CTX[0]设定为使电路410[0]的晶体管417关闭，且将布线CTX[1]设定为使电路410[1]的晶体管417开启。由此，布线OUT的电位被电路410[1]中的节点N2和节点N3的电位控制。因此，通过控制布线CTX[0]和CTX[1]的电位，可以选择控制布线OUT的电位的上下文。
在电路410中，OS晶体管被用作晶体管411、414。因此，如电路310中那样，可以减小电路410中的功耗及面积。
再者，存储电路400可以包括电路420。电路420包括反相器421及晶体管422。反相器421的输入端子及输出端子分别与布线OUT及晶体管422的栅极连接。晶体管422的源极和漏极中的一个与布线OUT连接，并且其另一个与被供应指定电位的布线(在此，高电源电位VDD)连接。电路420具有保持布线OUT的电位的功能，因此可以防止布线OUT处于浮动状态。因此，可以防止布线OUT的电位成为中间电位，并且可以避免在与布线OUT连接的电路元件中产生贯通电流。
图11A及图11B都示出电路410的另一个配置例子。图11A所示的电路410具有包括电路418及419代替图10的电容器413及416的配置。电路418、419都形成反相环路。节点N2的电位由电路418保持为高电平电位或低电平电位，而节点N3的电位由电路419保持为高电平电位或低电平电位。注意，上述OS晶体管以外的晶体管被用作晶体管411及414。在此情况下，电路410是易失性的。
虽然在图10及图11A中晶体管411的栅极及晶体管414的栅极与相同的布线WL连接，但是它们也可以与不同的布线连接。图11B示出一种配置，其中晶体管411的栅极与布线WLa连接且晶体管414的栅极与布线WLb连接。
[配置例子3]
可以将组合非易失性存储器和OS晶体管的电路用作配置存储器。图12示出这种存储电路的配置例子。示出存储电路500的配置例子。存储电路500包括电路510及电路520。注意，存储电路500例如可以被用作图9B中的晶体管311及电路315、图11A中的晶体管411及电路418或图11A中的晶体管414及电路419。
电路510包括晶体管511至516。晶体管511、512、515、516是n沟道型，晶体管513、514是p沟道型。注意，晶体管511、512都可以是n沟道型晶体管或p沟道型晶体管。
晶体管511的栅极与布线WL连接。晶体管511的源极和漏极中的一个与晶体管513的源极和漏极中的一个、晶体管515的源极和漏极中的一个、晶体管514的栅极及晶体管516的栅极连接。晶体管511的源极和漏极中的另一个与布线BL连接。晶体管512的栅极与布线WL连接。晶体管512的源极和漏极中的一个与晶体管514的源极和漏极中的一个、晶体管516的源极和漏极中的一个、晶体管513的栅极、晶体管515的栅极连接。晶体管512的源极和漏极中的另一个与布线BLb连接。晶体管513的源极和漏极中的另一个及晶体管514的源极和漏极中的另一个都与被供应指定电位(在此，高电源电位VDD)的布线连接。晶体管515的源极和漏极中的另一个及晶体管516的源极和漏极中的另一个都与被供应指定电位(在此，低电源电位VSS)的布线连接。将与晶体管513的栅极及晶体管515的栅极连接的节点称为节点N5，并将与晶体管514的栅极及晶体管516的栅极连接的节点称为节点N4。
以这种方式，电路510具有作为易失性存储器的SRAM单元的配置。节点N4及节点N5与保持配置数据的节点对应。
电路520包括晶体管521、522及电容器523、524。在此，晶体管521、522是OS晶体管。
晶体管521的栅极与布线WE连接，晶体管521的源极和漏极中的一个与电容器523的一个电极连接，并且晶体管521的源极和漏极中的另一个与节点N5连接。晶体管522的栅极与布线WE连接，晶体管522的源极和漏极中的一个与电容器524的一个电极连接，并且晶体管522的源极和漏极中的另一个与节点N4连接。电容器523的另一个电极及电容器524的另一个电极都与被供应指定电位的布线连接。被供应指定电位的布线可以是高电位电源线或低电位电源线(例如，接地线)。另外，也可以使用能够改变电位的布线。将与晶体管521的源极和漏极中的一个及电容器523的一个电极连接的节点称为节点N6，将与晶体管522的源极和漏极中的一个及电容器524的一个电极连接的节点称为节点N7。
在存储单元500中，相当于保持数据的节点的节点N4通过作为OS晶体管的晶体管522与节点N7连接。同样地，在存储单元500中，相当于保持数据的节点的节点N5通过作为OS晶体管的晶体管521与节点N6连接。由此，可以将保持在具有SRAM单元的配置的电路510中的数据备份于节点N6及节点N7。另外，可以将所备份的数据恢复到电路510。
具体而言，没有对电路510写入数据或没有从电路510读取数据的期间中，通过将布线WE的电位设定为高电平来使晶体管521、522开启，可以将保持在节点N4中的数据及保持在节点N5中的数据分别备份于节点N7及节点N6。然后，通过将布线WE的电位设定为低电平来使晶体管521、522关闭，可以保持节点N6及N7的电位。然后，通过再次将布线wE的电位设定为高电平来使晶体管521、522开启，可以将N6及N7所备份的数据恢复到节点N4及N5。通过在备份数据时使高电源电位VDD为高，并在恢复数据时使高电源电位VDD为低，可以更稳定地进行数据的备份和恢复。
在此，晶体管521、522是OS晶体管并具有极小的关态电流。因此，当晶体管521、522处于关闭状态时，可以长期间保持节点N6的电位和节点N7的电位。因此，通过在即将停止对存储电路500供应电力之前将保持在节点N4、N5中的数据备份于节点N6、N7，即使停止对存储电路500供应电力也可以保持储存在存储电路500中的数据。在再次开始对存储电路500供应电力之后，可以将保持在节点N6、N7中的数据恢复到节点N4、N5。
因为存储电路500具有SRAM单元的配置，所以晶体管511至516被要求高速工作。因此，优选将在沟道形成区域中包括硅的晶体管(下面也称为Si晶体管)等用作晶体管511至516。
另外，在存储电路500被供应电力，且电路510作为SRAM单元工作的期间中，优选使晶体管521、522优选处于关闭状态。由此，可以防止电路510的工作速度的下降。
虽然图12示出电路520包括晶体管521、522和电容器523、524的例子，但是也可以省略晶体管521及电容器523，或者可以省略晶体管522及电容器524。
虽然在图12中，作为电路520使用作为易失性存储单元的包括六个晶体管的SRAM单元，但是配置不局限于此而作为电路520也可以使用不同的易失性存储单元。同样在使用与包括六个晶体管的SRAM单元不同的易失性存储单元的情况下，如图12那样的连接到易失性存储单元的OS晶体管及电容器可以实现数据的备份及恢复。
如上所述，在存储单元500中，通过将储存在电路510中的数据备份于电路520而被电路520保持；因此即使在对存储电路500没有供应电力的期间中也可以保持数据。另外，在再次开始供应电力之后，可以将保持在电路520中的数据恢复到电路510。因此，可以在数据的保持期间中停止对存储电路500供应电力，从而可以降低功耗。
另外，可以将OS晶体管层叠在Si晶体管上。因此，可以将电路520层叠在电路510上。因此，可以抑制设置电路520导致的存储单元500的面积增大。
[配置例子4]
在本实施方式中说明的OS晶体管可以包括一对栅极。以图9A和图9B所示的电路310为例，图13A和图13B示出OS晶体管设置有一对栅极的配置。注意，可以将晶体管的一对栅极中的一个称为前栅极或简称为栅极，并将其另一个称为背栅极。
图13A所示的晶体管311包括与前栅极连接的背栅极。在此情况下，前栅极的电位与背栅极的电位相等。
图13B所示的晶体管311包括与布线BGL连接的背栅极。布线BGL具有对背栅极供应指定电位的功能。通过控制布线BGL的电位，可以控制晶体管311的阈值电压。布线BGL可以与行驱动器电路235(参照图7)连接。布线BGL的电位可以由行驱动器电路235控制。另外，布线BGL由相同行的电路310共享。
图13A及图13B示出背栅极设置于电路310的晶体管311的例子，但是本实施方式中的任何OS晶体管都可以同样地设置有背栅极。
如上所述，通过将OS晶体管用于本发明的一个实施方式的配置存储器中，可以减小PLD的面积及功耗。
本实施方式可以与任何其他实施方式适当地组合。
〈关于本说明书等的记载的附记>
在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而使用的。因此，其不限定构成要素的个数或顺序。
此外，在本说明书等的框图中，在功能上对构成要素进行分类并以彼此独立的方框表示。然而，在实际的电路等中，有时难以在功能上分类构成要素，有一个电路涉及到多个功能的情况或者多个电路涉及到一个功能的情况。因此，框图中的方框不需要示出说明书中说明的构成要素，而可以根据情况以其他词句适当地说明。
有时使用同一附图标记表示同一构成要素、具有相同功能的构成要素、由同一材料形成的构成要素或者同时形成的构成要素等，并且有时省略其重复说明。
在本说明书等中，将词句“源极和漏极中的一个”(第一电极或第一端子)或“源极和漏极中的另一个”(第二电极或第二端子)用来说明晶体管的连接关系。这是因为晶体管的源极和漏极根据结构或工作条件等而互换的缘故。注意，可以将晶体管的源极或漏极根据情况适当地改称为源极(或漏极)端子、源(或漏)电极等。
在本说明书等中，可以适当地调换“电压”和“电位”。词句“电压”是指与标准电位之间的电位差。例如在标准电位为接地电位时，可以将“电压”换称为“电位”。接地电位不一定意味着0V。电位是相对值，供应到布线等的电位有时根据标准电位而变化。
在本说明书等中，开关是导通状态(开启状态)或非导通状态(关闭状态)来决定是否使电流流过。或者，开关具有电流路径的选择及切换功能。
例如，开关的例子是电开关或机械开关等。换言之，任何元件只要可以控制电流就被用作开关，不局限于特定的元件。
当作为开关使用晶体管时，晶体管的“开启状态”是指晶体管的源极与漏极在电性上短路的状态。另外，晶体管的“关闭状态”是指晶体管的源极与漏极在电性上断开的状态。当仅将晶体管用作开关时，对晶体管的极性(导电型)没有特别的限制。
在本说明书等中，当表示为“A与B彼此连接”时，除了包括A与B直接连接的情况以外，还包括A与B电连接的情况。在此，记载为“A与B连接”的情况是指当在A与B之间存在具有某种电作用的对象物时，能够在A和B之间传送并接收电信号的情况。
符号说明
N1：节点，N2：节点，N3：节点，N4：节点，N5：节点，N6：节点，N7：节点，power1：信号，power2：信号，ROM3：ROM，SEN3：SEN，T0：时间，T1：时间，T2：时间，T3：时间，T4：时间，T5：时间，T6：时间，T7：时间，T8：时间，T9：时间，10：电源定域，11：CPU，12：存储器，13：总线，20：电源定域，21：PLD，21A：PLD，21B：PLD，22：可编程区域，23：可编程区域，24：控制电路，25：位线驱动电路，26：字线驱动电路，30：电源定域，31：电源控制单元，32：状态控制电路，51：复用器，52A：配置ROM，52C：配置ROM，53：复用器，54A：传感器模块，54C：传感器模块，60：状态，61：状态，62：状态，63：状态，64：状态，65：状态，66：状态，67：状态，68：状态，69：状态，70：状态，200：PLD，211：LA，212：LA，221：SWA，223：SWA，224：IOA，225：IOA，230：时钟信号生成器，231：配置控制器，232：上下文控制器，234：列驱动器电路，235：行驱动器电路，240：LE，250：配置存储器部，260：LCELL，261：电路群，262：LUT，263：进位逻辑，265：FF，280：RS，300：存储电路，310：电路，311：晶体管，312：晶体管，313：晶体管，314：电容器，315：电路，400：存储电路，410：电路，411：晶体管，412：晶体管，413：电容器，414：晶体管，415：晶体管，416：电容器，417：晶体管，418：电路，419：电路，420：电路，421：反相器，422：晶体管，500：存储电路，510：电路，511：晶体管，512：晶体管，513：晶体管，514：晶体管，515：晶体管，516：晶体管，520：电路，521：晶体管，522：晶体管，523：电容器，524：电容器。
本申请基于2016年8月19日提交到日本专利局的日本专利申请No.2016-161049，通过引用将其完整内容并入在此。

Claims (16)

1.一种半导体装置的控制方法，包括如下步骤：
根据处理器的指令由可编程逻辑装置进行运算处理以得到第一数据；
将信号输入到状态控制电路，其中，所述信号对应于所述运算处理的进展状态；
对所述可编程逻辑装置的非易失性存储电路输入所述第一数据；
在所述状态控制电路中保持对应于所述信号的第二数据；
由保持在所述状态控制电路中的所述第二数据检测所述运算处理的结束；以及
在检测出所述运算处理的所述结束之后关闭所述可编程逻辑装置。
2.根据权利要求1所述的半导体装置的控制方法，其中所述非易失性存储电路包括在所述可编程逻辑装置的寄存器中。
3.根据权利要求1所述的半导体装置的控制方法，其中所述可编程逻辑装置的寄存器还包括易失性存储电路。
4.根据权利要求1所述的半导体装置的控制方法，其中所述处理器构成为通过总线访问所述非易失性存储电路。
5.根据权利要求1所述的半导体装置的控制方法，其中所述非易失性存储电路包括快闪存储器、铁电随机存取存储器、磁阻式随机存取存储器、相变随机存取存储器、阻变随机存取存储器及包括氧化物半导体的晶体管中的任一个。
6.根据权利要求1所述的半导体装置的控制方法，
其中所述可编程逻辑装置包括第一可编程区域及第二可编程区域，
所述第一可编程区域具有检测出所述运算处理的所述进展状态的电路配置，
并且所述第二可编程区域具有进行所述运算处理的电路配置。
7.一种半导体装置的控制方法，包括如下步骤：
根据处理器的指令由可编程逻辑装置进行运算处理以得到第一数据；
将信号输入到状态控制电路，其中，所述信号对应于由可编程逻辑装置进行的所述运算处理的进展状态；
对所述可编程逻辑装置的第一非易失性存储电路输入所述第一数据；
由所述处理器进行运算处理以得到第二数据；
对所述处理器的第二非易失性存储电路输入所述第二数据；
在所述状态控制电路中保持对应于所述信号的第三数据；
由保持在所述状态控制电路中的所述第二数据检测由所述可编程逻辑装置进行的所述运算处理的结束；
在检测出由所述可编程逻辑装置进行的所述运算处理的所述结束之后使所述可编程逻辑装置关闭；以及
在所述处理器的所述指令结束之后由电源控制单元使所述处理器关闭。
8.根据权利要求7所述的半导体装置的控制方法，其中所述第一非易失性存储电路包括在所述可编程逻辑装置的寄存器中。
9.根据权利要求7所述的半导体装置的控制方法，其中所述处理器构成为通过总线访问所述第一非易失性存储电路。
10.根据权利要求7所述的半导体装置的控制方法，
其中所述可编程逻辑装置包括第一可编程区域及第二可编程区域，
所述第一可编程区域具有检测出由所述可编程逻辑装置进行的所述运算处理的所述进展状态的电路配置，
并且所述第二可编程区域具有进行由所述可编程逻辑装置进行的所述运算处理的电路配置。
11.一种半导体装置的控制方法，包括如下步骤：
由可编程逻辑装置进行运算处理以得到第一数据；
在所述运算处理完成之后对状态控制电路输入第一信号；
在接收到所述第一信号之后在所述状态控制电路中产生第二信号；
在产生所述第二信号之后对所述可编程逻辑装置的非易失性存储电路输入所述第一数据；以及
在输入所述第一数据之后使用第二数据输出第二信号以由处理器使所述可编程逻辑装置关闭。
12.根据权利要求11所述的半导体装置的控制方法，其中所述状态控制电路在所述状态控制电路的寄存器中保持所述第一信号。
13.根据权利要求12所述的半导体装置的控制方法，其中所述处理器构成为通过总线访问所述状态控制电路的所述寄存器。
14.根据权利要求11所述的半导体装置的控制方法，其中所述处理器构成为在所述可编程逻辑装置开始由所述可编程逻辑装置进行的所述运算处理时接收第三信号。
15.根据权利要求11所述的半导体装置的控制方法，其中所述可编程逻辑装置的寄存器包括所述非易失性存储电路及易失性存储电路。
16.根据权利要求11所述的半导体装置的控制方法，其中所述非易失性存储电路包括快闪存储器、铁电随机存取存储器、磁阻式随机存取存储器、相变随机存取存储器、阻变随机存取存储器及包括氧化物半导体的晶体管中的任一个。
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