JP3237110B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体装置の内部回路を静電気破壊から保護
する静電保護トランジスタの構造に関する。
し、特に、半導体装置の内部回路を静電気破壊から保護
する静電保護トランジスタの構造に関する。
【０００２】
【従来の技術】一般に、半導体装置は、製造工程や検査
工程、あるいは、電子機器に組み込む段階で静電気が侵
入すると、半導体装置の内部回路が破壊される可能性が
ある。このため、半導体装置の外部との入出力部には、
通常、保護トランジスタを設けている。
工程、あるいは、電子機器に組み込む段階で静電気が侵
入すると、半導体装置の内部回路が破壊される可能性が
ある。このため、半導体装置の外部との入出力部には、
通常、保護トランジスタを設けている。
【０００３】図１０は、一般的な半導体装置における入
出力回路部を示しており、複数の入出力回路部のうち、
２回路分を図示している。入出力回路部は内部回路を取
り囲むように半導体装置のチップ外周部に設けられ、各
入出力回路部は、Ｎ型トランジスタ３１とＰ型トランジ
スタ３２とが一対となって構成される。入出力回路部
は、基板上部の配線によって入力保護素子、または出力
バッファに作り分けられ、或いは、一部が保護素子で、
残りの部分が出力バッファトランジスタとして形成され
る。１つのトランジスタの構成をＮ型トランジスタ３１
を例にして説明する。１１ｎはウエル領域、１４ｎはド
レイン拡散領域、１５ｎはゲート電極、１６ｎはソース
拡散領域である。本実施の形態では、１つのＮ型トラン
ジスタ３１は４つの保護トランジスタで構成され、ドレ
イン拡散領域１４ｎは２つのゲート１５ｎに対して共通
に接続される。同様に、中央に配置されたソース拡散領
域１６ｎも２つのゲート１５ｎに対して共通に接続され
る。１３はスルーホールで、ドレイン拡散領域１４ｎ、
ソース拡散領域１６ｎと上層配線とを接続する。１８ｎ
はガードリングで、ドレイン拡散領域１４ｎとソース拡
散領域１６ｎを囲むように形成され、Ｎ型トランジスタ
３１では、接地電位（ＧＮＤ）に接続される。トランジ
スタの周囲に配設し、ウェルまたは基板の電位を固定す
るのに利用する。Ｎ型トランジスタ３１の場合、ドレイ
ン拡散領域１４ｎとソース拡散領域１６ｎは、Ｎ＋拡散
層で形成され、ガードリング１８ｎはＰ＋拡散層で形成
され、ウエル１１ｎはＰ型である。逆に、Ｐ型トランジ
スタ３２の場合、ドレイン拡散領域１４ｐとソース拡散
領域１６ｐは、Ｐ＋拡散層で形成され、ガードリング１
８ｐはＮ＋拡散層で形成され、ウエル１１ｐはＮ型であ
る。また、ガードリング１８ｐは電源電位（ＶＤＤ）に
接続される。
出力回路部を示しており、複数の入出力回路部のうち、
２回路分を図示している。入出力回路部は内部回路を取
り囲むように半導体装置のチップ外周部に設けられ、各
入出力回路部は、Ｎ型トランジスタ３１とＰ型トランジ
スタ３２とが一対となって構成される。入出力回路部
は、基板上部の配線によって入力保護素子、または出力
バッファに作り分けられ、或いは、一部が保護素子で、
残りの部分が出力バッファトランジスタとして形成され
る。１つのトランジスタの構成をＮ型トランジスタ３１
を例にして説明する。１１ｎはウエル領域、１４ｎはド
レイン拡散領域、１５ｎはゲート電極、１６ｎはソース
拡散領域である。本実施の形態では、１つのＮ型トラン
ジスタ３１は４つの保護トランジスタで構成され、ドレ
イン拡散領域１４ｎは２つのゲート１５ｎに対して共通
に接続される。同様に、中央に配置されたソース拡散領
域１６ｎも２つのゲート１５ｎに対して共通に接続され
る。１３はスルーホールで、ドレイン拡散領域１４ｎ、
ソース拡散領域１６ｎと上層配線とを接続する。１８ｎ
はガードリングで、ドレイン拡散領域１４ｎとソース拡
散領域１６ｎを囲むように形成され、Ｎ型トランジスタ
３１では、接地電位（ＧＮＤ）に接続される。トランジ
スタの周囲に配設し、ウェルまたは基板の電位を固定す
るのに利用する。Ｎ型トランジスタ３１の場合、ドレイ
ン拡散領域１４ｎとソース拡散領域１６ｎは、Ｎ＋拡散
層で形成され、ガードリング１８ｎはＰ＋拡散層で形成
され、ウエル１１ｎはＰ型である。逆に、Ｐ型トランジ
スタ３２の場合、ドレイン拡散領域１４ｐとソース拡散
領域１６ｐは、Ｐ＋拡散層で形成され、ガードリング１
８ｐはＮ＋拡散層で形成され、ウエル１１ｐはＮ型であ
る。また、ガードリング１８ｐは電源電位（ＶＤＤ）に
接続される。
【０００４】図１０（ａ）は、入出力回路部を入力保護
素子として形成した場合の平面図を示し、図１１（ａ）
にその等価回路図を示す。Ｎ型トランジスタ３１とＰ型
トランジスタ３２のドレイン拡散領域１４ｎ，１４ｐ
は、配線層１４ａを通してパッド２２と内部回路の入力
バッファ（不図示）に接続される。Ｎ型トランジスタ３
１のソース拡散領域１６ｎは、スルーホール１３を通し
てゲート電極１５ｎと接続され、接地電位（ＧＮＤ）に
接続される。また、Ｐ型トランジスタ３２のソース拡散
領域１６ｐは、スルーホール１３を通してゲート電極１
５ｐと接続され、電源電位（ＶＤＤ）に接続される。こ
のように接続することで、入出力回路部は入力保護素子
として機能する。
素子として形成した場合の平面図を示し、図１１（ａ）
にその等価回路図を示す。Ｎ型トランジスタ３１とＰ型
トランジスタ３２のドレイン拡散領域１４ｎ，１４ｐ
は、配線層１４ａを通してパッド２２と内部回路の入力
バッファ（不図示）に接続される。Ｎ型トランジスタ３
１のソース拡散領域１６ｎは、スルーホール１３を通し
てゲート電極１５ｎと接続され、接地電位（ＧＮＤ）に
接続される。また、Ｐ型トランジスタ３２のソース拡散
領域１６ｐは、スルーホール１３を通してゲート電極１
５ｐと接続され、電源電位（ＶＤＤ）に接続される。こ
のように接続することで、入出力回路部は入力保護素子
として機能する。
【０００５】図１０（ｂ）は、入出力回路部を出力バッ
ファとして形成した場合の平面図を示し、図１１（ｂ）
にその等価回路図を示す。Ｎ型トランジスタ３１とＰ型
トランジスタ３２のドレイン拡散領域１４ｎ，１４ｐ
は、配線層１４ａを通してパッド２２に接続され、ゲー
ト電極１５ｎ，１５ｐは内部回路の出力プリバッファ
（不図示）に接続される。このとき、出力プリバッファ
が２つの相補出力を有するときは２本の信号線で接続さ
れ、出力プリバッファが１つの出力のときは１本の信号
線（不図示）で接続される。Ｎ型トランジスタ３１のソ
ース拡散領域１６ｎは、スルーホール１３を通して接地
電位（ＧＮＤ）に接続され、Ｐ型トランジスタ３２のソ
ース拡散領域１６ｐは、スルーホール１３を通して電源
電位（ＶＤＤ）に接続される。このように接続すること
で、入出力回路部はインバータとして機能するととも
に、保護トランジスタとしても機能する。
ファとして形成した場合の平面図を示し、図１１（ｂ）
にその等価回路図を示す。Ｎ型トランジスタ３１とＰ型
トランジスタ３２のドレイン拡散領域１４ｎ，１４ｐ
は、配線層１４ａを通してパッド２２に接続され、ゲー
ト電極１５ｎ，１５ｐは内部回路の出力プリバッファ
（不図示）に接続される。このとき、出力プリバッファ
が２つの相補出力を有するときは２本の信号線で接続さ
れ、出力プリバッファが１つの出力のときは１本の信号
線（不図示）で接続される。Ｎ型トランジスタ３１のソ
ース拡散領域１６ｎは、スルーホール１３を通して接地
電位（ＧＮＤ）に接続され、Ｐ型トランジスタ３２のソ
ース拡散領域１６ｐは、スルーホール１３を通して電源
電位（ＶＤＤ）に接続される。このように接続すること
で、入出力回路部はインバータとして機能するととも
に、保護トランジスタとしても機能する。
【０００６】図１１（ｃ）は、一部が入力保護素子で、
残りの部分が出力バッファトランジスタとして形成した
場合の等価回路図を示す。この場合、Ｎ型トランジスタ
３１とＰ型トランジスタ３２Ｐを構成する４個のトラン
ジスタのうち、２個を入力保護素子として利用し、残り
を出力バッファとして利用するようにしたものである。
それぞれの接続は前述と同様、Ｎ型トランジスタ３１と
Ｐ型トランジスタ３２のドレイン拡散領域１４ｎ，１４
ｐは、配線層１４ａを通してパッド２２に接続される。
入力保護素子を形成する保護トランジスタのソース拡散
領域１６ｎは、スルーホール１３を通してゲート電極１
５ｎと接続され、接地電位（ＧＮＤ）に接続される。ま
た、Ｐ型トランジスタ３２のソース拡散領域１６ｐは、
スルーホール１３を通してゲート電極１５ｐと接続さ
れ、電源電位（ＶＤＤ）に接続される。一方、出力バッ
ファとして形成するトランジスタのゲート電極１５ｎ，
１５ｐは内部回路の出力プリバッファ（不図示）に接続
され、Ｎ型トランジスタ３１のソース拡散領域１６ｎ
は、スルーホール１３を通して接地電位（ＧＮＤ）に接
続され、Ｐ型トランジスタ３２のソース拡散領域１６ｐ
は、スルーホール１３を通して電源電位（ＶＤＤ）に接
続される。このように接続することで、入出力回路部は
入力保護素子と出力バッファの２つの機能を有する。
残りの部分が出力バッファトランジスタとして形成した
場合の等価回路図を示す。この場合、Ｎ型トランジスタ
３１とＰ型トランジスタ３２Ｐを構成する４個のトラン
ジスタのうち、２個を入力保護素子として利用し、残り
を出力バッファとして利用するようにしたものである。
それぞれの接続は前述と同様、Ｎ型トランジスタ３１と
Ｐ型トランジスタ３２のドレイン拡散領域１４ｎ，１４
ｐは、配線層１４ａを通してパッド２２に接続される。
入力保護素子を形成する保護トランジスタのソース拡散
領域１６ｎは、スルーホール１３を通してゲート電極１
５ｎと接続され、接地電位（ＧＮＤ）に接続される。ま
た、Ｐ型トランジスタ３２のソース拡散領域１６ｐは、
スルーホール１３を通してゲート電極１５ｐと接続さ
れ、電源電位（ＶＤＤ）に接続される。一方、出力バッ
ファとして形成するトランジスタのゲート電極１５ｎ，
１５ｐは内部回路の出力プリバッファ（不図示）に接続
され、Ｎ型トランジスタ３１のソース拡散領域１６ｎ
は、スルーホール１３を通して接地電位（ＧＮＤ）に接
続され、Ｐ型トランジスタ３２のソース拡散領域１６ｐ
は、スルーホール１３を通して電源電位（ＶＤＤ）に接
続される。このように接続することで、入出力回路部は
入力保護素子と出力バッファの２つの機能を有する。
【０００７】次に、図１２をもとに、入出力回路部を入
力保護素子して形成した場合の保護動作を説明する。図
１２（ａ）は、Ｎ型トランジスタ３１のガードリング１
８ｎとこれに隣接する保護トランジスタの断面図を示
し、図１２（ｂ）は、保護トランジスタの入出力特性を
示す。図１２（ａ）において、ドレイン１４ｎとソース
１６ｎはＮ＋拡散層で、Ｐウエル１１からなるゲート直
下のチャネル領域はＰ型となっているので、ここにＮＰ
Ｎ型の寄生トランジスタ１２が形成される。即ち、ドレ
イン１６ｎがコレクタ、Ｐウエル１１がベース、ソース
１６ｎがエミッタに相当する。コレクタ１４ｃはパッド
２２に接続され、エミッタ１６ｃはガードリング１８ｎ
とともにＧＮＤに接続される。ベース１１ｃとガードリ
ング１８ｎとの間には寄生抵抗１７が形成される。通常
は、ベース１１ｃに電圧が生じていないので、寄生トラ
ンジスタ１２はオフしている。
力保護素子して形成した場合の保護動作を説明する。図
１２（ａ）は、Ｎ型トランジスタ３１のガードリング１
８ｎとこれに隣接する保護トランジスタの断面図を示
し、図１２（ｂ）は、保護トランジスタの入出力特性を
示す。図１２（ａ）において、ドレイン１４ｎとソース
１６ｎはＮ＋拡散層で、Ｐウエル１１からなるゲート直
下のチャネル領域はＰ型となっているので、ここにＮＰ
Ｎ型の寄生トランジスタ１２が形成される。即ち、ドレ
イン１６ｎがコレクタ、Ｐウエル１１がベース、ソース
１６ｎがエミッタに相当する。コレクタ１４ｃはパッド
２２に接続され、エミッタ１６ｃはガードリング１８ｎ
とともにＧＮＤに接続される。ベース１１ｃとガードリ
ング１８ｎとの間には寄生抵抗１７が形成される。通常
は、ベース１１ｃに電圧が生じていないので、寄生トラ
ンジスタ１２はオフしている。
【０００８】次に、図１２（ｂ）をもとに、保護トラン
ジスタの動作原理を説明する。同図（ｂ）の横軸はエミ
ッタ−コレクタ間電圧（ソース−ドレイン間電圧）であ
り、縦軸はコレクタ電流である。いま、パッド２２から
正電圧のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓ
ｃｈａｒｇｅ）サージが侵入したすると、コレクタ１４
ｃとエミッタ１６ｃの間に大きな電界が生じ、ゲート１
５ｎ近傍のドレイン拡散領域１４ｎが最初にブレイクダ
ウンし始める（図１２（ｂ））。このブレイクダウン
により、わずかなブレイクダウン電流がパッド２２から
Ｐウエル１１に流れ込み、寄生抵抗１７を通してガード
リング１８ｎからＧＮＤへ流れ出る（図１２（ａ）
）。このブレイクダウン電流が寄生抵抗１７に流れる
と、寄生抵抗１７の両端に電圧が発生し、ベース１１ｃ
の電位を上昇させる。ベース１１ｃの電位がエミッタ１
６ｃに対して０．６〜０．７Ｖ（寄生トランジスタの閾
値電圧ＶＢＥ）を越えると、寄生トランジスタ１２がオ
ンして、コレクタ１４ｃからエミッタ１６ｃに電流が流
れ始める（図１２（ａ））。このときのコレクタ電圧
を初期ブレークダウン電圧Ｖ１とし、そのときのコレク
タ電流をＩ１とする（図１２（ｂ））。寄生トランジ
スタ１２がオンすると、エミッタ−コレクタ間電圧は急
速に低下し、寄生トランジスタ１２の性能で決まる電圧
Ｖｓｎｐ（スナップバック電圧）まで下がる（図１２
（ｂ））。
ジスタの動作原理を説明する。同図（ｂ）の横軸はエミ
ッタ−コレクタ間電圧（ソース−ドレイン間電圧）であ
り、縦軸はコレクタ電流である。いま、パッド２２から
正電圧のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓ
ｃｈａｒｇｅ）サージが侵入したすると、コレクタ１４
ｃとエミッタ１６ｃの間に大きな電界が生じ、ゲート１
５ｎ近傍のドレイン拡散領域１４ｎが最初にブレイクダ
ウンし始める（図１２（ｂ））。このブレイクダウン
により、わずかなブレイクダウン電流がパッド２２から
Ｐウエル１１に流れ込み、寄生抵抗１７を通してガード
リング１８ｎからＧＮＤへ流れ出る（図１２（ａ）
）。このブレイクダウン電流が寄生抵抗１７に流れる
と、寄生抵抗１７の両端に電圧が発生し、ベース１１ｃ
の電位を上昇させる。ベース１１ｃの電位がエミッタ１
６ｃに対して０．６〜０．７Ｖ（寄生トランジスタの閾
値電圧ＶＢＥ）を越えると、寄生トランジスタ１２がオ
ンして、コレクタ１４ｃからエミッタ１６ｃに電流が流
れ始める（図１２（ａ））。このときのコレクタ電圧
を初期ブレークダウン電圧Ｖ１とし、そのときのコレク
タ電流をＩ１とする（図１２（ｂ））。寄生トランジ
スタ１２がオンすると、エミッタ−コレクタ間電圧は急
速に低下し、寄生トランジスタ１２の性能で決まる電圧
Ｖｓｎｐ（スナップバック電圧）まで下がる（図１２
（ｂ））。
【０００９】ＥＳＤサージによる電流がさらに増加する
と、この電流は、寄生トランジスタ１２と寄生抵抗１７
を通してＧＮＤに流れるようになる（図１２（ａ）＋
）。しかし、寄生トランジスタ１２には内部抵抗があ
り、コレクタ電流の増加とともにエミッタ−コレクタ間
電圧は増加する（図１２（ｂ）スナップバック領域）。
エミッタ−コレクタ間電圧が寄生トランジスタ１２の耐
圧を越えると、寄生トランジスタ１２は破壊する（図１
２（ｂ））。寄生トランジスタ１２が破壊するコレク
タ電流をＩｍａｘで、そのときのエミッタ−コレクタ間
電圧をＶｍａｘとする（図１２（ｂ））。Ｐ型トランジ
スタ３２についても同様の動作をするが、寄生トランジ
スタはＰＮＰ型であり、負電圧のＥＳＤサージに対して
保護動作をする点がＮ型トランジスタ３１と異なる。こ
のように、パッド２２に数万ＶのＥＳＤサージが印加さ
れても、Ｎ型トランジスタ３１とＰ型トランジスタ３２
とで形成される保護トランジスタにより、ドレイン１４
ｎの電圧を数１０Ｖに抑えることができる。従って、Ｅ
ＳＤサージによる高電圧が内部回路に伝わることがなく
なり、保護トランジスタは内部回路が破壊することを防
止する。
と、この電流は、寄生トランジスタ１２と寄生抵抗１７
を通してＧＮＤに流れるようになる（図１２（ａ）＋
）。しかし、寄生トランジスタ１２には内部抵抗があ
り、コレクタ電流の増加とともにエミッタ−コレクタ間
電圧は増加する（図１２（ｂ）スナップバック領域）。
エミッタ−コレクタ間電圧が寄生トランジスタ１２の耐
圧を越えると、寄生トランジスタ１２は破壊する（図１
２（ｂ））。寄生トランジスタ１２が破壊するコレク
タ電流をＩｍａｘで、そのときのエミッタ−コレクタ間
電圧をＶｍａｘとする（図１２（ｂ））。Ｐ型トランジ
スタ３２についても同様の動作をするが、寄生トランジ
スタはＰＮＰ型であり、負電圧のＥＳＤサージに対して
保護動作をする点がＮ型トランジスタ３１と異なる。こ
のように、パッド２２に数万ＶのＥＳＤサージが印加さ
れても、Ｎ型トランジスタ３１とＰ型トランジスタ３２
とで形成される保護トランジスタにより、ドレイン１４
ｎの電圧を数１０Ｖに抑えることができる。従って、Ｅ
ＳＤサージによる高電圧が内部回路に伝わることがなく
なり、保護トランジスタは内部回路が破壊することを防
止する。
【００１０】
【発明が解決しようとする課題】上記保護トランジスタ
において、初期ブレークダウン電圧Ｖ１は寄生抵抗１７
の大きさできまる。内部回路を保護するためには、電圧
Ｖ１はできる限り低いことが望ましい。しかし、通常に
扱う信号で動作すると内部回路が機能しなくなるので、
初期ブレークダウン電圧Ｖ１は通常の信号電圧に比べて
数倍以上の電圧であることが必要である。所望の初期ブ
レークダウン電圧Ｖ１を確保するためには、Ｐウェル１
１の寄生抵抗１７の値を所望の値に設定する必要があ
る。Ｐウエル１１の不純物濃度は内部回路を構成するト
ランジスタの性能などで決められ、Ｐウエル１１の不純
物濃度を変えることで寄生抵抗１７の値を決めることが
できない。仮に、Ｐウエル１１の不純物濃度を変えるた
めには、内部回路と入出力回路部で別々のウエル形成工
程を設けなければならない。これは、工程数が増加し、
半導体装置のコストアップにつながり、好ましくない。
において、初期ブレークダウン電圧Ｖ１は寄生抵抗１７
の大きさできまる。内部回路を保護するためには、電圧
Ｖ１はできる限り低いことが望ましい。しかし、通常に
扱う信号で動作すると内部回路が機能しなくなるので、
初期ブレークダウン電圧Ｖ１は通常の信号電圧に比べて
数倍以上の電圧であることが必要である。所望の初期ブ
レークダウン電圧Ｖ１を確保するためには、Ｐウェル１
１の寄生抵抗１７の値を所望の値に設定する必要があ
る。Ｐウエル１１の不純物濃度は内部回路を構成するト
ランジスタの性能などで決められ、Ｐウエル１１の不純
物濃度を変えることで寄生抵抗１７の値を決めることが
できない。仮に、Ｐウエル１１の不純物濃度を変えるた
めには、内部回路と入出力回路部で別々のウエル形成工
程を設けなければならない。これは、工程数が増加し、
半導体装置のコストアップにつながり、好ましくない。
【００１１】従って、寄生抵抗１７の値を所望の値に設
定するには、ソースとガードリングとの間の間隔２０
（図９（ａ））を所定の間隔に設定しなければならな
い。一方、半導体装置はコストダウンや高速動作化が求
められており、年々内部回路を構成する素子の微細化が
進んでいる。半導体装置を微細化するためには、比例縮
小則に従って基板の不純物濃度を増加しなければなら
ず、不純物濃度が増加すると、基板抵抗率は減少するた
め、ガードリングとソースとの間の間隔を大きくする必
要がある。ここで、不純物濃度が２．０×１０17ｃｍ−
３のとき、ソースとガードリングとの間の間隔は１０μ
ｍとした。しかし、この間隔を大きくとると、保護トラ
ンジスタのレイアウト面積が増大するため、集積度向上
に支障となる。
定するには、ソースとガードリングとの間の間隔２０
（図９（ａ））を所定の間隔に設定しなければならな
い。一方、半導体装置はコストダウンや高速動作化が求
められており、年々内部回路を構成する素子の微細化が
進んでいる。半導体装置を微細化するためには、比例縮
小則に従って基板の不純物濃度を増加しなければなら
ず、不純物濃度が増加すると、基板抵抗率は減少するた
め、ガードリングとソースとの間の間隔を大きくする必
要がある。ここで、不純物濃度が２．０×１０17ｃｍ−
３のとき、ソースとガードリングとの間の間隔は１０μ
ｍとした。しかし、この間隔を大きくとると、保護トラ
ンジスタのレイアウト面積が増大するため、集積度向上
に支障となる。
【００１２】本発明は、上記事情に鑑みて成されたもの
であり、その目的とするところは、微細化した半導体装
置に好適な保護トランジスタの構造を提供することであ
る。
であり、その目的とするところは、微細化した半導体装
置に好適な保護トランジスタの構造を提供することであ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１発明の半導体装置は、第１導電型又は
第２導電型の基板領域を有する半導体基板と、該半導体
基板の表面部分に形成される第１導電型の第１ウエル領
域と、該第１ウエル領域に囲まれる第１導電型の第２ウ
エル領域と、前記第１ウエル領域内の基板表面部分に配
設され所定の電源ラインに接続される第１導電型のガー
ドリングと、前記第２ウエル領域内に配設される第２導
電型のソース・ドレイン領域を有する保護トランジスタ
とを備える半導体装置であって、前記第１ウエル領域と
前記第２ウエル領域との間に、第２導電型領域、又は、
前記第１及び第２ウエル領域よりも不純物濃度が低い低
濃度第１導電型領域の何れかを配設したことを特徴とす
る。
に、本発明の第１発明の半導体装置は、第１導電型又は
第２導電型の基板領域を有する半導体基板と、該半導体
基板の表面部分に形成される第１導電型の第１ウエル領
域と、該第１ウエル領域に囲まれる第１導電型の第２ウ
エル領域と、前記第１ウエル領域内の基板表面部分に配
設され所定の電源ラインに接続される第１導電型のガー
ドリングと、前記第２ウエル領域内に配設される第２導
電型のソース・ドレイン領域を有する保護トランジスタ
とを備える半導体装置であって、前記第１ウエル領域と
前記第２ウエル領域との間に、第２導電型領域、又は、
前記第１及び第２ウエル領域よりも不純物濃度が低い低
濃度第１導電型領域の何れかを配設したことを特徴とす
る。
【００１４】前記低濃度第１導電型領域は、例えば一般
的にウェルよりも不純物濃度が低い基板領域で構成する
ことができる。また、第２導電型領域又は低濃度第１導
電型領域は、前記ソース・ドレイン領域を囲む領域とす
ることができ、或いは、保護トランジスタが相互に並ん
で並列接続された複数の保護トランジスタを含む場合に
は、複数の保護トランジスタの内でガードリングに隣接
する保護トランジスタのソース領域と前記ガードリング
との間にのみ配設することもできる。第２導電型領域又
は低濃度第１導電型領域は、フィールド酸化膜の下側に
配設することができ、またソースと同電位に維持するこ
ともできる。
的にウェルよりも不純物濃度が低い基板領域で構成する
ことができる。また、第２導電型領域又は低濃度第１導
電型領域は、前記ソース・ドレイン領域を囲む領域とす
ることができ、或いは、保護トランジスタが相互に並ん
で並列接続された複数の保護トランジスタを含む場合に
は、複数の保護トランジスタの内でガードリングに隣接
する保護トランジスタのソース領域と前記ガードリング
との間にのみ配設することもできる。第２導電型領域又
は低濃度第１導電型領域は、フィールド酸化膜の下側に
配設することができ、またソースと同電位に維持するこ
ともできる。
【００１５】本発明の半導体装置によれば、保護トラン
ジスタのソースとガードリングとの間のＰウェル層内部
に低濃度第１導電型領域又は第２導電型領域を設けたこ
とにより、ドレイン領域とガードリングとの間の寄生抵
抗を大きくすることができるので、小さなブレイクダウ
ン電流によってもスナップバックを確実に発生させるこ
とができる。つまり、ドレイン領域とガードリングとの
間の間隔が小さくても寄生バイポーラトランジスタを動
作させてスナップバック電流を流すことができる。従っ
て、半導体装置の微細化を可能にする。
ジスタのソースとガードリングとの間のＰウェル層内部
に低濃度第１導電型領域又は第２導電型領域を設けたこ
とにより、ドレイン領域とガードリングとの間の寄生抵
抗を大きくすることができるので、小さなブレイクダウ
ン電流によってもスナップバックを確実に発生させるこ
とができる。つまり、ドレイン領域とガードリングとの
間の間隔が小さくても寄生バイポーラトランジスタを動
作させてスナップバック電流を流すことができる。従っ
て、半導体装置の微細化を可能にする。
【００１６】また、本発明の第２発明の半導体装置は、
第１導電型又は第２導電型の基板領域を有する半導体基
板と、該半導体基板の表面部分に形成される第１導電型
の第１ウエル領域と、該第１ウエル領域に囲まれる第１
導電型の第２ウエル領域と、前記第１ウエル領域内の基
板表面部分に配設され所定の電源ラインに接続される第
１導電型のガードリングと、前記第２ウエル領域内に配
設される第２導電型のソース・ドレイン領域を有し、相
互に並んで並列接続された複数の保護トランジスタとを
備える半導体装置であって、前記複数の保護トランジス
タの内で、ガードリングに隣接する保護トランジスタの
ゲートとソース領域とを接続し、ガードリングに隣接し
ない保護トランジスタのゲートをプリバッファ出力に接
続させることを特徴とする。
第１導電型又は第２導電型の基板領域を有する半導体基
板と、該半導体基板の表面部分に形成される第１導電型
の第１ウエル領域と、該第１ウエル領域に囲まれる第１
導電型の第２ウエル領域と、前記第１ウエル領域内の基
板表面部分に配設され所定の電源ラインに接続される第
１導電型のガードリングと、前記第２ウエル領域内に配
設される第２導電型のソース・ドレイン領域を有し、相
互に並んで並列接続された複数の保護トランジスタとを
備える半導体装置であって、前記複数の保護トランジス
タの内で、ガードリングに隣接する保護トランジスタの
ゲートとソース領域とを接続し、ガードリングに隣接し
ない保護トランジスタのゲートをプリバッファ出力に接
続させることを特徴とする。
【００１７】前記複数の保護トランジスタの内で、ガー
ドリングに隣接する保護トランジスタのゲートとソース
領域とを接続し、且つドレイン領域の下部に該ドレイン
領域よりも不純物濃度が低い第２導電型領域を配設する
ことが好ましい。この場合、ガードリングに隣接するト
ランジスタのブレイクダウン電圧とガードリングに隣接
しないトランジスタのブレイクダウン電圧との差を大き
くすることができ、ガードリングに隣接しないトランジ
スタは保護能力が高く、このトランジスタを優先的にス
ナップバックに入れることで内部回路を有効に保護する
ことができる。
ドリングに隣接する保護トランジスタのゲートとソース
領域とを接続し、且つドレイン領域の下部に該ドレイン
領域よりも不純物濃度が低い第２導電型領域を配設する
ことが好ましい。この場合、ガードリングに隣接するト
ランジスタのブレイクダウン電圧とガードリングに隣接
しないトランジスタのブレイクダウン電圧との差を大き
くすることができ、ガードリングに隣接しないトランジ
スタは保護能力が高く、このトランジスタを優先的にス
ナップバックに入れることで内部回路を有効に保護する
ことができる。
【００１８】また、ガードリングに隣接する保護トラン
ジスタのゲートとソースとを同電位にすることにより、
ガードリングに隣接する保護トランジスタのブレイクダ
ウン電圧をガードリングに隣接しないトランジスタより
少なくとも低くならないようにし、ガードリングに隣接
しないトランジスタを優先的にスナップバックに入れる
ことができる。
ジスタのゲートとソースとを同電位にすることにより、
ガードリングに隣接する保護トランジスタのブレイクダ
ウン電圧をガードリングに隣接しないトランジスタより
少なくとも低くならないようにし、ガードリングに隣接
しないトランジスタを優先的にスナップバックに入れる
ことができる。
【００１９】
【発明の実施の形態】本発明の半導体装置に係わる入出
力回路部は、従来の技術で説明したように一対のＮ型ト
ランジスタとＰ型トランジスタで構成される。入出力回
路部は、基板上部の配線によって入力保護素子、または
出力バッファに作り分けられ、或いは、一部が保護素子
で、残りの部分が出力バッファトランジスタとして形成
されることもある。これら配線は従来と同じであり、説
明を省略する。また、以下の説明では、入出力回路部の
うち、Ｎ型トランジスタの詳細な構造について説明する
が、Ｐ型トランジスタについても極性が異なるだけで、
同様の構造を有する。
力回路部は、従来の技術で説明したように一対のＮ型ト
ランジスタとＰ型トランジスタで構成される。入出力回
路部は、基板上部の配線によって入力保護素子、または
出力バッファに作り分けられ、或いは、一部が保護素子
で、残りの部分が出力バッファトランジスタとして形成
されることもある。これら配線は従来と同じであり、説
明を省略する。また、以下の説明では、入出力回路部の
うち、Ｎ型トランジスタの詳細な構造について説明する
が、Ｐ型トランジスタについても極性が異なるだけで、
同様の構造を有する。
【００２０】［第１の実施の形態］図１は、本発明の第
１の実施形態の半導体装置に係わるＮ型トランジスタの
構造を示し、同図（ａ）はＮ型トランジスタの平面図、
同図（ｂ）はＡ−Ａ’断面図、同図（ｃ）は等価回路図
を示す。
１の実施形態の半導体装置に係わるＮ型トランジスタの
構造を示し、同図（ａ）はＮ型トランジスタの平面図、
同図（ｂ）はＡ−Ａ’断面図、同図（ｃ）は等価回路図
を示す。
【００２１】図１（ａ）、（ｂ）、（ｃ）を参照してＮ
型トランジスタの構成を説明する。Ｐ型基板１０上に、
第１のＰウェル１１ａが形成されており、第１のＰウェ
ル１１ａ領域内に４つのトランジスタ３３，３４が形成
される。また、第１のＰウェル１１ａの周囲には、所定
の間隔を空けて第２のＰウェル１１ｂ領域が形成され、
第２のＰウェル１１ｂ領域内にＰ＋拡散領域を成すガー
ドリング１８ｎがトランジスタ３３，３４を取り囲むよ
うに形成される。また、ガードリング１８ｎの内側に
は、Ｐウェル１１よりも不純物濃度が低い低濃度Ｐ型領
域１０ａがフィールド酸化膜１９の下方に残されてい
る。４つのトランジスタ３３，３４のうち、ガードリン
グに隣接するトランジスタを第１のトランジスタ３３、
ガードリングに隣接しないトランジスタを第２のトラン
ジスタ３４とする。これらトランジスタ３３，３４のド
レイン１４ｎは配線層１４ａを通してパッド２２と内部
回路に接続され、ソース１６ｎは配線層１６ａを通し
て、ゲート１５ｎとともにＧＮＤに接続される。本実施
の形態において、第１と第２のＰウェル１１ａ，１１ｂ
の深さは３μｍで、不純物濃度は１×１０17ｃｍ−３、
第１と第２のＰウエルの間隔は０．７５μｍとした。ま
た、ガードリング１８ｎの幅は１μｍ、トランジスタサ
イズは全てＷ＝１００μｍ、Ｌ＝０．４μｍとし、低濃
度Ｐ型領域１０ａの不純物濃度は、１×１０17ｃｍ−３
とした。
型トランジスタの構成を説明する。Ｐ型基板１０上に、
第１のＰウェル１１ａが形成されており、第１のＰウェ
ル１１ａ領域内に４つのトランジスタ３３，３４が形成
される。また、第１のＰウェル１１ａの周囲には、所定
の間隔を空けて第２のＰウェル１１ｂ領域が形成され、
第２のＰウェル１１ｂ領域内にＰ＋拡散領域を成すガー
ドリング１８ｎがトランジスタ３３，３４を取り囲むよ
うに形成される。また、ガードリング１８ｎの内側に
は、Ｐウェル１１よりも不純物濃度が低い低濃度Ｐ型領
域１０ａがフィールド酸化膜１９の下方に残されてい
る。４つのトランジスタ３３，３４のうち、ガードリン
グに隣接するトランジスタを第１のトランジスタ３３、
ガードリングに隣接しないトランジスタを第２のトラン
ジスタ３４とする。これらトランジスタ３３，３４のド
レイン１４ｎは配線層１４ａを通してパッド２２と内部
回路に接続され、ソース１６ｎは配線層１６ａを通し
て、ゲート１５ｎとともにＧＮＤに接続される。本実施
の形態において、第１と第２のＰウェル１１ａ，１１ｂ
の深さは３μｍで、不純物濃度は１×１０17ｃｍ−３、
第１と第２のＰウエルの間隔は０．７５μｍとした。ま
た、ガードリング１８ｎの幅は１μｍ、トランジスタサ
イズは全てＷ＝１００μｍ、Ｌ＝０．４μｍとし、低濃
度Ｐ型領域１０ａの不純物濃度は、１×１０17ｃｍ−３
とした。
【００２２】図１（ｂ）を参照して動作を説明する。Ｎ
ＰＮ型の寄生トランジスタ１２は、従来の技術と同様、
ガードリングに隣接する第１のトランジスタ３３部分に
形成され、ドレイン１４ｎがコレクタ、ソース１６ｎが
エミッタ、第１のＰウエル１１ａがベースになる。寄生
抵抗１７ａは、前記ベースとガードリングとの間に形成
され、第１のＰウエル１１ａと低濃度Ｐ型領域１０ａと
第２のＰウエル１１ｂとで形成される。パッド２２にＥ
ＳＤサージが印加されると、このサージは配線層１４ａ
を通してドレインに伝わり、ドレイン拡散領域１４ｎと
第１のＰウエル１１ａとの境界でブレイクダウンを生じ
させる。これにより、ＥＳＤサージは、寄生抵抗１７
ａ、即ち、第１のＰウエル１１ａから低濃度Ｐ型領域１
０ａと第２のＰウエル１１ｂ、ガードリング１８ｎを経
由してＧＮＤに流れ出る。ＥＳＤサージによる電流が流
れると、寄生抵抗１７ａに電圧が生じ、寄生トランジス
タ１２のベース電圧が閾値ＶＢＥを越えると、寄生トラ
ンジスタ１２に電流が流れ、コレクタの電圧を一定値以
下に抑えることができる。このため、入力保護素子はＥ
ＳＤサージが内部回路に伝わらないようにでき、内部回
路を保護する。
ＰＮ型の寄生トランジスタ１２は、従来の技術と同様、
ガードリングに隣接する第１のトランジスタ３３部分に
形成され、ドレイン１４ｎがコレクタ、ソース１６ｎが
エミッタ、第１のＰウエル１１ａがベースになる。寄生
抵抗１７ａは、前記ベースとガードリングとの間に形成
され、第１のＰウエル１１ａと低濃度Ｐ型領域１０ａと
第２のＰウエル１１ｂとで形成される。パッド２２にＥ
ＳＤサージが印加されると、このサージは配線層１４ａ
を通してドレインに伝わり、ドレイン拡散領域１４ｎと
第１のＰウエル１１ａとの境界でブレイクダウンを生じ
させる。これにより、ＥＳＤサージは、寄生抵抗１７
ａ、即ち、第１のＰウエル１１ａから低濃度Ｐ型領域１
０ａと第２のＰウエル１１ｂ、ガードリング１８ｎを経
由してＧＮＤに流れ出る。ＥＳＤサージによる電流が流
れると、寄生抵抗１７ａに電圧が生じ、寄生トランジス
タ１２のベース電圧が閾値ＶＢＥを越えると、寄生トラ
ンジスタ１２に電流が流れ、コレクタの電圧を一定値以
下に抑えることができる。このため、入力保護素子はＥ
ＳＤサージが内部回路に伝わらないようにでき、内部回
路を保護する。
【００２３】本実施の形態の寄生抵抗１７ａは、前述の
とおり、第１のＰウエル１１ａと低濃度Ｐ型領域１０ａ
と第２のＰウエル１１ｂとで形成される。低濃度Ｐ型領
域１０ａは第１と第２のＰウエル１１ａ，１１ｂと比
べ、不純物濃度が２桁小さいので、抵抗率は大きくな
る。従って、寄生抵抗１７ａの抵抗値を従来と同等の抵
抗値とするためには、Ｐウエル１１だけで構成した寄生
抵抗１７よりも短い距離で形成できる。従来、ガードリ
ングに隣接する第１のトランジスタ３３のソース拡散領
域１６ｎとガードリング１８ｎとの間隔は、１０μｍ程
度であったものが、本実施の形態では、３μｍ程度で従
来と同等の抵抗値が得られる。このため、Ｎ型トランジ
スタ３１のサイズを小さくすることができ、半導体装置
のチップサイズを低減できる。また、第１と第２のＰウ
エル１１ａ，１１ｂの間に形成される低濃度Ｐ型領域１
０ａは、ウエル形成用マスクパターンを変更するだけで
よく、特別な製造工程を追加することなく形成すること
ができる。
とおり、第１のＰウエル１１ａと低濃度Ｐ型領域１０ａ
と第２のＰウエル１１ｂとで形成される。低濃度Ｐ型領
域１０ａは第１と第２のＰウエル１１ａ，１１ｂと比
べ、不純物濃度が２桁小さいので、抵抗率は大きくな
る。従って、寄生抵抗１７ａの抵抗値を従来と同等の抵
抗値とするためには、Ｐウエル１１だけで構成した寄生
抵抗１７よりも短い距離で形成できる。従来、ガードリ
ングに隣接する第１のトランジスタ３３のソース拡散領
域１６ｎとガードリング１８ｎとの間隔は、１０μｍ程
度であったものが、本実施の形態では、３μｍ程度で従
来と同等の抵抗値が得られる。このため、Ｎ型トランジ
スタ３１のサイズを小さくすることができ、半導体装置
のチップサイズを低減できる。また、第１と第２のＰウ
エル１１ａ，１１ｂの間に形成される低濃度Ｐ型領域１
０ａは、ウエル形成用マスクパターンを変更するだけで
よく、特別な製造工程を追加することなく形成すること
ができる。
【００２４】［第２の実施の形態］図２は本発明の第２
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、低濃度第１導電型領域を成すＰ型基板
領域１０ｂが、ガードリングに隣接する保護トランジス
タのソース１６とガードリング１８との間にのみ配置さ
れている点において、第１の実施の形態と異なる。即
ち、Ｐ型基板領域１０ｂは、ゲート１５の長手方向と平
行なガードリング１８ｎの辺と第１のトランジスタ３３
との間に形成され、ゲート１５の長手方向と直交するガ
ードリング１８ｎの辺と第１のトランジスタ３３との間
には形成されない。その他の構成は。第１の実施の形態
と同様である。図２（ｂ）に示すように、第１のトラン
ジスタ３３とガードリング１８ｎとの間のＰ型基板領域
１０ｂの部分は、フィールド酸化膜１９の下方に形成さ
れている。本実施の形態の寄生抵抗１７ｂは、第１の実
施の形態と同様、第１のＰウエル１１ａと低濃度Ｐ型領
域１０ｂと第２のＰウエル１１ｂとで形成される。近
年、半導体装置の入出力端子の数は数百本に及ぶ場合が
ある。このような半導体装置の入出力回路部は、半導体
装置を構成するチップの周辺部に配置されるので、チッ
プの辺に平行な方向（図２（ａ）で左右方向）を小さく
しないと、多数の入出力回路部を配置しきれなくなる。
これに対し、チップの辺に直交する方向（図２（ａ）で
上下方向）は余裕があるので、従来と同等の間隔が確保
できる。このため、左右方向には、低濃度Ｐ型領域１０
ｂを配設することで、従来と同等の寄生抵抗の値を確保
し、上下方向には、第１と第２のＰウエル１１ａ，１１
ｂとがつながっているものの、従来と同等の間隔を確保
することで、従来と同等の寄生抵抗の値を確保ことがで
きる。低濃度Ｐ型領域１０ａの幅としては、例えば３μ
ｍ程度、上下方向のガードリングとソースとの間隔は、
例えば１０μｍ程度とした。この結果、入力保護素子の
ブレークダウン電圧を従来と同じにできる。また、第１
と第２のＰウエル１１ａ，１１ｂの間に形成される低濃
度Ｐ型領域１０ｂは、ウエル形成用マスクパターンを変
更するだけでよく、特別な製造工程を追加することなく
形成することができる。
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、低濃度第１導電型領域を成すＰ型基板
領域１０ｂが、ガードリングに隣接する保護トランジス
タのソース１６とガードリング１８との間にのみ配置さ
れている点において、第１の実施の形態と異なる。即
ち、Ｐ型基板領域１０ｂは、ゲート１５の長手方向と平
行なガードリング１８ｎの辺と第１のトランジスタ３３
との間に形成され、ゲート１５の長手方向と直交するガ
ードリング１８ｎの辺と第１のトランジスタ３３との間
には形成されない。その他の構成は。第１の実施の形態
と同様である。図２（ｂ）に示すように、第１のトラン
ジスタ３３とガードリング１８ｎとの間のＰ型基板領域
１０ｂの部分は、フィールド酸化膜１９の下方に形成さ
れている。本実施の形態の寄生抵抗１７ｂは、第１の実
施の形態と同様、第１のＰウエル１１ａと低濃度Ｐ型領
域１０ｂと第２のＰウエル１１ｂとで形成される。近
年、半導体装置の入出力端子の数は数百本に及ぶ場合が
ある。このような半導体装置の入出力回路部は、半導体
装置を構成するチップの周辺部に配置されるので、チッ
プの辺に平行な方向（図２（ａ）で左右方向）を小さく
しないと、多数の入出力回路部を配置しきれなくなる。
これに対し、チップの辺に直交する方向（図２（ａ）で
上下方向）は余裕があるので、従来と同等の間隔が確保
できる。このため、左右方向には、低濃度Ｐ型領域１０
ｂを配設することで、従来と同等の寄生抵抗の値を確保
し、上下方向には、第１と第２のＰウエル１１ａ，１１
ｂとがつながっているものの、従来と同等の間隔を確保
することで、従来と同等の寄生抵抗の値を確保ことがで
きる。低濃度Ｐ型領域１０ａの幅としては、例えば３μ
ｍ程度、上下方向のガードリングとソースとの間隔は、
例えば１０μｍ程度とした。この結果、入力保護素子の
ブレークダウン電圧を従来と同じにできる。また、第１
と第２のＰウエル１１ａ，１１ｂの間に形成される低濃
度Ｐ型領域１０ｂは、ウエル形成用マスクパターンを変
更するだけでよく、特別な製造工程を追加することなく
形成することができる。
【００２５】［第３の実施の形態］図３は、本発明の第
３の実施の形態の半導体装置に係わるＮ型トランジスタ
３１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平
面図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同
図（ａ）は、配線層の図示を省略している。本実施の形
態の半導体装置は、第１実施の形態における第１と第２
のウエル領域１１ａ，１１ｂの間の領域が第２導電型領
域を成すＮウエル２５である点において、第１の実施の
形態と異なる。その他の構成は、第１の実施の形態と同
様である。但し、寄生抵抗１７ｃの形成経路は、第１実
施の形態とは異なる。Ｎウェル２５は第１、第２のウエ
ル領域１１ａ，１１ｂと逆導電型なので、例えば、第１
のウエル領域１１ａに正のＥＳＤサージが侵入した時、
その電荷はＮウェル２５に移動しうるが、Ｎウェル２５
から第２のウエル領域１１ｂへは移動できない。このた
め、第１のウエル領域１１ａに侵入した正のＥＳＤサー
ジは、Ｐ型基板１０と第２のＰウェル１１ｂを通してガ
ードリング１８からＧＮＤへ流れる。従って、寄生抵抗
１７ｃは、第１のウエル領域１１ａとＰ型基板１０と第
２のＰウェル１１ｂとで形成される。寄生抵抗１７ｃの
形成経路の中に、第１の実施の形態と同様、低濃度のＰ
型基板１０が含まれるので、寄生抵抗１７ｃはＰウエル
１１だけで構成するよりも短い距離で形成できる。従
来、ガードリング１８ｎに隣接する第１のトランジスタ
３３のソース拡散領域１６ｎとガードリング１８ｎとの
間隔は、１０μｍ程度であったものが、本実施の形態で
は、３μｍ程度で従来と同等の抵抗値が得られる。この
ため、Ｎ型トランジスタ３１のサイズを小さくすること
ができ、半導体装置のチップサイズを低減できる。ま
た、第１と第２のＰウエル１１ａ，１１ｂの間に形成さ
れるＮウエル２５は、内部回路のＮウエル形成と同一工
程で製造できるので、Ｎウエル形成用マスクパターンを
変更するだけでよく、製造工程のステップが増えること
なく形成することができる。
３の実施の形態の半導体装置に係わるＮ型トランジスタ
３１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平
面図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同
図（ａ）は、配線層の図示を省略している。本実施の形
態の半導体装置は、第１実施の形態における第１と第２
のウエル領域１１ａ，１１ｂの間の領域が第２導電型領
域を成すＮウエル２５である点において、第１の実施の
形態と異なる。その他の構成は、第１の実施の形態と同
様である。但し、寄生抵抗１７ｃの形成経路は、第１実
施の形態とは異なる。Ｎウェル２５は第１、第２のウエ
ル領域１１ａ，１１ｂと逆導電型なので、例えば、第１
のウエル領域１１ａに正のＥＳＤサージが侵入した時、
その電荷はＮウェル２５に移動しうるが、Ｎウェル２５
から第２のウエル領域１１ｂへは移動できない。このた
め、第１のウエル領域１１ａに侵入した正のＥＳＤサー
ジは、Ｐ型基板１０と第２のＰウェル１１ｂを通してガ
ードリング１８からＧＮＤへ流れる。従って、寄生抵抗
１７ｃは、第１のウエル領域１１ａとＰ型基板１０と第
２のＰウェル１１ｂとで形成される。寄生抵抗１７ｃの
形成経路の中に、第１の実施の形態と同様、低濃度のＰ
型基板１０が含まれるので、寄生抵抗１７ｃはＰウエル
１１だけで構成するよりも短い距離で形成できる。従
来、ガードリング１８ｎに隣接する第１のトランジスタ
３３のソース拡散領域１６ｎとガードリング１８ｎとの
間隔は、１０μｍ程度であったものが、本実施の形態で
は、３μｍ程度で従来と同等の抵抗値が得られる。この
ため、Ｎ型トランジスタ３１のサイズを小さくすること
ができ、半導体装置のチップサイズを低減できる。ま
た、第１と第２のＰウエル１１ａ，１１ｂの間に形成さ
れるＮウエル２５は、内部回路のＮウエル形成と同一工
程で製造できるので、Ｎウエル形成用マスクパターンを
変更するだけでよく、製造工程のステップが増えること
なく形成することができる。
【００２６】［第４の実施の形態］図４は本発明の第４
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）、（ｂ）は、配線層の図示を省略している。本実
施の形態の半導体装置は、第２導電型領域を成すＮウェ
ル２６が、ガードリングに隣接する保護トランジスタの
ソース１６ｎとガードリング１８ｎとの間にのみ配置さ
れている点において、第３の実施の形態と異なる。即
ち、Ｎウエル２６は、ゲート１５ｎの長手方向と平行な
ガードリング１８ｎの辺と第１のトランジスタ３３との
間に形成され、ゲート１５ｎの長手方向と直交するガー
ドリング１８ｎの辺と第１のトランジスタ３３との間に
は形成されない。その他の構成は。第２の実施の形態と
同様である。図４（ｂ）に示すように、第１のトランジ
スタ３３とガードリング１８ｎとの間のＮウエル２６
は、フィールド酸化膜１９の下方に形成されている。本
実施の形態の寄生抵抗１７ｄは、第１のＰウエル１１ａ
と低濃度Ｐ型基板１０ａと第２のＰウエル１１ｂとから
なり、図面で左右方向に形成され経路と、第１のＰウエ
ル１１ａだけからなり、図面で上下方向に形成され経路
とがある。第２の実施の形態と同様、いずれの方向も、
所望の寄生抵抗値となるように間隔を決定する。また、
製造工程数については、第３の実施の形態と同様、増え
ることはない。
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）、（ｂ）は、配線層の図示を省略している。本実
施の形態の半導体装置は、第２導電型領域を成すＮウェ
ル２６が、ガードリングに隣接する保護トランジスタの
ソース１６ｎとガードリング１８ｎとの間にのみ配置さ
れている点において、第３の実施の形態と異なる。即
ち、Ｎウエル２６は、ゲート１５ｎの長手方向と平行な
ガードリング１８ｎの辺と第１のトランジスタ３３との
間に形成され、ゲート１５ｎの長手方向と直交するガー
ドリング１８ｎの辺と第１のトランジスタ３３との間に
は形成されない。その他の構成は。第２の実施の形態と
同様である。図４（ｂ）に示すように、第１のトランジ
スタ３３とガードリング１８ｎとの間のＮウエル２６
は、フィールド酸化膜１９の下方に形成されている。本
実施の形態の寄生抵抗１７ｄは、第１のＰウエル１１ａ
と低濃度Ｐ型基板１０ａと第２のＰウエル１１ｂとから
なり、図面で左右方向に形成され経路と、第１のＰウエ
ル１１ａだけからなり、図面で上下方向に形成され経路
とがある。第２の実施の形態と同様、いずれの方向も、
所望の寄生抵抗値となるように間隔を決定する。また、
製造工程数については、第３の実施の形態と同様、増え
ることはない。
【００２７】［第５の実施の形態］図５は本発明の第５
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、第２導電型領域を成すＮウェル領域
が、ガードリング内側のフィールド酸化膜１９の下方
に、その一端をソース領域１６側に０．５μｍはみ出し
て形成されて、ソース１６ｎ及びＮウェル２７がグラン
ドに接続される点において、第３の実施の形態と異な
る。その他の構成は、第３の実施の形態と同様である。
一方、拡散工程において作ることのできる最小のウェル
幅は、半導体装置の製造に用いるプロセスにより決まっ
ている。このため第１から第４の実施例のようにウェル
を配置した場合には、ガードリングとソース領域との距
離は最小ウェル幅の制限を受けてしまう。本実施の形態
においては、Ｎウェル領域をソース側に入り込ませるこ
とで、ガードリングとソース領域との距離を小さくする
ことができる。
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、第２導電型領域を成すＮウェル領域
が、ガードリング内側のフィールド酸化膜１９の下方
に、その一端をソース領域１６側に０．５μｍはみ出し
て形成されて、ソース１６ｎ及びＮウェル２７がグラン
ドに接続される点において、第３の実施の形態と異な
る。その他の構成は、第３の実施の形態と同様である。
一方、拡散工程において作ることのできる最小のウェル
幅は、半導体装置の製造に用いるプロセスにより決まっ
ている。このため第１から第４の実施例のようにウェル
を配置した場合には、ガードリングとソース領域との距
離は最小ウェル幅の制限を受けてしまう。本実施の形態
においては、Ｎウェル領域をソース側に入り込ませるこ
とで、ガードリングとソース領域との距離を小さくする
ことができる。
【００２８】［第６の実施の形態］図６は本発明の第６
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、第２導電型領域を成すＮウェル２８
が、ガードリングに隣接する保護トランジスタのソース
１６ｎとガードリング１８ｎとの間にのみ配置されてい
る点において、第５の実施の形態と異なる。その他の構
成は、第５の実施の形態と同様である。
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、第２導電型領域を成すＮウェル２８
が、ガードリングに隣接する保護トランジスタのソース
１６ｎとガードリング１８ｎとの間にのみ配置されてい
る点において、第５の実施の形態と異なる。その他の構
成は、第５の実施の形態と同様である。
【００２９】［第７の実施の形態］図７は本発明の第７
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
では、ガードリング１８ｎに隣接する保護トランジスタ
のゲート１５ｎとソース１６ｎとをグランドに接続し同
電位とする。更に、ガードリング１８ｎに隣接する保護
トランジスタのドレイン拡散領域１４ｎの下方に第２導
電型領域を成すＮウェル２９が４μｍの幅で形成されて
いる。本実施の形態によると、Ｎウェル２９で囲まれた
保護トランジスタは、小さなブレイクダウン電流でスナ
ップバックに入るため、ガードリングに隣接する保護ト
ランジスタより優先的にスナップバックに入り、保護と
して働く。ガードリングに隣接しない保護トランジスタ
はガードリングに隣接する保護トランジスタより保護能
力が高いため、高い保護能力を有するバッファが構成で
きる。
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
では、ガードリング１８ｎに隣接する保護トランジスタ
のゲート１５ｎとソース１６ｎとをグランドに接続し同
電位とする。更に、ガードリング１８ｎに隣接する保護
トランジスタのドレイン拡散領域１４ｎの下方に第２導
電型領域を成すＮウェル２９が４μｍの幅で形成されて
いる。本実施の形態によると、Ｎウェル２９で囲まれた
保護トランジスタは、小さなブレイクダウン電流でスナ
ップバックに入るため、ガードリングに隣接する保護ト
ランジスタより優先的にスナップバックに入り、保護と
して働く。ガードリングに隣接しない保護トランジスタ
はガードリングに隣接する保護トランジスタより保護能
力が高いため、高い保護能力を有するバッファが構成で
きる。
【００３０】［第８の実施の形態］図８は本発明の第８
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、第２導電型領域を成すＮウェル３０
が、ガードリングに隣接する保護トランジスタのドレイ
ン１４の下方にのみ配置されている点において、第７の
実施の形態と異なる。その他の構成は。第７の実施の形
態と同様である。
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）は（ａ）のＡ−Ａ’断面を示す。同図
（ａ）は、配線層の図示を省略している。本実施の形態
の半導体装置は、第２導電型領域を成すＮウェル３０
が、ガードリングに隣接する保護トランジスタのドレイ
ン１４の下方にのみ配置されている点において、第７の
実施の形態と異なる。その他の構成は。第７の実施の形
態と同様である。
【００３１】第１、３、５、７、９の実施の形態では、
ガードリングに隣接するトランジスタがその他のトラン
ジスタに比べてスナップバック現象に入るのに、寄生ト
ランジスタのベース電位を高くする必要があることに着
目し、ガードリングと保護トランジスタの距離を大きく
することなくガードリングに隣接するトランジスタのブ
レイクダウン電流の流路部分のみ寄生抵抗を大きくする
ための手法について述べている。
ガードリングに隣接するトランジスタがその他のトラン
ジスタに比べてスナップバック現象に入るのに、寄生ト
ランジスタのベース電位を高くする必要があることに着
目し、ガードリングと保護トランジスタの距離を大きく
することなくガードリングに隣接するトランジスタのブ
レイクダウン電流の流路部分のみ寄生抵抗を大きくする
ための手法について述べている。
【００３２】第２、４、６、８の実施の形態では、第１
導電型又は第２導電型の基板領域を図面で上下部分を除
いて左右の部分のみに設置したので、スナップバック現
象をより速くオンさせなおかつラッチアップ及び基板動
作時のノイズに対して強い半導体装置が実現できる。ラ
ッチアップの防止を目的とするガードリングは、ドレイ
ン拡散領域とガードリングとの間の抵抗が小さいほうが
電流の発生源から基板電流を引き抜く点までの基板抵抗
が下がりより効果が大きい。
導電型又は第２導電型の基板領域を図面で上下部分を除
いて左右の部分のみに設置したので、スナップバック現
象をより速くオンさせなおかつラッチアップ及び基板動
作時のノイズに対して強い半導体装置が実現できる。ラ
ッチアップの防止を目的とするガードリングは、ドレイ
ン拡散領域とガードリングとの間の抵抗が小さいほうが
電流の発生源から基板電流を引き抜く点までの基板抵抗
が下がりより効果が大きい。
【００３３】［第９の実施の形態］図９は本発明の第９
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）はＥＳＤサージ電流がグランドに放電
する動作を示すグラフを示す。本実施の形態では、ガー
ドリング１８ｎに隣接する保護トランジスタのソース１
６ｎとゲート１５ｎとをグランドＧＮＤに接続し、且
つ、ガードリング１８ｎに隣接しない保護トランジスタ
のゲート１５ｎをプリバッファ出力に接続させている。
本実施の形態によると、ガードリング１８ｎに隣接する
保護トランジスタのチャンネル領域がグランド電位に近
い電位に固定されるので、その部分の寄生抵抗が大きく
なり、ガードリング１８ｎとの隔離距離が小さくとも、
容易にスナップバック現象に入ることができる。
の実施の形態の半導体装置に係わるＮ型トランジスタ３
１を示し、同図（ａ）は、Ｎ型トランジスタ３１の平面
図で、同図（ｂ）はＥＳＤサージ電流がグランドに放電
する動作を示すグラフを示す。本実施の形態では、ガー
ドリング１８ｎに隣接する保護トランジスタのソース１
６ｎとゲート１５ｎとをグランドＧＮＤに接続し、且
つ、ガードリング１８ｎに隣接しない保護トランジスタ
のゲート１５ｎをプリバッファ出力に接続させている。
本実施の形態によると、ガードリング１８ｎに隣接する
保護トランジスタのチャンネル領域がグランド電位に近
い電位に固定されるので、その部分の寄生抵抗が大きく
なり、ガードリング１８ｎとの隔離距離が小さくとも、
容易にスナップバック現象に入ることができる。
【００３４】図９（ｂ）を参照して、本実施の形態の作
用について説明する。特に、出力トランジスタのゲート
をプリバッファに接続した場合には、ＥＳＤサージが侵
入すると、容量カップリングでゲート電圧が上昇しチャ
ンネル電流がドレインからソースに流れる。その結果、
電流が集中し、Ｐウェルの寄生抵抗が小さい場合には、
ブレイクダウン電流とチャンネル電流との双方がスナッ
プバックに入る前に侵入し、保護トランジスタは、破壊
されてしまう（図９（ｂ））。
用について説明する。特に、出力トランジスタのゲート
をプリバッファに接続した場合には、ＥＳＤサージが侵
入すると、容量カップリングでゲート電圧が上昇しチャ
ンネル電流がドレインからソースに流れる。その結果、
電流が集中し、Ｐウェルの寄生抵抗が小さい場合には、
ブレイクダウン電流とチャンネル電流との双方がスナッ
プバックに入る前に侵入し、保護トランジスタは、破壊
されてしまう（図９（ｂ））。
【００３５】この場合、特に出力側のプリバッファとし
て利用される出力トランジスタのゲートを選択的に接地
することで、選択された出力バッファ・トランジスタの
抵抗値が大きくなり、バイポーラ動作に入る電圧は、隣
接する他のトランジスタより高く、スナップバックに入
りにくく、バッファ領域にある隣接するトランジスタが
スナップバックに入る。このことで隣接する他のトラン
ジスタのＥＳＤサージに対する保護動作としてのスナッ
プバック現象を確実にすることができる。実際に本願を
適用した試作において、従来１０００Ｖ（ＭＩＬ規格）
であったＥＳＤ耐圧が４０００Ｖに改善され、十分な効
果が得られることが判明している。
て利用される出力トランジスタのゲートを選択的に接地
することで、選択された出力バッファ・トランジスタの
抵抗値が大きくなり、バイポーラ動作に入る電圧は、隣
接する他のトランジスタより高く、スナップバックに入
りにくく、バッファ領域にある隣接するトランジスタが
スナップバックに入る。このことで隣接する他のトラン
ジスタのＥＳＤサージに対する保護動作としてのスナッ
プバック現象を確実にすることができる。実際に本願を
適用した試作において、従来１０００Ｖ（ＭＩＬ規格）
であったＥＳＤ耐圧が４０００Ｖに改善され、十分な効
果が得られることが判明している。
【００３６】以上、本発明をその好適な実施の形態に基
づいて説明したが、本発明の半導体装置は、上記実施の
形態の構成にのみに限定されるものでなく、上記実施の
形態の構成から種々の修正および変更を施した半導体装
置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置は、上記実施の
形態の構成にのみに限定されるものでなく、上記実施の
形態の構成から種々の修正および変更を施した半導体装
置も、本発明の範囲に含まれる。
【００３７】
【発明の効果】本発明の第１発明の半導体装置によれ
ば、保護トランジスタのソース及びガードリング間のＰ
ウエル層内部に第１導電型又は第２導電型の基板領域を
設けたことによりＰウエルの寄生抵抗を大きくすること
ができるのでソースとガードリングの間隔を大きく取る
必要がなくなり半導体装置の微細化を可能にする。ま
た、本発明の第２発明の半導体装置によれば、ガードリ
ングに隣接するトランジスタのブレイクダウン電圧とガ
ードリングに隣接しないトランジスタのブレイクダウン
電圧との差を大きくすることができ、ガードリングに隣
接しないトランジスタは保護能力が高く、このトランジ
スタを優先的にスナップバックに入れることで内部回路
を有効に保護することができる。
ば、保護トランジスタのソース及びガードリング間のＰ
ウエル層内部に第１導電型又は第２導電型の基板領域を
設けたことによりＰウエルの寄生抵抗を大きくすること
ができるのでソースとガードリングの間隔を大きく取る
必要がなくなり半導体装置の微細化を可能にする。ま
た、本発明の第２発明の半導体装置によれば、ガードリ
ングに隣接するトランジスタのブレイクダウン電圧とガ
ードリングに隣接しないトランジスタのブレイクダウン
電圧との差を大きくすることができ、ガードリングに隣
接しないトランジスタは保護能力が高く、このトランジ
スタを優先的にスナップバックに入れることで内部回路
を有効に保護することができる。
【図１】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図、（ｃ）は等価回路
図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図、（ｃ）は等価回路
図を示す。
【図２】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
【図３】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
【図４】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
【図５】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
【図６】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
【図７】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
【図８】本発明の実施形態を示す半導体装置で、（ａ）
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
は平面図、（ｂ）はＡ−Ａ’断面図を示す。
【図９】本発明の他の実施形態を示す半導体装置で、
（ａ）は平面図、（ｂ）はＥＳＤサージ電流がグランド
に放電する動作グラフを示す。
（ａ）は平面図、（ｂ）はＥＳＤサージ電流がグランド
に放電する動作グラフを示す。
【図１０】従来の半導体装置の平面図を示し、（ａ）は
入力保護素子を構成した場合を示し（ｂ）は出力バッフ
ァを構成した場合を示す。
入力保護素子を構成した場合を示し（ｂ）は出力バッフ
ァを構成した場合を示す。
【図１１】図１０の（ａ）、（ｂ）に対応する半導体装
置の回路図、（ｃ）は（ｂ）の一部を出力バッファとし
た場合を示す。
置の回路図、（ｃ）は（ｂ）の一部を出力バッファとし
た場合を示す。
【図１２】従来の半導体装置の（ａ）は断面図、（ｂ）
はＥＳＤサージ電流がグランドに放電する動作グラフを
示す。
はＥＳＤサージ電流がグランドに放電する動作グラフを
示す。
１０ Ｐ型基板 １０ａ、１０ｂ 低濃度Ｐ型基板領域 １１ Ｐウェル １１ａ 第１のＰウェル領域 １１ｂ 第２のＰウェル領域 １１ｎ Ｎ型トランジスタ・ウェル領域 １１ｐ Ｐ型トランジスタ・ウェル領域 １１ｃ ベース １２ 寄生トランジスタ １３ スルーホール １４ａ ドレイン配線層 １４ｃ コレクタ １４ｎ Ｎ型トランジスタドレイン拡散領域 １４ｐ Ｐ型トランジスタドレイン拡散領域 １５ｎ Ｎ型トランジスタゲート電極 １５ｐ Ｐ型トランジスタゲート電極 １６ａ ソース配線層 １６ｃ エミッタ １６ｎ Ｎ型トランジスタソース拡散領域 １６ｐ Ｐ型トランジスタソース拡散領域 １７ａ〜１７ｈ 寄生抵抗（Ｐウェル抵抗） １８ｎ Ｎ型トランジスタガードリング １８ｐ Ｐ型トランジスタガードリング １９ フィールド酸化膜 ２０ ソース・ガードリング間隔 ２２ パッド ２５ 第２導電型の基板領域（Ｎウェル）（フローティ
ング） ２６ 第２導電型の基板領域（Ｎウェル）（フローティ
ング） ２７ 第２導電型の基板領域（Ｎウェル） ２８ 第２導電型の基板領域（Ｎウェル） ２９ 第２導電型の基板領域（Ｎウェル） ３０ 第２導電型の基板領域（Ｎウェル） ３１ Ｎ型トランジスタ ３２ Ｐ型トランジスタ ３３ ガードリングに隣接する保護トランジスタ ３４ ガードリングに隣接しない保護トランジスタ
ング） ２６ 第２導電型の基板領域（Ｎウェル）（フローティ
ング） ２７ 第２導電型の基板領域（Ｎウェル） ２８ 第２導電型の基板領域（Ｎウェル） ２９ 第２導電型の基板領域（Ｎウェル） ３０ 第２導電型の基板領域（Ｎウェル） ３１ Ｎ型トランジスタ ３２ Ｐ型トランジスタ ３３ ガードリングに隣接する保護トランジスタ ３４ ガードリングに隣接しない保護トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 29/78 H01L 29/788
Claims (8)
- 【請求項１】 第１導電型又は第２導電型の基板領域を
有する半導体基板と、該半導体基板の表面部分に形成さ
れる第１導電型の第１ウエル領域と、該第１ウエル領域
に囲まれる第１導電型の第２ウエル領域と、前記第１ウ
エル領域内の基板表面部分に配設され所定の電源ライン
に接続される第１導電型のガードリングと、前記第２ウ
エル領域内に配設される第２導電型のソース・ドレイン
領域を有する保護トランジスタとを備える半導体装置で
あって、 前記第１ウエル領域と前記第２ウエル領域との間に、第
２導電型領域、又は、前記第１及び第２ウエル領域より
も不純物濃度が低い低濃度第１導電型領域の何れかを配
設したことを特徴とする半導体装置。 - 【請求項２】 前記第２導電型領域又は低濃度第１導電
型領域は前記ソース・ドレイン領域を囲むことを特徴と
する、請求項１に記載の半導体装置。 - 【請求項３】 前記保護トランジスタは相互に並んで並
列接続された複数の保護トランジスタを含み、前記第２
導電型領域又は低濃度第１導電型領域は、前記複数の保
護トランジスタの内でガードリングに隣接する保護トラ
ンジスタのソース領域と前記ガードリングとの間に配設
されることを特徴とする、請求項１に記載の半導体装
置。 - 【請求項４】 前記第２導電型領域又は低濃度第１導電
型領域が前記ガードリングに隣接する保護トランジスタ
のソース領域と同電位に維持されることを特徴とする、
請求項３に記載の半導体装置。 - 【請求項５】 前記第２導電型領域又は低濃度第１導電
型領域の一部はソース拡散層と接し、他の一部はフィー
ルド酸化膜の下側に配設されることを特徴とする、請求
項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 前記低濃度第１導電型領域は基板領域で
あることを特徴とする、請求項１〜５の何れかに記載の
半導体装置。 - 【請求項７】 第１導電型又は第２導電型の基板領域を
有する半導体基板と、該半導体基板の表面部分に形成さ
れる第１導電型の第１ウエル領域と、該第１ウエル領域
に囲まれる第１導電型の第２ウエル領域と、前記第１ウ
エル領域内の基板表面部分に配設され所定の電源ライン
に接続される第１導電型のガードリングと、前記第２ウ
エル領域内に配設される第２導電型のソース・ドレイン
領域を有し、相互に並んで並列接続された複数の保護ト
ランジスタとを備える半導体装置であって、 前記複数の保護トランジスタの内で、ガードリングに隣
接する保護トランジスタのゲートとソース領域とを接続
し、ガードリングに隣接しない保護トランジスタのゲー
トをプリバッファ出力に接続させることを特徴とする半
導体装置。 - 【請求項８】 ドレイン領域の下部に該ドレイン領域よ
りも不純物濃度が低い第２導電型領域を配設したことを
特徴とする、請求項７に記載の半導体装置。
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