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CN111799256B - 提升高压集成电路防负电流闩锁能力的保护环及实现方法 - Google Patents

提升高压集成电路防负电流闩锁能力的保护环及实现方法 Download PDF

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CN111799256B
CN111799256B CN202010693328.1A CN202010693328A CN111799256B CN 111799256 B CN111799256 B CN 111799256B CN 202010693328 A CN202010693328 A CN 202010693328A CN 111799256 B CN111799256 B CN 111799256B
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Abstract

本发明公开了一种提升高压集成电路防负电流闩锁能力的保护环及其实现方法，本发明通过在现有高压NLDMOS的外保护环的高浓度N型掺杂上先串联一个由非金属硅化多晶硅电阻再连接至电源端Vcc，可降低寄生NPN三极管一旦被误触发后落在寄生NPN三极管集电极的电压，避免该寄生NPN三极管被误触发后进入维持导通状态，从而提升该高压IO端的防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积。

Description

提升高压集成电路防负电流闩锁能力的保护环及实现方法
技术领域
本发明涉及集成电路设计领域，特别是涉及一种提升高压集成电路防负电流闩锁能力的保护环及其实现方法。
背景技术
双保护环结构用在几乎所有集成电路工艺平台的IO电路中，用来增强集成电路的防闩锁能力。但在高压集成电路中即使应用了双保护坏结构却经常发生因高压IO端防负电流冲击模式防闩锁能力不够而导致的失效，经失效分析发现失效原因常为高压集成电路IO电路中NLDMOS的(以下为表述方便，高压器件以LDMOS为例)漏极，与其高压P阱和外保护环(NGR2)所构成寄生NPN三极管因其电流增益较大而容易被触发并维持导通所致，具体如图1所示。
如图1所示，现有技术中的一种常规的高压集成电路IO端防负电流闩锁的保护环结构，包括：多个浅沟道隔离层(STI，ShallowTrenchIsolation)10、高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)25、P型扩散区(Pdrift)40、高浓度N型掺杂(N+)26、高浓度P型掺杂(P+)27、高浓度N型掺杂(N+)28、高浓度N型掺杂(N+)29、N型扩散区(Ndrift)50、第一高压N阱(HVNW)60、第二高压N阱(HVNW)61、第一高压P阱(HVPW)70、第二高压P阱(HVPW)71、P型衬底(P-Sub)80以及第一栅极30和第二栅极31。
整个保护环结构置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80中生成两种高压阱：高压N阱(HVNW)60/61与高压P阱(HVPW)70/71，每种高压阱各两个，其中第一高压N阱(HVNW)60生成于P型衬底(P-Sub)80上的左边，第一高压P阱(HVPW)70生成于P型衬底(P-Sub)80上的右边，在第一高压N阱(HVNW)60右侧为第二高压P阱(HVPW)71，在第二高压P阱(HVPW)71右侧为第二高压N阱(HVNW)61，在第二高压N阱(HVNW)61右侧为第一高压P阱(HVPW)70；第一高压N阱(HVNW)60的右侧上方与第二高压P阱(HVPW)71左侧上方间、第二高压P阱(HVPW)71右侧上方与第二高压N阱(HVNW)61左侧上方间、第二高压N阱(HVNW)61右侧上方与第一高压P阱(HVPW)70左侧上方间用浅沟道隔离层(STI，ShallowTrenchIsolation)10隔离；
P型扩散区(Pdrift)40置于第一高压N阱(HVNW)60上部之中间，在第一高压N阱(HVNW)60上部之左侧设置高浓度P型掺杂(P+)22，且高浓度P型掺杂(P+)22周围为第一高压N阱(HVNW)60即不与其他区域边界接触；高浓度P型掺杂(P+)23置于P型扩散区(Pdrift)40内的上部区域，其左侧为浅沟道隔离层(STI，ShallowTrenchIsolation)10，该浅沟道隔离层(STI，ShallowTrenchIsolation)10左侧和高浓度P型掺杂(P+)23右侧为P型扩散区(Pdrift)40即被P型扩散区(Pdrift)40包围；高浓度N型掺杂(N+)24置于高压N阱(HVNW)60上部之右侧，其右侧为用于分隔第二高压P阱71与第一高压N阱60的浅沟道隔离层(STI，ShallowTrenchIsolation)10，其左侧与第一高压N阱60内的P型扩散区(Pdrift)40右侧用浅沟道隔离层(STI，Shallow TrenchIsolation)10隔离；
高浓度P型掺杂(P+)25位于第二高压P阱(HVPW)71之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，ShallowTrenchIsolation)10；高浓度N型掺杂(N+)26位于第二高压N阱(HVNW)61之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，ShallowTrenchIsolation)10；
N型扩散区(Ndrift)50置于第一高压P阱(HVPW)70上部之中间，在第一高压P阱(HVPW)70上部之右侧设置高浓度N型掺杂(N+)29，且高浓度N型掺杂(N+)29周围为第一高压P阱(HVPW)70即不与其他区域边界接触；高浓度N型掺杂(N+)28置于N型扩散区(Ndrift)50内的上部区域，其右侧为浅沟道隔离层(STI，ShallowTrenchIsolation)10，该浅沟道隔离层(STI，ShallowTrenchIsolation)10右侧和高浓度N型掺杂(N+)28左侧为N型扩散区(Ndrift)50即被N型扩散区(Ndrift)50包围；高浓度P型掺杂(P+)27置于第一高压P阱(HVPW)70上部之左侧，其左侧为用于分隔第二高压N阱61与第一高压P阱70的浅沟道隔离层(STI，ShallowTrenchIsolation)10，其右侧与第一高压P阱70内的N型扩散区(Ndrift)50左侧用浅沟道隔离层(STI，ShallowTrenchIsolation)10隔离；
第一栅极30位于高浓度P型掺杂(P+)22右侧上方和P型扩散区(Pdrift)40左侧上方；第二栅极31位于高浓度N型掺杂(N+)29左侧上方和N型扩散区(Ndrift)50右侧上方；
在高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)29上方各引出连接线，分别电源Vcc和地Vss；在高浓度N型掺杂(N+)24(宽度GW1)、高浓度P型掺杂(P+)25(宽度GW2)、高浓度N型掺杂(N+)26(宽度GW2)、高浓度P型掺杂(P+)27(宽度GW1)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)28上方引出连接线连接在一起并连接至焊盘即IO端；
在该结构中，高浓度N型掺杂(N+)26、第一高压P阱70与高浓度N型掺杂(N+)28构成寄生NPN三极管结构，高浓度N型掺杂(28)构成该寄生NPN三极管的发射极，高浓度N型掺杂(26)构成该寄生NPN三极管的集电极，而第一高压P阱(70)则构成该寄生NPN三极管的基极。
为了减少高压器件外围的内保护环的宽度以达到节约版图面积的目的，工业界提出如图3所示的新型高压集成电路保护环结构，将IO电路中的高压NLDMOS的外保护环高浓度N型掺杂(N+)26即NGR2接地Vss，而不是接电源Vcc，这种做法的好处是降低了寄生NPN三极管(高浓度N型掺杂(N+)28即NLDMOSDrain/HVPW70/NGR2)集电极的电压，减少了该寄生NPN三极管被触发的几率，但增大了该高压IO端发生正电流冲击模式闩锁效应的风险，这是因为寄生硅控整流器(PLDMOS漏极drain[即高浓度P型掺杂(P+)23]/HVNW60/HVPW71/NGR2)中的寄生三极管NPN(HVNW60/HVPW71/NGR2)的电流增益(β)过大而导致的。
工业界继而在如图3的现有高压集成电路保护环结构1的基础上，提出了如图4所示的现有高压集成电路保护环结构，其将图3的现有高压集成电路保护环结构的NLDMOS的外保护环中的高浓度N型掺杂(N+)26去除，形成肖特基结(Schottkydiode)，因为肖特基结为金属电极与第二高压N阱61直接接触构成，这降低了电子从电极26发射进入第二高压P阱71的效率，也就是降低了这降低了寄生三极管NPN(HVNW60/HVPW71//NGR2)的电流增益(β)，也就降低了该高压IO端发生正电流冲击模式闩锁效应的风险，但是这种方法因为引入了肖特基结，容易导致界面缺陷，另外也增加了工艺复杂度。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种提升高压集成电路防负电流闩锁能力的保护环及其实现方法，以达到提升高压集成电路防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积的目的。
为达上述目的，本发明提出一种提升高压集成电路防负电流闩锁能力的保护环，包括：
半导体衬底；
依次生成于所述半导体衬底中的第一高压N阱、第二高压P阱、第二高压N阱以及第一高压P阱，各高压阱之间上方用浅沟道隔离层隔离；
高浓度P型掺杂、P型扩散区以及高浓度N型掺杂依次设置于所述第一高压N阱上部，所述P型扩散区内上部设置高浓度P型掺杂，所述P型扩散区以及高浓度N型掺杂之间用浅沟道隔离层隔离，所述高浓度N型掺杂另一侧为用于分隔第一高压N阱与第二高压P阱的浅沟道隔离层，高浓度P型掺杂、高浓度N型掺杂分别设置于第二高压P阱、第二高压N阱上部，高浓度P型掺杂、N型扩散区及高浓度N型掺杂依次设置于所述第一高压P阱上部，所述高浓度P型掺杂、N型扩散区之间用浅沟道隔离层隔离，所述N型扩散区内上部设置高浓度N型掺杂，所述高浓度P型掺杂设置于用于分隔第二高压N阱与第一高压P阱的浅沟道隔离层和所述第一高压P阱内所述N型扩散区左侧的浅沟道隔离层之间；
所述高浓度P型掺杂及P型扩散区之间上方设置第一栅极，以及所述高浓度N型掺杂和N型扩散区之间上方设置第二栅极；
在高浓度P型掺杂、高浓度N型掺杂上方各引出连接线，分别接电源Vcc和地Vss；在高浓度N型掺杂、高浓度P型掺杂、高浓度P型掺杂上方引出连接线PGR1、PGR2、NGR1，分别连接电源Vcc、地Vss、地Vss；所述高浓度N型掺杂上方引出连接线连接一电阻R后再连接至电源Vcc，在高浓度P型掺杂、高浓度N型掺杂上方引出连接线连接在一起并连接至IO端。
优选地，所述电阻R为非金属硅化多晶硅电阻。
优选地，所述电阻R的阻值范围为100～5000ohm。
优选地，于所述半导体衬底中从左至右依次生成所述第一高压N阱、第二高压P阱、第二高压N阱以及第一高压P阱。
优选地，于所述高浓度P型掺杂左侧、于所述P型扩散区内设置浅沟道隔离层。
优选地，于所述高浓度N型掺杂右侧、于所述N型扩散区内设置浅沟道隔离层，所述高浓度N型掺杂、第一高压P阱与高浓度N型掺杂构成寄生NPN三极管结构，高浓度N型掺杂构成该寄生NPN三极管的发射极，高浓度N型掺杂构成该寄生NPN三极管的集电极，而第一高压P阱则构成该寄生NPN三极管的基极。
优选地，所述高浓度P型掺杂、P型扩散区以及高浓度N型掺杂从左至右依次设置于所述第一高压N阱上部。
优选地，所述高浓度P型掺杂、N型扩散区及高浓度N型掺杂从左至右依次设置于所述第一高压P阱上部。
为达到上述目的，本发明还提供一种提升高压集成电路防负电流闩锁能力的保护环的实现方法，其特征在于：在现有保护环结构的高浓度N型掺杂上先串联一个非金属硅化多晶硅电阻再连接至电源Vcc，以避免寄生NPN三极管被误触发后进入维持导通状态。
优选地，所述实现方法包括如下步骤：
步骤S1，提供一半导体衬底，并于该半导体衬底中依次生成第一高压N阱、第二高压P阱、第二高压N阱以及第一高压P阱，各高压阱之间上方用浅沟道隔离层隔离。
步骤S2，于第一高压N阱(HVNW)上部依次设置高浓度P型掺杂、P型扩散区以及高浓度N型掺杂，所述P型扩散区以及高浓度N型掺杂之间设置浅沟道隔离层隔离，所述高浓度N型掺杂另一侧为用于分隔第一高压N阱与第二高压P阱的浅沟道隔离层，于第二高压P阱、第二高压N阱上部分别设置高浓度P型掺杂、高浓度N型掺杂，于所述第一高压P阱上部依次设置高浓度P型掺杂、N型扩散区及高浓度N型掺杂，所述高浓度P型掺杂、N型扩散区之间设置浅沟道隔离层隔离，所述N型扩散区内上部设置高浓度N型掺杂，所述高浓度P型掺杂设置于用于分隔所述第二高压N阱与第一高压P阱的浅沟道隔离层和所述第一高压P阱内所述N型扩散区左侧的浅沟道隔离层之间；
步骤S3，于所述高浓度P型掺杂及P型扩散区之间上方设置第一栅极，以及于所述高浓度N型掺杂和所述N型扩散区之间上方设置第二栅极。
步骤S4，在所述高浓度P型掺杂、高浓度N型掺杂上方各引出连接线，分别接电源Vcc和地Vss；在高浓度N型掺杂、高浓度P型掺杂、高浓度P型掺杂上方引出连接线PGR1、PGR2、NGR1，分别连接电源Vcc、地Vss、地Vss；所述高浓度N型掺杂上方引出连接线连接所述非金属硅化多晶硅电阻R后再连接至电源Vcc，在高浓度P型掺杂、高浓度N型掺杂上方引出连接线连接在一起并连接至IO端。
与现有技术相比，本发明具有如下优点：
(1)本发明在现有高压NLDMOS的外保护环上先串联一个由非金属硅化多晶硅电阻再连接至电源Vcc，可降低寄生NPN三极管一旦被IO端的负电流冲击误触发后直接落在寄生NPN三极管集电极(N型器件的外保护环)的电压，避免该寄生NPN三极管被误触发后进入维持导通状态，从而提升该高压IO端的防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积。
(2)本发明非金属硅化多晶硅电阻的阻值影响高压集成电路IO端防负电流冲击模式闩锁能力。
(3)本发明高压器件内保护环(NGR1)宽度(GW1)影响高压集成电路IO端防负电流冲击模式闩锁能力。
附图说明
图1为现有技术常规高压集成电路的保护环结构的结构图；
图2为现有技术中高压集成电路常规保护环结构的负电流冲击模式防闩锁能力与内保护环宽度关系图；
图3为现有技术另一种高压集成电路保护环结构的结构图；
图4为现有技术另一种高压集成电路保护环结构的结构图；
图5为本发明一种提升高压集成电路防负电流闩锁能力的保护环的电路结构图；
图6为本发明一种提升高压集成电路防负电流闩锁能力的保护环的实现方法的步骤流程图；
图7为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图5为本发明一种提升高压集成电路防负电流闩锁能力的保护环的电路结构图。如图5所示，本发明一种提升高压集成电路防负电流闩锁能力的保护环，包括：多个浅沟道隔离层(STI，ShallowTrenchIsolation)10、高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)25、P型扩散区(Pdrift)40、高浓度N型掺杂(N+)26、高浓度P型掺杂(P+)27、高浓度N型掺杂(N+)28、高浓度N型掺杂(N+)29、N型扩散区(Ndrift)50、第一高压N阱(HVNW)60、第二高压N阱(HVNW)61、第一高压P阱(HVPW)70、第二高压P阱(HVPW)71、P型衬底(P-Sub)80、第一栅极30、第二栅极31以及与高浓度N型掺杂(N+)26相连的电阻R。
整个保护环结构置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80中生成两种高压阱：高压N阱(HVNW)60/61与高压P阱(HVPW)70/71，每种高压阱各两个，其中第一高压N阱(HVNW)60生成于P型衬底(P-Sub)80上的左边，第一高压P阱(HVPW)70生成于P型衬底(P-Sub)80上的右边，在第一高压N阱(HVNW)60右侧为第二高压P阱(HVPW)71，在第二高压P阱(HVPW)71右侧为第二高压N阱(HVNW)61，在第二高压N阱(HVNW)61右侧为第一高压P阱(HVPW)70；第一高压N阱(HVNW)60的右侧上方与第二高压P阱(HVPW)71左侧上方间、第二高压P阱(HVPW)71右侧上方与第二高压N阱(HVNW)61左侧上方间、第二高压N阱(HVNW)61右侧上方与第一高压P阱(HVPW)70左侧上方间用浅沟道隔离层(STI，ShallowTrenchIsolation)10隔离；
P型扩散区(Pdrift)40置于第一高压N阱(HVNW)60上部之中间，在第一高压N阱(HVNW)60上部之左侧设置高浓度P型掺杂(P+)22，且高浓度P型掺杂(P+)22周围为第一高压N阱(HVNW)60即不与其他区域边界接触；高浓度P型掺杂(P+)23置于P型扩散区(Pdrift)40内的上部区域，其左侧为浅沟道隔离层(STI，ShallowTrenchIsolation)10，该浅沟道隔离层(STI，ShallowTrenchIsolation)10左侧和高浓度P型掺杂(P+)23右侧为P型扩散区(Pdrift)40即被P型扩散区(Pdrift)40包围；高浓度N型掺杂(N+)24置于高压N阱(HVNW)60上部之右侧，其右侧为用于分隔第二高压P阱71与第一高压N阱60的浅沟道隔离层(STI，ShallowTrenchIsolation)10，其左侧与第一高压N阱60内的P型扩散区(Pdrift)40右侧用浅沟道隔离层(STI，Shallow TrenchIsolation)10隔离；
高浓度P型掺杂(P+)25位于第二高压P阱(HVPW)71之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，ShallowTrenchIsolation)10；高浓度N型掺杂(N+)26位于第二高压N阱(HVNW)61之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，ShallowTrenchIsolation)10；
N型扩散区(Ndrift)50置于第一高压P阱(HVPW)70上部之中间，在第一高压P阱(HVPW)70上部之右侧设置高浓度N型掺杂(N+)29，且高浓度N型掺杂(N+)29周围为第一高压P阱(HVPW)70即不与其他区域边界接触；高浓度N型掺杂(N+)28置于N型扩散区(Ndrift)50内的上部区域，其右侧为浅沟道隔离层(STI，ShallowTrenchIsolation)10，该浅沟道隔离层(STI，ShallowTrenchIsolation)10右侧和高浓度N型掺杂(N+)28左侧为N型扩散区(Ndrift)50即被N型扩散区(Ndrift)50包围；高浓度P型掺杂(P+)27置于第一高压P阱(HVPW)70上部之左侧，其左侧为用于隔离第二高压N阱61与第一高压P阱70的浅沟道隔离层(STI，ShallowTrenchIsolation)10，其右侧与第一高压P阱70内的N型扩散区(Ndrift)50左侧用浅沟道隔离层(STI，ShallowTrenchIsolation)10隔离；
第一栅极30位于高浓度P型掺杂(P+)22右侧上方和P型扩散区(Pdrift)40左侧上方；第二栅极31位于高浓度N型掺杂(N+)29左侧上方和N型扩散区(Ndrift)50右侧上方；
在高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)29上方各引出连接线，分别连接电源端Vcc和地端Vss；在高浓度N型掺杂(N+)24(宽度GW1)、高浓度P型掺杂(P+)25(宽度GW2)、高浓度P型掺杂(P+)27(宽度GW1)上方引出连接线PGR1、PGR2、NGR1，分别连接电源Vcc、地Vss、地Vss；高浓度N型掺杂(N+)26(宽度GW2)上方引出连接线连接一电阻R后再连接至电源Vcc，在高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)28上方引出连接线连接在一起并连接至焊盘即IO端。
高浓度N型掺杂(N+)26、第一高压P阱(HVPW)70与高浓度N型掺杂(N+)28构成寄生NPN三极管结构，高浓度N型掺杂28构成该寄生NPN三极管的发射极，高浓度N型掺杂26构成该寄生NPN三极管的集电极，而第一高压P阱70则构成该寄生NPN三极管的基极。
在本发明具体实施例中，电阻R为非金属硅化多晶硅电阻(Non-silicidedPolyresistor)，阻值范围100～5000ohm。
本发明一种提升高压集成电路防负电流闩锁能力的保护环的实现方法，其是在现有保护环结构的高浓度N型掺杂26上先串联一个非金属硅化多晶硅电阻再连接至电源Vcc，以避免寄生NPN三极管被误触发后进入维持导通状态，如图6所示，其具体实现步骤如下：
步骤S1，提供一半导体衬底，并于该半导体衬底中依次生成第一高压N阱60、第二高压P阱71、第二高压N阱61以及第一高压P阱70，各高压阱之间上方用浅沟道隔离层10隔离。
步骤S2，于第一高压N阱(HVNW)60上部依次设置高浓度P型掺杂22、P型扩散区40以及高浓度N型掺杂24，所述P型扩散区40以及高浓度N型掺杂24之间设置浅沟道隔离层10隔离，所述高浓度N型掺杂24另一侧为用于分隔第一高压N阱60与第二高压P阱71的浅沟道隔离层10，于第二高压P阱71、第二高压N阱61上部分别设置高浓度P型掺杂25、高浓度N型掺杂26，于所述第一高压P阱70上部依次设置高浓度P型掺杂27、N型扩散区50及高浓度N型掺杂29，所述高浓度P型掺杂27、N型扩散区50之间设置浅沟道隔离层10隔离，所述N型扩散区50内上部设置高浓度N型掺杂28，所述高浓度P型掺杂27设置于用于分隔所述第二高压N阱61与第一高压P阱70的浅沟道隔离层10和所述第一高压P阱70内所述N型扩散区50左侧的浅沟道隔离层10之间；
步骤S3，于所述高浓度P型掺杂22及P型扩散区40之间上方设置第一栅极30，以及于所述高浓度N型掺杂29和所述N型扩散区50之间上方设置第二栅极31。
步骤S4，在所述高浓度P型掺杂22、高浓度N型掺杂29上方各引出连接线，分别接电源Vcc和地Vss；在高浓度N型掺杂24、高浓度P型掺杂25、高浓度P型掺杂27上方引出连接线PGR1、PGR2、NGR1，分别连接电源Vcc、地Vss、地Vss；所述高浓度N型掺杂26上方引出连接线连接一电阻R后再连接至电源Vcc，在高浓度P型掺杂23、高浓度N型掺杂28上方引出连接线连接在一起并连接至IO端。
应用时，如图7所示，为保护IO端口，将本发明之保护环结构的地端Vss接所应用芯片的高压电源地端HV_Vss，将本发明之保护环结构的电源端Vcc接所应用芯片的高压电源端HV_Vdd，将本发明之保护环结构的IO端接所应用芯片的输入输出端以保护芯片的输入输出端；或者不接芯片的输入输出端而跨接在芯片的高压电源端HV_Vdd和高压电源地端HV_Vss间对电源电压进行限幅保护(PowerClamp)。
可见，本发明通过在现有高压NLDMOS的外保护环的高浓度N型掺杂(N+)26上先串联一个由非金属硅化多晶硅电阻(Non-silicidedPolyresistor)再连接至电源Vcc，可降低寄生NPN三极管(NLDMOS漏极drain[高浓度N型掺杂(N+)28]/HVPW70/NGR2)一旦被IO端的负电流冲击误触发后落在寄生NPN三极管(高浓度N型掺杂(N+)28[即NLDMOS漏极Drain]/HVPW70/NGR2)的集电极(N型器件的外保护环N+26)的电压，避免该寄生NPN三极管被误触发后进入维持导通状态，从而提升该高压IO端的防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (9)

1.一种提升高压集成电路防负电流闩锁能力的保护环，包括：
半导体衬底(80)；
依次生成于所述半导体衬底(80)中的第一高压N阱(60)、第二高压P阱(71)、第二高压N阱(61)以及第一高压P阱(70)，各高压阱之间上方用浅沟道隔离层(10)隔离；
高浓度P型掺杂(22)、P型扩散区(40)以及高浓度N型掺杂(24)依次设置于所述第一高压N阱(60)上部，所述P型扩散区(40)内上部设置高浓度P型掺杂(23)，所述P型扩散区(40)以及高浓度N型掺杂(24)之间用浅沟道隔离层(10)隔离，所述高浓度N型掺杂(24)另一侧为用于分隔第一高压N阱(60)与第二高压P阱(71)的浅沟道隔离层(10)，高浓度P型掺杂(25)、高浓度N型掺杂(26)分别设置于第二高压P阱(71)、第二高压N阱(61)上部，高浓度P型掺杂(27)、N型扩散区(50)及高浓度N型掺杂(29)依次设置于所述第一高压P阱(70)上部，所述高浓度P型掺杂(27)、N型扩散区(50)之间用浅沟道隔离层(10)隔离，所述N型扩散区(50)内上部设置高浓度N型掺杂(28)，所述高浓度P型掺杂(27)设置于用于分隔第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(10)和所述第一高压P阱(70)内所述N型扩散区(50)左侧的浅沟道隔离层(10)之间；
所述高浓度P型掺杂(22)及P型扩散区(40)之间上方设置第一栅极(30)，以及所述高浓度N型掺杂(29)和N型扩散区(50)之间上方设置第二栅极(31)；
在高浓度P型掺杂(22)、高浓度N型掺杂(29)上方各引出连接线，分别接电源Vcc和地Vss；在高浓度N型掺杂(24)、高浓度P型掺杂(25)、高浓度P型掺杂(27)上方引出连接线PGR1、PGR2、NGR1，分别连接电源Vcc、地Vss、地Vss；所述高浓度N型掺杂(26)上方引出连接线连接一电阻R后再连接至电源Vcc，在高浓度P型掺杂(23)、高浓度N型掺杂(28)上方引出连接线连接在一起并连接至IO端。
2.如权利要求1所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述电阻R为非金属硅化多晶硅电阻。
3.如权利要求2所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述电阻R的阻值范围为100～5000ohm。
4.如权利要求3所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：于所述半导体衬底(80)中从左至右依次生成所述第一高压N阱(60)、第二高压P阱(71)、第二高压N阱(61)以及第一高压P阱(70)。
5.如权利要求4所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：于所述高浓度P型掺杂(23)左侧、于所述P型扩散区(40)内设置浅沟道隔离层(10)。
6.如权利要求5所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：于所述高浓度N型掺杂(28)右侧、于所述N型扩散区(50)内设置浅沟道隔离层(10)，所述高浓度N型掺杂(26)、第一高压P阱(70)与高浓度N型掺杂(28)构成寄生NPN三极管结构，高浓度N型掺杂(28)构成该寄生NPN三极管的发射极，高浓度N型掺杂(26)构成该寄生NPN三极管的集电极，而第一高压P阱(70)则构成该寄生NPN三极管的基极。
7.如权利要求1所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述高浓度P型掺杂(22)、P型扩散区(40)以及高浓度N型掺杂(24)从左至右依次设置于所述第一高压N阱(60)上部。
8.如权利要求1所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述高浓度P型掺杂(27)、N型扩散区(50)及高浓度N型掺杂(29)从左至右依次设置于所述第一高压P阱(70)上部。
9.一种提升高压集成电路防负电流闩锁能力的保护环的实现方法，其特征在于：在现有保护环结构的高浓度N型掺杂(26)上先串联一个非金属硅化多晶硅电阻再连接至电源Vcc，以避免寄生NPN三极管被误触发后进入维持导通状态；
所述实现方法包括如下步骤：
步骤S1，提供一半导体衬底，并于该半导体衬底中依次生成第一高压N阱(60)、第二高压P阱(71)、第二高压N阱(61)以及第一高压P阱(70)，各高压阱之间上方用浅沟道隔离层(10)隔离；
步骤S2，于第一高压N阱(HVNW)60上部依次设置高浓度P型掺杂(22)、P型扩散区(40)以及高浓度N型掺杂(24)，所述P型扩散区(40)以及高浓度N型掺杂(24)之间设置浅沟道隔离层(10)隔离，所述高浓度N型掺杂(24)另一侧为用于分隔第一高压N阱(60)与第二高压P阱(71)的浅沟道隔离层(10)，于第二高压P阱(71)、第二高压N阱(61)上部分别设置高浓度P型掺杂(25)、高浓度N型掺杂(26)，于所述第一高压P阱(70)上部依次设置高浓度P型掺杂(27)、N型扩散区(50)及高浓度N型掺杂(29)，所述高浓度P型掺杂(27)、N型扩散区(50)之间设置浅沟道隔离层(10)隔离，所述N型扩散区(50)内上部设置高浓度N型掺杂(28)，所述高浓度P型掺杂(27)设置于用于分隔所述第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(10)和所述第一高压P阱(70)内所述N型扩散区(50)左侧的浅沟道隔离层(10)之间；
步骤S3，于所述高浓度P型掺杂(22)及P型扩散区(40)之间上方设置第一栅极(30)，以及于所述高浓度N型掺杂(29)和所述N型扩散区(50)之间上方设置第二栅极(31)；
步骤S4，在所述高浓度P型掺杂(22)、高浓度N型掺杂(29)上方各引出连接线，分别接电源Vcc和地Vss；在高浓度N型掺杂(24)、高浓度P型掺杂(25)、高浓度P型掺杂(27)上方引出连接线PGR1、PGR2、NGR1，分别连接电源Vcc、地Vss、地Vss；所述高浓度N型掺杂(26)上方引出连接线连接所述非金属硅化多晶硅电阻R后再连接至电源Vcc，在高浓度P型掺杂(23)、高浓度N型掺杂(28)上方引出连接线连接在一起并连接至IO端。
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