CN111106112B - 半导体器件结构及其制备方法 - Google Patents
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Abstract
提供一种半导体器件结构，包括衬底；器件区域，位于所述衬底上，包含若干晶体管器件，所述晶体管器件具有栅极；栅极环结构，位于所述器件区域外围，且从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环。还提供该半导体器件的制备方法。本发明通过在器件区域外围套设栅极环，使得半导体器件在制备过程的平坦化工艺中可以具备优良的平坦化性能，并降低光刻工艺中邻近效应的影响，有利于形成稳定的栅极沟道。
Description
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
传统的集成电路制造过程中，特别是在CMP(化学机械抛光)工艺制程中为实现平坦化且避免台阶效应，会在器件周围设置一些虚设图案。随着科学技术的进步，作为先进的制程中，特别是DRAM(动态随机存取存储器)制程中多晶硅栅极的尺寸宽度缩小到10-50nm，对制程能力的需求也越来越高。除了应对CMP工艺中的台阶效应外，在光刻工艺中，邻近效应也成为急需解决的另一大难题。如何避免台阶效应和邻近效应并能够形成稳定的栅极沟道直接影响到器件电路的性能。
发明内容
为解决上述问题，本发明提供一种半导体器件结构及其制备方法。
本发明一方面提供一种半导体器件结构，包括：衬底；器件区域，位于所述衬底上，包含若干晶体管器件，所述晶体管器件具有栅极；栅极环结构，位于所述器件区域外围，且从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环。
根据本发明一实施方式，所述第一栅极环的宽度是所述器件区域内的所述栅极的最小宽度的2-3倍，所述第二栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，所述第三栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，且所述第二栅极环的宽度小于或等于所述第三栅极环的宽度。
根据本发明另一实施方式，所述器件区域外围套设两个以上所述栅极环时，相邻所述栅极环的间距是所述器件区域中相邻所述晶体管器件的所述栅极的最小间距的2-5倍。
根据本发明另一实施方式，套设的所述栅极环是具有同一几何中心的相似图形。
根据本发明另一实施方式，所述相似图形是矩形。
根据本发明另一实施方式，所述半导体器件结构包含若干器件区域，相邻所述器件区域共用栅极环结构。
根据本发明另一实施方式，还包括位于所述栅极环结构外侧的若干矩形块状虚设图案结构。
本发明另一方面提供一种半导体器件结构的制备方法，包括：提供衬底；在所述衬底上形成器件区域，所述器件区域包含若干晶体管器件，所述晶体管器件具有栅极；在所述器件区域外围从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环，从而构成栅极环结构。
根据本发明另一实施方式，所述第一栅极环的宽度是所述器件区域内的所述栅极的最小宽度的2-3倍，所述第二栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，所述第三栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，且所述第二栅极环的宽度小于或等于所述第三栅极环的宽度。
根据本发明另一实施方式，在所述器件区域外围套设两个以上栅极环时，相邻所述栅极环的间距是所述器件区域中相邻所述晶体管器件的所述栅极的最小间距的2-5倍。
根据本发明另一实施方式，还包括在所述栅极环结构外侧还设置有矩形块状虚设图案结构。
根据本发明另一实施方式，所述栅极、所述栅极环结构和所述矩形块状虚设图案结构使用相同的工艺步骤同步形成，所述工艺步骤包括薄膜生长、研磨、光刻和刻蚀。
本发明通过在器件区域外围套设栅极环，使得半导体器件在制备过程的平坦化工艺中可以具备优良的平坦化性能，并降低光刻工艺中的邻近效应，有利于形成稳定的栅极沟道。更进一步在，栅极环的最外侧设置矩形块状虚设图案进一步降低平坦化过程中的台阶效应的影响。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1A是本发明一实施例的半导体器件的示意图。
图1B是本发明又一实施例的半导体器件的示意图。
图2是本发明又一实施例的半导体器件的示意图。
其中，附图标记说明如下：
11:第一栅极环
12:第二栅极环
12a:共用栅极部分
13:第三栅极环
2：器件区域
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
本文中术语“半导体器件”通常是指包含一或多个半导体材料的固态装置。半导体器件的实例包含逻辑装置、存储器装置及二极管以及其它。此外，术语“半导体器件”可指成品装置或指在成为成品装置之前的各个处理阶段处的组合件或其它结构。
如图1A和1B所示，根据本发明一实施例的半导体器件结构，包括衬底(图中未示出)、器件区域2和栅极环结构。器件区域2位于衬底上，包含若干晶体管器件，晶体管器件具有栅极。图1A和1B中器件区域2中示出的有源区、晶体管仅是示例性的，并以此为限。栅极环结构位于器件区域2外围，且从内到外依次套设第一栅极环11、第二栅极环12和第三栅极环13中的一个或多个栅极环。
如图1A和1B所示，图1A以器件区域2外围套设两个栅极环为例。本发明的半导体器件结构也可以是在器件区域2外围套设一个栅极环或三个栅极环。图1B示出器件区域2外围套设三个栅极环的实施例的示意图。
参照图1B，本发明的半导体器件结构中套设在器件区域2外的第一栅极环11的宽度W1是器件区域内的栅极的最小宽度Wd的2-3倍，第二栅极环12的宽度W2是器件区域内的栅极的最小宽度Wd的3-5倍，第三栅极环13的宽度W3是器件区域内的栅极的最小宽度Wd的3-5倍，且第二栅极环的宽度小于等于第三栅极环的宽度，即W1≤W2≤W3。器件区域内的栅极的最小宽度Wd是指，器件区域内所有晶体管中栅极宽度最小的栅极的宽度。相邻栅极环之间的间距d可以是器件区域中相邻晶体管器件的栅极的最小间距dg的2-5倍。相邻栅极环的间距d是指，套设在内侧的栅极环的外侧距套设在外侧的栅极环的内侧的距离。相邻晶体管器件的栅极的最小间距dg是指，器件区域内相邻晶体管器件的栅极间距最小的两相邻晶体管器件的栅极之间的距离。即第一栅极环11和第二栅极环12之间的间距d1是器件区域中相邻晶体管器件的栅极的最小间距的2-5倍；第二栅极环12和第三栅极环13之间的间距d2是器件区域中相邻晶体管器件的栅极的最小间距的2-5倍。图1B是以套设3个栅极环为例，当器件区域2外围套设两个栅极环时也依据上述方式设置。即如图1A所示，当器件区域2外围套设第一栅极环和第二栅极环时，第一栅极环的宽度W1是器件区域内的栅极的最小宽度Wd的2-3倍，第二栅极环12的宽度W2是器件区域内的栅极的最小宽度Wd的3-5倍；第一栅极环11和第二栅极环12之间的间距d1是器件区域中相邻晶体管器件的栅极的最小距离dg的2-5倍。在器件区域外围设置栅极环，可以降低邻近效应的影响、有利于形成稳定的栅极沟道；同时可以降低CMP工艺中的台阶效应的影响。
套设的栅极环可以是具有同一几何中心的相似图形。相似图形可以是矩形等。本领域技术人员可以根据器件区域2的形状选择合适的栅极环形状。
半导体器件中相邻器件区域可以共用栅极环结构。例如，图2示出套设两个栅极环的器件区域21和22共用第二栅极环部分12a。对于相邻器件区域套均套设一个栅极环、均套设三个栅极环或者相邻器件套设不同栅极环的情况下，共用栅极环部分的设置与图2所示的结构类似，在此不再赘述。
在最外侧的栅极环外侧还可以包括若干矩形块状栅极虚设图案结构。
栅极、栅极环结构和矩形块状虚设图案结构可以使用相同的工艺步骤同步形成，工艺步骤包括薄膜生长、研磨、光刻和刻蚀。
本发明的半导体器件，与现有技术相比，在器件区域2外围1-3栅极环，由于栅极环具有与栅极相似的图案结构，相似的表面结构避免了CMP和光刻工艺中的台阶效应和邻近效应的影响，且设置多个栅极环结构使得结构本身更加稳定。更进一步，最外侧栅极环外侧还设置若干矩形块状栅极虚设图案结构，由于矩形块状栅极虚设图案和器件中栅极结构由相同步骤，例如光刻、沉积、刻蚀、研磨等工艺过程形成，两种结构具有相似的形貌，所以在后续工艺过程中特别是CMP工艺中，在这两种结构交界处的台阶效应会得到改善。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (7)
1.一种半导体器件结构，其特征在于，包括：
衬底；
器件区域，位于所述衬底上，包含若干晶体管器件，所述晶体管器件具有栅极；
栅极环结构，位于所述器件区域外围，且从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环，所述第一栅极环的宽度是所述器件区域内的所述栅极的最小宽度的2-3倍，所述第二栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，所述第三栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，且所述第二栅极环的宽度小于或等于所述第三栅极环的宽度；
若干矩形块状虚设图案结构，位于所述栅极环结构外侧；
其中，所述栅极、所述栅极环结构和所述矩形块状虚设图案结构使用相同的工艺步骤同步形成，所述工艺步骤包括薄膜生长、研磨、光刻和刻蚀。
2.根据权利要求1所述的半导体器件结构，其特征在于，所述器件区域外围套设两个以上所述栅极环时，相邻所述栅极环的间距是所述器件区域中相邻所述晶体管器件的所述栅极的最小间距的2-5倍。
3.根据权利要求1所述的半导体器件结构，其特征在于，套设的所述栅极环是具有同一几何中心的相似图形。
4.根据权利要求3所述的半导体器件结构，其特征在于，所述相似图形是矩形。
5.根据权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构包含若干器件区域，相邻所述器件区域共用栅极环结构。
6.一种半导体器件结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成器件区域，所述器件区域包含若干晶体管器件，所述晶体管器件具有栅极；
在所述器件区域外围从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环，从而构成栅极环结构，所述第一栅极环的宽度是所述器件区域内的所述栅极的最小宽度的2-3倍，所述第二栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，所述第三栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，且所述第二栅极环的宽度小于或等于所述第三栅极环的宽度；
在所述栅极环结构外侧还设置有矩形块状虚设图案结构；
其中，所述栅极、所述栅极环结构和所述矩形块状虚设图案结构使用相同的工艺步骤同步形成，所述工艺步骤包括薄膜生长、研磨、光刻和刻蚀。
7.根据权利要求6所述的制备方法，其特征在于，在所述器件区域外围套设两个以上栅极环时，相邻所述栅极环的间距是所述器件区域中相邻所述晶体管器件的所述栅极的最小间距的2-5倍。
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