[go: up one dir, main page]

JP2013008715A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2013008715A
JP2013008715A JP2011138448A JP2011138448A JP2013008715A JP 2013008715 A JP2013008715 A JP 2013008715A JP 2011138448 A JP2011138448 A JP 2011138448A JP 2011138448 A JP2011138448 A JP 2011138448A JP 2013008715 A JP2013008715 A JP 2013008715A
Authority
JP
Japan
Prior art keywords
layer
type
source
contact
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2011138448A
Other languages
English (en)
Inventor
Yuzo Ozuru
雄三 大鶴
Yasuhiro Takeda
安弘 武田
Shigeyuki Sugihara
茂行 杉原
Shinya Inoue
慎也 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Priority to JP2011138448A priority Critical patent/JP2013008715A/ja
Priority to TW101119284A priority patent/TW201308565A/zh
Priority to CN201210201462.0A priority patent/CN102842576B/zh
Priority to US13/529,774 priority patent/US8692330B2/en
Publication of JP2013008715A publication Critical patent/JP2013008715A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path
    • H10D89/815—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base region of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/378—Contact regions to the substrate regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】Ｆｉｎｇｅｒ形状のソース電極、ドレイン電極と接続される各Ｎ＋型ソース層、Ｎ＋型ドレイン層を取り囲むようにＰ＋型コンタクト層が構成される場合でも、サージ電圧印加時に各Ｆｉｎｇｅｒ部の寄生バイポーラトランジスタが均一にオンする。
【解決手段】互いに平行に延在する複数のＮ＋型ソース層９、Ｎ＋型ドレイン層８を取り囲むようにＰ＋型コンタクト層１０を形成する。Ｎ＋型ソース層９上、Ｎ＋型ドレイン層８上及びＮ＋型ソース層９が延在する方向と垂直方向に延在するＰ＋型コンタクト層１０上にそれぞれ金属シリサイド層９ａ、８ａ、１０ａを形成する。金属シリサイド層９ａ、８ａ、１０ａ上に堆積された層間絶縁膜１３に形成されたコンタクトホール１４を介して、該各金属シリサイド層と接続するＦｉｎｇｅｒ形状のソース電極１５、ドレイン電極１６及び該Ｆｉｎｇｅｒ形状の各電極を取り囲むＰ＋型コンタクト電極１７を形成する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特にＥＳＤ保護特性のすぐれたＭＯＳトランジスタからなるＥＳＤ保護素子に係るものである。
ＬＤＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れ特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。なお、ＬＤＭＯＳとは、Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で横型二重拡散ゲートＭＯＳを意味する。また、ＥＳＤとはＥｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅの略称で静電気放電を意味する。
従来から、ＥＳＤ対策として半導体装置の保護回路が組み込まれた種々の半導体装置が提案されている。例えば、典型的には図８に示すように、入出力端子５０と電源ライン５１間にＰＮ接合ダイオード５２を接続し、入出力端子５０と接地ライン５３間にＰＮ接合ダイオード５４を接続し、電源ライン５１と接地ライン５３の間にＰＮ接合ダイオード５５を接続することにより、内部回路５６の保護が行われていた。
しかしながら、高速化の要求等から構成素子の微細化が進展するにつれ半導体装置の静電破壊耐性が弱くなり、より適切なＥＳＤ保護素子の採用が不可欠になってきた。ＥＳＤ被保護素子となるパワートランジスタとしてＬＤＭＯＳトランジスタを採用する場合、後述する寄生バイポーラトランジスタによるスナップバック特性を利用する等の観点から、ＥＳＤ保護素子としてＭＯＳトランジスタが採用される場合がある。
図７に、駆動回路３６と２つの直列に接続されたＥＳＤ被保護素子となるパワーＮＬＤＭＯＳトランジスタ３０、３１からなるシステムが、電源３４と接地ライン間に配置された場合の例が示される。ＥＳＤ保護素子は、ソース電極とゲート電極を接続したＭＯＳトランジスタ３２、３３を直列に接続し、同図に示すように電源３６と接地ライン間に配置する。
ＮＬＤＭＯＳトランジスタ３０、３１の接続部とＥＳＤ保護素子３２、３３の接続部は互いに接続され、出力端子３５になる。この場合、ＥＳＤ被保護素子であるパワーＮＬＤＭＯＳトランジスタ３０、３１のスナップバック電圧ＶＴ１よりＥＳＤ保護素子であるＭＯＳトランジスタ３２，３３のスナップバック電圧Ｖｔ１は小さくなるよう設計される。
ドレイン電極に大きな正の静電気によるサージ電圧が印加されたときＥＳＤ保護素子側のＭＯＳトランジスタ３２または３３からサージ電流を逃がし、ＥＳＤ被保護素子となるパワーＮＬＤＭＯＳトランジスタ３０、３１を保護するためである。
なお、スナップバック電圧については後述するが、大きな静電気によるサージ電圧が入出力端子等に印加されたとき、該静電気を接地ライン等に逃がし始めるトリガー電圧のことである。ＭＯＳ型トランジスタをＥＳＤ保護素子とした場合、そのスナップバック電圧を低下させ、ＥＳＤ保護特性を改善する内容が特許文献１に開示されている。
特開平６−１７７３２８号公報
通常、ＥＳＤ被保護素子であるパワーＮＬＤＭＯＳトランジスタでは、Ｎ＋型ソース層と並列にＰ＋型コンタクト層が形成され、バックゲートとなるＰ型ボディ層の電位をＮ＋型ソース層の電位に固定している。その結果、Ｎ＋型ドレイン層近傍でアバランシェ降伏により生じた正孔がＮ＋型ソース層側に流れてきても、該正孔はＰ＋型コンタクト層に吸収されＰ型ボディ層の電位上昇が少なく、Ｎ＋型ソース層をエミッタ、Ｐ型ボディ層をベース、Ｎ＋型ドレイン層をコレクタとする寄生バイポーラトランジスタがオンするのを阻止できるからである。
それに対して、ＥＳＤ保護素子となるＭＯＳトランジスタは、後述するように、ドレイン−ソース間耐圧ＢＶＤＳより大きな正の静電気によるサージ電圧がドレイン電極に印加されたとき、Ｎ＋型ドレイン層近傍でアバランシェ降伏により生じ、Ｎ＋型ソース層側に流れてきた正孔がＰ型ボディ層の電位を所定の値以上に上昇させ、前述の寄生バイポーラトランジスタをオンさせる現象を利用している。
従って、Ｐ＋型コンタクト層は、Ｎ＋型ソース層に隣接するＰ型ボディ層に集結する正孔を吸収しにくいような構造にするか、または、Ｎ＋型ソース層から離れた位置に形成する必要がある。その結果、 寄生バイポーラトランジスタがオンすることになり、ＥＳＤ保護素子を介して静電気を接地ライン等に逃がすことが可能となり、ＥＳＤ被保護素子は静電気から保護される。
ＥＳＤ保護素子では、Ｐ＋型コンタクト層は、ドレイン電極に大きな負の静電気が印加された場合の静電気の放出路として機能する。このため、Ｐ＋型コンタクト層をＮ＋型ソース層に並列に配置する必要はなく、該Ｎ＋型ソース層から離れたドレイン領域を含むＭＯＳトランジスタの周辺領域を取り囲むように配置される。
保護素子であるＭＯＳトランジスタの周辺領域を取り囲むようにＰ＋型コンタクト層を配置した結果、前述の正孔は、Ｐ＋型コンタクト層に流れにくくなりＮ＋型ソース層の近傍のＰ型ボディ層に集結し、該Ｐ型ボディ層の電位を高める。そのため、前述の寄生バイポーラトランジスタがオンし、正の静電気によるサージ電流を速やかに接地ライン等に逃がすことができる。
しかし、複数のソース電極とドレイン電極がそれぞれの電極間に指状（Ｆｉｎｇｅｒ形状）に配置されるＦｉｎｇｅｒ形状電極を採用するＥＳＤ保護素子の場合、ＭＯＳトランジスタのＰ＋型コンタクト層に近い周辺領域部分のＦｉｎｇｅｒ部分で寄生バイポーラトランジスタがオンせず、ＥＳＤ保護素子の役割を十分に果たせない場合がある。
Ｐ＋型コンタクト層に近い周辺部分のＮ＋型ソース層、Ｐ型ボディ層、Ｎ＋型ドレイン層で形成される寄生バイポーラトランジスタほど、Ｎ＋型ソース層に流れ込んできた正孔がＰ＋型コンタクト層に流れ出るためオンしにくくなるためである。
ＭＯＳトランジスタの周辺領域を取り囲むＰ＋型コンタクト層に近いＦｉｎｇｅｒ部のＮ＋型ソース層、Ｐ型ボディ層、Ｎ＋型ドレイン層で構成する寄生バイポーラトランジスタでも、十分にオンするＥＳＤ保護素子の実現が課題となる。
本発明の半導体は、素子分離絶縁膜で分離された第１導電型の半導体層の表面に形成された第２導電型のウエル層と、前記ウエル層の表面に互いに平行方向に延在する複数の第２導電型のボディ層と、前記複数のボデイ層の表面に交互に形成された第１導電型のソース層及び第１導電型のドレイン層と、前記素子分離絶縁膜に隣接する領域の前記ウエル層及び前記ボディ層の表面に、前記ソース層、前記ドレイン層を取り囲むように形成された第２導電型のコンタクト層と、前記ソース層と前記ドレイン層の間の前記ボディ層上及び前記ウエル層上に跨ってゲート絶縁膜を介して形成されたゲート電極と、前記ソース層上、前記ドレイン層上、及び前記コンタクト層のうち前記ソース層の延在する方向に垂直方向に延在する領域の該コンタクト層上のそれぞれの表面に形成された金属シリサイド層と、前記金属シリサイド層上に堆積された層間絶縁膜に形成されたコンタクトホールを介して前記各金属シリサイド層のそれぞれと接続される、Ｆｉｎｇｅｒ形状のソース電極、ドレイン電極、及び該ソース電極、ドレイン電極を取り囲んで形成されたコンタクト電極と、を具備することを特徴とする。
また、本発明の半導体装置は、前記ソース層の延在する方向と平行方向に延在する前記コンタクト層上の前記層間絶縁膜にも前記コンタクトホールが形成され、該コンタクト層が該コンタクトホールを介して前記コンタクト電極と接続されることを特徴とする。
また、本発明の半導体装置は、前記ソース層の延在する方向と平行方向に延在する前記コンタクト層が前記層間絶縁膜に形成された前記コンタクトホールに露出する領域及びその近傍の前記ボディ層または前記ウエル層の表面にのみ形成されることを特徴とする。
また、本発明の半導体装置は、前記素子分離絶縁膜に隣接する領域で前記コンタクトホール及びその近傍以外の領域の前記ボディ層または前記ウエル層に前記コンタクト層及び前記コンタクト電極と接続される第１導電型の放電層が前記ソース層と平行方向に延在して形成されたことを特徴とする。
また、本発明の半導体装置は、前記ソース層の延在する方向と平行方向の２辺を延在する前記コンタクト層に隣接して形成されるのが前記ソース層であることを特徴とする。
また、本発明の半導体装置は、前記半導体層が第２導電型の半導体基板上に形成された第１導電型のエピタキシャル層であり、前記素子分離絶縁膜の下方で第２導電型の分離層で複数の領域に分離されていることを特徴とする。
本発明の半導体装置によれば、Ｆｉｎｇｅｒ形状電極の各Ｆｉｎｇｅｒ部のソース電極、ドレイン電極と接続する各Ｎ＋型ソース層、Ｎ＋型ドレイン層及びＰ型ボディ層で形成される寄生バイポーラトランジスタが均一にオンするため、ＥＳＤ保護特性が改善される。
本実施形態の半導体装置の平面図及びそのＰ＋型コンタクト層部分の断面図である。 本実施形態の半導体装置の要部断面図及び寄生バイポーラトランジスタの動作を示す図面である。 比較例となる半導体装置の平面図及びそのＰ＋型コンタクト層部分の断面図である。 比較例となる半導体装置の要部断面図及び寄生バイポーラトランジスタの動作を示す図面である。 本実施形態の半導体装置と比較例の半導体装置それぞれのＴＬＰ電流対ＴＬＰ電圧の関係を示すグラフである。 他の実施形態の半導体装置の平面図及びそのＰ＋型コンタクト層部分の断面図である。 被保護素子としてのパワーＬＤＭＯＳトランジスタと保護素子としてのＭＯＳトランジスタの配置を示すＥＳＤ保護回路の回路図である。 従来の一般的なＰＮ接合ダイオードを利用したＥＳＤ保護回路の回路図である。
本実施形態のＥＳＤ保護素子となるＭＯＳトランジスタの特徴について、図１〜図５に基づいて、以下に説明する。図１（Ａ）は本実施形態のＥＳＤ保護素子の平面図で、図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図、図１（Ｃ）はＢ−Ｂ線での断面図である。また、図２は図１（Ａ）のＣ−Ｃ線での要部断面図である。
また、図３（Ａ）は比較例のＥＳＤ保護素子の平面図で、図３（Ｂ）は図３（Ａ）のＤ−Ｄ線での断面図、図３（Ｃ）はＥ−Ｅ線での断面図である。図４は図３（Ａ）のＦ−Ｆ線での要部断面図である。
本実施形態のＥＳＤ保護素子としてのＭＯＳトランジスタは、図２に示すように、Ｐ型半導体基板１上にＮ型エピタキシャル層３が堆積され、両者の境界にＮ＋型埋め込み層２が形成される。Ｎ型エピタキシャル層３はＰ＋型分離層４及び素子分離絶縁膜５によって複数の活性領域に分離される。
その中の１の活性領域にＰ型ウエル層６が形成され、該Ｐ型ウエル層６には複数のＰ型ボディ層７がそれぞれ平行方向に延在して形成される。各Ｐ型ボディ層７にはＮ＋型ソース層９とＮ＋型ドレイン層８とが交互に形成される。従って、Ｎ＋型ソース層９とＮ＋型ドレイン層８がそれぞれ平行方向に延在して複数本づつ配置された構成になる。
通常、Ｐ型ボディ層７はＮ＋型ソース層９を取り囲んで形成される。本実施形態ではＮ＋型ドレイン層８を取り囲んだＰ型ボディ層７も形成することにより、ドレイン−ソース間のアバランシェ降伏電圧ＢＶＤＳを低減させ、保護素子のスナップバック電圧Ｖｔ１を小さくしている。なお、Ｐ型ボディ層７を形成せず、直接、Ｐ型ウエル層６にＮ＋型ソース層９とＮ＋型ドレイン層８を形成してもよい。
Ｎ＋型ソース層９、Ｎ＋型ドレイン層８上にはそれぞれチタンシリサイド（ＴｉＳｉ２）層９ａ、８ａが形成される。なお、Ｎ＋型ドレイン層８及びＮ＋型ソース層９とゲート電極１２に挟まれたＰ型ボディ層７には、ゲート電極１２の側壁に所定の方法で形成されたサイドスペーサ２１をマスクとして不純物をイオン注入することによりＮ−型半導体層であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層２０が形成される。
図１（Ａ）、図２に示されるように、素子分離絶縁膜５の近傍のＰ型ボディ層７またはＰ型ウエル層６にＰ＋型コンタクト層１０が複数のＮ＋型ソース層９、Ｎ＋型ドレイン層８を取り囲む構成で形成される。Ｎ＋型ソース層９とＮ＋型ドレイン層８に挟まれたＰ型ボディ層７及びＰ型ウエル層６上に、ゲート絶縁膜１１を介して、図１（Ａ）に示すように全体として櫛状のゲート電極１２が形成される。
ゲート電極１２は下層にリン（Ｐ）等がドープされたドープドポリシリコン層１２ａ、上層がチタンポリサイド（ＴｉＳｉ２）層１２ｂ等となる多層構造構成をとり、ゲート抵抗の低減を図っている。
ゲート電極１２等を含む半導体基板１上に堆積された層間絶縁膜１３にコンタクトホール１４が形成され、該コンタクトホール１４を介してＮ＋型ソース層９上のチタンシリサイド（ＴｉＳｉ２）層９ａと接続するアルミニューム（Ａｌ）等からなるソース電極１５、Ｎ＋型ドレイン層８上のチタンシリサイド（ＴｉＳｉ２）層８ａと接続するドレイン電極１６が形成される。
ソース電極８とドレイン電極９は、図１（Ａ）に示すように、互いに相手方の間に入り込むＦｉｎｇｅｒ形状電極を構成する。ゲート電極１２はソース電極１５の引き出し部の下方に引き出され、層間絶縁膜１３に形成された不図示のコンタクトホール１４を介して不図示の素子分離絶縁膜５上でソース電極１５と接続される。
複数からなるＮ＋型ソース層９、Ｎ＋型ドレイン層８を取り囲むＰ＋型コンタクト層１０は、Ｆｉｎｇｅｒ形状となるソース電極１５等と垂直方向に延在する２辺では、図１（Ｃ）に示すように、Ｐ＋型コンタクト層１０上にチタンシリサイド（ＴｉＳｉ２）１０ａが形成され、その上を層間絶縁膜１３が被覆する。該層間絶縁膜１３に形成されたコンタクトホール１４を介して、Ｐ＋型コンタクト層１０上のチタンシリサイド（ＴｉＳｉ２）層１０ａと接続するアルミニューム（Ａｌ）等からなるＰ＋型コンタクト電極１７が形成される。Ｐ＋型コンタクト電極１７はソース電極１５と接続される。
それに対してＦｉｎｇｅｒ形状となるソース電極１５等と平行方向に延在する２辺のＰ＋型コンタクト層１０上には、図１（Ａ）、図１（Ｂ）に示すように、チタンシリサイド（ＴｉＳｉ２）層が形成されず、その上を被覆する層間絶縁膜１３にコンタクトホール１４が形成されない。層間絶縁膜１３上には、Ｆｉｎｇｅｒ形状のソース電極１５等と垂直方向に延在するＰ＋型コンタクト電極１７と連続するＰ＋型コンタクト電極１７が形成される。
または、該Ｐ＋型コンタクト電極１７は、同図（Ａ）に示すＦｉｎｇｅｒ形状のソース電極１５等と垂直方向のＰ＋型コンタクト層１０上の層間絶縁膜１３に形成されたコンタクトホール１４の数より少ない数の不図示のコンタクトホール１４を介して、Ｆｉｎｇｅｒ形状のソース電極１５等と平行方向のＰ＋型コンタクト層１０と接続される。
このように、複数からなるＮ＋型ソース層９、Ｎ＋型ドレイン層８の周辺を取り囲むＰ＋型コンタクト層１０の内、Ｆｉｎｇｅｒ形状のソース電極１５等と平行方向の２辺部分にチタンシリサイド（ＴｉＳｉ２）層が形成されず、且つ、その上を被覆する層間絶縁膜１３にコンタクトホール１４が形成されないか、または、Ｆｉｎｇｅｒ形状のソース電極１５等と垂直方向のＰ＋型コンタクト層１０上のコンタクトホール１４の数より少数のコンタクトホール１４のみが形成される構成が本実施形態の特徴である。
本実施形態のＥＳＤ保護素子の特徴を、Ｆｉｎｇｅｒ形状のソース電極１５等と平行方向の２辺のＰ＋型コンタクト層１０上にも、垂直方向と同様にチタンシリサイド（ＴｉＳｉ２）層１０ａが形成され、その上を被覆する層間絶縁膜１３に形成された多数のコンタクトホール１４を介してチタンシリサイド（ＴｉＳｉ２）層１０ａと接続するＰ＋型コンタクト電極１７を備える図３、図４に示す比較例と対比して説明する。
図３（Ａ）の比較例の平面図は、本実施形態の平面図である図１（Ａ）のＦｉｎｇｅｒ形状のソース電極１５等と平行方向の２辺のＰ＋型コンタクト層１０の構成をソース電極１５等と垂直方向の２辺のＰ＋型コンタクト層１０の構成と同様にしたものになる。従って、比較例の図３（Ａ）のＤ−Ｄ線で示す断面図である図３（Ｂ）、Ｅ−Ｅ線で示す断面図である図３（Ｃ）は、図１（Ｃ）と同一構成になる。
図２、図４に、出力端子であるドレイン電極１６に正の静電気によるサージ電圧ＶＰが印加された場合の、ＥＳＤ保護素子であるＭＯＳトランジスタの動作状態を簡略化して模式的に示す。ソース電極１５とゲート電極１２とＰ＋型コンタクト電極１７とは一体となり接地ラインに接続される。一例として、ソース電極１５、ドレイン電極１６のそれぞれを２本づつだけ表示したものを示す。
ドレイン電極１６にドレインーソース間耐圧ＢＶＤＳより大きな正の静電気によるサージ電圧ＶＰが印加されると、Ｎ＋型ドレイン層８とＰ型ボディ層７の界面から双方に拡がった空乏層がアバランシェ降伏を起こしＮ＋型ソース層９とＮ＋型ドレイン層８間を逆方向電流が流れる。Ｎ＋型ソース層９から電子が空乏層に流れ込むが、該電子は空乏層内の高電界により加速されホットエレクトロン状態になる。
該ホットエレクトロンはＮ＋型ドレイン層８の近傍の空乏層内で半導体基板を構成する格子に作用して多数の正孔、電子対を発生させる。このようにして発生した多数の電子は高電位のＮ＋型ドレイン層８に流れ込むが、多数の正孔は低電位のＮ＋型ソース層９方向に向かって流れる。正孔を＋を○で囲って模式的に示す。
図２、図４に示すように、例えば左側のＮ＋型ドレイン層８の近傍の空乏層で形成された正孔は、該Ｎ＋型ドレイン層８の両側の低電位のＮ＋型ソース層９に向かって流れ、右端に不完全な形で示すＮ＋型ドレイン層８の近傍からの正孔もその左側のＮ＋型ソース層９に向かって流れる。その結果、それぞれのＮ＋型ソース層８の周りに多数の正孔が集結し、当該部分のＰ型ボディ層７の電位を高くする。
Ｎ＋型ドレイン層８からＰ＋型コンタクト層１０に隣接するＮ＋型ソース層９に流れ、当該部分のＮ＋型ソース層９の周りに集結した正孔の一部は、該正孔に対して障壁の低いＰ＋型コンタクト層１０に向かって流れ出る。従って、当該部分のＮ＋型ソース層９の近傍のＰ型ボディ層７の電位は低下する。
しかし、図２に示す本実施形態のＥＳＤ保護素子では、Ｐ＋型コンタクト層１０上にチタンシリサイド（ＴｉＳｉ２）層１０ａが存在せず、また、Ｐ＋型コンタクト層１０を被覆する層間絶縁膜１３にコンタクトホール１４が形成されない。
従って、Ｐ＋型コンタクト層１０に流れ出る正孔は、チタンシリサイド（ＴｉＳｉ２）層１０ａに比べ抵抗の高いＰ＋型コンタクト層１０内をＦｉｎｇｅｒ形状のソース電極１５等と垂直に配置される２辺のＰ＋型コンタクト層１０領域まで流れ、チタンシリサイド（ＴｉＳｉ２）層１０ａを経由し、層間絶縁膜１３に形成されたコンタクトホール１４を介して低抵抗のＰ＋型コンタクト電極１７に流れ、その後接地ラインに流れ出る。
即ち、Ｐ＋型コンタクト層１０に流れ出る正孔は、Ｆｉｎｇｅｒ形状のソース電極１５等と平行に配置された比較的大きな抵抗を有する長いＰ＋型コンタクト層１０を通ってからでないと接地ラインに流れ出ることができない。そのため、Ｐ＋型コンタクト層１０に隣接するＮ＋型ソース層９周辺のＰ型ボディ層からでさえ、正孔がＰ＋型コンタクト層に流出するのが阻止される。Ｐ＋型コンタクト層１０から離れたＮ＋型ソース層９の周辺に集結する正孔は、Ｐ＋型コンタクト層１０に殆ど流れ出ない。
従って、各Ｆｉｎｇｅｒ部のＮ＋型ソース層９をエミッタ、Ｐ型ボディ層をベース、Ｎ＋型ドレイン層８をコレクタとする各寄生バイポーラトランジスタが、均等にオンすることになり大きなスナップバック電流が流れるので正の静電気によるサージ電圧を速やかに接地ラインに放出することが可能となる。
それに対して、図４に示すように、比較例の場合、Ｎ＋型ソース層９に隣接するＰ型コンタクト層１０には、Ｆｉｎｇｅｒ形状のソース電極１５等と垂直に配置されたＰ＋型コンタクト層１０と同様、その表面に低抵抗のチタンシリサイド（ＴｉＳｉ２）層１０ａが形成される。また、その上を被覆する層間絶縁膜１３に複数のコンタクトホール１４が形成され、該コンタクトホールを介してチタンシリサイド（ＴｉＳｉ２）層１０ａと接続する低抵抗のＰ＋型コンタクト電極１７が形成される。
従って、Ｎ＋型ドレイン層８の近傍の空乏層から低電位のＮ＋型ソース層９に向かって流れる正孔は、該Ｎ＋型ソース層９の近傍のＰ型ボディ層に集結せず、正孔に対する障壁の低いＰ＋型コンタクト層１０に流れこむ。該正孔は、抵抗の低いチタンシリサイド（ＴｉＳｉ２）層１０ａを経由し、コンタクトホール１４を介してより抵抗の低いＰ＋型コンタクト電極１７を流れ、接地ラインに放出される。
正孔の流れに対する接地ラインまでの電気抵抗が低いことからＰ＋型コンタクト層１０に隣接するＮ＋型ソース層９の周辺に流れ込む正孔は、殆どＰ＋型コンタクト層１０に流れ込むことになり、当該部分の前記寄生バイポーラトランジスタはオンしない。Ｐ＋型コンタクト層１０から離れた位置に配置される同図の右側方向のＮ＋型ソース層９の周辺に流れてくる正孔も、その一部がＰ＋型コンタクト層１０に流れ出ることになり、当該部分の寄生バイポーラトランジスタもオンしないか、オン状態になるのが遅れることになる。
その結果、正の静電気の接地ラインへの放出が遅れてしまい、被保護素子としてのパワーＬＤＭＯＳトランジスタが静電気から十分に保護されないという事態が生じうる。
図５に本実施形態のＥＳＤ保護素子と比較例のＥＳＤ保護素子のＥＳＤ保護特性の比較を、横軸にＴＬＰ電圧、縦軸にＴＬＰ電流を表示して示す。ＴＬＰとは、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅを略したもので、同軸ケーブルに蓄えられた電荷を放出することにより得られる幅の狭いパルスである。
正の不規則に印加される静電気によるサージ電圧の代わりに、人工的に発生させることができるＴＬＰ電圧を利用し比較している。ＴＬＰ評価法により該パルスを使用して１０Ａ程度の大電流までＥＳＤ保護回路を破壊することなく、ＴＬＰ電圧対ＴＬＰ電流特性を評価することができる。
保護素子となるＬＤＭＯＳトランジスタのドレイン電極１６に、そのドレイン−ソース間耐圧ＢＶＤＳより大きなＴＬＰ電圧が印加されるとドレイン電極１６とソース電極１５間をアバランシェ電流がＴＬＰ電流として流れる。ＴＬＰ電流が増大することによりドレイン−ソース間電圧ＶＤＳが所定の電圧Ｖｔに達すると前述の寄生バイポーラトランジスタがオンし、スナップバック現象を起こしドレイン−ソース間電圧ＶＤＳが所定の電圧ＶＨまで低下する。
寄生バイポーラトランジスタがオンする電圧Ｖｔをスナップバック電圧といい、電圧ＶＨを保持電圧という。保持電圧ＶＨは、略前述の寄生バイポーラトランジスタのエミッタ−コレクタ間の耐圧ＶＣＥに相当する。
その後、再び電流が増大するが比較例の場合、前述の寄生バイポーラトランジスタが周辺のＰ＋型コンタクト層１０に隣接するＮ＋型ソース層９部分ではオンせず、それより内側にあるＮ＋型ソース層９部分でもオンしないか中心部分のＮ＋型ソース層９部分より遅れてオンする。従って、同図のｂで示すような緩い勾配でしかスナップバック電流であるＴＬＰ電流は増大せず、ＴＬＰ電流Ｉｔ１以上でＥＳＤ保護素子は熱破壊する。
それに対して本実施形態のＥＳＤ保護素子は、図１（Ｂ）に示すように、周辺部のＰ＋型コンタクト層１０上に低抵抗のチタンシリサイド（ＴｉＳｉ２）層１０ａが形成されず、その上部を被覆する層間絶縁膜１３に形成されたＰ＋型コンタクト電極１７と接続で
きるコンタクトホール１４も形成されない。
従って、Ｐ＋型コンタクト層１０に隣接するＮ＋型ソース層９部分でも、該Ｎ＋型ソース層９の近傍に正孔が集結できるので、当該部分のＰ型ボディ層の電位が高くなり、寄生バイポーラトランジスタがオンする。スナップバック電流であるＴＬＰ電流は同図ａで示すように、比較例より急峻な勾配で増大する。
即ち、本実施形態のＥＳＤ保護素子は比較例のＥＳＤ保護素子より熱破壊電流Ｉｔ２も大きくなり、多くのＴＬＰ電流を流すことができる。実際に大きな正の静電気によるサージ電圧がドレイン電極１６に印加された場合、本実施形態のＥＳＤ保護素子は、比較例のＥＳＤ保護素子より速やかに静電気を接地ライン等に放出することが可能となる。
従って、ＥＳＤ被保護素子となるパワーＬＤＭＯＳトランジスタを、比較例の場合より速やかに静電気から保護することが可能となる。
なお、負の大きな静電気によるサージ電圧がドレイン電極１６に印加された場合、順方向バイアスとなるＰ＋型コンタクト層１０を経由して、静電気が接地ラインに放出される。この場合、図１（Ｂ）のようにＰ＋型コンタクト層１０上にチタンシリサイド（ＴｉＳｉ２）層１０ａが存在せず、Ｐ＋型コンタクト層１０上を被覆する層間絶縁膜１３にコンタクトホール１４が形成されない場合、Ｐ＋型コンタクト層１０に流れ出た負の静電気は比較的大きな抵抗を経由して接地ラインに放出されることになる。
即ち、大きな負の静電気が速やかに接地ラインに放出されないという問題が生じる場合がある。この問題に対処するため、図１（Ａ）に示す、Ｆｉｎｇｅｒ形状のソース電極１５等に平行な２辺のＰ＋型コンタクト層１０部分の層間絶縁膜１３にも不図示のコンタクトホール１４を形成し、該コンタクトホール１４を介してＰ＋型コンタクト層１０とＰ＋型コンタクト電極１７を接続すればよい。低抵抗のアルミニューム（Ａｌ）等からなるＰ＋型コンタクト電極１７を放出路として負の静電気を接地ラインに放出できるからである。
この場合、前述の正孔の接地ラインへの流出路の抵抗も下がるので、Ｐ＋型コンタクト層１０に隣接する領域のＮ＋型ソース層９の周辺に集結した正孔が、該Ｐ＋型コンタクト層１０に流出しやすくなるので留意する必要がある。該Ｐ＋型コンタクト層１０に正孔が流出するのを阻止するため、当該部分のＰ＋型コンタクト層１０に対するコンタクトホール１４の数をＦｉｎｇｅｒ形状のソース電極１５等に垂直なＰ＋型コンタクト層１０部分のコンタクトホールの数より少なくする必要がある。
即ち、正孔が低抵抗のＰ＋型コンタクト電極１７に達するまでの抵抗を高くなるように、コンタクトホール１４の数を適切な数に調節し、正、負の静電気によるサージ電圧への対策のバランスをとる必要がある。
この場合、Ｆｉｎｇｅｒ形状のソース電極１５等に平行なＰ＋型コンタクト層１０を連続的に形成するのではなく、コンタクトホール１４を形成する位置及びその近傍のＰ型ウエル層６の表面にのみ不連続に形成しても良い。不連続なＰ＋型コンタクト層１０の間のＰ型ウエル層６等に流れ込んだ正孔は、Ｐ＋型コンタクト層１０より抵抗の大きなＰ型ウエル層６等を流れることになり、該Ｐ＋型コンタクト層１０への正孔の流出量が制限されるからである。
更に、コンタクトホール１４及びその近傍のＰ型ウエル層６等上にのみＰ＋型コンタクト層１０を形成する場合、該Ｐ＋型コンタクト層１０と接続され、Ｆｉｎｇｅｒ形状のソース電極１５等に平行方向に延在するＮ＋型放電層１８を該Ｐ＋型コンタクト層１０が形成されていないＰ型ウエル層６等の表面に形成しても良い。Ｎ＋型放電層１８は層間絶縁膜１３に形成されたコンタクトホール１４を介してＰ＋型コンタクト電極１７と接続される。
係る保護素子の平面図を図６（Ａ）に、図６（Ａ）のＧ−Ｇ線の断面図を図６（Ｂ）に、Ｈ−Ｈ線の断面図を図６（Ｃ）に示す。Ｆｉｎｇｅｒ形状のソース電極１５等に平行なＰ＋型コンタクト層１０の構成以外は図１と同様の構成となる。
Ｐ＋型コンタクト層１０に向かって流れる正孔が、Ｐ＋型コンタクト層１０の形成箇所が少ないため、Ｐ＋型コンタクト層１０と同様に低電位のＮ＋型放電層１８の周辺にも流れ込む。このとき、Ｎ＋型放電層１８の近傍のＰ型ウエル層６等の電位が高くなりＮ＋型放電層１８をエミッタ、Ｐ型ウエル層６等をベース、Ｎ＋型ドレイン層８をコレクタとする寄生バイポーラトランジスタがオンして、正の静電気を接地ラインに流出する放出路が増えるからである。
なお、本実施形態ではＥＳＤ保護素子がＮ型のＭＯＳトランジスタである場合について説明したが、発明の範囲内であればＰ型のＭＯＳトランジスタの場合にも同様に適用できることはいうまでもない。
１ Ｐ型半導体基板 ２ Ｎ＋型埋め込み層 ３ Ｎ型エピタキシャル層
４ Ｐ＋型分離層 ５ 素子分離絶縁膜 ６ Ｐ型ウエル層 ７ Ｐ型ボディ層
８ Ｎ＋型ドレイン層 ９ Ｎ＋型ソース層 １０ Ｐ＋型コンタクト層
８ａ，９ａ，１０ａ チタンシリサイド層 １１ ゲート絶縁膜
１２ ゲート電極 １２ａ ドープドポリシリコン層 １２ｂ チタンポリサイド層 １３ 層間絶縁膜 １４ コンタクトホール １５ ソース電極
１６ ドレイン電極 １７ Ｐ＋型コンタクト電極 １８ Ｎ＋型放電層
２０ ＬＤＤ層 ２１ サイドスペーサ
３０，３１ パワーＮＬＤＭＯＳトランジスタ ３２，３３ ＥＳＤ保護素子
３４ 電源 ３５ 出力端子 ３６ 電源 ５０ 入出力端子
５１ 電源ライン ５２，５４，５５ 保護ダイオード ５６ 内部回路

Claims (6)

  1. 素子分離絶縁膜で分離された第１導電型の半導体層の表面に形成された第２導電型のウエル層と、
    前記ウエル層の表面に互いに平行方向に延在する複数の第２導電型のボディ層と、
    前記複数のボデイ層の表面に交互に形成された第１導電型のソース層及び第１導電型のドレイン層と、
    前記素子分離絶縁膜に隣接する領域の前記ウエル層及び前記ボディ層の表面に、前記ソース層、前記ドレイン層を取り囲むように形成された第２導電型のコンタクト層と、
    前記ソース層と前記ドレイン層の間の前記ボディ層上及び前記ウエル層上に跨ってゲート絶縁膜を介して形成されたゲート電極と、
    前記ソース層上、前記ドレイン層上、及び前記コンタクト層のうち前記ソース層の延在する方向に垂直方向に延在する領域の該コンタクト層上のそれぞれの表面に形成された金属シリサイド層と、
    前記金属シリサイド層上に堆積された層間絶縁膜に形成されたコンタクトホールを介し、前記各金属シリサイド層のそれぞれと接続される、Ｆｉｎｇｅｒ形状のソース電極、ドレイン電極、及び該ソース電極、ドレイン電極を取り囲んで形成されたコンタクト電極と、を具備することを特徴とする半導体装置。
  2. 前記ソース層の延在する方向と平行方向に延在する前記コンタクト層上の前記層間絶縁膜にも前記コンタクトホールが形成され、該コンタクト層が該コンタクトホールを介して前記コンタクト電極と接続されることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース層の延在する方向と平行方向に延在する前記コンタクト層が前記層間絶縁膜に形成された前記コンタクトホールに露出する領域及びその近傍の前記ボディ層または前記ウエル層の表面にのみ形成されることを特徴とする請求項２に記載の半導体装置。
  4. 前記素子分離絶縁膜に隣接する領域の前記コンタクトホール及びその近傍以外の領域の前記ボディ層または前記ウエル層に前記コンタクト層及び前記コンタクト電極と接続される第１導電型の放電層が前記ソース層と平行方向に延在して形成されたことを特徴とする請求項３に記載の半導体装置。
  5. 前記ソース層の延在する方向と平行方向の２辺を延在する前記コンタクト層に隣接して形成されるのが前記ソース層であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  6. 前記半導体層が第２導電型の半導体基板上に形成された第１導電型のエピタキシャル層であり、前記素子分離絶縁膜の下方で第２導電型の分離層で複数の領域に分離されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
JP2011138448A 2011-06-22 2011-06-22 半導体装置 Ceased JP2013008715A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011138448A JP2013008715A (ja) 2011-06-22 2011-06-22 半導体装置
TW101119284A TW201308565A (zh) 2011-06-22 2012-05-30 半導體裝置
CN201210201462.0A CN102842576B (zh) 2011-06-22 2012-06-15 半导体装置
US13/529,774 US8692330B2 (en) 2011-06-22 2012-06-21 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011138448A JP2013008715A (ja) 2011-06-22 2011-06-22 半導体装置

Publications (1)

Publication Number Publication Date
JP2013008715A true JP2013008715A (ja) 2013-01-10

Family

ID=47361050

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011138448A Ceased JP2013008715A (ja) 2011-06-22 2011-06-22 半導体装置

Country Status (4)

Country Link
US (1) US8692330B2 (ja)
JP (1) JP2013008715A (ja)
CN (1) CN102842576B (ja)
TW (1) TW201308565A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014112294A1 (ja) * 2013-01-18 2014-07-24 セイコーインスツル株式会社 半導体装置
WO2014112293A1 (ja) * 2013-01-18 2014-07-24 セイコーインスツル株式会社 半導体装置
WO2014136548A1 (ja) * 2013-03-06 2014-09-12 セイコーインスツル株式会社 半導体装置
WO2020261692A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981483B2 (en) * 2013-03-28 2015-03-17 Semiconductor Manufacturing International (Shanghai) Corporation ESD protection structure and ESD protection circuit
JP6338832B2 (ja) 2013-07-31 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置
JP6600491B2 (ja) * 2014-07-31 2019-10-30 エイブリック株式会社 Ｅｓｄ素子を有する半導体装置
US9543430B2 (en) 2014-11-03 2017-01-10 Texas Instruments Incorporated Segmented power transistor
CN104485361B (zh) * 2014-12-25 2018-03-30 上海华虹宏力半导体制造有限公司 绝缘体上硅射频开关器件结构
US9748232B2 (en) * 2014-12-31 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
EP3163618A1 (en) 2015-10-27 2017-05-03 Nexperia B.V. Electrostatic discharge protection device
US9680011B2 (en) * 2015-10-29 2017-06-13 Nxp Usa, Inc. Self-adjusted isolation bias in semiconductor devices
US10847445B2 (en) * 2016-03-31 2020-11-24 Skyworks Solutions, Inc. Non-symmetric body contacts for field-effect transistors
JP6640049B2 (ja) 2016-08-02 2020-02-05 日立オートモティブシステムズ株式会社 電子装置
CN106501340B (zh) * 2016-09-23 2019-07-09 上海小海龟科技有限公司 电极、离子敏感传感器、电容和离子活度的检测方法
JP6610508B2 (ja) * 2016-11-09 2019-11-27 株式会社デンソー 半導体装置
CN108878402B (zh) * 2017-05-09 2020-09-29 中芯国际集成电路制造(上海)有限公司 半导体测试结构及晶体管漏电的测试方法
CN107527906B (zh) * 2017-08-31 2020-02-07 上海华虹宏力半导体制造有限公司 半导体器件
CN112331646A (zh) * 2020-10-19 2021-02-05 海光信息技术股份有限公司 用于降低电容的电路结构、静电保护电路和电子设备
EP4002445A1 (en) * 2020-11-18 2022-05-25 Infineon Technologies Austria AG Device package having a lateral power transistor with segmented chip pad
CN113345964B (zh) * 2021-05-17 2022-05-10 杰华特微电子股份有限公司 一种横向双扩散晶体管
US11955956B2 (en) 2022-06-08 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and circuits with increased breakdown voltage

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160276A (ja) * 1986-12-24 1988-07-04 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003179226A (ja) * 2001-12-13 2003-06-27 Rohm Co Ltd 半導体集積回路装置
JP2005354014A (ja) * 2004-06-14 2005-12-22 Nec Electronics Corp 静電気放電保護素子
JP2007116049A (ja) * 2005-10-24 2007-05-10 Toshiba Corp 半導体装置
JP2009277877A (ja) * 2008-05-14 2009-11-26 Toyota Motor Corp 半導体装置
JP2010192693A (ja) * 2009-02-18 2010-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2011210904A (ja) * 2010-03-29 2011-10-20 Seiko Instruments Inc 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177328A (ja) 1992-12-03 1994-06-24 Nec Corp 入出力保護素子用ｍｉｓトランジスタ
KR0164496B1 (ko) * 1995-12-02 1998-12-15 김광호 정전기보호소자
KR100203054B1 (ko) * 1995-12-02 1999-06-15 윤종용 개선된 정전기 방전 능력을 갖는 집적 회로
US5939753A (en) * 1997-04-02 1999-08-17 Motorola, Inc. Monolithic RF mixed signal IC with power amplification
JP3237110B2 (ja) * 1998-03-24 2001-12-10 日本電気株式会社 半導体装置
US6815775B2 (en) * 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
US6611025B2 (en) * 2001-09-05 2003-08-26 Winbond Electronics Corp. Apparatus and method for improved power bus ESD protection
TW519748B (en) * 2001-12-26 2003-02-01 Faraday Tech Corp Semiconductor device with substrate-triggered ESD protection
JP4154578B2 (ja) * 2002-12-06 2008-09-24 日本電気株式会社 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160276A (ja) * 1986-12-24 1988-07-04 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003179226A (ja) * 2001-12-13 2003-06-27 Rohm Co Ltd 半導体集積回路装置
JP2005354014A (ja) * 2004-06-14 2005-12-22 Nec Electronics Corp 静電気放電保護素子
JP2007116049A (ja) * 2005-10-24 2007-05-10 Toshiba Corp 半導体装置
JP2009277877A (ja) * 2008-05-14 2009-11-26 Toyota Motor Corp 半導体装置
JP2010192693A (ja) * 2009-02-18 2010-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2011210904A (ja) * 2010-03-29 2011-10-20 Seiko Instruments Inc 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014112294A1 (ja) * 2013-01-18 2014-07-24 セイコーインスツル株式会社 半導体装置
WO2014112293A1 (ja) * 2013-01-18 2014-07-24 セイコーインスツル株式会社 半導体装置
JP2014138146A (ja) * 2013-01-18 2014-07-28 Seiko Instruments Inc 半導体装置
JP2014138145A (ja) * 2013-01-18 2014-07-28 Seiko Instruments Inc 半導体装置
KR20150109360A (ko) * 2013-01-18 2015-10-01 세이코 인스트루 가부시키가이샤 반도체 장치
KR102082643B1 (ko) * 2013-01-18 2020-02-28 에이블릭 가부시키가이샤 반도체 장치
WO2014136548A1 (ja) * 2013-03-06 2014-09-12 セイコーインスツル株式会社 半導体装置
JP2014175344A (ja) * 2013-03-06 2014-09-22 Seiko Instruments Inc 半導体装置
KR20150125944A (ko) * 2013-03-06 2015-11-10 세이코 인스트루 가부시키가이샤 반도체 장치
KR102158458B1 (ko) * 2013-03-06 2020-09-22 에이블릭 가부시키가이샤 반도체 장치
WO2020261692A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US12142547B2 (en) 2019-06-26 2024-11-12 Sony Semiconductor Solutions Corporation Semiconductor device

Also Published As

Publication number Publication date
US8692330B2 (en) 2014-04-08
TW201308565A (zh) 2013-02-16
US20120326235A1 (en) 2012-12-27
CN102842576B (zh) 2015-05-13
CN102842576A (zh) 2012-12-26

Similar Documents

Publication Publication Date Title
JP2013008715A (ja) 半導体装置
US10964686B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6218462B2 (ja) ワイドギャップ半導体装置
JP5525736B2 (ja) 半導体装置及びその製造方法
JP2012146899A (ja) 半導体装置
US9721939B2 (en) Semiconductor device
CN106960841A (zh) 高压晶体管
US8324688B2 (en) Electrostatic discharge protection device for high voltage operation
JP5713611B2 (ja) 半導体装置
US11373996B2 (en) Silicon-controlled-rectifier electrostatic protection structure and fabrication method thereof
CN111868932B (zh) 雪崩鲁棒性ldmos
JP2005311134A (ja) 静電気放電保護素子
JP2012094797A (ja) 半導体装置及びその製造方法
TWI703702B (zh) 場效電晶體及半導體裝置
JP4897029B2 (ja) 半導体装置
JP2012174740A (ja) 半導体集積回路のｅｓｄ保護回路およびそのｅｓｄ保護素子
JP4245644B1 (ja) 静電気放電保護装置及びこれを備えた半導体集積回路
JP2013191597A (ja) 半導体装置
JP2012028380A (ja) 半導体装置
TWI473268B (zh) 高壓半導體元件及其操作方法
CN103258822B (zh) 高压半导体元件及其操作方法
JP4694123B2 (ja) 静電気放電保護素子
JP2011171662A (ja) 保護トランジスタおよび半導体集積回路
TWI585936B (zh) 靜電放電保護結構
JP2010141007A (ja) 半導体装置、半導体装置の製造方法、静電放電保護素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150603

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151104

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20160317