JP2010141007A - 半導体装置、半導体装置の製造方法、静電放電保護素子 - Google Patents

Abstract

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【解決手段】半導体基板２０に第１導電型の第１半導体領域２１が形成され、その両側に第２導電型の第２及び第３半導体領域（２２，２３）が形成され、第１半導体領域の上方に絶縁膜を介してゲート電極３２が形成され、第１半導体領域と第３半導体領域の接合面をまたいでそれらにかかるように第１導電型の第４半導体領域３０が形成され、第２及び第３半導体領域にソース領域２６とドレイン領域２８が形成され、ゲート電極及びソース領域が接地され、内部回路に接続された入力パッド４０がドレイン領域に接続され、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じて寄生バイポーラトランジスタがオン状態となり、サージ電圧を放電する。
【選択図】図３

Description

本発明は、半導体装置、半導体装置の製造方法、静電放電保護素子に関する。特に、本発明は、サージから内部回路を保護する静電放電保護素子と、この静電放電保護素子を含む半導体装置、および、その製造方法に関する。

静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）は、半導体装置の取り扱い時に生じ、人体、材料、装置等に起因する。このＥＳＤによる放電は電流ピーク値が数アンペアに及び、サージ電流が半導体装置の内部回路を破壊する。ＩＣの微細化、高集積化に伴い、ＥＳＤ耐性を向上させることが必要であり、内部回路が破壊されることを防止するために、ＥＳＤ保護素子が設けられている。ＥＳＤ保護素子としては、寄生バイポーラ動作を利用したＭＯＳ ＦＥＴ型が、知られている。このＭＯＳ ＦＥＴ型のＥＳＤ保護素子は、たとえば、ＧＧ（Ｇｒｏｕｎｄｅｄ Ｇａｔｅ）ＭＯＳであり、スナップバック現象を利用している。

図１０は従来例に係る保護回路であるＧＧＭＯＳを有する回路の回路図である。例えば、パッド電極１１０及びそれに接続する内部回路１１１に対して保護素子１１２が設けられている構成である。保護素子１１２はＧＧＭＯＳ１１３を有する。保護素子１１２との接続点と内部回路１１１の間に抵抗素子１１５が設けられている。

図１１（ａ）は図１０に係る保護回路であるＧＧＭＯＳの断面図であり、図１１（ｂ）は対応する平面図である。例えば、Ｎ型の半導体基板１２０にＰ型ウェル１２１が設けられており、活性領域を除く半導体基板１２０の表層にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の素子分離絶縁膜１２２（Ｉ）が形成されている。Ｐ型ウェル１２１の上層にゲート絶縁膜１２３を介してゲート電極１２４（Ｇ）が形成されている。ゲート電極１２４の両側部におけるＰ型ウェル１２１の表層部分にＮ型のソース領域１２５（ＮＳＤ１）及びドレイン領域１２６（ＮＳＤ２）が形成されている。ゲート電極１２４（Ｇ）、ソース領域１２５（ＮＳＤ１）及びドレイン領域１２６（ＮＳＤ２）の表層にはシリサイドが形成されていてもよい。

上記のＧＧＭＯＳにおいては、入力パッドＰＡＤにドレイン領域１２６（ＮＳＤ２）が接続されており、ソース領域１２５（ＮＳＤ１）とゲート電極１２４（Ｇ）とのそれぞれが、グランドに接続されている。サージが入力パッドＰＡＤに入力された場合には、内部回路にサージが入力される前に、ＧＧＭＯＳにおいて、ドレイン電圧が上昇して電流が流れる。ここでは、ＧＧＭＯＳのソース領域とチャネル形成領域とドレイン領域とで構成される寄生バイポーラトランジスタが、オン状態になり、この寄生バイポーラトランジスタにおけるベース電流が流れて、グランドへ出力される。

具体的には、ドレイン電圧が所定の電圧Ｖｔ０以上になると、ドレイン領域とチャネル形成領域との間のＰＮ接合においてツェナーブレークダウンが始まり、ＧＧＭＯＳにて電流が流れる。そして、ドレイン電圧がスナップバック開始電圧（トリガ電圧）Ｖｔ１以上になると、ソース領域とチャネル形成領域との間のＰＮ接合が順バイアスになって、スナップバック現象が生じ、ＧＧＭＯＳにおいては、電流が更に流れる。

このため、このＥＳＤ保護素子によって、サージ電圧による破壊から内部回路が保護される（例えば特許文献１〜５参照）。
特開２００５−２５９９５３号公報 特許３８３０８７１号公報 特開２００３−５１５８１号公報 特開２００８−９８２７６号公報 特開２００３−２７３３５３号公報

上記のＧＧＭＯＳのようなＥＳＤ保護素子は、一般には、内部回路として使用するＭＯＳ ＦＥＴと同一な工程を経て作製される。このため、ＥＳＤ保護素子にて寄生バイポーラトランジスタとしての動作が開始されるスナップバック開始電圧Ｖｔ１を、任意の値に設定することができない場合がある。よって、内部回路の保護を的確に行うことが困難な場合がある。

製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。

本発明の半導体装置は、内部回路を保護する静電放電保護素子を有しており、前記静電放電保護素子は、半導体基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域と接合するように前記第１半導体領域の両側に形成された第２導電型の第２半導体領域及び第３半導体領域と、前記第１半導体領域の上方に絶縁膜を介して形成されたゲート電極と、前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように形成された第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成された第２導電型のソース領域と、前記第４半導体領域から所定の距離を離間して前記第３半導体領域の表層部に形成された第２導電型のドレイン領域と、前記第４半導体領域と前記ドレイン領域の間の領域において前記半導体基板の表層部に形成された素子分離絶縁膜とを有し、前記ゲート電極及び前記ソース領域が接地されており、前記内部回路に接続された入力パッドが前記ドレイン領域に接続して形成されており、前記入力パッドにサージ電圧が入力された際に、前記ドレイン領域と前記第４半導体領域との間でツェナー降伏が生じ、前記第１半導体領域内にキャリアが注入され、当該第１半導体領域内に前記キャリアが注入されたことをトリガとして前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域で構成される寄生バイポーラトランジスタがオン状態となって前記サージ電圧を放電し、前記サージ電圧から前記内部回路を保護する。

本発明の半導体装置の製造方法は、内部回路を保護する静電放電保護素子を形成する静電放電保護素子形成工程を有しており、半導体基板に、第１導電型の第１半導体領域を形成し、前記第１半導体領域と接合するように前記第１半導体領域の両側に第２導電型の第２半導体領域及び第３半導体領域を形成するステップと、前記第３半導体領域において前記第１半導体領域と前記第３半導体領域の接合面から所定の距離を離間するように前記半導体基板の表層部に素子分離絶縁膜を形成するステップと、前記第１半導体領域の上方に絶縁膜を介してゲート電極を形成するステップと、前記ゲート電極と前記素子分離絶縁膜の間の領域における前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように第１導電型の第４半導体領域を形成するステップと、前記第２半導体領域の表層部に第２導電型のソース領域を形成するステップと、前記第４半導体領域が設けられた側と反対側における前記第３半導体領域の表層部に第２導電型のドレイン領域を形成するステップと、前記ゲート電極及び前記ソース領域を接地するように接続し、前記内部回路に接続された入力パッドが前記ドレイン領域に接続するステップとを有する。

本発明の静電放電保護素子は、半導体基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域と接合するように前記第１半導体領域の両側に形成された第２導電型の第２半導体領域及び第３半導体領域と、前記第１半導体領域の上方に絶縁膜を介して形成されたゲート電極と、前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように形成された第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成された第２導電型のソース領域と、前記第４半導体領域から所定の距離を離間して前記第３半導体領域の表層部に形成された第２導電型のドレイン領域と、前記第４半導体領域と前記ドレイン領域の間の領域において前記半導体基板の表層部に形成された素子分離絶縁膜とを有し、前記ゲート電極及び前記ソース領域が接地されており、入力パッドが前記ドレイン領域に接続して形成されており、前記入力パッドにサージ電圧が入力された際に、前記ドレイン領域と前記第４半導体領域との間でツェナー降伏が生じ、前記第１半導体領域内にキャリアが注入され、当該第１半導体領域内に前記キャリアが注入されたことをトリガとして前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域で構成される寄生バイポーラトランジスタがオン状態となって前記サージ電圧を放電する。

本発明の半導体装置は、第１半導体領域と前記第３半導体領域にかかるように第４半導体領域が形成されており、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じ、第１半導体領域内にキャリアが注入される。これをトリガとして寄生バイポーラトランジスタがオン状態となってサージ電圧を放電することができる。第４半導体領域は内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。

本発明の半導体装置の製造方法は、第１半導体領域と前記第３半導体領域にかかるように形成する第４半導体領域としては、内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。

本発明の静電放電保護素子は、第４半導体領域を設けることで製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。

以下に、本発明に係る半導体装置とその製造方法、及びそれに用いられる静電放電保護素子の実施の形態について、図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（第４半導体領域が自己整合的に形成された構成）
２．第１変形例
３．第２変形例
４．第２実施形態（第４半導体領域に第６半導体領域が接続された構成）
５．第３変形例
６．第４変形例

＜第１実施形態＞
［全体構成］
図１は、本実施形態に係る静電放電保護素子を有する回路の回路図である。
例えば、パッド電極１０及びそれに接続する内部回路１１に対して、静電放電保護素子１２が設けられている構成である。静電放電保護素子１２は、ＧＧ（Ｇｒｏｕｎｄｅｄ Ｇａｔｅ）ＭＯＳトランジスタ１３に対して基板とドレインを接続するツェナーダイオード１４が設けられた構成である。
静電放電保護素子１２との接続点と内部回路１１の間に抵抗素子１５が設けられている。

図２は図１に係る静電放電保護回路部分の平面図であり、図３は図２中Ｘ−Ｘ’における断面図である。
例えば、Ｐ型の半導体基板２０に、Ｐ型ウェルである第１半導体領域２１（ＰＷ）と、Ｎ型ウェルである第２半導体領域２２（ＮＷ１）及び第３半導体領域２３（ＮＷ２）が設けられている。
活性領域を除く半導体基板２０の表層にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の素子分離絶縁膜２４（Ｉ）が形成されている。
ここでは、第１半導体領域２１から所定の距離を離間した第３半導体領域２３の表層部においても、素子分離絶縁膜２４が形成されている。

第１半導体領域２３の上層にゲート絶縁膜３１を介してポリシリコンなどからなるゲート電極３２（Ｇ）が形成されている。ゲート電極３２の上面に高融点金属シリサイド層３３が形成されている。
また、ゲート電極３２の一方の側面に酸化シリコンなどからなるサイドウォール絶縁膜３４（ＳＤ）が形成されている。サイドウォール絶縁膜３４の側部における第２半導体領域２２の表層部に高濃度のＮ型不純物を含有するソース領域２６（ＮＳＤ１）が形成されている。
ソース領域２６の上面に高融点金属シリサイド層２７が形成されている。

ゲート電極３２の他方の側面における半導体基板の表層部において、第１半導体領域２１と第３半導体領域２３の接合面をまたいで第１半導体領域２１と第３半導体領域２３にかかるように、Ｎ型の第４半導体領域３０（ＰＯＤ）が形成されている。
図３に示すように、第４半導体領域３０は、ゲート電極３２の下部にかかる領域から、第１半導体領域２１から所定の距離を離間して形成された素子分離絶縁膜２４に至る領域において、形成されている。例えば、ゲート電極３２と素子分離絶縁膜２４に対して自己整合的に形成されている。
第４半導体領域３０の上方及びゲート電極３２の他方の側面を被覆するように、窒化シリコンなどからなるシリサイド化防止層３５が形成されている。

また、第１半導体領域２１から所定の距離を離間して形成された素子分離絶縁膜２４を挟んで、第４半導体領域３０の反対側における第３半導体領域２３の表層部に、高濃度のＮ型不純物を含有するドレイン領域２８（ＮＳＤ２）が形成されている。
ドレイン領域２８の上面に高融点金属シリサイド層２９が形成されている。

また、第１半導体領域２１から所定の距離を離間して形成された素子分離絶縁膜２４の下部において、高濃度のＮ型不純物を含有するチャネルストップとなる第５半導体領域２５（ＣＳ）が形成されている。

上記の構成において、ドレイン領域２８に接続するように、図１に示す入力パッド４０（ＰＡＤ）及び内部回路などが接続して形成されている。
また、ゲート電極３２及びソース領域２６が接地されている。

上記の本実施形態の半導体装置の構成において、第４半導体領域３０が設けられていることが、図１におけるツェナーダイオードが設けられていることに相当する。

上記の本実施形態の半導体装置においては、入力パッドにサージ電圧が入力された際に、ドレイン領域２８と第４半導体領域３０との間でツェナー降伏が生じ、第１半導体領域２１内にキャリアが注入される。
第１半導体領域２１内にキャリアが注入されたことをトリガとして、第１半導体領域２１をベース、第２半導体領域２２及び第３半導体領域２３をそれぞれエミッタ及びコレクタとして構成される横方向の寄生バイポーラトランジスタがオン状態となる。
これによってサージ電圧を放電し、サージ電圧から内部回路を保護することができる。

［Ｉ−Ｖ特性］
図４は印加電圧Ｖに対するドレイン電流Ｉを示すＩ−Ｖ特性を示すグラフである。破線は従来例に係り、実線が本実施形態に係る。
上記のように本実施形態においてはツェナー降伏をトリガとして寄生バイポーラトランジスタを動作させることで、図４に示すように、スナップバックが開始電圧Ｖｔ１をＶｔ１’へと下げることができる。
これにより、内部回路を確実に保護することができる。

本実施形態においては、第１半導体領域２１をベース、第２半導体領域２２及び第３半導体領域２３をそれぞれエミッタ及びコレクタとして構成される横方向の寄生バイポーラトランジスタの動作でサージ電圧を放電することができる。
例えば、第１半導体領域２１、第２半導体領域２２及び第３半導体領域２３の深さを２μｍ程度にまで深く形成することで、各ＰＮ接合面の大きさを大きくできる。
これにより、接合断面積が大きくかつ接合深さが深いために電流集中が起こりにくく、安定したバイポーラ動作が可能となり、大電流を流すことが可能となる。

例えば、特許文献４、特許文献５などにおいて、急峻なＰＮ接合がシリサイドやコンタクトプラグの近くに存在すると、発生した熱によってそれらの溶融が生じ、保護素子の破壊につながるということが知られている。
本実施形態においては、上記のように、第３半導体領域と、第１半導体領域及び第４半導体領域との接合から、ドレイン領域となる拡散層表面に形成されるシリサイド領域およびコンタクトプラグまでの距離を十分に離すことができる。
これにより、発生した熱によるそれらの溶融の懸念が格段に少なくなる。
図４に示すように、接合部からシリサイドおよびコンタクトプラグまでの距離が十分に離れていることから熱破壊点であるＶｔ２をＶｔ２’に上げることができる。

本実施形態の半導体装置においては、例えば、内部回路を構成するＭＯＳトランジスタの通常動作電圧＜ドレイン領域と第４半導体領域間の横方向耐圧＜寄生バイポーラの耐圧ＢＶｃｅｏ＜内部回路を構成するＭＯＳトランジスタの破壊電圧と設定する。
特に、第４半導体領域とドレイン領域間の横方向耐圧Ｖｔｈと、寄生バイポーラトランジスタの耐圧ＢＶｃｅｏが、Ｖｔｈ＜ＢＶｃｅｏの関係となっているように設計する。
上記により、通常の電源電圧では寄生バイポーラ動作せず、サージが流入したときのみ内部回路を保護することができる。

上記各電圧の大小関係により他に制御回路や駆動回路が不要である。
上記の横方向耐圧は、例えばゲート電極から所定の距離を離間して形成された素子分離絶縁膜により隔てられた長さＬ（図３参照）、素子分離絶縁膜の深さ、あるいはその両方などで制御することができる。

また、上記のようにチャネルストップとなる第５半導体領域２５（ＣＳ）を設けることで、これが無い場合と比較して素子分離絶縁膜の幅を狭くでき、デバイスサイズを縮小することができる。

本実施形態において、各半導体領域の導電型を逆にしても、上記と同様に適用可能である。

本実施形態の半導体装置は、第１半導体領域と前記第３半導体領域にかかるように第４半導体領域が形成されている。
入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じ、第１半導体領域内にキャリアが注入される。これをトリガとして寄生バイポーラトランジスタがオン状態となってサージ電圧を放電することができる。
第４半導体領域は内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。

［製造方法］
本実施形態に係る半導体装置の製造方法について説明する。
例えば、Ｐ型の半導体基板２０に、活性領域を区分するように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の素子分離絶縁膜２４（Ｉ）を形成する。
例えば、深さ４００ｎｍの素子分離用溝を形成し、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより溝を埋め込んで酸化シリコンなどの絶縁膜を堆積し、溝の外部の酸化シリコンを除去することなどで形成できる。
ここでは、図２に示しように、ゲート電極となる領域から所定の距離を離間した位置においても形成する。

次に、イオン注入法により、Ｐ型ウェルである第１半導体領域２１（ＰＷ）と、Ｎ型ウェルである第２半導体領域２２（ＮＷ１）及び第３半導体領域２３（ＮＷ２）を形成する。
イオン注入においては、適宜レジスト膜をパターン形成してマスクとして用いる。

例えば、下記の条件でそれぞれリンをイオン注入して第２半導体領域２２（ＮＷ１）及び第３半導体領域２３（ＮＷ２）を形成する。
（１）２．０ＭｅＶ、４．０×１０^１２／ｃｍ^２
（２）９００ｋｅＶ、６．０×１０^１１／ｃｍ^２
（３）４００ｋｅＶ、７．０×１０^１１／ｃｍ^２

また、例えば、下記の条件でそれぞれホウ素をイオン注入して第１半導体領域２１（ＰＷ）を形成する。
（１）１．２ＭｅＶ、６．０×１０^１２／ｃｍ^２
（２）８００ｋｅＶ、３．０×１０^１２／ｃｍ^２
（３）４００ｋｅＶ、１．０×１０^１２／ｃｍ^２
（４）１５０ｋｅＶ、３．０×１０^１１／ｃｍ^２
上記の第１半導体領域２１、第２半導体領域２２及び第３半導体領域２３は、内部回路を構成する高耐圧ＭＯＳトランジスタのウェルを同様にして、同一の工程で形成することができる。

次に、例えば、素子分離絶縁膜２４の下部に、リンを４００ｋｅＶ、５．０×１０^１２／ｃｍ^２の条件で注入して第５半導体領域２５を形成する。

次に、例えば、熱酸化法などにより第１半導体領域２１を含む半導体基板の表面に酸化シリコンを６０ｎｍの膜厚で形成し、ゲート絶縁膜３１を形成する。
次に、例えばＣＶＤ法によりポリシリコンを成膜し、ゲート電極３２をパターン形成する。

次に、ゲート電極３２と素子分離絶縁膜２４の間の領域において、ホウ素をイオン注入して、自己整合的に第４半導体領域３０を形成する。この条件は、例えば、４０ｋｅＶ、３．５×１０^１２／ｃｍ^２とする。
また、ゲート電極３２に対して、リンを２０ｋｅＶ、４．０×１０^１５／ｃｍ^２の条件で注入する。

次に、例えばＣＶＤ法により窒化シリコンを堆積し、第４半導体領域３０を被覆する部分を残すようにパターン加工することで、シリサイド化防止層３５を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積し、ゲート電極３２の第２半導体領域２２側の側面を被覆する部分を残すようにエッチバックすることで、サイドウォール絶縁膜３４を形成する。

次に、サイドウォール絶縁膜３４及び素子分離絶縁膜２４をマスクとして、リンをイオン注入して、自己整合的にソース領域２６及びドレイン領域２８を形成する。この条件は、例えば、１０ｋｅＶ、４．０×１０^１５／ｃｍ^２とする。
次に、例えばスパッタリング法によりタングステンなどの高融点金属を全面に堆積し、シリサイド化のためのアニール処理を行うことで、シリコンまたはポリシリコンが露出していた面上に高融点金属シリサイド層（２７，２９，３３）を形成する。
その後、シリサイド化しなかった未反応の高融点金属を除去する。

次に、中間絶縁膜の形成及びコンタクトホールの開口、プラグ及び上層配線の形成などにより、ドレイン領域２８に入力パッド４０（ＰＡＤ）及び内部回路などを接続し、ゲート電極３２及びソース領域２６を接地する。

上記において、内部回路が内部回路トランジスタを含んでおり、第４半導体領域３０を形成するステップを、内部回路トランジスタを構成する不純物半導体領域を形成する工程と同時に行うことが好ましい。
従来例に係る製造方法と比較して、工程の数を増加させないで、本実施形態の半導体装置を製造することができる。

本実施形態の半導体装置の製造方法は、第１半導体領域と前記第３半導体領域にかかるように形成する第４半導体領域としては、内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。

＜第１変形例＞
図５は第１変形例に係る半導体装置の平面図である。
ソース領域（ＮＳＤ１）がドレイン領域（ＮＳＤ２）の外周を囲むようなレイアウトで設けられている。ソース領域（ＮＳＤ１）とドレイン領域（ＮＳＤ２）の間に、ゲート電極（Ｇ）及び第４半導体領域（ＰＯＤ）などがレイアウトされている。
ここでは、各領域が矩形の形状となっている。
上記のような構成では、矩形の各辺の方向からサージ電圧のチャージを引き抜くことができ、チャージを引き抜く効率を高めることができる。

＜第２変形例＞
図６は第２変形例に係る半導体装置の平面図である。
ソース領域（ＮＳＤ１）がドレイン領域（ＮＳＤ２）の外周を囲むようなレイアウトで設けられている。ソース領域（ＮＳＤ１）とドレイン領域（ＮＳＤ２）の間に、ゲート電極（Ｇ）及び第４半導体領域（ＰＯＤ）などがレイアウトされており、特に、ドレイン領域（ＮＳＤ２）とソース領域（ＮＳＤ１）がいずれの場所でも等距離を離間した同心円状のレイアウトで設けられている。
上記のような構成では、全ての方向からサージ電圧のチャージを引き抜くことができ、チャージを引き抜く効率を高めることができる。

＜第２実施形態＞
図７は本実施形態に係る半導体装置の断面図である。
第１実施形態の半導体装置と同様に、ゲート電極３２のソース領域２６側にサイドウォール絶縁膜３４が形成されており、ソース領域２６がサイドウォール絶縁膜３４に対して自己整合的に形成されている。
本実施形態においては、さらに、ゲート電極３２のドレイン領域２８側においてもサイドウォール絶縁膜５０が形成されている。
また、サイドウォール絶縁膜５０に対して自己整合的に、Ｐ型の導電性不純物を第４半導体領域３０より高濃度に含有する第６半導体領域５１が、第４半導体領域３０に接続して形成されている。
第６半導体領域５１の表面に高融点金属シリサイド層５２が形成されている。
ここで、第６半導体領域５１が形成されていることにより、第４半導体領域３０は実質的にゲート電極３２の下部にのみ残された状態となっている。

上記の本実施形態に係る半導体装置は、第１実施形態の半導体装置と同様に形成できる。
即ち、サイドウォール絶縁膜３４と同時にサイドウォール絶縁膜５０を形成し、サイドウォール絶縁膜５０に対して自己整合的に、Ｐ型の導電性不純物を第４半導体領域３０より高濃度にイオン注入して、第６半導体領域５１を形成する。
上記を除いて、第１実施形態の半導体装置と同様に形成できる。

上記の第１半導体領域２１、第２半導体領域２２及び第３半導体領域２３は、第１実施形態と同様に、内部回路を構成する高耐圧ＭＯＳトランジスタのウェルを同様にして、同一の工程で形成することができる。
あるいは、本実施形態においては、内部回路を構成する低耐圧の通常のＭＯＳトランジスタのウェルを同様にして、同一の工程で形成することもできる。

本実施形態の半導体装置は、第１半導体領域と第３半導体領域にかかるように第４半導体領域が形成されている。
入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じ、第１半導体領域内にキャリアが注入される。
これをトリガとして寄生バイポーラトランジスタがオン状態となってサージ電圧を放電することができる。
第４半導体領域は内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。

本実施形態の半導体装置の製造方法は、第１半導体領域と第３半導体領域にかかるように形成する第４半導体領域としては、内部回路を構成するトランジスタのＰ型領域と同時に形成可能である。製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。

＜第３変形例＞
図８は第３変形例に係る半導体装置の断面図である。
ゲート電極３２のソース領域２６側の側面における半導体基板の表層部において、第１半導体領域２１と第２半導体領域２２の接合面をまたいで第１半導体領域２１と第２半導体領域２２にかかるように、Ｎ型の第７半導体領域６０（ＮＯＤ）が形成されている。
これを除いて、第１実施形態の半導体装置と同様である。
また、第７半導体領域６０の上方及びゲート電極３２のソース領域２６側の側面を被覆するように、窒化シリコンなどからなるシリサイド化防止層６１が形成されている。
Ｎ型の第７半導体領域６０（ＮＯＤ）は、Ｐ型の第４半導体領域３０（ＰＯＤ）と同様にして反対の導電型の不純物をイオン注入して形成することができる。
シリサイド化防止層６１は、シリサイド化防止層３５と同じ工程で形成することができる。
本変形例の半導体装置は、第１半導体領域と、第２半導体領域及び第７半導体領域との接合から、ソース領域となる拡散層表面に形成されるシリサイド領域およびコンタクトプラグまでの距離を十分に離すことができる。
これにより、発生した熱によるそれらの溶融の懸念が格段に少なくなる。

＜第４変形例＞
図９は第４変形例に係る半導体装置の断面図である。
第３変形例の半導体装置と同様であるが、第２半導体領域２２及び第３半導体領域２３の下部に、Ｎ型の第８半導体領域７０及び第９半導体領域７１がそれぞれ設けられていることが異なる。
上記のほか、第３変形例と同様に、Ｎ型の第７半導体領域６０（ＮＯＤ）とシリサイド化防止層６１が形成されている。
第８半導体領域７０及び第９半導体領域７１は、Ｎ型不純物の実効的濃度が第２半導体領域２２及び第３半導体領域２３より高い。
また、第８半導体領域７０及び第９半導体領域７１の間隔は、第２半導体領域２２及び第３半導体領域２３の間隔、即ち、第１半導体領域２１の幅より狭く設けられている。
これによって、より詳細に寄生トランジスタの動作電圧などを制御することができる。

本発明は上記の説明に限定されない。
例えば、ＭＯＳ型のＥＳＤ保護素子を有する半導体装置を想定しているが、それ以外の半導体装置に適用することも可能である。
また、本発明は、静電放電保護素子のみとしても適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

図１は本発明の第１実施形態に係る静電放電保護素子を有する回路の回路図である。 図２は本発明の第１実施形態に係る静電放電保護素子を有する半導体装置に係る静電放電保護回路部分の平面図である。 図３は図２中Ｘ−Ｘ’における断面図である。 図４は本発明の第１実施形態に係る静電放電保護素子を有する半導体装置の印加電圧Ｖに対するドレイン電流Ｉを示すＩ−Ｖ特性を示すグラフである。 図５は本発明の第１変形例に係る静電放電保護素子を有する半導体装置の平面図である。 図６は本発明の第２変形例に係る静電放電保護素子を有する半導体装置の平面図である。 図７は本発明の第２実施形態に係る静電放電保護素子を有する半導体装置の断面図である。 図８は本発明の第３変形例に係る静電放電保護素子を有する半導体装置の断面図である。 図９は本発明の第４変形例に係る静電放電保護素子を有する半導体装置の断面図である。 図１０は従来例に係る保護回路であるＧＧＭＯＳを有する回路の回路図である。 図１１（ａ）は図１０に係る保護回路であるＧＧＭＯＳの断面図であり、図１１（ｂ）は対応する平面図である。

符号の説明

１０…パッド電極、１１…内部回路、１２…静電放電保護素子、１３…ＧＧＭＯＳトランジスタ、１４…ツェナーダイオード、１５…抵抗素子、２０…半導体基板、２１…半導体領域、２２…第２半導体領域、２３…第３半導体領域、２４…素子分離絶縁膜、２５…第５半導体領域、２６…ソース領域、２７…高融点金属シリサイド層、２８…ドレイン領域、２９…高融点金属シリサイド層、３０…第４半導体領域、３１…ゲート絶縁膜、３２…ゲート電極、３３…高融点金属シリサイド層、３４…サイドウォール絶縁膜、３５…シリサイド化防止層、４０…パッド電極、５０…サイドウォール絶縁膜、５１…第６半導体領域、５２…高融点金属シリサイド層、６０…第７半導体領域、６１…シリサイド化防止層、７０…第８半導体領域、７１…第９半導体領域

Claims (14)

1. 内部回路を保護する静電放電保護素子
   を有しており、
   前記静電放電保護素子は、
   半導体基板に形成された第１導電型の第１半導体領域と、
   前記第１半導体領域と接合するように前記第１半導体領域の両側に形成された第２導電型の第２半導体領域及び第３半導体領域と、
   前記第１半導体領域の上方に絶縁膜を介して形成されたゲート電極と、
   前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように形成された第１導電型の第４半導体領域と、
   前記第２半導体領域の表層部に形成された第２導電型のソース領域と、
   前記第４半導体領域から所定の距離を離間して前記第３半導体領域の表層部に形成された第２導電型のドレイン領域と、
   前記第４半導体領域と前記ドレイン領域の間の領域において前記半導体基板の表層部に形成された素子分離絶縁膜と
   を有し、
   前記ゲート電極及び前記ソース領域が接地されており、
   前記内部回路に接続された入力パッドが前記ドレイン領域に接続して形成されており、
   前記入力パッドにサージ電圧が入力された際に、前記ドレイン領域と前記第４半導体領域との間でツェナー降伏が生じ、前記第１半導体領域内にキャリアが注入され、当該第１半導体領域内に前記キャリアが注入されたことをトリガとして前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域で構成される寄生バイポーラトランジスタがオン状態となって前記サージ電圧を放電し、前記サージ電圧から前記内部回路を保護する
   半導体装置。
2. 前記第４半導体領域が前記ゲート電極及び前記素子分離絶縁膜に対して自己整合的に形成されている
   請求項１に記載の半導体装置。
3. 前記素子分離絶縁膜の下部における前記半導体基板中に第２導電型の第５半導体領域が形成されている
   請求項１に記載の半導体装置。
4. 前記第４半導体領域と前記ドレイン領域間の横方向耐圧Ｖｔｈと、前記寄生バイポーラトランジスタの耐圧ＢＶｃｅｏが
   Ｖｔｈ＜ＢＶｃｅｏ
   の関係となっている
   請求項１記載の半導体装置。
5. 前記第４半導体領域と前記ドレイン領域間の横方向耐圧Ｖｔｈと、前記寄生バイポーラトランジスタの耐圧ＢＶｃｅｏが
   Ｖｔｈ＜ＢＶｃｅｏ
   の関係となるように、前記素子分離絶縁膜の距離、深さ、あるいはその両方が規定されている
   請求項１記載の半導体装置。
6. 前記ゲート電極の前記ソース領域側にサイドウォール絶縁膜が形成されており、
   前記ソース領域が前記サイドウォール絶縁膜に対して自己整合的に形成されている
   請求項１記載の半導体装置。
7. 前記ゲート電極の前記ドレイン領域側にサイドウォール絶縁膜が形成されており、
   前記サイドウォール絶縁膜に対して自己整合的に、第１導電型の導電性不純物を前記第４半導体領域より高濃度に含有する第６半導体領域が前記第４半導体領域に接続して形成されている
   請求項１記載の半導体装置。
8. 前記ドレイン領域の外周を囲むようなレイアウトで前記ソース領域が設けられている
   請求項１記載の半導体装置。
9. 前記ドレイン領域の外周を囲むように前記ソース領域が設けられ、前記ドレイン領域と前記ソース領域がいずれの場所でも等距離を離間した同心円状のレイアウトで設けられている
   請求項１記載の半導体装置。
10. 内部回路を保護する静電放電保護素子を形成する静電放電保護素子形成工程
    を有しており、
    半導体基板に、第１導電型の第１半導体領域を形成し、前記第１半導体領域と接合するように前記第１半導体領域の両側に第２導電型の第２半導体領域及び第３半導体領域を形成するステップと、
    前記第３半導体領域において前記第１半導体領域と前記第３半導体領域の接合面から所定の距離を離間するように前記半導体基板の表層部に素子分離絶縁膜を形成するステップと、
    前記第１半導体領域の上方に絶縁膜を介してゲート電極を形成するステップと、
    前記ゲート電極と前記素子分離絶縁膜の間の領域における前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように第１導電型の第４半導体領域を形成するステップと、
    前記第２半導体領域の表層部に第２導電型のソース領域を形成するステップと、
    前記第４半導体領域が設けられた側と反対側における前記第３半導体領域の表層部に第２導電型のドレイン領域を形成するステップと、
    前記ゲート電極及び前記ソース領域を接地するように接続し、前記内部回路に接続された入力パッドが前記ドレイン領域に接続するステップと
    を有する
    半導体装置の製造方法。
11. 前記内部回路が内部回路トランジスタを含み、
    前記第４半導体領域を形成するステップを、前記内部回路トランジスタを構成する不純物半導体領域を形成する工程と同時に行う
    請求項１０記載の半導体装置の製造方法。
12. 前記第４半導体領域を形成するステップにおいて、前記ゲート電極及び前記素子分離絶縁膜に対して自己整合的に形成する
    請求項１０に記載の半導体装置の製造方法。
13. 前記素子分離絶縁膜の下部における前記半導体基板中に第２導電型の第５半導体領域を形成するステップをさらに有する
    請求項１０に記載の半導体装置の製造方法。
14. 半導体基板に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域と接合するように前記第１半導体領域の両側に形成された第２導電型の第２半導体領域及び第３半導体領域と、
    前記第１半導体領域の上方に絶縁膜を介して形成されたゲート電極と、
    前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように形成された第１導電型の第４半導体領域と、
    前記第２半導体領域の表層部に形成された第２導電型のソース領域と、
    前記第４半導体領域から所定の距離を離間して前記第３半導体領域の表層部に形成された第２導電型のドレイン領域と、
    前記第４半導体領域と前記ドレイン領域の間の領域において前記半導体基板の表層部に形成された素子分離絶縁膜と
    を有し、
    前記ゲート電極及び前記ソース領域が接地されており、
    入力パッドが前記ドレイン領域に接続して形成されており、
    前記入力パッドにサージ電圧が入力された際に、前記ドレイン領域と前記第４半導体領域との間でツェナー降伏が生じ、前記第１半導体領域内にキャリアが注入され、当該第１半導体領域内に前記キャリアが注入されたことをトリガとして前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域で構成される寄生バイポーラトランジスタがオン状態となって前記サージ電圧を放電する
    静電放電保護素子。

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