JP2002110832A

JP2002110832A - 半導体装置及びその製造方法

Info

Publication number: JP2002110832A
Application number: JP2000298439A
Authority: JP
Inventors: Naoharu Sugiyama; 山直治杉; Tsutomu Tezuka; 塚勉手; Tomohisa Mizuno; 野智久水; Shinichi Takagi; 木信一高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-29
Filing date: 2000-09-29
Publication date: 2002-04-12
Anticipated expiration: 2020-09-29
Also published as: EP1193754A3; US6509587B2; US20020038898A1; EP1193754A2; KR100395202B1; KR20020025684A; JP3998408B2

Abstract

(57)【要約】【課題】高速、低消費電力のトランジスタ、特にひず
みＳｉをチャネルとして有する電界効果トランジスタ、
およびヘテロバイポーラトランジスタを集積化すること
を目的とする。【解決手段】絶縁膜上に薄膜ＳｉＧｅバッファ層とひ
ずみＳｉチャネルを積層したＭＯＳＦＥＴおよび、同じ
く薄膜ＳｉＧｅ層上にエピタキシャル成長したＳｉＧｅ
ベース層およびその上のＳｉエミッタ層を有するＨＢＴ
を複合化した構造を採用する。またＭＯＳＦＥＴを構成
する部分の絶縁膜上の薄膜ＳｉＧｅ層の厚さを、ＨＢＴ
を構成する部分のそれより薄くする。さらにＭＯＳＦＥ
Ｔを構成する部分の絶縁膜上の薄膜ＳｉＧｅ層のＧｅ組
成を、ＨＢＴを構成する部分のそれより高くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、高速、低消費電力の
トランジスタ、特にひずみシリコン（Ｓｉ）をチャネル
として有する電界効果トランジスタとヘテロバイポーラ
トランジスタとを集積化した半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】ｎ−ｐ−ｎ型のバイポーラトランジスタ
において、ベースからエミッタへの正孔の逆注入を抑制
し、電子の注入効率を向上させる手法として、ベース部
より禁制帯幅の広い半導体材料を用いるヘテロバイポー
ラトランジスタ（ＨＢＴ）のアイディアは古くから知ら
れている。特に、ＡｌＧａＡｓ／ＧａＡｓ系のＨＢＴで
は、エミッタ−ベース間において荷電子帯のバンド不連
続幅を伝導帯のそれより大きく取れるため、正孔の逆注
入抑制の効果を十分に発揮できる。

【０００３】Ｓｉ系のバイポーラトランジスタでは、ベ
ース層にＳｉより禁制帯幅の小さいひずみＳｉＧｅを用
いたＨＢＴがすでに作成されている。

【０００４】図１５は、このようなＨＢＴの要部のエネ
ルギバンド構造を表す概念図である。同図に表したよう
に、このＨＢＴは、Ｓｉ基板にコレクタ部１０２を形成
し、その上にＬＰＣＶＤ（Low Pressure Chemical Vapo
r Deposition：減圧化学気相成長法）などの薄膜成長の
手法によりベース層となるＳｉＧｅ結晶層１０４を成長
し、さらにエミッタとなるＳｉ層１０６が積層される。
つまり、ベース−エミッタ間にも、ベース−コレクタ間
にもヘテロ接合が形成される「ダブルへテロ構造」とな
る。

【０００５】このダブルへテロ構造では、高電流注入時
にベース‐コレクタ側のチャージアップのため動作速度
が遅くなることが懸念される。このようなＳｉＧｅ薄膜
ベース層を用いたＨＢＴでは、ＧａＡｓ系等の化合物半
導体を用いたＨＢＴと比べ、従来のＳｉ系ＣＭＯＳＦＥ
Ｔとの複合化が容易に設計できることが最大の利点とな
る。すなわち、高出力の電流利得が必要とされる高周波
（アナログ）回路をＨＢＴで作成し、ロジック部分をＳ
ｉ−ＣＭＯＳで作成する複合素子が実現されている。

【０００６】一方、ＳｉやＳｉＧｅの結晶に応力歪みを
加えると、バンド構造が変調され電子や正孔の移動度が
向上することが知られてる。たとえば格子緩和したＳｉ
Ｇｅ結晶上に形成したひずみＳｉ層では、電子移動度、
正孔移動度共に２倍以上の向上が期待されており、いく
つかの構造提案や素子試作の報告がある。

【０００７】ひずみＳｉ層を用いて、ＦＥＴ素子を作成
するための具体的な構造としては、通常のＳｉ基板上に
厚さ数μｍ、Ｇｅ組成２０〜３０％のＳｉＧｅ層を成長
することにより格子緩和したＳｉＧｅ層（仮想基板）を
形成し、その上に臨界膜厚以下のＳｉ層を積層する方法
が一般的である。この構造では基板の表面にひずみＳｉ
層が露出しているために、従来のＳｉ−ＭＯＳＦＥＴ作
成と類似の工程でＭＯＳＦＥＴが試作できる。

【０００８】

【発明が解決しようとする課題】上述のように、Ｓｉ基
板上に薄膜成長したＳｉＧｅ層をベース層とするＨＢＴ
と、従来のＳｉ−ＣＭＯＳとの複合素子は実現されてい
る。またＳｉ基板上に厚く成長したＳｉＧｅ層を仮想基
板とするひずみＳｉを用いたＦＥＴも提案されている。

【０００９】しかし、Ｓｉ基板上に厚く成長したＳｉＧ
ｅ層を仮想基板とした場合には、多数の素子を集積化し
た際の素子分離が困難なため、ＣＭＯＳやＨＢＴとの複
合化は困難である。

【００１０】本発明は、かかる課題の認識に基づいてな
されたものであり、その目的は、格子緩和したＳｉＧｅ
結晶上のひずみＳｉを用いたＭＯＳＦＥＴとＨＢＴとの
複合化を実現するための構造および作成方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、絶縁膜上に薄膜ＳｉＧｅバッフ
ァ層とひずみＳｉチャネルを積層したＭＯＳＦＥＴおよ
び、同じく薄膜ＳｉＧｅ層上にエピタキシャル成長した
ＳｉＧｅベース層およびその上のＳｉエミッタ層を有す
るＨＢＴを複合化した構造を採用する。

【００１２】また、ＭＯＳＦＥＴを構成する部分の絶縁
膜上の薄膜ＳｉＧｅ層の厚さを、ＨＢＴを構成する部分
のそれより薄くするとよい。また、ＭＯＳＦＥＴを構成
する部分の絶縁膜上の薄膜ＳｉＧｅ層のＧｅ組成を、Ｈ
ＢＴを構成する部分のそれより高くするとよい。

【００１３】換言すると、本発明の半導体装置は、絶縁
層の上に電界効果型素子とバイポーラ型素子とが設けら
れてなる半導体装置であって、前記電界効果型素子は、
前記絶縁層の上に形成された第１のIV族半導体からなる
バッファ層と、前記バッファ層の上に設けられ前記第１
のIV族半導体よりも格子定数の小さい第２のIV族半導体
からなるひずみ半導体層と、を有し、前記ひずみ半導体
層にチャネル領域とソース領域及びドレイン領域が設け
られてなり、前記バイポーラ型素子は、前記絶縁層の上
に形成された第３のIV族半導体からなるコレクタ層と、
前記コレクタ層の上に設けられ前記第３のIV族半導体と
略同一の格子定数を有する第４のIV族半導体からなるベ
ース層と、前記ベース層の上に設けられ、前記第３及び
第４のIV族半導体よりも格子定数の小さい第５のIV族半
導体からなるエミッタ層と、を有することを特徴とす
る。

【００１４】なお、本願明細書において「IV族半導体」
とは、周期律表のIV族元素を主成分とする半導体であ
り、Ｓｉ、Ｇｅ、Ｃなどの単元素半導体のみならず、各
種のIV族元素が混合した半導体も包含するものとする。
さらに、これらに不純物が添加されたものも包含するも
のとする。

【００１５】ここで、前記第１のIV族半導体は、ＳｉＧ
ｅを主成分とし、前記第２のIV族半導体は、Ｓｉを主成
分とし、前記第３のIV族半導体は、ＳｉＧｅを主成分と
し、前記第４のIV族半導体は、前記第３のIV族半導体と
実質的に同一であり、前記第５のIV族半導体は、Ｓｉを
主成分とすることができる。

【００１６】または、前記第１のIV族半導体は、ＳｉＧ
ｅを主成分とし、前記第３のIV族半導体は、ＳｉＧｅを
主成分とし、前記第１のIV族半導体におけるＧｅの濃度
は、前記第３のIV族半導体におけるＧｅの濃度よりも高
いものとすることができる。

【００１７】また、前記バッファ層の層厚は、前記コレ
クタ層の層厚よりも薄いものとすることができる。

【００１８】また、前記バッファ層、前記コレクタ層及
び前記ベース層に導入された格子ひずみは、前記ひずみ
半導体層及び前記エミッタ層に導入された格子ひずみよ
りも小なるものとすることができる。

【００１９】一方、本発明の半導体装置の製造方法は、
絶縁層の上に電界効果型素子とバイポーラ型素子とが設
けられてなる半導体装置の製造方法であって、絶縁層の
上にシリコンとゲルマニウムとを含有する半導体層が積
層されたウェーハを形成する工程と、前記ウェーハ上の
一部分のみを表面から酸化させて酸化層を形成すること
より、前記酸化層の下に残留する前記半導体層における
ゲルマニウムの濃度を上昇させる工程と、前記ウェーハ
上の前記一部分において前記電界効果型素子を形成する
工程と、前記ウェーハ上の前記一部分以外において前記
バイポーラ型素子を形成する工程と、を備えたことを特
徴とする。

【００２０】

【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。

【００２１】図１は、本発明の半導体装置の要部断面構
成の一例を表す概念図である。すなわち、同図は、本発
明の半導体装置において選択的に設けることができる構
成上の特徴点のいくつかを同時に表したものである。

【００２２】本発明の半導体装置は、半導体基板１２の
上に形成された絶縁膜１４を介して、ＦＥＴ部１０Ａと
ＨＢＴ部１０Ｂとが設けられている。

【００２３】まず、ＦＥＴ部１０Ａについて説明する
と、絶縁膜１４の上には格子緩和したＳｉＧｅバッファ
層１６Ａを介してひずみＳｉ層１８が形成されている。
ひずみＳｉ層１８部は、その一部がチャネル領域１８
Ａ、１８Ｂとされ、これらのチャネルの両端には、それ
ぞれ高濃度にドーピングされたソース・ドレイン領域１
８Ｃ、１８Ｄが形成されている。そして、チャネル領域
１８Ａ、１８Ｂの上にはゲート絶縁膜２４を介してゲー
ト電極２６が設けられ、その両側には側壁部２８が設け
られている。また、ソース・ドレイン領域２０の上に
は、電極２９がそれぞれ設けられている。

【００２４】次に、ＨＢＴ部１０Ｂについて説明する
と、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅから
なるコレクタ層１６Ｂ、格子緩和したｐ型ＳｉＧｅから
なるベース層３４、ｎ型Ｓｉからなるエミッタ層３６が
形成され、これら各層の間には、絶縁膜３０、外部ベー
ス３２、絶縁膜３８がそれぞれ設けられている。

【００２５】本発明の構造では、絶縁膜１４の上に形成
された、格子緩和したＳｉＧｅ層１６Ａの上に、ひずみ
Ｓｉ層１８を積層することにより、このひずみＳｉ層１
８をチャンネルとして利用でき、より高い移動度を有す
るＭＯＳＦＥＴが作成できる。

【００２６】さらに、同様に絶縁膜１４の上に形成され
た、格子緩和したＳｉＧｅ層１６Ｂをコレクタ層とし、
その上に薄膜成長したＳｉＧｅ層３４をベース層とし、
Ｓｉエミッタ層３６を積層するＨＢＴを作成することに
より、同一の材料系で超高速のＣＭＯＳＦＥＴとＨＢＴ
を、容易な素子分離工程により作製することが可能とな
る。

【００２７】図２は、本発明の半導体装置におけるＨＢ
Ｔ部１０Ｂのバンド構造を表す概念図である。同図に表
した価電子帯Ｅｖ及び伝導帯Ｅｃのダイアグラムから分
かるように、格子緩和したｎ型ＳｉＧｅ層１６Ｂをコレ
クタとして、その上にＰ型緩和ＳｉＧｅベース層３４を
積層しさらにｎ型ひずみＳｉ層３６をエミッタとする構
造では、エミッタ・ベース間のみがヘテロ接合となる。
このため、コレクタ層１６Ｂへのチャージアップによる
性能劣化は起こりにくく、高い動作特性を維持すること
ができる。

【００２８】また、ＦＥＴ部１０Ａにおいて、絶縁膜１
４上の薄膜ＳｉＧｅ層１６Ａの厚さを、ＨＢＴ部１０Ｂ
のＳｉＧｅ層１６Ｂよりも薄くすることにより、ＨＢＴ
部１０Ｂではコレクターの抵抗を下げることなく、且
つ、ＦＥＴ部１０Ａにおいては基板側を空乏化する動作
条件を実現できる。

【００２９】さらに、ＦＥＴ部１０Ａを構成する部分の
薄膜ＳｉＧｅ層１６ＡのＧｅ濃度を、ＨＢＴ部１０Ｂを
構成する部分のＳｉＧｅ層１６Ｂよりも高くすることに
より、ＨＢＴ部１０Ｂでは、エミッタ・ベース間の格子
不整合を低減し、且つＦＥＴ部１０Ａではチャンネル領
域１８Ａ、１８Ｂにより大きなひずみを導入し、移動度
の増大効果を高めることができる。

【００３０】なお、本発明においては、ＳｉＧｅ層１６
Ａ、１６Ｂ及び３４や、Ｓｉ層１８、３６は、Ｃ（炭
素）を含有していても良い。すなわち、これらの半導体
層のいずれかあるいは全てが、所定量のＣを含有してい
ても、上述の作用効果を同様に得ることは可能であり、
Ｃを含有させることにより、格子ひずみ量とバンド不連
続量との関係をより広範に調節することが可能となる。

【００３１】

【実施例】以下、実施例を参照しつつ、本発明の実施の
形態についてさらに詳細に説明する。

【００３２】（第１の実施例）図３は、本発明の第１の
実施例にかかる半導体装置の要部断面構成を表す概念図
である。同図については、図１乃至図２に関して前述し
たものと同様の要素には同一の符号を付した。

【００３３】すなわち、本実施例においては、（００
１）Ｓｉ基板１２の上に埋め込み酸化膜１４が形成さ
れ、その上にＦＥＴ部１０ＡとＨＢＴ部１０Ｂが設けら
れている。

【００３４】まず、ＦＥＴ部１０Ａについて説明する
と、埋め込み酸化膜１４の上には、格子緩和したＳｉＧ
ｅバッファ層１６ＡとひずみＳｉチャネル層１８、が積
層されており、ひずみＳｉチャンネル層１８の上にはゲ
ート２６およびソース／ドレイン電極２９が形成されて
ＣＭＯＳＦＥＴ部が構成されている。ここでゲート絶縁
膜２４としては、ひずみＳｉ層１８の表面を熱酸化して
得られる厚さ約３ｎｍの酸化膜を用いており、その上に
多結晶Ｓｉ層を堆積してゲート電極２６を形成してい
る。

【００３５】一方、ＨＢＴ部１０Ｂについて説明する
と、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅから
なるコレクタ層１６Ｂ、格子緩和した厚さ５０ｎｍのｐ
型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエ
ミッタ層３６が形成され、これら各層の上下には、絶縁
膜３０、外部ベース３２、絶縁膜３８、外部エミッタ４
０がそれぞれ設けられている。

【００３６】次に、本実施例の半導体装置の製造方法に
ついて説明する。図３に例示したように、絶縁膜１４の
上に格子緩和したＳｉＧｅ層１６Ａ、１６Ｂを直接接合
した構造を具体化するための要素材料技術としては、以
下の３つの手法を挙げることができる。

【００３７】（１）薄膜ＳＯＩ（Silicon on Insulato
r）上にＳｉＧｅをエピタキシャル成長する方法（A.R.P
owell et al., Appl. Phys. Lett. 64, 1856 (1994)）（２）Ｓｉ基板上に形成した酸化膜と、Ｓｉ基板上にエ
ピタキシャル成長したＳｉＧｅの積層構造を対向しては
りあわせ、後にＳｉＧｅ積層構造の一部を除去する方法
（特許第３０３７９３４号、特許第２９０８７８７号）（３）ＳｉＧｅ層に酸素イオン注入を施し、高温アニー
ルを経てＳｉＧｅ層中に埋め込み酸化膜を形成する方法本実施例においては、ひとつの具体例として、厚さ１μ
ｍ以上の厚さのＳｉＧｅ層に直接酸素イオン注入を施
し、アニールをすることにより埋め込み酸化膜層１４を
形成した。

【００３８】図４乃至図８は、本実施例の半導体装置の
製造方法の要部を表す工程断面図である。

【００３９】本実施例においては、まず、図４（ａ）に
表したように、比抵抗４．５〜６Ωｃｍのｐ型（１０
０）Ｓｉウェーハ１２を基板に用い、傾斜組成ＳｉＧｅ
層２０２と、Ｓｉ_０．８Ｇｅ_０．２層２０４、Ｓｉ層２
０６を順次成長した。ここで、Ｓｉ基板１２上への各
層の薄膜成長は、超高真空ＣＶＤ装置を用いて行った。
原料ガスは、Ｓｉ_２Ｈ_６、およびＧｅＨ_４として、ドー
パントの添加はしていない。代表的な成膜条件は、基板
温度６５０℃、Ｓｉ_２Ｈ_６原料分圧３０ｍＰａ、ＧｅＨ
_４分圧６０ｍＰａとした。

【００４０】成長膜は、Ｇｅ組成を徐々に増加していく
傾斜組成層２０２、Ｇｅ組成２０％で固定した厚さ１μ
ｍの固定組成層２０４、さらに最上層に厚さ３０ｎｍの
Ｓｉ層２０６を積層した構造となっている。最上層のＳ
ｉ層２０６は、ＳＩＭＯＸ（Separation by IMplanted
OXygen）の高温アニールに対する表面保護層の役割を果
たすが、工程中にそのほとんどが酸化膜（ＳｉＯ_２層）
となることが予想される。

【００４１】次に、図４（ｂ）に表したように、埋め込
み酸化膜１４を形成した。すなわち、ＳｉＧｅ層の形成
が終了した試料に、酸素イオン注入および高温アニール
を施した。具体的な条件は、イオン注入が酸素イオン加
速エネルギー１８０ｋｅＶ、注入ドーズ４×１０^１７ｃ
ｍ^−２、アニールが１３００℃、８時間である。このプ
ロセスにより、表面から４００ｎｍの深さのところに厚
さ１００ｎｍの酸化膜層１４が形成される。ここで酸化
膜１４の中にはＧｅ元素がほとんど存在せず、Ｇｅ元素
は高温アニール中に拡散してしまったものと推定され
る。また、酸化膜１４上のＳｉＧｅ層２０４Ｂは完全に
格子緩和をしている。一方、埋め込み酸化膜１４の下側
のＳｉＧｅ層２０４ＡはＧｅが拡散して濃度の低下した
ＳｉＧｅ層が奥深くまで続いている。これに対して、埋
め込み酸化膜１４の上側のＳｉＧｅ層２０４Ｂでは、酸
化膜層が壁となり、Ｇｅの拡散は抑制される。

【００４２】このようにして埋め込み酸化膜１４の上
に、Ｇｅ組成２０％、厚さ約４００ｎｍのＳｉＧｅ層２
０４Ｂが形成される。

【００４３】次に、図５（ａ）に表したように、このＳ
ｉＧｅ層２０４の表面を酸化膜２１０および窒化膜２１
２で覆う。これらの酸化膜（膜厚１００ｎｍ）２１０お
よび窒化膜（膜厚２００ｎｍ）２１２は、ＣＶＤ法で堆
積することができる。但し、他の実施例として後に説明
するように、熱酸化を施してもかまわない。

【００４４】次に、図５（ｂ）に表したように、堆積し
た保護膜のうちＭＯＳＦＥＴを作成する部分のみを、フ
ォトリソグラフィの手法でエッチングし、ＳｉＧｅ層２
０４Ｂの表面を露出させる。具体的には、レジスト塗布
後エッチングを施す部分のみ開口し、ドライエッチング
およびＨＦ処理により窒素化膜および酸化膜を除去す
る。

【００４５】次に、図５（ｃ）に表したように、露出し
たＳｉＧｅ層２０４Ｂをエッチングし、Ｓｉ層を堆積す
る。具体的には、まず、露出した部分のＳｉＧｅ層２０
４Ｂの一部除去と再成長前表面処理工程を行う。ＣＶＤ
法で形成した酸化膜を除去した後にも、ＳＩＭＯＸ工程
終了後の基板表面には熱酸化膜層が形成されていること
が予想されるため、弗酸による酸化膜除去を行い、さら
にＨＦ＋ＨＮＯ_３系エッチャントでＳｉおよびＳｉＧｅ
層の一部をエッチングした。

【００４６】ＨＦ＋Ｈ_２ＮＯ_３系エッチャントの組成は
（ＨＦ：Ｈ_２Ｏ：ＨＮＯ_３）＝１：２０：５０であり、
室温でのエッチングレートはＳｉに対して６００ｎｍ／
分、Ｇｅ組成２０％のＳｉＧｅに対しては１３００ｎｍ
／分であった。この溶液は濃度を調整することによりエ
ッチング速度をさらに遅くすることが可能である。この
段階で酸化膜上のＳｉＧｅ層２０４Ｂの厚さを１００ｎ
ｍ以下、理想的には５ないし１０ｎｍ程度にまで薄くす
る。しかし素子の設計によっては必ずしも、ＣＭＯＳ部
のＳｉＧｅ層の厚さを極薄にまでする必要は無い。

【００４７】続いて、ウェーハをＨＦ溶液に浸すことに
より露出したＳｉＧｅ層２０４Ｂの表面に水素終端処理
を施す。

【００４８】その後、ウェーハを再び成膜装置に導入
し、再成長開始前に１Ｐａの水素雰囲気下で９００℃の
加熱処理を施し、表面層をクリーニングした後、熱さ３
０ｎｍの薄膜結晶のＳｉ層１８を成長する。このＳｉ層
１８には応力歪が加わっており、ＭＯＳＦＥＴのチャン
ネルとなる。すなわち、Ｓｉは、ＳｉＧｅよりも格子定
数が小さい。従って、Ｓｉ層１８には、面内方向に沿っ
た引っ張り応力が負荷されて引っ張りひずみが導入され
ている。

【００４９】次に、ウェーハを熱酸化炉に導入し、図５
（ｄ）に表したように、ひずみＳｉ層１８の表面に厚さ
５ｎｍの熱酸化膜２４を形成する。さらにゲート２６と
なる厚さ１００ｎｍの多結晶Ｓｉ層２１４を堆積する。

【００５０】この後、フォトリソグラフィの手法によ
り、図６（ａ）に表したように、ゲート２６となる部分
の多結晶Ｓｉ層のみ残し残りの多結晶Ｓｉ層２１４を除
去する。

【００５１】そして、図６（ｂ）に表したようにＦＥＴ
の要部を完成させる。具体的には、絶縁物の堆積とエッ
チバックプロセスによってゲート側壁２８を形成し、さ
らに、ｎ型・ｐ型に適応した不純物のイオン注入を適宜
行って、ソース／ドレイン領域１８Ｃ、１８Ｄの形成と
ゲート２６の低抵抗化を施す。ここでｎ型・ｐ型ＦＥＴ
素子の分離は、埋め込み酸化膜１４上のＳｉＧｅ層１６
Ａをエッチングにより除去することにより容易に行うこ
とが可能である。

【００５２】次に、ＨＢＴ部の形成プロセスを開始す
る。

【００５３】まず、再度、ウェーハ全面を酸化膜および
窒化膜などの保護膜２１８で覆う。続いて、ＨＢＴ部の
保護膜を除去し、図６（ｃ）に表したように、バイポー
ラトランジスタのコレクタ部となるＳｉＧｅ層２０４Ｂ
を露出させる。この後、ＦＥＴ部で行ったように、Ｓｉ
Ｇｅ層２０４Ｂをエッチングして、厚さを調整する工程
を加えてもよい。このとき、ＳｉＧｅ層２０４Ｂの厚さ
がＦＥＴ部のそれと同じになるまでエッチングしてもよ
い。この後、イオン注入により砒素を濃度３×１０^１７
ｃｍ^−３になるように導入して、コレクタ部となるＳｉ
Ｇｅ層１６Ｂを形成する。

【００５４】次に、図７（ａ）に表したように、コレク
タ部１６Ｂの表面にＣＶＤ法により厚さ２０ｎｍの酸化
膜３０を形成し、さらに１００ｎｍの多結晶Ｓｉ層３２
を堆積する。この多結晶Ｓｉ層３２にホウ素のイオン注
入を施した後、図７（ｂ）に表したように、外部ベース
（ベース層の電極引き出し部）のみを残し多結晶Ｓｉ層
３２を除去する。さらに、ＣＶＤ酸化膜３０の真性ベー
スに対応する部分のみに開口を施す。

【００５５】続いて、このコレクタ部の開口表面を、先
ほどのひずみＳｉ層成長前と同様に清浄化し、薄膜成長
装置に導入し、図７（ｃ）に表したように、ベース層と
なる厚さ５０ｎｍのＳｉＧｅ層３４を成長する。このと
き成長するＳｉＧｅ層３４には、５×１０^１９ｃｍ^−３
のホウ素が不純物として添加されている。このベース層
３４は開口したコレクタ部のみでなく、先に形成した外
部ベース部３２の上にも成長をするため、後の工程で外
部ベースに電極を形成することにより、ベース層のコン
タクトが確保される。さらに、ＳｉＧｅ層３４に続き、
不純物を添加していない厚さ２ｎｍのＳｉ層３６を成長
する。

【００５６】次に、表面にＣＶＤ法により厚さ１０ｎｍ
の酸化膜３８を堆積し真性ベース部のみ開口を施したの
ち、多結晶Ｓｉ（厚さ１００ｎｍ）層４０を堆積後、砒
素のイオン注入を施し、さらにエミッタとなる部分を残
して周囲を除去して図８（ａ）に表した構造が得られ
る。

【００５７】その後、全体をＣＶＤ法により堆積した酸
化膜（図示せず）で覆う。ここでイオン注入後の不純物
活性化のために、９００℃・６０秒のアニールを施す。
このイオン注入後の活性化アニールは、イオン注入を施
した直後に毎回行わなくても、本実施例のように、すべ
てのイオン注入工程が終了した後に１度だけ行ってもよ
い。また、この活性化アニールにより、多結晶Ｓｉエミ
ッタ層４０に導入された不純物の砒素が一部拡散し、Ｓ
ｉＧｅベース層３４との間の厚さ２ｎｍのＳｉ層３６に
はいりこむ。したがってＳｉＧｅベース層３４と、薄膜
結晶成長したＳｉ層３６との界面がｐ−ｎ接合部とな
る。

【００５８】最後に、全体を覆っているＣＶＤ酸化膜
に、各電極形成部の開口をあけ、アルミニウムを蒸着し
電極加工を施して図８（ｂ）に表した構造が完成する。

【００５９】なお、上述の実施例においては、ＦＥＴ部
１０Ａのゲート電極材料として、Ｗなどの金属を用いる
ことも可能である。また、ゲート絶縁膜２４としては、
Ｓｉ酸化膜（ＳｉＯ_２）はもちろん、Ｓｉ窒化膜（Ｓｉ
_３Ｎ_４）、Ｓｉ酸窒化膜（ＳｉＯ_ｘＮ_ｙ）、Ａｌ
_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、Ｙａ_２Ｏ_３等の高誘電
体ゲート絶縁膜も用いることが出来る。

【００６０】（第２の実施例）次に、本発明の第２の実
施例にかかる半導体装置について説明する。

【００６１】図９は、本実施例の半導体装置の要部断面
構成を表す概念図である。同図については、図１乃至図
８に関して前述したものと同様の要素には同一の符号を
付した。

【００６２】すなわち、本実施例においても、Ｓｉ基板
１２の上に埋め込み酸化膜１４が形成され、その上にＦ
ＥＴ部１０ＡとＨＢＴ部１０Ｂが設けられている。

【００６３】まず、ＦＥＴ部１０Ａについて説明する
と、埋め込み酸化膜１４の上には、格子緩和したＳｉＧ
ｅバッファ層１６ＡとひずみＳｉチャネル層１８、が積
層されており、ひずみＳｉチャンネル層１８の上にはゲ
ート２６およびソース／ドレイン電極２９が形成されて
ＣＭＯＳＦＥＴ部が構成されている。ここでゲート絶縁
膜２４としては、ひずみＳｉ層１８の表面を熱酸化して
得られる厚さ約３ｎｍの酸化膜を用いており、その上に
多結晶Ｓｉ層を堆積してゲート電極２６を形成してい
る。

【００６４】一方、ＨＢＴ部１０Ｂについて説明する
と、絶縁膜１４の上には格子緩和したｎ型ＳｉＧｅから
なるコレクタ層１６Ｂ、格子緩和した厚さ５０ｎｍのｐ
型ＳｉＧｅからなるベース層３４、ｎ型Ｓｉからなるエ
ミッタ層３６が形成され、これら各層の上下には、絶縁
膜３０Ａ、３０Ｂ、外部ベース３２、絶縁膜３８Ａ、３
８Ｂがそれぞれ設けられている。

【００６５】本実施例においては、ＳｉＧｅバッファ層
１６ＡとＳｉＧｅコレクタ層１６Ｂにおけるゲルマニウ
ム濃度が異なる。すなわち、バッファ層１６Ａの方がコ
レクタ層１６Ｂよりも高いゲルマニウム濃度を有する。
この特徴により、後に詳述するように、ＨＢＴの特性の
劣化を防ぎつつ、ＦＥＴの移動度をさらに高めることが
可能となる。

【００６６】以下に、本実施例の半導体装置の製造方法
について説明する。

【００６７】図１０乃至図１４は、本実施例の製造方法
の要部を表す工程断面図である。

【００６８】本実施例においては、まず、図１０（ａ）
に表したように、厚さ１００ｎｍの埋め込み酸化膜を含
むＳＯＩ基板４００（ＳＯＩ層４０２の厚さ約２０ｎ
ｍ）上に、ＵＨＶ−ＣＶＤ法またはＭＢＥ法またはＬＰ
−ＣＶＤ法により、Ｓｉ_０．９Ｇｅ_０．１層４０４を１
５０ｎｍ、Ｓｉキャップ層４０６を５ｎｍ成長する。こ
の時、各層の膜厚は、成長温度における臨界膜厚を十分
に下回っているため、ミスフィット転位など欠陥は生じ
ない。

【００６９】次に、このウェーハを酸化炉に投入し、窒
素で５０％に希釈した酸素ガスを用いて１１００℃に
て、図１０（ｂ）に表したように、層厚１５０ｎｍの熱
酸化膜４０８を形成する。この熱酸化工程により、薄膜
成長法で形成したＳｉＧｅ層４０４のＧｅ原子は埋め込
み酸化膜１４上の結晶層４０４、４０２の中を拡散す
る。しかし、埋め込み酸化膜１４中には入り込まず、ま
た表面側の熱酸化膜４０８中にもＧｅ原子は入り込まな
い（すなわち、熱酸化がＳｉＧｅ層４０４に向かって進
むにつれてＧｅ原子は結晶層４０４、４０２中に濃縮さ
れる）ため、最終的に埋め込み酸化膜１４の上にはＧｅ
組成１５％、厚さ１００ｎｍのＳｉＧｅ層４１０および
厚さ１５０ｎｍの熱酸化膜４０８が残る。

【００７０】次に、このＳｉＧｅ層４１０の表面の全面
を覆っている酸化膜４０８をいったん除去した後、５ｎ
ｍの酸化膜３０ＡをＣＶＤ法により堆積し、さらにその
表面をすべて窒化膜３０Ｂで覆う。このときの窒化膜
（層厚１０ｎｍ）はＣＶＤ法で堆積する。堆積した窒化
膜３０Ｂおよび酸化膜３０Ａのうち、フォトリソグラフ
ィの手法でＭＯＳＦＥＴを作成する部分のみをエッチン
グ除去し、図１１（ａ）に表したように、ＳｉＧｅ層４
１０の表面を露出させる。より具体的には、図示しない
レジスト塗布後エッチングを施す部分のみ開口し、ドラ
イエッチング処理により窒素化膜３０Ｂを除去した後、
酸化膜３０Ａを酸処理により除去する。

【００７１】この後、レジストを剥離してウェーハを再
び酸化炉に導入し、図１１（ｂ）に表したように、開口
部を熱酸化する。このとき、温度１１００℃で１３０ｎ
ｍの熱酸化膜４１６を形成することによりＳｉＧｅ層４
１０の薄層化ができる。このとき表面の熱酸化膜４１６
にはＧｅが含まれず、酸化の進行とともにＧｅは結晶層
４１０へとはじき出される。さらに埋め込み酸化膜１４
と表面の熱酸化膜４１６との間にはさまれたＧｅ原子
は、埋め込み酸化膜１４を通りぬけることもできないの
で、ＳｉＧｅ層４１０が薄くなるにつれてＧｅ濃度が高
くなる。その結果、ＦＥＴ部においては、埋め込み酸化
膜１４上にＧｅ組成４５％、厚さおよそ３０ｎｍのＳｉ
Ｇｅ層１６Ａと熱酸化膜４１６が残る。なお、開口部以
外の窒化膜３０Ｂで覆われた部分に関しては酸化は進行
しない。

【００７２】一般に、ひずみＳｉ層では、歪の大きさに
応じて電子や正孔（特に正孔）の移動度の増大の効果が
大きい。理想的には、１％以上の歪が加わっていること
が望ましい。これは、下地となるＳｉＧｅ層１６ＡのＧ
ｅ組成にして約２５％あるいはそれ以上に相当する。ま
た、格子緩和したＳｉＧｅ層１６Ａがその上に成長する
ひずみＳｉ層と同程度の層厚を有する場合は、両者の応
力がバランスして、一部応力が緩和ＳｉＧｅ層１６Ａへ
も加えられる可能性がある。その結果として、ひずみＳ
ｉ層に１％以上の歪を加えるためには、下地のＳｉＧｅ
層１６ＡのＧｅ組成を４０％あるいはそれ以上とするこ
とが必要とされる。さらに、ＭＯＳＦＥＴにおいてゲー
ト長を０．１μｍ以下のサイズにまで微細化することを
想定した場合、ショートチャンネル効果の影響が無視で
きなくなる。これを低減するために、ＳＯＩ構造におい
てＳＯＩ層の厚さを２０ｎｍ程度あるいはそれ以下にす
る方法が有効とされている。以上のように、埋め込み酸
化膜層１４上のＳｉＧｅ層１６Ａの厚さを極薄化し、Ｇ
ｅ濃度を高くすることはＣＭＯＳ作製にとってはメリッ
トが大きい。

【００７３】一方、ＨＢＴではエミッタとベース間の荷
電子帯のバンド不連続量をさほど大きく取らなくても、
逆注入抑制の効果は得られる。むしろ、ＳｉＧｅ層１６
ＢのＧｅ組成を大きくすると、プロセスの困難さや、臨
界膜圧の制約などが生ずるため、必ずしもＨＢＴ部では
ＳｉＧｅ層１６ＢのＧｅ組成を高くする必要は無い。さ
らに、コレクタ部の電極を形成することを考えると、Ｓ
ｉＧｅ層１６Ｂの厚さを極端に薄くすることは、抵抗値
を高める結果となり不都合である。つまり、ＣＭＯＳ部
とは異なり、ＨＢＴ部ではＳｉＧｅ層１６ＢのＧｅ組成
を高め、厚さを薄くすることは、性能向上のために有効
な方法ではない。換言すると、ＣＭＯＳ部のみにおい
て、ＳｉＧｅ層１６Ａの厚さを薄くして、且つＧｅ濃度
を高くすることが望ましい。

【００７４】次に、窒化膜３０Ｂで覆われたＨＢＴ部に
高濃度コレクタを形成するために、図１２（ａ）に表し
たように、砒素のイオン注入を行う。このとき、ＦＥＴ
部のＳｉＧｅ層１６Ａの領域には、厚さ１３０ｎｍ程度
の熱酸化膜４１６があるため、砒素は到達しない。

【００７５】この後、図１２（ｂ）に表したように、Ｆ
ＥＴ部の厚い酸化膜４１６を除去し、厚さ３０ｎｍのＳ
ｉ_０．５５Ｇｅ_０．４５層を露出させ、さらにその表面
を清浄化する。そして、厚さ１５ｎｍのひずみＳｉ層１
８を成長し、さらにその表面に３ｎｍの熱酸化膜４１８
を形成する。このとき、ひずみＳｉ層１８を選択成長の
モードで形成することにより、ＨＢＴ部の窒化膜３０Ｂ
上には成長せず、ＦＥＴ部にのみ成長させることが可能
である。また、その後の薄い熱酸化膜４１８も、当然Ｈ
ＢＴ部の窒化膜３０Ｂ上には形成されない。

【００７６】続いて、図１２（ｃ）に表したように、ウ
ェーハ全面に厚さ約１００ｎｍの多結晶Ｓｉ層４２０を
堆積する。この層は、ＦＥＴ部、ＨＢＴ部の全面に堆積
することができる。

【００７７】この後、図１３（ａ）に表したように、Ｆ
ＥＴ部の多結晶Ｓｉ層４２０をパターニングしてゲート
２６を形成し、さらに側壁部２８を形成する。さらに、
ＦＥＴ部は、ｎ型、ｐ型ＦＥＴ素子に応じて砒素、ホウ
素のイオン注入を施し、多結晶Ｓｉゲート２６の低抵抗
化と、ソース／ドレイン領域１８Ｃ、１８Ｄの低抵抗化
を行う。このとき、ＨＢＴ部に堆積した多結晶Ｓｉ層４
２０はベース引出し電極（外部ベース）３２となるた
め、ＦＥＴ部でホウ素をイオン注入するときに同時にイ
オン注入を施すことができる。図１３（ａ）では、ｎ型
領域を保護膜４２２で覆い、ＨＢＴ部及びｐ型領域にホ
ウ素をイオン注入している状態を表している。つまり、
この工程では、ＦＥＴ部のゲートとＨＢＴ部の外部ベー
ス（ベース引き出し部）３２を同時に形成している。

【００７８】本実施例では多結晶Ｓｉ層４２０を用いた
が、ここで多結晶ＳｉＧｅを用いることも、優れた素子
を作製するために有効である。このようにすれば、ＨＢ
Ｔ部において、真性ベース層はＳｉＧｅとなるため、外
部ベースもＳｉＧｅとした方が抵抗低減の効果が期待で
きる。同じくＦＥＴ部のゲートにおいても多結晶ＳｉＧ
ｅは高濃度に不純物を導入したときのキャリアの活性化
率が高いことが期待され、低抵抗化さらには、チャンネ
ル側の空乏層の伸びを抑える効果などが期待される。

【００７９】ＦＥＴ部において、多結晶Ｓｉゲート２６
の低抵抗化や、ソース／ドレイン領域１８Ｃ、１８Ｄの
低抵抗化が終了した後は、ウェーハ表面をＣＶＤで形成
する酸化膜（保護膜）４２４で覆い、ＨＢＴ作成の工程
へすすむ。一方、ＨＢＴ部では、ホウ素のイオン注入が
終了した多結晶Ｓｉ層４２０の上に、図１３（ｂ）に表
したように、厚さ５０ｎｍの酸化膜３８Ａと厚さ５０ｎ
ｍの窒化膜３８ＢをそれぞれＣＶＤ法で堆積する。

【００８０】続いて、図１３（ｃ）に表したように、真
性ベース部に対応する部分の窒化膜３８Ｂおよび酸化膜
３８Ａを開口し、さらに、ホウ素の添加してある多結晶
Ｓｉ層４２０をエッチングする。このとき、多結晶Ｓｉ
層４２０のエッチング量を調節し、窒化膜３８Ｂおよび
酸化膜３８Ａからなるマスクの下側まで一部除去する。
すなわち窒化膜３８Ｂ、酸化膜３８Ａが「ひさし」のよ
うに飛び出して残る形状とする。

【００８１】続いて、図１４（ａ）に表したように、コ
レクタ部１６Ｂの上の薄い窒化膜３０Ｂ、酸化膜３０Ａ
を除去する。ここでは、まずドライエッチング法で窒化
膜３０Ｂを除去するが、外部ベース３２の上を保護する
窒化膜３８Ｂは厚さが厚いので除去されずに残る。

【００８２】このようにしてコレクタ部１６Ｂの一部を
露出させた後、露出した表面を清浄化して、ホウ素を添
加した厚さ５０ｎｍのＳｉ_０．８５Ｇｅ_０．１５層３４
を選択成長のモードで成長する。この結果、真性ベース
層３４はコレクタ領域１６Ｂに接合し、且つ外部ベース
を保護するひさし状の窒化膜３８Ｂ／酸化膜３８Ａの下
で外部ベース３２に接続するように形成される。

【００８３】その後、図１４（ｃ）に表したように、さ
らに真性ベース３４の上に不純物を添加しないＳｉ層３
６を成長し、イオン注入により砒素を添加してエミッタ
に加工する。このときＳｉ層３６を成長する際にドーパ
ントを添加してもかまわない。

【００８４】ここで、真性ベース３４としてＧｅ組成を
１５％から徐々に３０％まで増加する傾斜組成層を用い
ることも、ベース内を走行する電子のスピードを加速す
る効果が期待できて、素子性能を上げるためには有効で
ある。

【００８５】以上の工程が完了した後、コンタクトが必
要な部分を開口しアルミニウム等の金属材料で電極を形
成して図９に表した半導体装置が完成する。

【００８６】

【発明の効果】以上詳述したように、本発明によれば、
絶縁膜上に形成された格子緩和したＳｉＧｅ層の上に、
チャンネル層となるひずみＳｉ層を積層することによ
り、このひずみＳｉ層をチャンネルに利用でき、より高
速の移動度のＭＯＳＦＥＴを実現できる。

【００８７】さらに、本発明によれば、同様に絶縁膜上
に形成された、格子緩和したＳｉＧｅ層をコレクタ層と
し、その上に薄膜成長したＳｉＧｅ層をベース層とし、
Ｓｉエミッタ層を積層するＨＢＴを作成することによ
り、同一の材料系で超高速のＣＭＯＳＦＥＴとＨＢＴ
を、容易な素子分離工程により作製することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の要部断面構成の一例を表
す概念図である。

【図２】本発明の半導体装置におけるＨＢＴ部１０Ｂの
バンド構造を表す概念図である。

【図３】本発明の第１の実施例にかかる半導体装置の要
部断面構成を表す概念図である。

【図４】本発明の第１実施例の半導体装置の製造方法の
要部を表す工程断面図である。

【図５】本発明の第１実施例の半導体装置の製造方法の
要部を表す工程断面図である。

【図６】本発明の第１実施例の半導体装置の製造方法の
要部を表す工程断面図である。

【図７】本発明の第１実施例の半導体装置の製造方法の
要部を表す工程断面図である。

【図８】本発明の第１実施例の半導体装置の製造方法の
要部を表す工程断面図である。

【図９】本発明の第２の実施例の半導体装置の要部断面
構成を表す概念図である。

【図１０】本発明の第２実施例の製造方法の要部を表す
工程断面図である。

【図１１】本発明の第２実施例の製造方法の要部を表す
工程断面図である。

【図１２】本発明の第２実施例の製造方法の要部を表す
工程断面図である。

【図１３】本発明の第２実施例の製造方法の要部を表す
工程断面図である。

【図１４】本発明の第２実施例の製造方法の要部を表す
工程断面図である。

【図１５】従来のＨＢＴの要部のエネルギバンド構造を
表す概念図である。

【符号の説明】

１２基板１４絶縁膜１６ＡＳｉＧｅバッファ層１６ＢＳｉＧｅコレクタ層１８ひずみＳｉ層１８Ａ、１８Ｂチャネル領域１８Ｃ、１８Ｄソース・ドレイン領域２４ゲート絶縁膜２６ゲート２８側壁２９ソース・ドレイン電極３０絶縁膜３２外部ベース３４ベース３６エミッタ３８絶縁膜４０外部エミッタ

【手続補正書】

【提出日】平成１２年１０月１３日（２０００．１０．
１３）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図９】

【図５】

【図６】

【図８】

【図１０】

【図１５】

【図７】

【図１１】

【図１２】

【図１３】

【図１４】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/06 １０１Ｕ 29/165 ３２１Ｂ 21/331 29/72 29/73 29/78 ６１３Ａ 29/786 ６１８Ｂ６１８Ｅ (72)発明者水野智久神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者高木信一神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内Ｆターム(参考） 5F003 AP00 AZ01 AZ03 BA91 BA92 BB00 BB04 BB07 BB08 BC01 BC04 BE00 BE07 BE90 BF06 BG03 BG06 BH06 BH18 BH99 BJ15 BM01 BP06 BP31 BP36 BP41 BP94 5F032 AA07 AA09 CA17 CA18 DA43 DA45 DA60 DA71 DA74 5F048 AA00 AC05 BA04 BA09 BA14 BA16 BB05 BB09 BB11 BD00 BD01 BD09 BE01 BF03 CA00 CA03 CA14 DA25 5F082 AA06 BA22 BA31 BA35 BA47 BC01 BC09 CA01 DA03 EA02 EA10 EA22 EA27 EA45 5F110 AA01 AA09 BB04 CC02 DD05 DD13 EE01 EE04 EE09 EE32 EE42 FF01 FF02 FF03 FF04 FF23 GG01 GG02 GG07 GG19 GG47 HJ13 HL03 NN02 NN23 NN71 QQ17

Claims

【特許請求の範囲】

【請求項１】絶縁層の上に電界効果型素子とバイポーラ
型素子とが設けられてなる半導体装置であって、前記電界効果型素子は、前記絶縁層の上に形成された第
１のIV族半導体からなるバッファ層と、前記バッファ層
の上に設けられ前記第１のIV族半導体よりも格子定数の
小さい第２のIV族半導体からなるひずみ半導体層と、を
有し、前記ひずみ半導体層にチャネル領域とソース領域
及びドレイン領域が設けられてなり、前記バイポーラ型素子は、前記絶縁層の上に形成された
第３のIV族半導体からなるコレクタ層と、前記コレクタ
層の上に設けられ前記第３のIV族半導体と略同一の格子
定数を有する第４のIV族半導体からなるベース層と、前
記ベース層の上に設けられ、前記第３及び第４のIV族半
導体よりも格子定数の小さい第５のIV族半導体からなる
エミッタ層と、を有することを特徴とする半導体装置。
【請求項２】前記第１のIV族半導体は、ＳｉＧｅを主成
分とし、前記第２のIV族半導体は、Ｓｉを主成分とし、前記第３のIV族半導体は、ＳｉＧｅを主成分とし、前記第４のIV族半導体は、前記第３のIV族半導体と実質
的に同一であり、前記第５のIV族半導体は、Ｓｉを主成分とすることを特
徴とする請求項１記載の半導体装置。
【請求項３】前記第１のIV族半導体は、ＳｉＧｅを主成
分とし、前記第３のIV族半導体は、ＳｉＧｅを主成分とし、前記第１のIV族半導体におけるＧｅの濃度は、前記第３
のIV族半導体におけるＧｅの濃度よりも高いことを特徴
とする請求項１記載の半導体装置。
【請求項４】前記バッファ層の層厚は、前記コレクタ層
の層厚よりも薄いことを特徴とする請求項１〜３のいず
れか１つに記載の半導体装置。
【請求項５】前記バッファ層、前記コレクタ層及び前記
ベース層に導入された格子ひずみは、前記ひずみ半導体
層及び前記エミッタ層に導入された格子ひずみよりも小
なることを特徴とする請求項１〜４のいずれか１つに記
載の半導体装置。
【請求項６】絶縁層の上に電界効果型素子とバイポーラ
型素子とが設けられてなる半導体装置の製造方法であっ
て、絶縁層の上にシリコンとゲルマニウムとを含有する半導
体層が積層されたウェーハを形成する工程と、前記ウェーハ上の一部分のみを表面から酸化させて酸化
層を形成することより、前記酸化層の下に残留する前記
半導体層におけるゲルマニウムの濃度を上昇させる工程
と、前記ウェーハ上の前記一部分において前記電界効果型素
子を形成する工程と、前記ウェーハ上の前記一部分以外において前記バイポー
ラ型素子を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。