KR100489802B1 - 고전압 및 저전압 소자의 구조와 그 제조 방법 - Google Patents
고전압 및 저전압 소자의 구조와 그 제조 방법 Download PDFInfo
- Publication number
- KR100489802B1 KR100489802B1 KR10-2002-0081474A KR20020081474A KR100489802B1 KR 100489802 B1 KR100489802 B1 KR 100489802B1 KR 20020081474 A KR20020081474 A KR 20020081474A KR 100489802 B1 KR100489802 B1 KR 100489802B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage device
- high voltage
- device region
- oxide film
- low voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 32
- 150000004767 nitrides Chemical class 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B33/00—Electroluminescent light sources
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0144—Manufacturing their gate insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Thin Film Transistor (AREA)
Abstract
본 발명은 고전압 및 저전압 소자의 구조와 그 제조방법에 관한 것으로, SOI 기판 위에 형성된 고전압 및 저전압 소자의 구조에 있어서, SOI 기판 내의 실리콘 소자 영역의 높이가 고전압 소자 영역 보다 저전압 소자 영역이 높도록 단차가 있고, 고전압 소자가 형성되는 실리콘소자 영역의 두께는 저전압 소자의 소스 및 드레인의 불순물의 접합깊이와 일치되도록 형성하는 것을 특징으로 한다. 따라서, SOI 기판 내의 실리콘 소자영역을 고전압 소자 영역 및 저전압 소자 영역으로 나누어 산화막 성장법을 통해 단차를 두어 차별화 하므로, 낮은 접합 캐패시턴스를 갖는 고전압 소자를 제조할 수 있고, 기존의 CMOS 공정 및 소자 특성과 호환성을 갖는 저전압 소자를 동시에 제조할 수 있는 효과가 있다.
Description
본 발명은 무기 ELD(electroluminescent display)의 픽셀(pixel)에 관한 것으로서, 특히 SOI(Silicon-on-Insulator) 기판에서 실리콘 소자영역의 단차를 이용한 고전압 및 저전압 소자 구조와 그 제조방법에 관한 것이다.
도 1은 종래 기술에 의한 고전압 및 저전압 소자의 구조를 설명하기 위한 단면도이다. 무기 ELD의 픽셀에 사용되는 고전압 소자는 낮은 접합 캐패시턴스(junction capacitance)를 얻기 위해 비교적 얇은 두께의 실리콘 소자영역을 갖는 SOI 기판을 이용하여 제조하였다. 도 1을 참조하면 종래 기술에 의한 무기 ELD의 픽셀에 사용되는 고전압 소자 및 저전압 소자의 구조는 SOI 기판의 하부 기판(100)및 매몰 산화막(102) 위에 p 웰(114,118), 표류 영역(116), 게이트 산화막(126,128), 게이트 전극(130a,130b), 소스/드레인 영역(136a,136b,136c,136d) 및 소스/드레인 전극(140a,140b,142a,142b) 등으로 이루어진다.
도 1에서 도시한 바와 같이 종래 기술에 의한 고전압 전력소자 및 저전압 소자는 소스 및 드레인 영역(136a,136b,136c,136d)의 접합 깊이(junction depth)가 SOI 기판의 활성층인 상부 실리콘층의 두께와 동일하다. 특히, 1㎛ 급의 얇은 실리콘 소자 영역을 갖는 SOI 기판(이하, 얇은 SOI 기판)을 사용할 경우, 낮은 접합 캐패시턴스를 갖는 고전압 LDMOS(lateral double diffused MOS) 소자를 제작할 수 있다. 그러나 얇은 SOI 기판을 사용할 경우 저전압 소자는 얇은 실리콘 소자영역으로 인해 게이트 전압이 증가함에 따라 드레인 전류가 급격하게 증가하는 킨크(kink) 효과에 의해 전기적 특성의 제어가 어려운 단점이 있었다. 그리고 공정 측면에서는 소스 및 드레인 간의 접합 깊이를 조절하여 기존의 서브 마이크론(sub-micron)급 CMOS 소자공정과의 호환성을 가지는 저전압 소자 및 고전압 소자를 동시에 제작하는데 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘 소자영역의 단차를 이용하여 낮은 접합 캐패시턴스를 갖는 고전압 소자와 더불어 안정된 저전압 소자구조를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, SOI 기판상에서 서브 마이크론급 CMOS 공정과 호환성을 갖는 고전압 및 저전압 소자의 제조방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 본 발명에 의한 고전압 및 저전압 소자의 구조는, SOI 기판 위에 형성된 고전압 및 저전압 소자의 구조에 있어서, SOI 기판 내의 실리콘 소자 영역의 높이가 고전압 소자 영역 보다 저전압 소자 영역이 높도록 단차가 있고, 저전압 소자 영역에서 소스 및 드레인 영역의 하단이, 고전압 소자 영역에서 실리콘 소자 영역의 상단의 높이와 일치하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 본 발명에 의한 고전압 및 저전압 소자의 제조방법은 하부 기판, 매몰 산화막 및 상부 실리콘 층이 순차적으로 적층된 SOI 기판 상에 제1 산화막 및 질화막을 순차적으로 증착하는 단계, 전체구조 상에 고전압 소자 영역을 정의 한 후, 고전압 소자 영역에 대한 제1 산화막 및 질화막을 식각하여 제거하는 단계, 고전압 소자 영역에 제2 산화막을 성장시켜 상부 실리콘 층의 두께를 상기 고전압 소자 영역 이외의 영역보다 더 얇게 형성하는 단계, 제2 산화막 및 잔존한 제1 산화막 및 질화막을 제거하는 단계, 소자 격리 영역을 정의한 후, 상부 실리콘 층을 식각하여 고전압 소자 영역 및 저전압 소자 영역을 형성하는 단계, 저전압 소자 영역에는 p 웰을 형성하고, 고전압 소자 영역에는 p 웰 및 표류 영역을 형성하는 단계, 저전압 소자 영역에는 얇은 게이트 산화막을 형성하고, 고전압 소자 영역에는 두꺼운 게이트 산화막을 형성하는 단계, 저전압 소자 영역 및 고전압 소자 영역에 각각 게이트 전극, LDD 영역, 측벽 산화막 및 소스/드레인 영역을 형성하는 단계 및 전체구조 상부에 층간절연막을 증착한 후, 소스/드레인 전극을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명에 의한 고전압 전력소자는 낮은 접합 캐패시턴스를 갖는 LDMOS 소자이며, 저전압 소자는 MOS 소자로서 종래의 CMOS 소자공정 및 전기적변수와 호환성을 가진다. SOI 기판의 실리콘 소자 영역의 단차를 이용하여 낮은 접합 캐패시턴스를 갖는 고전압 소자를 제조하고, 기존의 서브 마이크론 CMOS 소자공정과 호환성을 가지는 저전압 소자를 동시에 용이하게 제조할 수 있다. 이때 고전압 소자의 경우에는 열산화법을 이용하여 SOI 기판에서 실리콘 소자영역의 두께를 조절하는 것이 매우 중요하다. 특히 SOI 기판상에서 고전압 소자가 형성되는 실리콘소자 영역의 두께는 서브 마이크론급 저전압 소자의 소스 및 드레인의 불순물의 접합깊이와 일치되는 정도로 조절되어야 한다. 그리고, n 표류영역을 형성시킨 후, 채널형성을 위해 p 웰을 측면으로 확산시켜 채널길이를 조절하며 다결정 실리콘막의 게이트 전극 길이, n 표류영역, p 웰의 불순물 농도분포 및 소자 구조 등을 최적화시키는 것이 중요하다. 또한 서브 마이크론급 저전압 소자의 경우, p웰 불순물 농도 등을 최적화하기 위해 이온주입조건 및 열처리 온도 등이 기술적인 주요 변수이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 의한 고전압 및 저전압 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, SOI 기판 상에 제1 산화막(206)을 형성한다. SOI 기판은 p형 실리콘 하부 기판(200), 매몰 산화막(202) 및 p형 상부 실리콘층(204)으로 이루어진다. 이때 상부 실리콘층(204)이 실리콘 소자 영역(silicon device region)이 된다. 매몰 산화막(202)은 두께가 약 1~3㎛ 이고, 실리콘 소자 영역(204)은 두께가 약 1~2㎛ 이고, 제1 산화막(206)은 두께가 약 300~400Å 이다. 이어서 제1 산화막(206) 상에 제1 질화막(208)을 형성한다. 제1 질화막(208)은 3000~5000Å 의 두께이고, 저압 화학 증착법(LPCVD)으로 증착시키는 것이 바람직하다.
도 2b를 참조하면, 감광막(photoresist)(미도시)을 도포하고 사진전사공정으로 고전압 소자영역(A)을 정의한 후, 고전압 소자영역에 대한 제1 질화막(208) 및 제1 산화막(206)을 건식식각한다. 이어서 고전압 소자영역(A)에 제2 산화막(210)을 형성한다. 제2 산화막(210)은 두께가 6000~8000Å 인 것이 바람직하다. 이때 고전압 소자영역(A)에 해당하는 SOI 기판의 상부 실리콘층(204)은 두께가 약 0.2~0.5㎛ 가 되도록 식각하여 조절하는 것이 바람직한데, 이를 위해 제2 산화막의 성장과 식각공정을 반복하여 실시할 수 있다. 여기서 일반 전기로를 이용한 산화막 성장도 가능하지만, 산화막 성장속도가 빠른 고압 산화막 성장공정을 이용하면 더욱더 용이하게 상부 실리콘층(204) 두께를 제어할 수 있다.
이어서, 도 2c를 참조하면, 제1 질화막(208)과 제2 산화막(210)을 습식식각으로 제거하고, 소자격리 영역(B)을 형성한다. 여기서 제1 질화막(208)과 제2 산화막(210)을 습식식각으로 제거할 때에 고전압 및 저전압 소자영역의 실리콘층 표면의 손상을 방지하기 위해, 고전압 소자영역위에 제2 산화막(210)을 일정두께로 남겨두면서 제2 산화막(210)을 습식식각한 다음, 제1 질화막(208)을 습식식각하며, 이어서 잔존하는 모든 산화막(206,210)을 습식식각할 수도 있다. 그리고 소자격리 영역(B)의 형성은 약 4000Å 두께의 저온 산화막(미도시)을 증착하고 감광막을 도포한 후, 사진전사공정으로 소자격리 영역을 정의한다. 그리고 저온 산화막을 건식식각한 다음, 소자격리 영역의 상부 실리콘층(204)을 식각한다. 이어서 감광막을 제거하고, 잔존한 약 4000Å 두께의 저온 산화막(미도시)을 식각하여 제거한다.
이어서, 도 2d를 참조하면, 전체구조 상부에 300~400Å 두께의 제3 산화막(212)을 형성한다. 그리고 저전압 소자 영역(C)에는 p 웰(214)을 형성하고, 고전압 소자 영역(A)에는 표류 영역(drift region)(216) 및 p 웰(218)을 형성한다. 저전압 소자 영역(C)의 p 웰(214) 형성은 감광막을 도포하고, 사진전사공정으로 p 웰(214) 영역을 정의한 후, 붕소(B) 이온 등을 주입한다. 이어서, 감광막을 제거한 후 1150℃ 의 온도 및 N2 분위기에서 1차 열처리를 한다. 고전압 소자 영역(A)의 표류 영역(216) 형성은 감광막을 도포하여 사진전사공정으로 표류 영역(216)을 정의한 후, 인(P) 이온 등을 이온 주입해서 형성한다. 그리고 고전압 소자 영역(A)의 p 웰(218) 형성은 감광막을 도포하여 사진전사공정으로 고전압 소자의 p 웰(218)을 정의한 후, 붕소(B) 이온 등을 주입한 다음 감광막을 제거하여 형성한다.
이어서, 도 2e를 참조하면, 1150℃ 의 온도 및 N2 분위기에서 2차 열처리를 실시하고, 잔존한 제3 산화막(212)을 제거한다. 그리고 전체 구조 상부에 제4 산화막(220) 및 절연막(222)을 증착하고, 고전압 소자의 필드 영역 및 소자격리 영역 상에 제2 질화막을 증착한다. 이때 제4 산화막(220)은 300~400Å의 두께로 형성하고, 절연막(222)은 5000~7000Å의 두께로 저온 산화막을 증착시켜 형성하며, 제2 질화막은 2000~3000Å의 두께로 형성하는 것이 바람직하다. 이어서 감광막 도포 및 사진전사공정, 그리고 질화막 식각공정을 연속으로 하면 고전압 소자의 필드 영역과 소자격리 영역 상에 제2 질화막 패턴(224a,224b)이 각각 형성된다. 여기서 제2 질화막 증착공정을 생략하고 고전압 소자의 필드 영역과 소자격리 영역상에 감광막 패턴을 선택할 수도 있다.
이어서, 도 2f를 참조하면, 제2 질화막 패턴(224a,224b)을 마스크로 하여 절연막(222)을 식각하여 제거한다. 이후 제2 질화막 패턴(224a,224b)을 제거하면, 절연막(222) 중 식각되지 않은 부분(222a,222b)이 잔존하게 된다.
이어서 고전압 소자 영역에는 두꺼운 게이트 산화막(226)을, 저전압 소자 영역에는 얇은 게이트 산화막(228)을 형성한다. 그리고 게이트 전극 형성을 위해 다결정 실리콘막(230)을 전체구조 상부에 증착한다. 고전압 소자 영역 및 저전압 소자 영역의 게이트 산화막 형성은 다음과 같이 할 수 있다. 전체구조 상부에 200~300Å 두께의 산화막을 성장시킨 후, 소자의 문턱전압 조절을 위해 붕소(BF2) 이온을 1~2x1013cm-2 도우즈로 이온주입 한다. 그리고 감광막을 도포하여 사진전사공정을 통해 저전압 소자의 게이트 영역의 산화막을 습식식각한 후, 감광막을 제거한다. 이어서 약 170Å 두께의 게이트 산화막을 성장시키면 결과적으로 고전압 소자 영역에는 두꺼운 게이트 산화막(226)이 형성되고, 저전압 소자 영역에는 얇은 게이트 산화막(228)이 형성된다. 게이트 전극 형성을 위한 다결정 실리콘막(230)은 3000~4000Å 의 두께로 증착하고, POCl3 도핑을 하는 것이 바람직하다.
이어서, 도 2g를 참조하면, 고전압 소자 영역 및 저전압 소자 영역에 게이트 전극(230a,230b)을 형성하고, LDD 영역(232a,232b,232c)을 형성한다. 그리고 고전압 소자 영역 및 저전압 소자 영역의 게이트 전극의 가장 자리에 측벽 산화막(234a,234b,234c,234d)을 형성하고, 소스 및 드레인 영역(236a,236b,236c,236d)을 형성한다.
고전압 소자 영역 및 저전압 소자 영역에 대한 게이트 전극(230a,230b)의 형성은 감광막을 도포하고 사진전사 및 다결정 실리콘막(230)에 대한 식각공정을 행하여 형성할 수 있다. 고전압 소자 영역 및 저전압 소자 영역에 대한 LDD(lightly doped drain) 영역(232a,232b,232c)의 형성을 위해서는, 감광막을 도포하고 사진전사공정으로 LDD 영역을 정의한 후, 인(P) 이온을 약 2x1013cm-2 도우즈로 이온 주입하여 형성할 수 있다. 이어서 감광막을 제거하고 측벽 산화막(234a,234b, 234c,234d)의 형성을 위해, 4000Å 두께의 저온 산화막을 증착한 후 반응성 이온식각(reactive ion etching) 공정을 수행하면 소자의 게이트 전극의 가장자리에 측벽 산화막이 형성된다. 그리고 소스 및 드레인 영역(236a,236b,236c,236d)에 100~200Å 두께의 산화막을 성장시킨 다음, 감광막을 도포하여 사진전사공정으로 n+ 소스 및 드레인 영역을 정의하고 비소(As)를 이온주입하여 형성한다. 이어서 감광막을 제거한 후, 900℃에서 열처리를 행한다.
이어서, 도 2h를 참조하면, 전체구조 상부에 층간절연막(238)을 증착한다. 층간절연막(238)은 6000Å 두께로, 저온에서 증착시킬 수 있다. 이때 층간절연막(238)은 1500Å 두께의 TEOS(Tetra Ethyl Ortho Silicate) 산화막과 4500Å 두께의 BPSG(Boro Phospho Silicate Glass) 막이 사용될 수 있다.
이어서 고전압 소자 영역 및 저전압 소자 영역에 각 소자의 소스 전극(240a,240b) 및 드레인 전극(242a,242b)을 형성한다. 즉, 감광막을 도포한 다음, 콘택 마스크를 사용하여 사진전사 및 건식식각공정으로 패터닝 공정들을 통해 고전압 소자 영역 및 저전압 소자 영역에 n+ 소스/드레인 영역의 콘택 홀을 각각 형성한 후, 기판의 전면에 금속층을 형성하고, 금속층을 사진전사 및 금속식각공정으로 패터닝하여 고전압 소자의 소스 전극(240a)과 드레인 전극(242a), 저전압 소자의 소스 전극(240b)과 드레인 전극(242b)을 형성한다. 동시에 각 소자의 게이트 금속 전극(미도시)들을 형성하며, 마지막으로 금속열처리 공정을 행하면, 무기 ELD의 픽셀 및 전력 구동 IC를 위한 고전압 nLDMOS 소자 및 저전압 nMOS 소자가 제조된다.
이하에서는 본 발명의 다른 실시예에 의한 고전압 및 저전압 소자의 구조를 설명한다.
도 3은 본 발명의 다른 실시예에 의한 고전압 및 저전압 소자의 구조를 설명하기 위한 단면도이다. 도 3의 참조번호 중 도 2h의 참조번호와 뒷자리 부분이 동일한 것은 도 2h의 구성수단과 동일한 구성수단을 의미한다.
도 3을 참조하면, 고전압소자의 필드 절연막(322a) 형성을 열산화막으로 성장시킨 경우이며, 도 2h에 비해 종래의 서브 마이크론급의 CMOS 공정 및 소자 특성과 더욱더 호환성을 가질수 있는 제조 방법이다.
도 3에 도시된 실시예는, 도 2h에 도시된 실시예와 마찬가지로, SOI 기판상에서 고전압 소자가 형성되는 실리콘소자 영역의 두께는 서브 마이크론급 저전압 소자의 소스 및 드레인의 불순물의 접합깊이와 일치되는 정도로 조절되어야 한다.
도 4는 본 발명에 의한 고전압 및 저전압 소자가 무기 ELD의 픽셀에 적용된 예를 설명하기 위한 회로도이다. 도 4를 참조하면, 가로 방향의 선은 선택 라인(Select line)을 나타내고, 세로 방향의 선은 데이터 라인(Data line)을 나타낸다. nMOS 는 본 발명에 의한 저전압 소자이며, nLDMOS는 본 발명에 의한 고전압 소자를 나타낸다. 여기서 Cs 및 Cdv, CEL은 각각 스토러지 캐패시턴스 및 고전압 소자의 캐패시턴스, EL 소자의 캐패시턴스이며, HVAC는 픽셀에 인가되는 교류 전원전압을 나타낸다. 본 발명에 의한 고전압 및 저전압 소자의 제조방법을 이용하면 낮은 접합 캐패시턴스를 갖는 고전압 소자와 동시에 기존의 CMOS 공정과 호환성을 갖는 저전압 소자를 제조할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 의한 고전압 및 저전압 소자의 구조와 그 제조방법은, SOI 기판 내의 실리콘 소자영역을 고전압 소자 영역 및 저전압 소자 영역으로 나누어 산화막 성장법을 통해 단차를 두어 차별화 하므로, 낮은 접합 캐패시턴스를 갖는 고전압 소자를 제조할 수 있고, 기존의 CMOS 공정 및 소자 특성과 호환성을 갖는 저전압 소자를 동시에 제조할 수 있는 효과가 있다. 또한 공정 미세화 및 최적화를 통해 디스플레이 픽셀의 집적도 및 해상도를 높일 수 있다. 그밖에 본 발명에 의한 고전압 및 저전압 소자의 구조와 그 제조방법은 디스플레이의 픽셀 이외에도 고전압, 고속 및 고성능이 요구되는 각종 전력 구동 IC 에도 사용될 수 있다.
도 1은 종래 기술에 의한 고전압 및 저전압 소자의 구조를 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 의한 고전압 및 저전압 소자의 제조방법을 설명하기 위한 단면도들.
도 3은 본 발명의 다른 실시예에 의한 고전압 및 저전압 소자의 구조를 설명하기 위한 단면도.
도 4는 본 발명에 의한 고전압 및 저전압 소자가 무기 ELD의 픽셀에 적용된 예를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
200,300 : 하부 기판 202,302 : 매몰 산화막
214,314 : 저전압 소자의 p 웰 216,316 : 표류 영역
218,318 : 고전압 소자의 p 웰 222,222a : 저온 절연막
222b : 소자 격리 절연막 322 : 고온 필드 산화막
226,326 : 두꺼운 게이트 산화막 228,328 : 얇은 게이트 산화막
230a,230b,330a,330b : 게이트 전극
232a,232b,232c,332a,332b : LDD 영역
236a,236c,336a,336c : 소스 영역 236b,236d,336b,336d : 드레인 영역
238, 338 : 층간절연막 240a,240b,340a,340b : 소스 전극
242a,242b,342a,342b : 드레인 전극
Claims (13)
- (a) 하부 기판, 매몰 산화막 및 상부 실리콘 층이 순차적으로 적층된 SOI 기판 상에 제1 산화막 및 질화막을 순차적으로 증착하는 단계;(b) 전체구조 상에 고전압 소자 영역을 정의 한 후, 고전압 소자 영역에 대한 상기 질화막 및 제1 산화막을 식각하여 제거하는 단계;(c) 상기 고전압 소자 영역에 제2 산화막을 성장시켜 상기 고전압 소자 영역의 상기 상부 실리콘 층 두께를 상기 저전압 소자 영역의 상기 상부 실리콘 층 두께 보다 얇게 형성하는 단계;(d) 상기 제2 산화막과 상기 잔존한 질화막 및 제1 산화막을 제거하는 단계;(e) 소자 격리 영역을 정의한 후, 상기 상부 실리콘 층을 식각하여 고전압 소자 영역 및 저전압 소자 영역을 각각 형성하는 단계;(f) 상기 저전압 소자 영역에는 p 웰을 형성하고, 상기 고전압 소자 영역에는 p 웰 및 표류 영역을 형성하는 단계;(g) 상기 저전압 소자 영역에는 얇은 게이트 절연막을 형성하고, 상기 고전압 소자 영역에는 두꺼운 게이트 절연막을 형성하는 단계;(h) 상기 저전압 소자 영역 및 고전압 소자 영역에 각각 게이트 전극, LDD 영역, 측벽 산화막, 소스 영역 및 드레인 영역을 형성하는 단계; 및(i) 전체구조 상부에 층간절연막을 증착한 후, 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 및 저전압 소자의 제조방법.
- 제1 항에 있어서, 상기 (c) 단계에 있어서,상기 제2 산화막은 6000~8000Å 의 두께로 성장시키고, 상기 고전압 소자 영역의 상기 상부 실리콘 층의 두께는 0.2~0.5㎛ 인 것을 특징으로 하는 고전압 및 저전압 소자의 제조방법.
- 제1 항에 있어서, 상기 (c) 단계에 있어서,고압 산화막 성장공정을 이용하여 제2 산화막을 성장시키는 것을 특징으로 하는 고전압 및 저전압 소자의 제조방법.
- 제1 항에 있어서, 상기 (g) 단계는,상기 고전압 소자 영역 및 상기 저전압 소자 영역 상에 제3 산화막을 형성하는 단계;상기 저전압 소자 영역에 문턱전압 조절을 위한 도펀트를 이온주입하는 단계;상기 저전압 소자 영역에 형성된 상기 제3 산화막을 제거하는 단계; 및상기 고전압 소자 영역 및 상기 저전압 소자 영역 상에 제4 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 및 저전압 소자의 제조방법.
- 제1 항에 있어서, 상기 (h) 단계에 있어서,상기 고전압 소자가 형성되는 실리콘소자 영역의 두께는 저전압 소자의 소스 및 드레인의 불순물의 접합깊이와 일치되도록 형성하는 것을 특징으로 하는 고전압 및 저전압 소자의 제조방법.
- (a) 하부 기판, 매몰 산화막 및 상부 실리콘 층이 순차적으로 적층된 SOI 기판 상에 제1 산화막 및 질화막을 순차적으로 증착하는 단계;(b) 전체구조 상에 감광막을 도포하고, 사진전사공정으로 고전압 소자 영역 및 저전압 소자 영역을 정의하는 단계;(c) 상기 고전압 소자 영역에 대한 상기 질화막 및 제1 산화막을 식각하여 제거하는 단계;(d) 상기 고전압 소자 영역에 제2 산화막을 성장시키는 단계;(e) 상기 제2 산화막이 소정 두께를 갖도록 일정부분 남겨두면서 식각하여 제거하는 단계; 및(f) 질화막을 식각한 후 잔존한 상기 제1 산화막과 제2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 고전압 및 저전압 소자의 소자영역 제조방법.
- 제6 항에 있어서, 상기 (d) 단계에 있어서,상기 제2 산화막은 6000~8000Å 의 두께로 성장시키는 것을 특징으로 하는 고전압 및 저전압 소자의 소자영역 제조방법.
- 제6 항에 있어서,상기 (d) 및 (e) 단계를 반복하여, 상기 고전압 소자 영역의 상기 상부 실리콘 층의 두께를 상기 저전압 소자 영역의 상부 실리콘층의 두께보다 더 얇게 형성하는 것을 특징으로 하는 고전압 및 저전압 소자의 소자영역 제조방법.
- 제6 항에 있어서, 상기 고전압 소자 영역의 상기 상부 실리콘층의 두께는 0.2~0.5㎛ 로 형성하는 것을 특징으로 하는 고전압 및 저전압 소자의 소자영역 제조방법.
- 제6 항에 있어서, 상기 (d) 단계에 있어서,고압 산화막 성장공정을 이용하여 제2 산화막을 성장시키는 것을 특징으로 하는 고전압 및 저전압 소자의 소자영역 제조방법.
- SOI 기판 위에 형성된 고전압 소자 및 저전압 소자의 구조에 있어서,상기 SOI 기판 내의 상부 실리콘층인 실리콘 소자 영역의 두께가 상기 고전압 소자 영역 보다 상기 저전압 소자 영역이 더 두껍도록 단차가 있는 것을 특징으로 하는 고전압 및 저전압 소자의 구조.
- 제11 항에 있어서,상기 고전압 소자가 형성되는 실리콘소자 영역의 두께는 저전압 소자의 소스 및 드레인의 불순물의 접합깊이와 일치되도록 형성하는 것을 특징으로 하는 고전압 및 저전압 소자의 구조.
- 제11 항에 있어서,상기 고전압 소자 영역에서 상기 상부 실리콘층인 실리콘 소자 영역의 두께는 0.2~0.5㎛ 인 것을 특징으로 하는 고전압 및 저전압 소자의 구조.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0081474A KR100489802B1 (ko) | 2002-12-18 | 2002-12-18 | 고전압 및 저전압 소자의 구조와 그 제조 방법 |
| US10/721,970 US6887772B2 (en) | 2002-12-18 | 2003-11-24 | Structures of high voltage device and low voltage device, and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0081474A KR100489802B1 (ko) | 2002-12-18 | 2002-12-18 | 고전압 및 저전압 소자의 구조와 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040054436A KR20040054436A (ko) | 2004-06-25 |
| KR100489802B1 true KR100489802B1 (ko) | 2005-05-16 |
Family
ID=32588834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0081474A Expired - Fee Related KR100489802B1 (ko) | 2002-12-18 | 2002-12-18 | 고전압 및 저전압 소자의 구조와 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6887772B2 (ko) |
| KR (1) | KR100489802B1 (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7230302B2 (en) | 2004-01-29 | 2007-06-12 | Enpirion, Inc. | Laterally diffused metal oxide semiconductor device and method of forming the same |
| US8253196B2 (en) | 2004-01-29 | 2012-08-28 | Enpirion, Inc. | Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same |
| US7498652B2 (en) * | 2004-04-26 | 2009-03-03 | Texas Instruments Incorporated | Non-uniformly doped high voltage drain-extended transistor and method of manufacture thereof |
| US7196392B2 (en) * | 2004-11-29 | 2007-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure for isolating integrated circuits of various operation voltages |
| US7845682B2 (en) * | 2005-04-27 | 2010-12-07 | Autoliv Asp, Inc. | Airbag cushion folding methods |
| US7942442B2 (en) * | 2005-04-27 | 2011-05-17 | Autoliv Asp, Inc. | Airbag cushion folding methods |
| US7790527B2 (en) * | 2006-02-03 | 2010-09-07 | International Business Machines Corporation | High-voltage silicon-on-insulator transistors and methods of manufacturing the same |
| US7285480B1 (en) * | 2006-04-07 | 2007-10-23 | International Business Machines Corporation | Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof |
| CN100419998C (zh) * | 2006-12-04 | 2008-09-17 | 中国电子科技集团公司第二十四研究所 | 一种cmos型低压差电压调整器集成电路的制造方法 |
| US7926844B2 (en) | 2008-04-10 | 2011-04-19 | Autoliv Asp, Inc. | Airbag assembly and method of packing |
| US8120110B2 (en) | 2008-08-08 | 2012-02-21 | International Business Machines Corporation | Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate |
| US8012814B2 (en) * | 2008-08-08 | 2011-09-06 | International Business Machines Corporation | Method of forming a high performance fet and a high voltage fet on a SOI substrate |
| US7915129B2 (en) * | 2009-04-22 | 2011-03-29 | Polar Semiconductor, Inc. | Method of fabricating high-voltage metal oxide semiconductor transistor devices |
| US8226118B2 (en) * | 2009-08-05 | 2012-07-24 | Autoliv Asp, Inc. | Safety venting with passively closeable vents |
| US8407968B2 (en) * | 2009-10-16 | 2013-04-02 | Autoliv Asp, Inc. | Method of packaging an inflatable airbag cushion including a wrapper and deployment flap |
| CN102263029A (zh) * | 2010-05-25 | 2011-11-30 | 无锡华润上华半导体有限公司 | 横向扩散型金属氧化物半导体晶体管及其制作方法 |
| US9443839B2 (en) | 2012-11-30 | 2016-09-13 | Enpirion, Inc. | Semiconductor device including gate drivers around a periphery thereof |
| US9673192B1 (en) | 2013-11-27 | 2017-06-06 | Altera Corporation | Semiconductor device including a resistor metallic layer and method of forming the same |
| US9536938B1 (en) | 2013-11-27 | 2017-01-03 | Altera Corporation | Semiconductor device including a resistor metallic layer and method of forming the same |
| US10020739B2 (en) | 2014-03-27 | 2018-07-10 | Altera Corporation | Integrated current replicator and method of operating the same |
| US10103627B2 (en) | 2015-02-26 | 2018-10-16 | Altera Corporation | Packaged integrated circuit including a switch-mode regulator and method of forming the same |
| US10608108B2 (en) * | 2018-06-20 | 2020-03-31 | Globalfoundries Singapore Pte. Ltd. | Extended drain MOSFETs (EDMOS) |
| CN117374072B (zh) * | 2022-06-30 | 2024-12-06 | 无锡华润上华科技有限公司 | 半导体器件及其制造方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049968A (en) * | 1988-02-08 | 1991-09-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| US5463238A (en) * | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
| US5302966A (en) | 1992-06-02 | 1994-04-12 | David Sarnoff Research Center, Inc. | Active matrix electroluminescent display and method of operation |
| US5378912A (en) * | 1993-11-10 | 1995-01-03 | Philips Electronics North America Corporation | Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region |
| US5587329A (en) | 1994-08-24 | 1996-12-24 | David Sarnoff Research Center, Inc. | Method for fabricating a switching transistor having a capacitive network proximate a drift region |
| US5904535A (en) * | 1995-06-02 | 1999-05-18 | Hyundai Electronics America | Method of fabricating a bipolar integrated structure |
| TW360982B (en) * | 1996-01-26 | 1999-06-11 | Matsushita Electric Works Ltd | Thin film transistor of silicon-on-insulator type |
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
| US6424016B1 (en) * | 1996-05-24 | 2002-07-23 | Texas Instruments Incorporated | SOI DRAM having P-doped polysilicon gate for a memory pass transistor |
| US5773326A (en) * | 1996-09-19 | 1998-06-30 | Motorola, Inc. | Method of making an SOI integrated circuit with ESD protection |
| US5973358A (en) * | 1997-07-01 | 1999-10-26 | Citizen Watch Co., Ltd. | SOI device having a channel with variable thickness |
| JPH1174531A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100249505B1 (ko) * | 1997-10-28 | 2000-03-15 | 정선종 | 수평형 이중 확산 전력 소자의 제조 방법 |
| JP3265569B2 (ja) * | 1998-04-15 | 2002-03-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6387741B1 (en) * | 1999-06-03 | 2002-05-14 | Asahi Kasei Microsystems Co., Ltd. | Manufacturing a semiconductor device with isolated circuit-element formation layers of different thicknesses |
| JP4202563B2 (ja) * | 1999-11-18 | 2008-12-24 | 株式会社東芝 | 半導体装置 |
| JP4231612B2 (ja) * | 2000-04-26 | 2009-03-04 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP4823408B2 (ja) * | 2000-06-08 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP3998408B2 (ja) * | 2000-09-29 | 2007-10-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6465324B2 (en) * | 2001-03-23 | 2002-10-15 | Honeywell International Inc. | Recessed silicon oxidation for devices such as a CMOS SOI ICs |
| JP2003124345A (ja) * | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6764917B1 (en) * | 2001-12-20 | 2004-07-20 | Advanced Micro Devices, Inc. | SOI device with different silicon thicknesses |
| US6670685B2 (en) * | 2002-05-24 | 2003-12-30 | Texas Instruments Incorporated | Method of manufacturing and structure of semiconductor device with floating ring structure |
-
2002
- 2002-12-18 KR KR10-2002-0081474A patent/KR100489802B1/ko not_active Expired - Fee Related
-
2003
- 2003-11-24 US US10/721,970 patent/US6887772B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040121547A1 (en) | 2004-06-24 |
| US6887772B2 (en) | 2005-05-03 |
| KR20040054436A (ko) | 2004-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100489802B1 (ko) | 고전압 및 저전압 소자의 구조와 그 제조 방법 | |
| US6855581B2 (en) | Method for fabricating a high-voltage high-power integrated circuit device | |
| US4784971A (en) | Process for manufacturing semiconductor BICMOS device | |
| KR100246349B1 (ko) | 모스페트 소자 및 그 제조방법 | |
| US6770529B2 (en) | EDMOS device having a lattice type drift region and method of manufacturing the same | |
| KR100237275B1 (ko) | 홈으로부터 돌출하는 분리 산화물을 갖는 반도체 장치의 제조 방법 | |
| KR19980084215A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| US5026663A (en) | Method of fabricating a structure having self-aligned diffused junctions | |
| JPH10223774A (ja) | 多電源半導体装置の製造方法 | |
| US20060017114A1 (en) | Method for fabricating integrated circuits having both high voltage and low voltage devices | |
| KR19980028403A (ko) | 반도체 소자의 구조 및 제조방법 | |
| US20030124804A1 (en) | Method for fabricating a semiconductor device | |
| CN1365137A (zh) | 一种在半导体基底上形成自行对准的接触窗结构的方法 | |
| US6232160B1 (en) | Method of delta-channel in deep sub-micron process | |
| JPH0456279A (ja) | 半導体装置の製造方法 | |
| KR100448889B1 (ko) | 에스오아이 기판을 이용한 전력 집적회로용 소자의 제조방법 | |
| KR100406500B1 (ko) | 반도체소자의 제조방법 | |
| KR20050069111A (ko) | 자기 정렬 바이폴라 트랜지스터 형성 방법 | |
| KR100452947B1 (ko) | 반도체 소자의 제조 방법 | |
| US4879583A (en) | Diffused field CMOS-bulk process and CMOS transistors | |
| KR100302612B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR20020055147A (ko) | 반도체 소자의 제조방법 | |
| KR100510101B1 (ko) | 반도체 소자의 아날로그 캐패시터 제조 방법 | |
| US6037229A (en) | High-voltage device substrate structure and method of fabrication | |
| US6362061B1 (en) | Method to differentiate source/drain doping by using oxide slivers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20021218 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050430 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050506 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20050509 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20080407 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090409 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100429 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110428 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120427 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130429 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130429 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140430 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140430 Start annual number: 10 End annual number: 10 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20170409 |