KR100409435B1 - 반도체 소자의 활성층 제조 방법 및 그를 이용한 모스트랜지스터 제조 방법 - Google Patents
반도체 소자의 활성층 제조 방법 및 그를 이용한 모스트랜지스터 제조 방법 Download PDFInfo
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Abstract
본 발명은 실리콘 게르마늄(SiGe) 화합물을 이용한 반도체 소자의 활성층 제조 방법 및 그를 이용한 이종 구조의 모스(MOS) 트랜지스터 제조 방법에 관한 것으로, 산화 과정에서 실리콘 게르마늄(SiGe)과 산화물의 계면에 생성되는 고농도의 게르마늄(Ge) 편석층을 트랜지스터의 채널로 이용한다. 고농도의 게르마늄(Ge) 편석은 계면 전하 역할을 하여 운반자의 트랩(Trap) 역할을 하면서 소자의 특성을 저하시킨다고 보고되어 왔다. 그러나 본 발명은 후속 열처리를 통해 이러한 게르마늄(Ge) 편석을 표면부에 균일하게 분포시키므로써 운반자의 이동도를 향상시켜 소스와 드레인 간의 전류 유도능력이 향상되도록 한다.
Description
본 발명은 반도체 소자의 활성층 제조 방법 및 그를 이용한 모스(MOS) 트랜지스터 제조 방법에 관한 것으로, 더욱 상세하게는 고농도의 게르마늄(Ge) 편석층을 채널로 이용하여 캐리어의 이동도를 향상시킨 실리콘 게르마늄(SiGe) 화합물을 이용한 반도체 소자의 활성층 및 그를 이용한 이종 구조의 모스 트랜지스터 제조 방법에 관한 것이다.
반도체 소자의 집적도 및 동작속도가 증가됨에 따라 실리콘(Si)을 채널로 이용하는 현재의 모스 트랜지스터(MOSFET)는 동작의 한계를 갖게 된다. 그래서 반도체 화합물인 실리콘 게르마늄(SiGe)을 채널로 이용하는 이종 구조(Hetero-structure)의 트랜지스터 제조에 관한 연구가 활발히 진행되고 있다.
모스 트랜지스터에서 운반자 역할을 하는 전자(Electron) 및 정공(Hole)은 실리콘(Si)보다 실리콘 게르마늄(SiGe)에서 빠른 이동도(Mobility)를 갖는다고 알려져 왔다. 또한, 실리콘 게르마늄(SiGe)의 이종 구조를 이용하면 운반자의 이동도를 향상시킬 수 있고, 단채널에서 야기되는 제반 문제점들을 해결할 수 있다고 보고되었다.
실리콘(Si)과 실리콘 게르마늄(SiGe)으로 이루어진 이종 구조에서는 에너지 밴드갭의 변형으로 운반자가 양자우물에 갇힌 상태에서 전기전도가 발생하므로 스케터링(Scattering)이 줄어들고 운반자의 이동도도 증가한다(IEEE Trans. on Electron Devices, 43(8), pp1224).
PMOS 트랜지스터는 통상적으로 Si/SiGe/Si 구조로 이루어지며, 스트레인(Strained)된 실리콘 게르마늄(SiGe)층이 정공이 감금(Confine)되는 채널로 이용된다. 이 경우 밸런스(Valence) 밴드의 채널에서 양자우물이 생성된다(IEEE Trans. on Electron Devices, 41(5), pp 857).
한편, NMOS 트랜지스터는 SiGe/Si/SiGe 혹은 Si/SiGe 구조로 이루어지며, 스트레인된 실리콘(Si)층이 채널로 이용된다. 이와 같은 채널은 특히, 표면층에 근접하게 위치할수록 상호 전도도(Trans-conductance; gm)가 향상된다고 보고되었다 (IEEE Electron Device Letters, 15(3), pp 100).
실리콘 게르마늄(SiGe)의 이종 구조를 갖는 CMOS 소자의 개발을 위해 많은 연구가 행하여지고 있지만, NMOS와 PMOS 트랜지스터를 동시에 구현할 수 있는 구조가 제안되는 단계에 그치고 있다. 하나의 예로써 저농도의 게르마늄(Ge) 조성을 갖는 실리콘 게르마늄(SiGe)층을 기반으로 NMOS 소자에서는 실리콘(Si)층을, PMOS 소자에서는 고농도의 실리콘 게르마늄(SiGe)층을 채널로 이용하는 기술이 보고되었다(IEEE Trans. on Electron Devices, 43(8), pp1224). 또한, 이와 관련된 소자의 구조도 최근에 특허로 등록되었다(Fischer et al., 미국특허 U.S. 006111267A).
이와 같이 실리콘 게르마늄(SiGe)의 이종 구조를 갖는 모스 트랜지스터를 구현하기 위한 연구는 가속되고 있으나, 한편으로는 게르마늄(Ge) 편석(Segregation)으로 인해 발생되는 문제점이 커다란 장벽으로 부각되고 있다. 게르마늄(Ge) 편석은 실리콘(Si)과 게르마늄(Ge)의 엔탈피 차이에 의해 실리콘 게르마늄(SiGe) 화합물에서 게르마늄(Ge)이 일정량의 용해도를 갖고 나머지가 박막의 성장에 따라 표면에 쌓이는 현상으로, 에너지 장벽이 높지 않아 소정 온도 이상이 되면 급격하게 발생한다(Applied Physics Letter, 59(17), pp2103). 예를들어, 400℃ 이상의 온도에서 게르마늄(Ge)의 이동에 의해 편석이 발생하거나, 실리콘 게르마늄(SiGe)층을 산화시킬 때 산화물(SiO2)이 생성되면서 게르마늄(Ge)이 밀려나 산화물과 실리콘 게르마늄(SiGe)의 계면에 쌓인다.
이와 같이 표면에 고농도로 존재하는 게르마늄(Ge) 편석은 소자의 특성에 좋지 않은 영향을 주게 된다. 즉, 반도체와 산화물의 계면에 쌓인 게르마늄(Ge)은 계면 전하 역할을 하므로 운반자의 트랩(Trap) 역할을 하면서 소자의 특성을 저하시킨다. 이러한 문제는 게르마늄(Ge) 편석이 계면에 불균일하게 분포되고, 농도 분포의 중심이 계면에 있기 때문에 발생된다.
게이트 산화막을 성장시킬 때 실리콘 게르마늄(SiGe)층에서 실리콘(Si)이 우선적으로 산화된다. 그리고 계면에 게르마늄(Ge)이 소정 두께 이상 쌓이게 되면 게르마늄(Ge)이 산화되기 시작한다(Journal of Applied Physics, 74(7), pp 4750). 게이트 산화막의 경우에는 매우 얇기 때문에 게르마늄(Ge)이 산화되기 전 단계 즉, 게르마늄(Ge)이 계면에 쌓이는(Pile up) 단계에 머물게 된다.
게르마늄(Ge) 편석의 축적은 산화 온도, 게르마늄(Ge)의 조성, 산화 방법(건식 또는 습식) 등에 따라 달라진다(Journal of Applied Physics, 81(12), pp 8024). 박막의 성장 시 편석된 게르마늄(Ge)과 산화중에 밀려나 쌓인 게르마늄(Ge)으로 인해 계면에는 채널층보다 농도가 매우 높은 게르마늄(Ge)이 존재하게 된다. 이러한 게르마늄(Ge)의 농도 분포는 후속 열처리에 의해 농도의 최대값이 감소되면서 분포의 중심이 계면에서 채널쪽으로 이동한다고 최근 보고된 바 있다(Applied Physics Letter, 79(22), pp 3607). 이는 게르마늄(Ge) 편석이 채널에 기여할 가능성을 제시한다는 점에서 주목을 끈다.
고농도의 게르마늄(Ge)을 함유한 실리콘 게르마늄(SiGe)층의 역할은 다양하게 응용 가능하다는 사실이 부각되고 있다. 붕소(Boron)의 확산으로 인한 소자의 특성 저하를 막기 위해 실리콘 게르마늄(SiGe)층을 성장시키는 기술에 관한특허(Schmitzet al., 미국특허 U.S. 006271551B1)와, Ta2O5와 같은 금속산화물을 게이트 유전막으로 사용할 때 계면에 저유전막이 생성되지 않도록 게르마늄(Ge)층을 성장시켜 소자의 특성 향상을 이루는 기술에 관한 특허(Okunoet al., 미국특허 U.S. 006287903B1)가 있다. 따라서 실리콘 산화막을 유전막으로 사용할 때 계면에 축적되는 게르마늄(Ge)과는 달리 금속산화막과 같은 고유전막의 성장에서 게르마늄(Ge)의 긍정적인 역할이 기대된다.
반도체와 산화막 계면에서의 게르마늄(Ge) 편석은 소자의 전기적 특성을 저하시킨다는 보고가 지배적이다. 현재 어느 정도 이상의 온도에서는 게르마늄(Ge) 편석의 생성을 억제시키기 매우 힘든 상황이고, 이러한 게르마늄(Ge) 편석은 실리콘 게르마늄(SiGe)의 이종 구조를 실현하는 데 가장 큰 걸림돌이 되고 있다.
따라서 본 발명은 산화 과정을 통해 실리콘 게르마늄(SiGe)과 산화물의 계면에 고농도의 게르마늄(Ge) 편석층이 생성되도록 하고 열처리하여 모스 트랜지스터의 채널로 이용하므로써 게르마늄(Ge) 편석으로 인한 문제를 해결할 뿐 아니라 나아가 향상된 특성을 갖는 모스(MOS) 트랜지스터를 제조할 수 있도록 한다.
본 발명에 따르면 게르마늄(Ge) 편석에 의한 소자의 제반특성 저하가 방지될 뿐 아니라 고이동도의 채널이 형성되어 소자의 특성 향상을 이룰 수 있다. 따라서 기존의 실리콘 게르마늄(SiGe) 소자가 갖는 한계의 주 요인이었던 게르마늄(Ge) 편석 문제를 해결하고, 고농도의 게르마늄(Ge) 채널층을 구성하여 두가지 효과를 한꺼번에 얻을 수 있도록 한다. 이러한 실리콘 게르마늄(SiGe) 채널층을 PMOS와 NMOS 소자에 모두 적용하였다. 또한, 실리콘 게르마늄(SiGe)층 상에 실리콘 캡(Si cap)층을 형성하되, 실리콘 캡층의 두께를 조절하여 계면에서 게르마늄(Ge) 편석의 농도가 조절되도록 하고, 이를 통해 실리콘 게르마늄(SiGe) 채널의 농도와 두께 조절을 이루어 양자우물의 크기와 폭을 제어할 수 있도록 한다. 더 나아가서는 고농도의 실리콘 게르마늄(SiGe)층에 의해 붕소(B)의 확산이 방지되고, 고유전율 금속박막의 저유전층 생성이 방지되도록 하는 효과를 기대할 수 있게 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 활성층 제조 방법은 반도체 기판 상에 실리콘 게르마늄층 및 실리콘층을 순차적으로 형성하는 단계, 상기 실리콘 게르마늄층의 상부에 게르마늄 편석층이 형성되도록 상기 실리콘층을 산화시키는 단계, 상기 게르마늄 편석층의 게르마늄 분포를 균일하게 하기 위해 열처리하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따라 제조된 활성층을 이용한 모스 트랜지스터 제조 방법은 반도체 기판 상에 실리콘 게르마늄층 및 실리콘층을 순차적으로 형성하는 단계, 게이트 산화막이 형성되는 동시에 상기 실리콘 게르마늄층의 상부에 게르마늄 편석층이 형성되도록 상기 실리콘층을 산화시키는 단계, 상기 게르마늄 편석층의 게르마늄 분포를 균일하게 하기 위해 열처리하는 단계, 상기 게이트 산화막 상에 폴리실리콘층을 형성한 후 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측벽에 스페이서를 형성한 후 노출된 상기 실리콘 게르마늄층에 불순물 이온을 주입하여 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 실리콘 게르마늄층 및 실리콘층은 다중 구조로 형성하며, 상기 산화 공정 시 상기 실리콘층의 일부 두께만 산화시키는 것을 특징으로 한다.
또한, 상기 실리콘 게르마늄층의 게르마늄 농도는 5 내지 20at%인 것을 특징으로 하며, 상기 게르마늄 편석층의 두께는 상기 실리콘층의 두께, 산화 시간 및 온도에 의해 결정되는 것을 특징으로 한다. 이는 실리콘층이 게르마늄의 편석에 대한 장벽으로 작용하기 때문이다.
상기 게르마늄 편석층의 게르마늄 농도는 10 내지 100at%이며, 상기 실리콘층의 두께에 의해 결정되는 것을 특징으로 한다.
도 1은 게르마늄(Ge)의 농도 분포를 설명하기 위한 소자의 단면도.
도 2a는 실리콘 캡층을 형성하지 않은 경우 게르마늄(Ge)의 농도 분포를 도시한 그래프도.
도 2b 및 도 2c는 실리콘 캡층을 형성한 경우 게르마늄(Ge)의 농도 분포를 도시한 그래프도.
도 3은 열처리 전후의 게르마늄(Ge) 농도 분포를 도시한 그래프도.
도 4는 실리콘 게르마늄(SiGe) 이종 구조에서 게이트 산화막 형성시 발생하는 게르마늄(Ge)의 축적 현상을 설명하기 위한 단면도.
도 5는 본 발명에서 제시하는 고농도의 게르마늄(Ge) 채널을 갖는 PMOSFET의 제조 방법을 설명하기 위한 소자의 단면도.
도 6은 도 5에 도시된 트랜지스터의 에너지 밴드를 도시한 그래프도.
도 7은 본 발명에서 제시하는 고농도의 게르마늄(Ge) 채널을 갖는 NMOSFET의 제조 방법을 설명하기 위한 소자의 단면도.
도 8은 도 7에 도시된 트랜지스터의 에너지 밴드를 도시한 그래프도.
도 9는 열처리 온도와 시간의 변화에 따른 편석된 실리콘 게르마늄(SiGe)층의 두께와 농도 변화를 도시한 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 21 및 31: 실리콘 기판
2, 12, 22 및 32: 실리콘 게르마늄(SiGe)층
2a, 12a, 22a 및 32a: 게르마늄(Ge) 편석층
3 및 23: 실리콘 캡층 3a: 산화막
13, 23a 및 33a: 게이트 산화막 24 및 34: 게이트 전극
25 및 35: 스페이서 26 및 36: 소스/드레인
27: 정공 33: 실리콘층
39: 전자
본 발명은 게르마늄(Ge) 편석을 이용하여 고농도의 실리콘 게르마늄(SiGe)으로 이루어진 채널을 구현한다. 이를 위해서는 게르마늄(Ge) 편석의 생성을 제어할 수 있는 기술이 필요한데, 증착온도, 유량 및 압력, 증착 시의 수소 분위기와 분압 등이 게르마늄(Ge) 편석의 농도와 분포를 결정할 수 있는 요인이 되겠지만, 최적화된 공정에서 이들을 변화시키기 위해서는 다소의 어려움이 따른다.
따라서 본 발명에서는 실리콘 게르마늄(SiGe)층 상에 실리콘 캡층을 성장시키고, 실리콘 캡층의 두께 조절을 통해 게르마늄(Ge) 편석의 농도를 조절할 수 있도록 한다.
도 1a는 게르마늄(Ge)의 농도 분포를 확인하기 위해 실리콘(Si) 기판(1) 위에 실리콘 게르마늄(SiGe)층(2) 및 실리콘 캡층(3)을 순차적으로 형성한 상태의 단면도로서, 실리콘 게르마늄(SiGe)층(2)은 30torr의 압력 및 600℃의 온도에서, 실리콘 캡층(3)은 30torr의 압력 및 700℃의 온도에서 각각 RPCVD(Reduced Pressure Chemical Vapor Deposition)법으로 형성한다.
도 1b는 상기 실리콘 캡층(3)을 산화시켜 산화막(3a)을 형성한 상태의 단면도인데, 산화 과정에서 상기 실리콘 게르마늄(SiGe)층(2)의 상부에 게르마늄(Ge) 편석층(2a)이 생성된다.
도 2a는 도 1a의 구조에서 실리콘 캡층(3)을 형성하지 않고 산화 공정을 실시한 후 표면분석기기(Secondary Ion-Mass Spectrometer; SIMS)를 이용하여 실리콘 게르마늄(Ge)층(2)에서의 게르마늄(Ge) 농도 분포를 분석한 결과를 도시한 그래프로서, 이 경우 게르마늄(Ge)의 조성이 20at% 정도로 비교적 저농도이며(선 A), 계면(선 B)에 70at% 농도의 게르마늄(Ge)이 편석되어 매우 뾰족한 최대치(Peak) 분포를 보인다.
한편, 인(Phosphorus)이 도핑된 경우에는 80 내지 90at% 정도로 농도가 향상됨을 관찰할 수 있었는데, 게르마늄(Ge) 편석의 에너지 장벽을 낮추는 데 인(P)이 영향을 미치는 것으로 판단된다. 유사한 예로써, 최근에 안티몬(Sb)의 표면 편석에 대한 에너지 장벽이 게르마늄(Ge)의 존재 유무에 따라 변화한다는 보고가 있었다(Journal of Crystal Growth, 201/202, pp 560). 이러한 게르마늄(Ge) 농도 분포의 중심은 반도체와 산화막 계면의 중심과 일치하므로 계면의 고에너지 상태에 게르마늄(Ge)이 결합되어 있음을 알 수 있다.
도 2b는 도 1a에서 실리콘 캡층(3)을 5nm의 두께로 형성하고 산화 공정을 실시한 후 표면분석기기(SIMS)를 이용하여 실리콘 게르마늄(Ge)층(2)에서의게르마늄(Ge) 농도 분포를 분석한 결과를 도시한 그래프로서, 실리콘 게르마늄(SiGe)층(2)과 산화막(3a)의 계면(선 C)에 50at% 정도의 게르마늄(Ge)이 편석되어 있음을 알 수 있다. 이는 실리콘 캡층(3)의 두께 조절을 통해 계면에서의 게르마늄(Ge) 편석량을 조절할 수 있다는 가능성을 제시하는 측면에서 매우 중요한 결과로 볼 수 있다. 이 경우에도 편석된 게르마늄(Ge) 농도의 최대치가 계면의 중심에 위치함을 알 수 있으며, 매우 뾰족한 최대치 분포를 보여준다.
도 2c는 도 1에서 실리콘 캡층(3)을 10nm의 두께로 형성하고 산화 공정을 실시한 후 표면분석기기(SIMS)를 이용하여 실리콘 게르마늄(Ge)층(2)에서의 게르마늄(Ge) 농도 분포를 분석한 결과를 도시한 그래프로서, 이 경우 표면(선 D)에 편석된 게르마늄(Ge)의 양은 10at% 정도로 오히려 하부의 실리콘 게르마늄(SiGe)층(2)의 20at%보다 더 낮은 수치를 나타낸다. 역시 뾰족한 최대치 분포를 보여주고 있으며, 분포의 중심도 계면에 위치한다.
도 2a 내지 도 2c의 결과를 통해 알 수 있듯이 0 내지 10nm 정도의 비교적 얇은 두께를 갖는 실리콘 캡층(3)으로 게르마늄(Ge) 편석의 농도를 조절할 수 있었으며, 붕소(B) 또는 인(P)과 같은 도펀트에 의해 상당한 영향을 받음을 알 수 있다.
도 3은 게르마늄(Ge) 편석이 실리콘 게르마늄(SiGe)층(2)과 산화막(3a)의 계면 중심에 불균일하게 분포하기 때문에 게르마늄(Ge) 농도의 최대치 중심을 이동시키기 위해 후속 열처리를 행하는 경우 열처리 전후의 농도 최대치 분포를 나타낸다. 이는 최근의 논문을 통해 확인된 것으로(Applied Physics Letter, 79(22), pp3607), 열처리 전 게르마늄(Ge)의 농도 분포(선 E)의 최대치 중심이 열처리 후에는 분포(선 F)와 같이 채널쪽으로 이동하며, 최대치의 농도는 다소 낮아지고 최대치의 양상도 둥근 모양으로 변한 것을 관찰할 수 있다. 정확한 조절을 위해 후속 열처리는 인-시투(In-situ)로 하는 것이 바람직하지만, 후속 모스 소자의 제조 공정에서 실리사이드(Silicide)를 생성하거나 도펀트를 활성화시키는 과정에서 불가피하게 열처리 효과가 나타나기도 한다. 열처리 후 고농도의 게르마늄(Ge) 분포는 균일해지며, 고이동도의 양자우물 채널로의 응용 가능성도 한층 높아진다.
도 4는 실리콘 기판(11) 상에 실리콘 게르마늄(SiGe)층(12)이 적층된 구조의 실리콘 게르마늄(SiGe) 이종 구조에서 게이트 산화막(13) 형성 시 발생하는 게르마늄(Ge)(12a)의 축적(Pile up) 현상을 단면으로 보여주고 있다. 여기서 게이트 산화막(13)으로는 실리콘 산화막(SiO2) 또는 금속 산화막을 이용한다.
실리콘 게르마늄(SiGe) 박막의 성장 시 편석되는 게르마늄(Ge)과 마찬가지로 실리콘 산화막(SiO2)을 성장시킬 때에도 게르마늄(Ge)은 계면으로 밀려 쌓이게 되고, 어느 정도의 두께가 되면 실리콘 게르마늄(SiGe)층 상부에 게르마늄 산화막(GeO2)이 생성된다. 게르마늄 산화막(GeO2)의 생성에 필요한 산화막의 두께는 습식산화보다 건식산화 시 두꺼워야 하고, 게이트 산화막의 경우에는 두께가 얇기 때문에 게르마늄(Ge)이 축적되는 상태로 남게 된다. 이러한 산화막 성장 시의 게르마늄(Ge) 축적은 게르마늄(Ge)의 농도를 더욱 높게 만드는 요인이 된다. 게르마늄(Ge)의 축적 현상은 산화온도, 산화방법(건식, 습식, 오존, 플라즈마), 게르마늄(Ge)의 조성, 산화막의 두께에 따라 그 정도가 다르게 나타나며, 이에 대한 예측도 매우 필요한 실정이다.
도 5a 내지 도 5b는 본 발명에서 제시하는 고농도의 게르마늄(Ge) 채널을 갖는 PMOSFET의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 5a는 실리콘 기판(21) 상에 게르마늄(Ge)의 조성이 일정한 저농도, 예를들어, 5 내지 20at% 농도의 실리콘 게르마늄(SiGe)층(22) 및 실리콘 캡층(23)을 순차적으로 형성한 상태의 단면도이다.
도 5b는 실리콘 캡층(23)을 산화시켜 게이트 산화막(23a)을 형성한 상태의 단면도로서, 산화 과정에서 실리콘 게르마늄(SiGe)층(22)의 상부에 고농도의 게르마늄(Ge) 편석층(22a)이 생성되는데, 이때, 게르마늄(Ge) 편석층(22a)의 게르마늄(Ge) 농도는 10 내지 100at% 정도로 고농도가 된다.
이후, 후속 열처리를 실시하여 게르마늄(Ge) 편석의 분포가 균일해지도록 한다.
도 5c는 게이트 산화막(23a) 상에 폴리실리콘층을 형성한 후 패터닝하여 게이트 전극(24)을 형성하고, 게이트 전극(24)의 양측벽에 스페이서(25)를 형성한 다음 노출된 부분의 실리콘 게르마늄(SiGe)층(22)에 불순물 이온을 주입하여 소스/드레인(26)을 형성한 상태의 단면도이다.
상기와 같이 제조된 트랜지스터는 고농도의 게르마늄(Ge) 편석층(22a)을 채널로 이용한다. 따라서 저농도의 실리콘 게르마늄(SiGe)층(22)의 두께는 매우 얇아야 하며, 고농도의 게르마늄(Ge) 편석층(22a)에서 양자우물 효과가 충분히 나타나도록 해야 한다. 선행특허에 의하면 게이트 산화막(23a)으로 금속 산화막을 이용한 경우 게르마늄(Ge) 편석층(22a)에 의해 저유전막의 생성이 억제된다는 보고가 있었으므로 이와 같은 구조에서 이런 효과를 기대할 수 있다.
도 6은 도 5c와 같이 산화막/실리콘 게르마늄(SiGe) 채널/실리콘 기판으로 이루어지는 구조에서의 에너지 밴드를 나타낸 것으로, 밸런스 밴드(Valence band)에서의 양자우물 형성으로 정공(27)이 우물에 갇혀서 전도되는 모습을 보여준다. 이런 구조가 가능하려면 실리콘 게르마늄(SiGe)층은 응력이 이완되지 않은 상태로 존재해야 한다. 고농도의 실리콘 게르마늄(SiGe)층에서 우물의 깊이가 더 깊고 저농도의 실리콘 게르마늄(SiGe)층의 존재로 약간 늘어지는 양상을 보여준다. 따라서 저농도 실리콘 게르마늄(SiGe)층의 두께를 줄이는 것이 중요하다. 이 소자에서는 게르마늄(Ge)이 70at% 이상 함유되어 물질 자체에서의 운반자 이동이 증가할 뿐 아니라 양자우물에 제한되어 운반자의 산란이 줄어들고, 또한 전도 채널의 위치가 표면에 근접하여 전류의 유도 능력이 커져 상호 전도도(gm)와 차단 주파수(fT)의 향상을 꾀할 수 있다.
도 7a 내지 도 7c는 본 발명에서 제시하는 고농도의 게르마늄(Ge) 채널을 갖는 NMOSFET의 제조 방법을 설명하기 위한 단면도이다.
도 7a는 실리콘 기판(31) 상에 저농도의 실리콘 게르마늄(SiGe)층(32) 및 스트레인된 실리콘층(33)을 순차적으로 형성한 상태의 단면도로서, 이때, 실리콘 게르마늄(SiGe)층(32) 및 실리콘층(33)을 다중 구조로 형성할 수도 있다.
실리콘 게르마늄(SiGe)층(32)은 응력 완화된 완충층 역할을 할 수 있을 정도의 두께로 형성해야 한다. 실제의 실험에서는 200nm 정도의 얇은 두께를 성장시킬 수 있었다.
도 7b는 실리콘층(33)의 일부를 산화시켜 게이트 산화막(33a)을 형성한 상태의 단면도로서, 산화 과정에서 실리콘 게르마늄(SiGe)층(32)의 상부에 고농도의 게르마늄(Ge) 편석층(32a)이 생성되는데, 이후 후속 열처리를 실시하여 게르마늄(Ge) 편석의 분포가 균일해지도록 한다.
도 7c는 게이트 산화막(33a) 상에 폴리실리콘층을 형성한 후 패터닝하여 게이트 전극(34)을 형성하고, 게이트 전극(34)의 양측벽에 스페이서(35)를 형성한 다음 노출된 부분의 실리콘층(33) 및 실리콘 게르마늄(SiGe)층(32)에 불순물 이온을 주입하여 소스/드레인(36)을 형성한 상태의 단면도이다.
상기와 같이 이루어진 트랜지스터는 채널로 이용되는 실리콘층(33)에서 전자의 전도가 이루어진다.
도 8은 도 7c와 같이 산화막/실리콘(Si) 채널/실리콘 기판으로 이루어지는 구조에서의 에너지 밴드를 나타낸 것으로, 전도 밴드(Conduction band)에서 양자우물이 생성되고 전자(39)가 이 우물에 제한되어 전도가 발생한다. 이 경우에도 비교적 채널이 표면에 근접되어 있어서 전류의 유도 능력이 뛰어나리라 판단된다. 본 발명에서 제안하는 이와 같은 구조의 소자에서는 채널로 이용되는 실리콘(Si)층(33)의 두께를 얼마나 줄일 수 있느냐가 소자의 특성을 좌우하는 큰 관건이 될 것이다.
도 9는 열처리 온도와 시간의 변화에 따른 편석된 고농도 실리콘 게르마늄(SiGe)층의 두께와 농도 변화를 도시한 그래프로서, 고온의 열처리를 장시간 실시하면 고농도 실리콘 게르마늄(SiGe)층의 농도 중심이 아래로 이동하고 농도의 최대치도 낮아지는 경향을 갖는다(선 G, H, I). 실리콘 게르마늄(SiGe)의 이종 구조를 이용하여 NMOSFET 또는 PMOSFET을 구현하고자 할 때 조건에 따라서 두꺼운 실리콘 게르마늄(SiGe)층이 필요하기도 하고 농도가 높은 실리콘 게르마늄(SiGe)층이 필요하기도 하다. 그러므로 원하는 두께와 농도의 실리콘 게르마늄(SiGe)층을 형성하기 위해서는 열처리 시간과 온도 변화에 따른 두께와 농도의 변화에 대한 데이터가 충분히 확보되어야 한다. 이때, 스트래인된 구조들이 응력 완화되지 않도록 열처리 조건을 조절하는 것도 중요하다.
상술한 바와 같이 본 발명은 실리콘 게르마늄(SiGe) 이종 구조의 MOSFET에서 문제되는 게르마늄(Ge) 편석 현상을 이용하여 고 이동도의 채널을 구현한다. 기존에는 게르마늄(Ge) 편석으로 인한 소자의 특성 저하를 방지하기 위해 편석 현상의 발생을 감소시키거나 피하는 방향으로 연구가 진행되었으나, 본 발명에서는 게르마늄(Ge) 편석을 이용하여 보다 나은 특성을 갖는 소자를 제조할 수 있도록 한다. 본 발명에서는 실리콘 캡층의 두께 조절에 따라 게르마늄(Ge) 편석의 농도가 조절되고, 붕소(B) 또는 인(P)과 같은 도펀트가 게르마늄(Ge) 편석에 영향을 미칠 수 있다는 사실을 확인하였다. 따라서 게르마늄(Ge) 편석량에 영향을 미치는 요인들을 조절하므로써 이를 제어할 수 있다.
후속 열처리 시간과 온도의 조절에 의해 게르마늄(Ge) 농도의 중심 위치와 최대치 분포의 제어가 가능해진다. 이와 같이 얻어진 고농도의 실리콘 게르마늄(SiGe)층은 PMOSFET에서의 채널층이나 NMOSFET에서의 계면 바로 아래층의 다양한 용도에 맞게 두께나 농도량이 결정된다. 마지막으로 기대되는 효과는 기존에 고농도의 실리콘 게르마늄(SiGe)층이 붕소(B)의 확산 방지막으로 쓰이거나 고유전 금속 산화막에서 저유전막 형성 방지층으로 사용될 수 있다는 보고가 있었으므로 이런 효과들이 부가적으로 나타날 수 있다. 이러한 고이동도의 채널은 소자의 채널 전도도를 향상시키고 고주파(RF) 소자의 차단 주파수를 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상에 실리콘 게르마늄층 및 실리콘층을 순차적으로 형성하는 단계,상기 실리콘 게르마늄층의 상부에 게르마늄 편석층이 형성되도록 상기 실리콘층을 산화시키는 단계,상기 게르마늄 편석층의 게르마늄 분포를 균일하게 하기 위해 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 활성층 제조 방법.
- 제 1 항에 있어서, 상기 실리콘 게르마늄층 및 실리콘층은 다중 구조로 형성하는 것을 특징으로 하는 반도체 소자의 활성층 제조 방법.
- 제 1 항에 있어서, 상기 실리콘 게르마늄층의 게르마늄 농도는 5 내지 20at%인 것을 특징으로 하는 반도체 소자의 활성층 제조 방법.
- 제 1 항에 있어서, 상기 산화 공정 시 상기 실리콘층의 일부 두께만 산화시키는 것을 특징으로 하는 반도체 소자의 활성층 제조 방법.
- 제 1 항에 있어서, 상기 게르마늄 편석층의 두께는 상기 실리콘층의 두께, 산화 시간 및 온도에 의해 결정되는 것을 특징으로 하는 반도체 소자의 활성층 제조 방법.
- 제 1 항에 있어서, 상기 게르마늄 편석층의 게르마늄 농도는 10 내지 100at%이며, 상기 실리콘층의 두께에 의해 결정되는 것을 특징으로 하는 반도체 소자의 활성층 제조 방법.
- 제 1 내지 제 6 항 중 어느 한 항에 기재된 방법으로 형성된 활성층 상에 폴리실리콘층을 형성한 후 패터닝하여 게이트 전극을 형성하는 단계,상기 게이트 전극 양측벽에 스페이서를 형성한 후 노출된 상기 실리콘 게르마늄층에 불순물 이온을 주입하여 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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