JP3506694B1 - Ｍｏｓｆｅｔデバイス及びその製造方法 - Google Patents
Ｍｏｓｆｅｔデバイス及びその製造方法Info
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【要約】
【課題】 ＭＯＳＦＥＴのチャネル部の自己発熱に起因
する駆動力劣化の軽減を図り、ＭＯＳＦＥＴデバイスの
高性能化を実現する。 【解決手段】 ＭＯＳＦＥＴデバイスは、半導体基板１
１と、この上に備えられたＳｉＧｅ層１２と、この上に
備えられたＳｉ層１３と、このＳｉ層１３をコア領域１
４とＩ／Ｏ領域１５とに分離する素子分離領域１６とを
有する。Ｉ／Ｏ領域１５のＳｉ層は、コア領域１４のＳ
ｉ層１３より厚いＳｉエピタキシャル層１８である。Ｍ
ＯＳＦＥＴデバイスは、また、コア領域１４のＳｉ層１
３を歪みＳｉチャネル１３ａとした少なくとも一つのＭ
ＯＳＦＥＴ２０と、Ｓｉエピタキシャル層１８をＳｉチ
ャネル１８ａとした少なくとも一つのＭＯＳＦＥＴ３０
とを有する。
する駆動力劣化の軽減を図り、ＭＯＳＦＥＴデバイスの
高性能化を実現する。 【解決手段】 ＭＯＳＦＥＴデバイスは、半導体基板１
１と、この上に備えられたＳｉＧｅ層１２と、この上に
備えられたＳｉ層１３と、このＳｉ層１３をコア領域１
４とＩ／Ｏ領域１５とに分離する素子分離領域１６とを
有する。Ｉ／Ｏ領域１５のＳｉ層は、コア領域１４のＳ
ｉ層１３より厚いＳｉエピタキシャル層１８である。Ｍ
ＯＳＦＥＴデバイスは、また、コア領域１４のＳｉ層１
３を歪みＳｉチャネル１３ａとした少なくとも一つのＭ
ＯＳＦＥＴ２０と、Ｓｉエピタキシャル層１８をＳｉチ
ャネル１８ａとした少なくとも一つのＭＯＳＦＥＴ３０
とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、歪みＳｉＭＯＳＦ
ＥＴを含む半導体集積回路であるＭＯＳＦＥＴデバイス
及びその製造方法に関する。
ＥＴを含む半導体集積回路であるＭＯＳＦＥＴデバイス
及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳＦＥＴ（ＭＯＳ電界効果
トランジスタ）の性能向上はゲート長の微細化によって
図ることができる。しかし、ゲート長を０．１μｍ以下
にすると、ＭＯＳＦＥＴのチャネル部に発生する垂直電
界の増大により、キャリアである電子（又は正孔）の移
動度の劣化が顕著になる。そこで、ゲート長の微細化の
みに頼らずに性能向上を図ることができる歪みＳｉＭＯ
ＳＦＥＴ（特許文献１及び非特許文献１を参照）が、次
世代のＬＳＩ技術として注目されている。また、高濃度
拡散層とＳｉ基板の界面に発生する接合容量を低減する
ことによって駆動力の向上を図るＳＯＩ歪みＳｉＭＯＳ
ＦＥＴ（非特許文献２を参照）も提案されている。
トランジスタ）の性能向上はゲート長の微細化によって
図ることができる。しかし、ゲート長を０．１μｍ以下
にすると、ＭＯＳＦＥＴのチャネル部に発生する垂直電
界の増大により、キャリアである電子（又は正孔）の移
動度の劣化が顕著になる。そこで、ゲート長の微細化の
みに頼らずに性能向上を図ることができる歪みＳｉＭＯ
ＳＦＥＴ（特許文献１及び非特許文献１を参照）が、次
世代のＬＳＩ技術として注目されている。また、高濃度
拡散層とＳｉ基板の界面に発生する接合容量を低減する
ことによって駆動力の向上を図るＳＯＩ歪みＳｉＭＯＳ
ＦＥＴ（非特許文献２を参照）も提案されている。
【０００３】
【特許文献１】特開２００１−２５７３５１号公報
【非特許文献１】ケー・リム他（K. Rim et al.,）著,
「ファブリケーション・アンド・アナリシス・オブ・デ
ィープ・サブミクロン・ストレインド・シリコン・Ｎ−
ＭＯＳＦＥＴ（Fabrication and Analysis of Deep Sub
micron Strained-Si N-MOSFET's）」，ＩＥＥＥ・トラ
ンザクション・エレクトロン・デバイシズ（IEEE Tran
s.Electron Devices），２０００年７月，Ｖｏｌ.４
７，Ｎｏ．７，ｐ．１４０６−１４１５
「ファブリケーション・アンド・アナリシス・オブ・デ
ィープ・サブミクロン・ストレインド・シリコン・Ｎ−
ＭＯＳＦＥＴ（Fabrication and Analysis of Deep Sub
micron Strained-Si N-MOSFET's）」，ＩＥＥＥ・トラ
ンザクション・エレクトロン・デバイシズ（IEEE Tran
s.Electron Devices），２０００年７月，Ｖｏｌ.４
７，Ｎｏ．７，ｐ．１４０６−１４１５
【非特許文献２】ティー・ミズノ他（T. Mizuno et a
l.,）著,「エレクトロン・アンド・ホール・モビリティ
・エンハンスメント・イン・ストレインド・シリコン・
ＭＯＳＦＥＴ・オン・ＳｉＧｅオンインシュレータ・サ
ブストレイト・ファブリケイティド・バイ・ＳＩＭＯＸ
・テクノロジー（Electron and Hole Mobility Enhance
mentin Strained-Si MOSFET's on SiGe-on-Insulator S
ubstrates Fabricated by SIMOX Technology）」，ＩＥ
ＥＥ・エレクトロン・デバイス・レターズ（IEEE Elect
ron Device Letters），２０００年５月，Ｖｏｌ．２
１，Ｎｏ．５，ｐ．２３０−２３２
l.,）著,「エレクトロン・アンド・ホール・モビリティ
・エンハンスメント・イン・ストレインド・シリコン・
ＭＯＳＦＥＴ・オン・ＳｉＧｅオンインシュレータ・サ
ブストレイト・ファブリケイティド・バイ・ＳＩＭＯＸ
・テクノロジー（Electron and Hole Mobility Enhance
mentin Strained-Si MOSFET's on SiGe-on-Insulator S
ubstrates Fabricated by SIMOX Technology）」，ＩＥ
ＥＥ・エレクトロン・デバイス・レターズ（IEEE Elect
ron Device Letters），２０００年５月，Ｖｏｌ．２
１，Ｎｏ．５，ｐ．２３０−２３２
【０００４】
【発明が解決しようとする課題】しかしながら、歪みＳ
ｉＭＯＳＦＥＴのチャネル部となる歪みＳｉ層の下に形
成されるＳｉＧｅ層の熱伝導度は非常に低い。例えば、
濃度２０％のＧｅを含むＳｉＧｅ層の熱伝導度はＳｉ層
の１５分の１程度である。このため、トランジスタのド
レイン電流が多く流れるような状況では、自己発熱によ
りチャネル部で発生した熱がＳｉＧｅ層に拡散されにく
く、チャネル部の温度上昇による抵抗増加が生じ、歪み
ＳｉＭＯＳＦＥＴの駆動力が劣化してしまう。
ｉＭＯＳＦＥＴのチャネル部となる歪みＳｉ層の下に形
成されるＳｉＧｅ層の熱伝導度は非常に低い。例えば、
濃度２０％のＧｅを含むＳｉＧｅ層の熱伝導度はＳｉ層
の１５分の１程度である。このため、トランジスタのド
レイン電流が多く流れるような状況では、自己発熱によ
りチャネル部で発生した熱がＳｉＧｅ層に拡散されにく
く、チャネル部の温度上昇による抵抗増加が生じ、歪み
ＳｉＭＯＳＦＥＴの駆動力が劣化してしまう。
【０００５】図２１に模式的に示されるＭＯＳＦＥＴの
ドレイン電流ＩＤ−ドレイン電圧Ｖ Ｄ特性からわかるよ
うに、自己発熱効果が小さい構造又は動作条件の場合
（例えば、ゲート長が長い場合、ゲート幅が短い場合、
又は電源電圧が十分に低い場合）には、歪みＳｉＭＯＳ
ＦＥＴ（図２１に実線で示される特性）は通常のＭＯＳ
ＦＥＴ（図２１に破線で示される特性）に比べて大きな
ドレイン電流を得ることができる。これに対し、図２２
に模式的に示されるＭＯＳＦＥＴのドレイン電流ＩＤ−
ドレイン電圧ＶＤ特性からわかるように、自己発熱効果
が大きい構造又は動作条件の場合（例えば、ゲート長が
短く且つゲート幅が数μｍ以上の場合、又は電源電圧が
高い場合）には、歪みＳｉＭＯＳＦＥＴ（図２２に実線
で示される特性）は通常のＭＯＳＦＥＴ（図２２に破線
で示される特性）と同等又はそれ以下のドレイン電流し
か得ることができない。
ドレイン電流ＩＤ−ドレイン電圧Ｖ Ｄ特性からわかるよ
うに、自己発熱効果が小さい構造又は動作条件の場合
（例えば、ゲート長が長い場合、ゲート幅が短い場合、
又は電源電圧が十分に低い場合）には、歪みＳｉＭＯＳ
ＦＥＴ（図２１に実線で示される特性）は通常のＭＯＳ
ＦＥＴ（図２１に破線で示される特性）に比べて大きな
ドレイン電流を得ることができる。これに対し、図２２
に模式的に示されるＭＯＳＦＥＴのドレイン電流ＩＤ−
ドレイン電圧ＶＤ特性からわかるように、自己発熱効果
が大きい構造又は動作条件の場合（例えば、ゲート長が
短く且つゲート幅が数μｍ以上の場合、又は電源電圧が
高い場合）には、歪みＳｉＭＯＳＦＥＴ（図２２に実線
で示される特性）は通常のＭＯＳＦＥＴ（図２２に破線
で示される特性）と同等又はそれ以下のドレイン電流し
か得ることができない。
【０００６】近年のＬＳＩでは、その内部に降圧回路等
を設けることにより、高速演算部（コア領域）では低電
圧低電流動作を行っているが、データ入出力部（インタ
ーフェース領域又はＩ／Ｏ領域）では周辺機器との整合
のために高い電源電圧が必要であり且つ大きなドレイン
電流を流すことが要求される。このため、歪みＳｉＭＯ
ＳＦＥＴを用いることによってＬＳＩを形成した場合に
は、コア領域の駆動力は向上するが、Ｉ／Ｏ領域の駆動
力劣化によって、ＬＳＩの性能（データ処理速度）を十
分に向上できないことが予想される。
を設けることにより、高速演算部（コア領域）では低電
圧低電流動作を行っているが、データ入出力部（インタ
ーフェース領域又はＩ／Ｏ領域）では周辺機器との整合
のために高い電源電圧が必要であり且つ大きなドレイン
電流を流すことが要求される。このため、歪みＳｉＭＯ
ＳＦＥＴを用いることによってＬＳＩを形成した場合に
は、コア領域の駆動力は向上するが、Ｉ／Ｏ領域の駆動
力劣化によって、ＬＳＩの性能（データ処理速度）を十
分に向上できないことが予想される。
【０００７】そこで、本発明は上記したような従来技術
の課題を解決するためになされたものであり、その目的
とするところは、駆動電圧の低い領域に歪みＳｉＭＯＳ
ＦＥＴを形成し、駆動電圧の高い領域に通常のＭＯＳＦ
ＥＴを形成することによってデータ処理速度の向上を図
ることができるＭＯＳＦＥＴデバイス及びその製造方法
を提供することにある。
の課題を解決するためになされたものであり、その目的
とするところは、駆動電圧の低い領域に歪みＳｉＭＯＳ
ＦＥＴを形成し、駆動電圧の高い領域に通常のＭＯＳＦ
ＥＴを形成することによってデータ処理速度の向上を図
ることができるＭＯＳＦＥＴデバイス及びその製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係るＭＯＳＦＥ
Ｔデバイスは、半導体基板と、前記半導体基板上に備え
られたＳｉＧｅ層と、前記ＳｉＧｅ層上に備えられたＳ
ｉ層と、前記Ｓｉ層を第１の領域と第２の領域とに分離
する第１の素子分離領域とを有し、前記第２の領域のＳ
ｉ層が、前記第１の領域のＳｉ層より厚いＳｉエピタキ
シャル層であるデバイスである。また、本発明に係るＭ
ＯＳＦＥＴデバイスは、前記第１の領域のＳｉ層を歪み
Ｓｉチャネルとした少なくとも一つの第１のＭＯＳＦＥ
Ｔと、前記Ｓｉエピタキシャル層をＳｉチャネルとした
少なくとも一つの第２のＭＯＳＦＥＴとを有する。
Ｔデバイスは、半導体基板と、前記半導体基板上に備え
られたＳｉＧｅ層と、前記ＳｉＧｅ層上に備えられたＳ
ｉ層と、前記Ｓｉ層を第１の領域と第２の領域とに分離
する第１の素子分離領域とを有し、前記第２の領域のＳ
ｉ層が、前記第１の領域のＳｉ層より厚いＳｉエピタキ
シャル層であるデバイスである。また、本発明に係るＭ
ＯＳＦＥＴデバイスは、前記第１の領域のＳｉ層を歪み
Ｓｉチャネルとした少なくとも一つの第１のＭＯＳＦＥ
Ｔと、前記Ｓｉエピタキシャル層をＳｉチャネルとした
少なくとも一つの第２のＭＯＳＦＥＴとを有する。
【０００９】また、本発明に係るＭＯＳＦＥＴデバイス
の製造方法は、半導体基板上にＳｉＧｅ層を形成する工
程と、前記ＳｉＧｅ層上にＳｉ層を形成する工程と、前
記Ｓｉ層を第１の領域と第２の領域とに分離する第１の
素子分離領域を形成する工程と、前記第２の領域のＳｉ
層を選択エピタキシャル成長させ、前記第１の領域のＳ
ｉ層よりも厚いＳｉエピタキシャル層を形成する工程
と、前記第１の領域のＳｉ層を歪みＳｉチャネルとした
少なくとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエ
ピタキシャル層をＳｉチャネルとした少なくとも一つの
第２のＭＯＳＦＥＴを形成する工程とを有する。
の製造方法は、半導体基板上にＳｉＧｅ層を形成する工
程と、前記ＳｉＧｅ層上にＳｉ層を形成する工程と、前
記Ｓｉ層を第１の領域と第２の領域とに分離する第１の
素子分離領域を形成する工程と、前記第２の領域のＳｉ
層を選択エピタキシャル成長させ、前記第１の領域のＳ
ｉ層よりも厚いＳｉエピタキシャル層を形成する工程
と、前記第１の領域のＳｉ層を歪みＳｉチャネルとした
少なくとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエ
ピタキシャル層をＳｉチャネルとした少なくとも一つの
第２のＭＯＳＦＥＴを形成する工程とを有する。
【００１０】また、他の発明に係るＭＯＳＦＥＴデバイ
スの製造方法は、半導体基板上にＳｉＧｅ層を形成する
工程と、前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を第１の領域と第２の領域とに分離する第１
の素子分離領域を形成する工程と、前記第２の領域のＳ
ｉ層、及び前記第２の領域のＳｉ層の下に位置するＳｉ
Ｇｅ層の上部をエッチングする工程と、前記第２の領域
における前記ＳｉＧｅ層上にＳｉ層を選択エピタキシャ
ル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエ
ピタキシャル層を形成する工程と、前記第１の領域のＳ
ｉ層を歪みＳｉチャネルとした少なくとも一つの第１の
ＭＯＳＦＥＴ、及び前記Ｓｉエピタキシャル層をＳｉチ
ャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形
成する工程とを有する。
スの製造方法は、半導体基板上にＳｉＧｅ層を形成する
工程と、前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を第１の領域と第２の領域とに分離する第１
の素子分離領域を形成する工程と、前記第２の領域のＳ
ｉ層、及び前記第２の領域のＳｉ層の下に位置するＳｉ
Ｇｅ層の上部をエッチングする工程と、前記第２の領域
における前記ＳｉＧｅ層上にＳｉ層を選択エピタキシャ
ル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエ
ピタキシャル層を形成する工程と、前記第１の領域のＳ
ｉ層を歪みＳｉチャネルとした少なくとも一つの第１の
ＭＯＳＦＥＴ、及び前記Ｓｉエピタキシャル層をＳｉチ
ャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形
成する工程とを有する。
【００１１】
【発明の実施の形態】第１の実施形態
図１から図７までは、本発明の第１の実施形態に係るＭ
ＯＳＦＥＴデバイスの製造プロセス（その１〜７）を説
明するための概略的な断面図である。
ＯＳＦＥＴデバイスの製造プロセス（その１〜７）を説
明するための概略的な断面図である。
【００１２】第１の実施形態に係るＭＯＳＦＥＴデバイ
スは、例えば、ＬＳＩであり、低電圧で高速データ処理
が要求される高速演算部（コア領域）と、コア領域以外
の領域であり電源電圧が高いデータ入出力部（インター
フェース領域又はＩ／Ｏ領域）とを有する。図８は、第
１の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１
４及びＩ／Ｏ領域１５のそれぞれの電力供給配線の構造
を概略的に示す平面図である。図８に示されるように、
コア領域１４にはグランド配線ＧＮＤとコア電源配線１
４ａが備えられている。また、Ｉ／Ｏ領域１５にはグラ
ンド配線ＧＮＤとＩ／Ｏ電源配線１５ａが備えられてい
る。コア領域１４には、コア電源端子（又はコア電源回
路）１４ｂ及びコア電源配線１４ａによりコア駆動電圧
ＶＣＯＲ Ｅが供給される。また、Ｉ／Ｏ領域１５には、
Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）１５ｂ及びＩ／
Ｏ電源配線１５ａによりＩ／Ｏ駆動電圧ＶＩ／Ｏが供給
される。第１の実施形態においては、コア駆動電圧Ｖ
ＣＯＲＥはＩ／Ｏ駆動電圧Ｖ Ｉ／Ｏより低く設定されて
いる。例えば、コア駆動電圧ＶＣＯＲＥは１．５Ｖであ
り、Ｉ／Ｏ駆動電圧ＶＩ／Ｏは３．３Ｖ（又は２.５
Ｖ）である。
スは、例えば、ＬＳＩであり、低電圧で高速データ処理
が要求される高速演算部（コア領域）と、コア領域以外
の領域であり電源電圧が高いデータ入出力部（インター
フェース領域又はＩ／Ｏ領域）とを有する。図８は、第
１の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１
４及びＩ／Ｏ領域１５のそれぞれの電力供給配線の構造
を概略的に示す平面図である。図８に示されるように、
コア領域１４にはグランド配線ＧＮＤとコア電源配線１
４ａが備えられている。また、Ｉ／Ｏ領域１５にはグラ
ンド配線ＧＮＤとＩ／Ｏ電源配線１５ａが備えられてい
る。コア領域１４には、コア電源端子（又はコア電源回
路）１４ｂ及びコア電源配線１４ａによりコア駆動電圧
ＶＣＯＲ Ｅが供給される。また、Ｉ／Ｏ領域１５には、
Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）１５ｂ及びＩ／
Ｏ電源配線１５ａによりＩ／Ｏ駆動電圧ＶＩ／Ｏが供給
される。第１の実施形態においては、コア駆動電圧Ｖ
ＣＯＲＥはＩ／Ｏ駆動電圧Ｖ Ｉ／Ｏより低く設定されて
いる。例えば、コア駆動電圧ＶＣＯＲＥは１．５Ｖであ
り、Ｉ／Ｏ駆動電圧ＶＩ／Ｏは３．３Ｖ（又は２.５
Ｖ）である。
【００１３】第１の実施形態に係るＭＯＳＦＥＴデバイ
スの製造に際しては、先ず、図１に示されるように、半
導体基板（シリコンウェハ）１１上にＳｉＧｅ（シリコ
ン・ゲルマニウム）層１２を形成し、このＳｉＧｅ層１
２上にＳｉチャネルとなる薄いＳｉ（シリコン）層１３
を形成する。ＳｉＧｅ層１２の厚さは、通常、２００ｎ
ｍ〜数μｍまでの範囲内であるが、この範囲に限定され
ない。Ｓｉ層１３の厚さは、通常、１０ｎｍ〜３０ｎｍ
程度である。なお、半導体基板１１として、ＳＯＩ基板
を用いてもよい。
スの製造に際しては、先ず、図１に示されるように、半
導体基板（シリコンウェハ）１１上にＳｉＧｅ（シリコ
ン・ゲルマニウム）層１２を形成し、このＳｉＧｅ層１
２上にＳｉチャネルとなる薄いＳｉ（シリコン）層１３
を形成する。ＳｉＧｅ層１２の厚さは、通常、２００ｎ
ｍ〜数μｍまでの範囲内であるが、この範囲に限定され
ない。Ｓｉ層１３の厚さは、通常、１０ｎｍ〜３０ｎｍ
程度である。なお、半導体基板１１として、ＳＯＩ基板
を用いてもよい。
【００１４】次に、図２に示されるように、Ｓｉ層１３
を、コア領域１４と、コア領域１４以外の領域であるＩ
／Ｏ領域１５とに分離する素子分離領域１６を形成す
る。素子分離領域１６は、例えば、シャロー・トレンチ
・アイソレーション（ＳＴＩ：Shallow Trench Isolati
on）法により形成される。ただし、素子分離領域１６
を、ＬＯＣＯＳ（Local Oxidation of Silicon）法等の
他の方法により形成してもよい。
を、コア領域１４と、コア領域１４以外の領域であるＩ
／Ｏ領域１５とに分離する素子分離領域１６を形成す
る。素子分離領域１６は、例えば、シャロー・トレンチ
・アイソレーション（ＳＴＩ：Shallow Trench Isolati
on）法により形成される。ただし、素子分離領域１６
を、ＬＯＣＯＳ（Local Oxidation of Silicon）法等の
他の方法により形成してもよい。
【００１５】次に、図３から図６までに示されプロセス
により、Ｉ／Ｏ領域１５のＳｉ層を選択エピタキシャル
成長させ、コア領域１４のＳｉ層１３よりも厚いＳｉエ
ピタキシャル層１８（図６）を形成する。ここでは、Ｓ
ｉ層１３の表面及び素子分離領域１６の表面を含む全面
上に成長阻止層としてのマスク酸化膜１７を成膜し（図
３）、マスク酸化膜１７がコア領域１４のＳｉ層１３上
に残るように、マスク酸化膜１７をホトリソグラフィ及
びエッチングによりパターニングし（図４）、Ｉ／Ｏ領
域１５のＳｉ層をエピタキシャル成長させ（図５）、マ
スク酸化膜１７を除去する(図６)プロセスによりＳｉエ
ピタキシャル層１８を形成する。
により、Ｉ／Ｏ領域１５のＳｉ層を選択エピタキシャル
成長させ、コア領域１４のＳｉ層１３よりも厚いＳｉエ
ピタキシャル層１８（図６）を形成する。ここでは、Ｓ
ｉ層１３の表面及び素子分離領域１６の表面を含む全面
上に成長阻止層としてのマスク酸化膜１７を成膜し（図
３）、マスク酸化膜１７がコア領域１４のＳｉ層１３上
に残るように、マスク酸化膜１７をホトリソグラフィ及
びエッチングによりパターニングし（図４）、Ｉ／Ｏ領
域１５のＳｉ層をエピタキシャル成長させ（図５）、マ
スク酸化膜１７を除去する(図６)プロセスによりＳｉエ
ピタキシャル層１８を形成する。
【００１６】次に、図７に示されるように、通常のＭＯ
ＳＦＥＴ製造プロセスに従って、コア領域１４のＳｉ層
１３を歪みＳｉチャネル１３ａとした少なくとも一つの
歪みＳｉＭＯＳＦＥＴ２０（図７には１個のＭＯＳＦＥ
Ｔ２０のみを示す。）、及びＩ／Ｏ領域１５のＳｉエピ
タキシャル層１８をＳｉチャネル１８ａとした少なくと
も一つのＭＯＳＦＥＴ３０（図７には１個のＭＯＳＦＥ
Ｔ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及
びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形
成しても、異なるプロセスで順に形成してもよい。
ＳＦＥＴ製造プロセスに従って、コア領域１４のＳｉ層
１３を歪みＳｉチャネル１３ａとした少なくとも一つの
歪みＳｉＭＯＳＦＥＴ２０（図７には１個のＭＯＳＦＥ
Ｔ２０のみを示す。）、及びＩ／Ｏ領域１５のＳｉエピ
タキシャル層１８をＳｉチャネル１８ａとした少なくと
も一つのＭＯＳＦＥＴ３０（図７には１個のＭＯＳＦＥ
Ｔ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及
びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形
成しても、異なるプロセスで順に形成してもよい。
【００１７】図７に示されるように、歪みＳｉＭＯＳＦ
ＥＴ２０は、ゲート酸化膜２１と、ゲート電極層２２
と、不純物（例えば、Ａｓ、Ｂなど）注入により形成さ
れたソース領域２３及びドレイン領域２４と、歪みＳｉ
チャネル１３ａとを有する。また、図７に示されるよう
に、ＭＯＳＦＥＴ３０は、ゲート酸化膜３１と、ゲート
電極層３２と、不純物（例えば、Ａｓ、Ｂなど）注入に
より形成されたソース領域３３及びドレイン領域３４
と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル１
８ａとを有する。なお、コア領域１４におけるＭＯＳＦ
ＥＴ２０では、ゲート長０．１５μｍ程度で、ゲート幅
０．２μｍ〜０．４μｍ程度であるが、この値には限定
されない。また、Ｉ／Ｏ領域１５におけるＭＯＳＦＥＴ
３０では、ゲート長０．２５μｍ〜０．３μｍ程度で、
ゲート幅が数十μｍ（１０μｍ〜４０μｍ）程度である
が、この値には限定されない。
ＥＴ２０は、ゲート酸化膜２１と、ゲート電極層２２
と、不純物（例えば、Ａｓ、Ｂなど）注入により形成さ
れたソース領域２３及びドレイン領域２４と、歪みＳｉ
チャネル１３ａとを有する。また、図７に示されるよう
に、ＭＯＳＦＥＴ３０は、ゲート酸化膜３１と、ゲート
電極層３２と、不純物（例えば、Ａｓ、Ｂなど）注入に
より形成されたソース領域３３及びドレイン領域３４
と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル１
８ａとを有する。なお、コア領域１４におけるＭＯＳＦ
ＥＴ２０では、ゲート長０．１５μｍ程度で、ゲート幅
０．２μｍ〜０．４μｍ程度であるが、この値には限定
されない。また、Ｉ／Ｏ領域１５におけるＭＯＳＦＥＴ
３０では、ゲート長０．２５μｍ〜０．３μｍ程度で、
ゲート幅が数十μｍ（１０μｍ〜４０μｍ）程度である
が、この値には限定されない。
【００１８】以上に説明したように、第１の実施形態に
係るＭＯＳＦＥＴデバイスにおいては、コア領域１４
に、Ｓｉ層１３を歪みＳｉチャネル１３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ２０を備え、Ｉ／Ｏ領
域１５に、コア領域１４のＳｉ層１３より厚いＳｉエピ
タキシャル層１８をＳｉチャネル１８ａとした少なくと
も一つのＭＯＳＦＥＴ３０を備えている。従って、コア
領域１４を低電圧で高速演算処理が要求される領域と
し、Ｉ／Ｏ領域１５を電源電圧が高い領域とすれば、コ
ア領域１４における演算処理の高速化と、Ｉ／Ｏ領域１
５における自己発熱に起因する駆動力劣化の軽減を図る
ことができ、その結果、ＭＯＳＦＥＴデバイスの高性能
化（データ処理速度の向上）を実現することができる。
係るＭＯＳＦＥＴデバイスにおいては、コア領域１４
に、Ｓｉ層１３を歪みＳｉチャネル１３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ２０を備え、Ｉ／Ｏ領
域１５に、コア領域１４のＳｉ層１３より厚いＳｉエピ
タキシャル層１８をＳｉチャネル１８ａとした少なくと
も一つのＭＯＳＦＥＴ３０を備えている。従って、コア
領域１４を低電圧で高速演算処理が要求される領域と
し、Ｉ／Ｏ領域１５を電源電圧が高い領域とすれば、コ
ア領域１４における演算処理の高速化と、Ｉ／Ｏ領域１
５における自己発熱に起因する駆動力劣化の軽減を図る
ことができ、その結果、ＭＯＳＦＥＴデバイスの高性能
化（データ処理速度の向上）を実現することができる。
【００１９】第２の実施形態
図９から図１５までは、本発明の第２の実施形態に係る
ＭＯＳＦＥＴデバイスの製造プロセス（その１〜７）を
説明するための概略的な断面図である。
ＭＯＳＦＥＴデバイスの製造プロセス（その１〜７）を
説明するための概略的な断面図である。
【００２０】第２の実施形態に係るＭＯＳＦＥＴデバイ
スは、例えば、ＬＳＩであり、低電圧で高速データ処理
が要求される高速演算部（コア領域）と、コア領域以外
の領域であり電源電圧が高いデータ入出力部（インター
フェース領域又はＩ／Ｏ領域）とを有する。第２の実施
形態に係るＭＯＳＦＥＴデバイスのコア領域１４及びＩ
／Ｏ領域１５のそれぞれの電力供給配線の構造は、上記
した第１の実施形態のものと同様である。
スは、例えば、ＬＳＩであり、低電圧で高速データ処理
が要求される高速演算部（コア領域）と、コア領域以外
の領域であり電源電圧が高いデータ入出力部（インター
フェース領域又はＩ／Ｏ領域）とを有する。第２の実施
形態に係るＭＯＳＦＥＴデバイスのコア領域１４及びＩ
／Ｏ領域１５のそれぞれの電力供給配線の構造は、上記
した第１の実施形態のものと同様である。
【００２１】第２の実施形態に係るＭＯＳＦＥＴデバイ
スの製造に際しては、先ず、図９に示されるように、半
導体基板（シリコンウェハ）４１上にＳｉＧｅ層４２を
形成し、このＳｉＧｅ層４２上にＳｉチャネルとなる薄
いＳｉ層４３を形成する。ＳｉＧｅ層１２の厚さは、通
常、２００ｎｍ〜数μｍまでの範囲内であるが、この範
囲に限定されない。Ｓｉ層１３の厚さは、通常、１０ｎ
ｍ〜３０ｎｍ程度である。なお、半導体基板４１をＳＯ
Ｉとしてもよい。
スの製造に際しては、先ず、図９に示されるように、半
導体基板（シリコンウェハ）４１上にＳｉＧｅ層４２を
形成し、このＳｉＧｅ層４２上にＳｉチャネルとなる薄
いＳｉ層４３を形成する。ＳｉＧｅ層１２の厚さは、通
常、２００ｎｍ〜数μｍまでの範囲内であるが、この範
囲に限定されない。Ｓｉ層１３の厚さは、通常、１０ｎ
ｍ〜３０ｎｍ程度である。なお、半導体基板４１をＳＯ
Ｉとしてもよい。
【００２２】次に、図１０に示されるように、Ｓｉ層４
３を、コア領域４４と、コア領域４４以外の領域である
Ｉ／Ｏ領域４５とに分離する素子分離領域４６を形成す
る。素子分離領域４６は、例えば、ＳＴＩ法により形成
される。ただし、素子分離領域４６を、ＬＯＣＯＳ法等
の他の方法により形成してもよい。
３を、コア領域４４と、コア領域４４以外の領域である
Ｉ／Ｏ領域４５とに分離する素子分離領域４６を形成す
る。素子分離領域４６は、例えば、ＳＴＩ法により形成
される。ただし、素子分離領域４６を、ＬＯＣＯＳ法等
の他の方法により形成してもよい。
【００２３】次に、図１１に示されるように、Ｉ／Ｏ領
域４５のＳｉ層４３、及び、Ｉ／Ｏ領域４５のＳｉ層の
下に位置するＳｉＧｅ層４２の上部をエッチングする。
図１１に、エッチングされた部分（２点鎖線）を符号４
２ａで示す。
域４５のＳｉ層４３、及び、Ｉ／Ｏ領域４５のＳｉ層の
下に位置するＳｉＧｅ層４２の上部をエッチングする。
図１１に、エッチングされた部分（２点鎖線）を符号４
２ａで示す。
【００２４】次に、図１２から図１４までに示されるプ
ロセスにより、Ｉ／Ｏ領域４５にＳｉ層を選択エピタキ
シャル成長させ、コア領域４４のＳｉ層４３よりも厚い
Ｓｉエピタキシャル層４８を形成する。Ｓｉエピタキシ
ャル層４８の上面は、Ｓｉ層４３の上面とほぼ同じ高さ
にする。このプロセスは、Ｓｉ層４３の表面、素子分離
領域１６の表面、及びＳｉＧｅ層４２の表面を含む面上
に成長阻止層としてのマスク酸化膜４７を成膜し、マス
ク酸化膜４７がコア領域４４のＳｉ層４３上に残るよう
に、マスク酸化膜４７をホトリソグラフィ及びエッチン
グによりパターニングし（図１２）、Ｉ／Ｏ領域４５の
ＳｉＧｅ層４２上にＳｉ層をエピタキシャル成長させ
（図１３）、マスク酸化膜４７を除去する(図１４)こと
によって行うことができる。ただし、Ｉ／Ｏ領域４５に
選択エピタキシャル成長によりＳｉエピタキシャル層４
８を形成する方法は、上記方法には限定されない。
ロセスにより、Ｉ／Ｏ領域４５にＳｉ層を選択エピタキ
シャル成長させ、コア領域４４のＳｉ層４３よりも厚い
Ｓｉエピタキシャル層４８を形成する。Ｓｉエピタキシ
ャル層４８の上面は、Ｓｉ層４３の上面とほぼ同じ高さ
にする。このプロセスは、Ｓｉ層４３の表面、素子分離
領域１６の表面、及びＳｉＧｅ層４２の表面を含む面上
に成長阻止層としてのマスク酸化膜４７を成膜し、マス
ク酸化膜４７がコア領域４４のＳｉ層４３上に残るよう
に、マスク酸化膜４７をホトリソグラフィ及びエッチン
グによりパターニングし（図１２）、Ｉ／Ｏ領域４５の
ＳｉＧｅ層４２上にＳｉ層をエピタキシャル成長させ
（図１３）、マスク酸化膜４７を除去する(図１４)こと
によって行うことができる。ただし、Ｉ／Ｏ領域４５に
選択エピタキシャル成長によりＳｉエピタキシャル層４
８を形成する方法は、上記方法には限定されない。
【００２５】次に、図１５に示されるように、通常のＭ
ＯＳＦＥＴ製造プロセスに従って、コア領域４４のＳｉ
層４３を歪みＳｉチャネル４３ａとした少なくとも一つ
の歪みＳｉＭＯＳＦＥＴ５０（図１５には１個のＭＯＳ
ＦＥＴ５０のみを示す。）、及びＩ／Ｏ領域４５のＳｉ
エピタキシャル層４８をＳｉチャネル４８ａとした少な
くとも一つのＭＯＳＦＥＴ６０（図１５には１個のＭＯ
ＳＦＥＴ６０のみを示す。）を形成する。ＭＯＳＦＥＴ
５０及びＭＯＳＦＥＴ６０の形成は、同じプロセスで同
時に形成しても、異なるプロセスで順に形成してもよ
い。
ＯＳＦＥＴ製造プロセスに従って、コア領域４４のＳｉ
層４３を歪みＳｉチャネル４３ａとした少なくとも一つ
の歪みＳｉＭＯＳＦＥＴ５０（図１５には１個のＭＯＳ
ＦＥＴ５０のみを示す。）、及びＩ／Ｏ領域４５のＳｉ
エピタキシャル層４８をＳｉチャネル４８ａとした少な
くとも一つのＭＯＳＦＥＴ６０（図１５には１個のＭＯ
ＳＦＥＴ６０のみを示す。）を形成する。ＭＯＳＦＥＴ
５０及びＭＯＳＦＥＴ６０の形成は、同じプロセスで同
時に形成しても、異なるプロセスで順に形成してもよ
い。
【００２６】図１５に示されるように、歪みＳｉＭＯＳ
ＦＥＴ５０は、ゲート酸化膜５１と、ゲート電極層５２
と、不純物（例えば、Ａｓ、Ｂなど）注入により形成さ
れたソース領域５３及びドレイン領域５４と、歪みＳｉ
チャネル４３ａとを有する。また、図１５に示されるよ
うに、ＭＯＳＦＥＴ６０は、ゲート酸化膜６１と、ゲー
ト電極層６２と、不純物（例えば、Ａｓ、Ｂなど）注入
により形成されたソース領域６３及びドレイン領域６４
と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル６
８ａとを有する。ＭＯＳＦＥＴのゲート長及びゲート幅
は、第１の実施形態の場合と同様である。
ＦＥＴ５０は、ゲート酸化膜５１と、ゲート電極層５２
と、不純物（例えば、Ａｓ、Ｂなど）注入により形成さ
れたソース領域５３及びドレイン領域５４と、歪みＳｉ
チャネル４３ａとを有する。また、図１５に示されるよ
うに、ＭＯＳＦＥＴ６０は、ゲート酸化膜６１と、ゲー
ト電極層６２と、不純物（例えば、Ａｓ、Ｂなど）注入
により形成されたソース領域６３及びドレイン領域６４
と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル６
８ａとを有する。ＭＯＳＦＥＴのゲート長及びゲート幅
は、第１の実施形態の場合と同様である。
【００２７】以上に説明したように、第２の実施形態に
係るＭＯＳＦＥＴデバイスにおいては、コア領域４４
に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領
域４５に、コア領域４４のＳｉ層４３より厚いＳｉエピ
タキシャル層４８をＳｉチャネル４８ａとした少なくと
も一つのＭＯＳＦＥＴ６０を備えている。従って、コア
領域４４を低電圧で高速データ処理が要求されるＬＳＩ
のコア領域とし、Ｉ／Ｏ領域４５を電源電圧が高いＬＳ
ＩのＩ／Ｏ領域とすれば、コア領域４４におけるデータ
処理の高速化と、Ｉ／Ｏ領域４５における自己発熱に起
因する駆動力劣化の軽減を図ることができ、その結果、
ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向
上）を実現することができる。
係るＭＯＳＦＥＴデバイスにおいては、コア領域４４
に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領
域４５に、コア領域４４のＳｉ層４３より厚いＳｉエピ
タキシャル層４８をＳｉチャネル４８ａとした少なくと
も一つのＭＯＳＦＥＴ６０を備えている。従って、コア
領域４４を低電圧で高速データ処理が要求されるＬＳＩ
のコア領域とし、Ｉ／Ｏ領域４５を電源電圧が高いＬＳ
ＩのＩ／Ｏ領域とすれば、コア領域４４におけるデータ
処理の高速化と、Ｉ／Ｏ領域４５における自己発熱に起
因する駆動力劣化の軽減を図ることができ、その結果、
ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向
上）を実現することができる。
【００２８】さらに、第２の実施形態によれば、Ｉ／Ｏ
領域４５に形成するＳｉエピタキシャル層４８が、Ｓｉ
層及びＳｉＧｅ層のエッチングされた部分４２ａに形成
されているので、コア領域４４とＩ／Ｏ領域４５に発生
する段差を小さく又は無くすることができる。このた
め、その後のＭＯＳＦＥＴ製造プロセスにおいて繰り返
されるホトリソグラフィ工程を、コア領域４４とＩ／Ｏ
領域４５に対して一括で行うことが可能であり、製造工
程の大幅な削減が可能になる。
領域４５に形成するＳｉエピタキシャル層４８が、Ｓｉ
層及びＳｉＧｅ層のエッチングされた部分４２ａに形成
されているので、コア領域４４とＩ／Ｏ領域４５に発生
する段差を小さく又は無くすることができる。このた
め、その後のＭＯＳＦＥＴ製造プロセスにおいて繰り返
されるホトリソグラフィ工程を、コア領域４４とＩ／Ｏ
領域４５に対して一括で行うことが可能であり、製造工
程の大幅な削減が可能になる。
【００２９】第３の実施形態
図１６及び図１７は、本発明の第３の実施形態に係るＭ
ＯＳＦＥＴデバイスの製造プロセス（その１及び２）を
説明するための概略的な断面図である。
ＯＳＦＥＴデバイスの製造プロセス（その１及び２）を
説明するための概略的な断面図である。
【００３０】第３の実施形態に係るＭＯＳＦＥＴデバイ
スの製造プロセスの一部は、第２の実施形態に係るＭＯ
ＳＦＥＴデバイスの製造プロセスの一部と同じである。
従って、第３の実施形態に係るＭＯＳＦＥＴデバイスの
製造プロセスの説明に際しては、第２の実施形態の説明
において用いた図９から図１４までをも参照する。
スの製造プロセスの一部は、第２の実施形態に係るＭＯ
ＳＦＥＴデバイスの製造プロセスの一部と同じである。
従って、第３の実施形態に係るＭＯＳＦＥＴデバイスの
製造プロセスの説明に際しては、第２の実施形態の説明
において用いた図９から図１４までをも参照する。
【００３１】第３の実施形態に係るＭＯＳＦＥＴデバイ
スの製造に際しては、図９から図１４までに示される第
２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセ
スと同様のプロセスにより、コア領域４４に薄いＳｉ層
４３が形成され、Ｉ／Ｏ領域４５に厚いＳｉエピタキシ
ャル層４８を形成する。
スの製造に際しては、図９から図１４までに示される第
２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセ
スと同様のプロセスにより、コア領域４４に薄いＳｉ層
４３が形成され、Ｉ／Ｏ領域４５に厚いＳｉエピタキシ
ャル層４８を形成する。
【００３２】次に、図１６に示されるように、Ｓｉエピ
タキシャル層４８を２つの領域４５ａ及び４５ｂに分離
する素子分離領域４９を形成する。素子分離領域４９の
深さは、Ｓｉエピタキシャル層４８の底に達しない深さ
であり、Ｓｉエピタキシャル層４８の２つの領域４５ａ
及び４５ｂは、素子分離領域４９の下で繋がっている。
タキシャル層４８を２つの領域４５ａ及び４５ｂに分離
する素子分離領域４９を形成する。素子分離領域４９の
深さは、Ｓｉエピタキシャル層４８の底に達しない深さ
であり、Ｓｉエピタキシャル層４８の２つの領域４５ａ
及び４５ｂは、素子分離領域４９の下で繋がっている。
【００３３】次に、図１７に示されるように、通常のＭ
ＯＳＦＥＴ製造プロセスに従って、コア領域４４のＳｉ
層４３を歪みＳｉチャネル４３ａとした少なくとも一つ
の歪みＳｉＭＯＳＦＥＴ５０（図１７には１個のＭＯＳ
ＦＥＴ５０のみを示す。）、Ｉ／Ｏ領域４５内の領域４
５ａにおいてＳｉエピタキシャル層４８をＳｉチャネル
４８ａとした少なくとも一つのＭＯＳＦＥＴ６０（図１
７には１個のＭＯＳＦＥＴ６０のみを示す。）、及び、
Ｉ／Ｏ領域４５内の領域４５ｂにおいてＳｉエピタキシ
ャル層４８をＳｉチャネル４８ｂとした少なくとも一つ
のＭＯＳＦＥＴ７０（図１７には１個のＭＯＳＦＥＴ７
０のみを示す。）を形成する。
ＯＳＦＥＴ製造プロセスに従って、コア領域４４のＳｉ
層４３を歪みＳｉチャネル４３ａとした少なくとも一つ
の歪みＳｉＭＯＳＦＥＴ５０（図１７には１個のＭＯＳ
ＦＥＴ５０のみを示す。）、Ｉ／Ｏ領域４５内の領域４
５ａにおいてＳｉエピタキシャル層４８をＳｉチャネル
４８ａとした少なくとも一つのＭＯＳＦＥＴ６０（図１
７には１個のＭＯＳＦＥＴ６０のみを示す。）、及び、
Ｉ／Ｏ領域４５内の領域４５ｂにおいてＳｉエピタキシ
ャル層４８をＳｉチャネル４８ｂとした少なくとも一つ
のＭＯＳＦＥＴ７０（図１７には１個のＭＯＳＦＥＴ７
０のみを示す。）を形成する。
【００３４】図１７に示されるように、歪みＳｉＭＯＳ
ＦＥＴ５０は、ゲート酸化膜５１と、ゲート電極層５２
と、不純物（例えば、Ａｓ、Ｂなど）注入により形成さ
れたソース領域５３及びドレイン領域５４と、歪みＳｉ
チャネル４３ａとを有する。また、図１７に示されるよ
うに、ＭＯＳＦＥＴ６０は、ゲート酸化膜６１と、ゲー
ト電極層６２と、不純物（例えば、Ａｓ、Ｂなど）注入
により形成されたソース領域６３及びドレイン領域６４
と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル４
８ａとを有する。さらに、図１７に示されるように、Ｍ
ＯＳＦＥＴ７０は、ゲート酸化膜７１と、ゲート電極層
７２と、不純物（例えば、Ａｓ、Ｂなど）注入により形
成されたソース領域７３及びドレイン領域７４と、通常
の（即ち、歪みＳｉではない）Ｓｉチャネル４８ｂとを
有する。ＭＯＳＦＥＴのゲート長及びゲート幅は、第１
の実施形態の場合と同様である。
ＦＥＴ５０は、ゲート酸化膜５１と、ゲート電極層５２
と、不純物（例えば、Ａｓ、Ｂなど）注入により形成さ
れたソース領域５３及びドレイン領域５４と、歪みＳｉ
チャネル４３ａとを有する。また、図１７に示されるよ
うに、ＭＯＳＦＥＴ６０は、ゲート酸化膜６１と、ゲー
ト電極層６２と、不純物（例えば、Ａｓ、Ｂなど）注入
により形成されたソース領域６３及びドレイン領域６４
と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル４
８ａとを有する。さらに、図１７に示されるように、Ｍ
ＯＳＦＥＴ７０は、ゲート酸化膜７１と、ゲート電極層
７２と、不純物（例えば、Ａｓ、Ｂなど）注入により形
成されたソース領域７３及びドレイン領域７４と、通常
の（即ち、歪みＳｉではない）Ｓｉチャネル４８ｂとを
有する。ＭＯＳＦＥＴのゲート長及びゲート幅は、第１
の実施形態の場合と同様である。
【００３５】以上に説明したように、第３の実施形態に
係るＭＯＳＦＥＴデバイスにおいては、コア領域４４
に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領
域４５の領域４５ａに、コア領域４４のＳｉ層４３より
厚いＳｉエピタキシャル層４８をＳｉチャネル４８ａと
した少なくとも一つのＭＯＳＦＥＴ６０を備え、Ｉ／Ｏ
領域４５の領域４５ｂに、コア領域４４のＳｉ層４３よ
り厚いＳｉエピタキシャル層４８をＳｉチャネル４８ｂ
とした少なくとも一つのＭＯＳＦＥＴ７０を備えてい
る。従って、コア領域４４を低電圧で高速データ処理が
要求される領域とし、Ｉ／Ｏ領域４５を電源電圧が高い
領域とすれば、コア領域４４におけるデータ処理の高速
化と、Ｉ／Ｏ領域４５における自己発熱に起因する駆動
力劣化の軽減を図ることができ、結果的に、ＭＯＳＦＥ
Ｔデバイスの高性能化（データ処理速度の向上）を実現
することができる。
係るＭＯＳＦＥＴデバイスにおいては、コア領域４４
に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領
域４５の領域４５ａに、コア領域４４のＳｉ層４３より
厚いＳｉエピタキシャル層４８をＳｉチャネル４８ａと
した少なくとも一つのＭＯＳＦＥＴ６０を備え、Ｉ／Ｏ
領域４５の領域４５ｂに、コア領域４４のＳｉ層４３よ
り厚いＳｉエピタキシャル層４８をＳｉチャネル４８ｂ
とした少なくとも一つのＭＯＳＦＥＴ７０を備えてい
る。従って、コア領域４４を低電圧で高速データ処理が
要求される領域とし、Ｉ／Ｏ領域４５を電源電圧が高い
領域とすれば、コア領域４４におけるデータ処理の高速
化と、Ｉ／Ｏ領域４５における自己発熱に起因する駆動
力劣化の軽減を図ることができ、結果的に、ＭＯＳＦＥ
Ｔデバイスの高性能化（データ処理速度の向上）を実現
することができる。
【００３６】また、第３の実施形態に係るＭＯＳＦＥＴ
デバイスにおいては、Ｉ／Ｏ領域４５において素子分離
領域４９の下でＳｉ層４８が繋がっている。Ｓｉ層４８
の熱伝導度はＳｉＧｅ層４１の熱伝導度よりも大きいの
で、トランジスタをオンした際に発生する熱は、このＳ
ｉ層４８によって拡散される。このため、Ｉ／Ｏ領域４
５における自己発熱による駆動力劣化を軽減させること
ができ、結果的に、ＭＯＳＦＥＴデバイスの高性能化
（データ処理速度の向上）を実現することができる。
デバイスにおいては、Ｉ／Ｏ領域４５において素子分離
領域４９の下でＳｉ層４８が繋がっている。Ｓｉ層４８
の熱伝導度はＳｉＧｅ層４１の熱伝導度よりも大きいの
で、トランジスタをオンした際に発生する熱は、このＳ
ｉ層４８によって拡散される。このため、Ｉ／Ｏ領域４
５における自己発熱による駆動力劣化を軽減させること
ができ、結果的に、ＭＯＳＦＥＴデバイスの高性能化
（データ処理速度の向上）を実現することができる。
【００３７】さらに、第３の実施形態によれば、Ｉ／Ｏ
領域４５に形成するＳｉエピタキシャル層４８が、Ｓｉ
層４３及びＳｉＧｅ層４２の一部がエッチングされた部
分４２ａに形成されているので、コア領域４４とＩ／Ｏ
領域４５に発生する段差を小さく又は無くすることがで
きる。このため、その後のＭＯＳＦＥＴ製造プロセスに
おいて繰り返されるホトリソグラフィ工程を、コア領域
４４及びＩ／Ｏ領域４５に対して一括で行うことが可能
であり、製造工程の大幅な削減が可能になる。
領域４５に形成するＳｉエピタキシャル層４８が、Ｓｉ
層４３及びＳｉＧｅ層４２の一部がエッチングされた部
分４２ａに形成されているので、コア領域４４とＩ／Ｏ
領域４５に発生する段差を小さく又は無くすることがで
きる。このため、その後のＭＯＳＦＥＴ製造プロセスに
おいて繰り返されるホトリソグラフィ工程を、コア領域
４４及びＩ／Ｏ領域４５に対して一括で行うことが可能
であり、製造工程の大幅な削減が可能になる。
【００３８】なお、上記説明においては、図１４（第２
の実施形態）のＩ／Ｏ領域４５に素子分離領域４９及び
ＭＯＳＦＥＴ６０及び７０を形成した場合を説明した
が、同様の製造プロセスにより、図６（第１の実施形
態）のＩ／Ｏ領域１５に素子分離領域及びＭＯＳＦＥＴ
を形成してもよい。
の実施形態）のＩ／Ｏ領域４５に素子分離領域４９及び
ＭＯＳＦＥＴ６０及び７０を形成した場合を説明した
が、同様の製造プロセスにより、図６（第１の実施形
態）のＩ／Ｏ領域１５に素子分離領域及びＭＯＳＦＥＴ
を形成してもよい。
【００３９】第４の実施形態
図１８から図２０までは、本発明の第４の実施形態に係
るＭＯＳＦＥＴデバイスの製造プロセス（その１〜３）
を説明するための概略的な断面図である。
るＭＯＳＦＥＴデバイスの製造プロセス（その１〜３）
を説明するための概略的な断面図である。
【００４０】第４の実施形態に係るＭＯＳＦＥＴデバイ
スは、第３の実施形態に係るＭＯＳＦＥＴデバイスを改
良したデバイスである。従って、第４の実施形態に係る
ＭＯＳＦＥＴデバイスの製造プロセスの説明に際して
は、図１７をも参照する。
スは、第３の実施形態に係るＭＯＳＦＥＴデバイスを改
良したデバイスである。従って、第４の実施形態に係る
ＭＯＳＦＥＴデバイスの製造プロセスの説明に際して
は、図１７をも参照する。
【００４１】第４の実施形態に係るＭＯＳＦＥＴデバイ
スの製造に際しては、第３の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセスと同様のプロセスにより、図
１７に示されるように、コア領域４４のＳｉ層４３を歪
みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉ
ＭＯＳＦＥＴ５０、並びにＩ／Ｏ領域４５内の２つの領
域４５ａ及び４５ｂのそれぞれにおいてＳｉエピタキシ
ャル層４８をＳｉチャネル４８ａ及び４８ｂとした少な
くとも一つのＭＯＳＦＥＴ６０及び７０を形成する。
スの製造に際しては、第３の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセスと同様のプロセスにより、図
１７に示されるように、コア領域４４のＳｉ層４３を歪
みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉ
ＭＯＳＦＥＴ５０、並びにＩ／Ｏ領域４５内の２つの領
域４５ａ及び４５ｂのそれぞれにおいてＳｉエピタキシ
ャル層４８をＳｉチャネル４８ａ及び４８ｂとした少な
くとも一つのＭＯＳＦＥＴ６０及び７０を形成する。
【００４２】次に、図１８に示されるように、各ＭＯＳ
ＦＥＴ５０，６０，７０を覆う層間絶縁膜８０を形成す
る。
ＦＥＴ５０，６０，７０を覆う層間絶縁膜８０を形成す
る。
【００４３】次に、図１９に示されるように、ホトリソ
グラフィ及びエッチングを用いて、層間絶縁膜８０、素
子分離領域４９、Ｓｉエピタキシャル層４８、ＳｉＧｅ
層４２を貫通し、半導体基板４１に達するホール８１を
形成する。
グラフィ及びエッチングを用いて、層間絶縁膜８０、素
子分離領域４９、Ｓｉエピタキシャル層４８、ＳｉＧｅ
層４２を貫通し、半導体基板４１に達するホール８１を
形成する。
【００４４】次に、ホール８１を、ＳｉＧｅ層より高い
熱伝導度を持つ材料、例えば、ポリＳｉにより埋め込む
ことによって埋め込みプラグ８２を形成する。なお、ホ
ール８１及び埋め込みプラグ８２の形状は図示の形状に
限定されず、少なくともＳｉエピタキシャル層４２と半
導体基板４１とを繋ぐことによって、Ｓｉエピタキシャ
ル層４２から半導体基板４１に熱を逃がすことができる
構造であれば他の構造であってもよい。また、埋め込み
プラグ８２の材料は、ＳｉＧｅ層より高い熱伝導度を持
つ材料であれば、金属材料（例えば、タングステンやア
ルミニウム等）のような他の材料を用いてもよい。
熱伝導度を持つ材料、例えば、ポリＳｉにより埋め込む
ことによって埋め込みプラグ８２を形成する。なお、ホ
ール８１及び埋め込みプラグ８２の形状は図示の形状に
限定されず、少なくともＳｉエピタキシャル層４２と半
導体基板４１とを繋ぐことによって、Ｓｉエピタキシャ
ル層４２から半導体基板４１に熱を逃がすことができる
構造であれば他の構造であってもよい。また、埋め込み
プラグ８２の材料は、ＳｉＧｅ層より高い熱伝導度を持
つ材料であれば、金属材料（例えば、タングステンやア
ルミニウム等）のような他の材料を用いてもよい。
【００４５】以上に説明したように、第４の実施形態に
係るＭＯＳＦＥＴデバイスにおいては、コア領域４４
に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領
域４５の領域４５ａに、コア領域４４のＳｉ層４３より
厚いＳｉエピタキシャル層４８をＳｉチャネル４８ａと
した少なくとも一つのＭＯＳＦＥＴ６０を備え、Ｉ／Ｏ
領域４５の領域４５ｂに、コア領域４４のＳｉ層４３よ
り厚いＳｉエピタキシャル層４８をＳｉチャネル４８ｂ
とした少なくとも一つのＭＯＳＦＥＴ７０を備えてい
る。従って、コア領域４４を低電圧で高速データ処理が
要求されるＬＳＩのコア領域とし、Ｉ／Ｏ領域４５を電
源電圧が高いＬＳＩのＩ／Ｏ領域とすれば、コア領域４
４におけるデータ処理の高速化と、Ｉ／Ｏ領域４５にお
ける自己発熱に起因する駆動力劣化の軽減を図ることが
でき、結果的に、ＭＯＳＦＥＴデバイスの高性能化（デ
ータ処理速度の向上）を実現することができる。
係るＭＯＳＦＥＴデバイスにおいては、コア領域４４
に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なく
とも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領
域４５の領域４５ａに、コア領域４４のＳｉ層４３より
厚いＳｉエピタキシャル層４８をＳｉチャネル４８ａと
した少なくとも一つのＭＯＳＦＥＴ６０を備え、Ｉ／Ｏ
領域４５の領域４５ｂに、コア領域４４のＳｉ層４３よ
り厚いＳｉエピタキシャル層４８をＳｉチャネル４８ｂ
とした少なくとも一つのＭＯＳＦＥＴ７０を備えてい
る。従って、コア領域４４を低電圧で高速データ処理が
要求されるＬＳＩのコア領域とし、Ｉ／Ｏ領域４５を電
源電圧が高いＬＳＩのＩ／Ｏ領域とすれば、コア領域４
４におけるデータ処理の高速化と、Ｉ／Ｏ領域４５にお
ける自己発熱に起因する駆動力劣化の軽減を図ることが
でき、結果的に、ＭＯＳＦＥＴデバイスの高性能化（デ
ータ処理速度の向上）を実現することができる。
【００４６】また、第４の実施形態に係るＭＯＳＦＥＴ
デバイスによれば、Ｉ／Ｏ領域４５の素子分離領域４９
の下でＳｉエピタキシャル層４８が繋がっているので、
トランジスタをオンした際に発生する熱は、このＳｉエ
ピタキシャル層４８によって拡散されるため、Ｉ／Ｏ領
域４５における自己発熱による駆動力劣化を軽減させる
ことができ、結果的に、ＭＯＳＦＥＴデバイスの高性能
化（データ処理速度の向上）を実現することができる。
デバイスによれば、Ｉ／Ｏ領域４５の素子分離領域４９
の下でＳｉエピタキシャル層４８が繋がっているので、
トランジスタをオンした際に発生する熱は、このＳｉエ
ピタキシャル層４８によって拡散されるため、Ｉ／Ｏ領
域４５における自己発熱による駆動力劣化を軽減させる
ことができ、結果的に、ＭＯＳＦＥＴデバイスの高性能
化（データ処理速度の向上）を実現することができる。
【００４７】さらに、第４の実施形態に係るＭＯＳＦＥ
Ｔデバイスによれば、Ｓｉエピタキシャル層４８と半導
体基板４１とを、ＳｉＧｅ層４２よりも熱伝導度の高い
材料からなる埋め込みプラグ８２で繋いでいるので、ト
ランジスタをオンした際に発生する熱は、Ｓｉエピタキ
シャル層４８によって拡散され、埋め込みプラグ８２を
伝わって半導体基板４１に拡散する。このため、Ｉ／Ｏ
領域４５における自己発熱による駆動力劣化を軽減させ
ることができ、結果的に、ＭＯＳＦＥＴデバイスの高性
能化（データ処理速度の向上）を実現することができ
る。
Ｔデバイスによれば、Ｓｉエピタキシャル層４８と半導
体基板４１とを、ＳｉＧｅ層４２よりも熱伝導度の高い
材料からなる埋め込みプラグ８２で繋いでいるので、ト
ランジスタをオンした際に発生する熱は、Ｓｉエピタキ
シャル層４８によって拡散され、埋め込みプラグ８２を
伝わって半導体基板４１に拡散する。このため、Ｉ／Ｏ
領域４５における自己発熱による駆動力劣化を軽減させ
ることができ、結果的に、ＭＯＳＦＥＴデバイスの高性
能化（データ処理速度の向上）を実現することができ
る。
【００４８】なお、上記説明においては、図１４（第２
の実施形態）のＩ／Ｏ領域４５に素子分離領域４９及び
埋め込みプラグ８２を形成した場合を説明したが、図６
（第１の実施形態）のＩ／Ｏ領域１５に素子分離領域及
び埋め込みプラグ８２を形成してもよい。
の実施形態）のＩ／Ｏ領域４５に素子分離領域４９及び
埋め込みプラグ８２を形成した場合を説明したが、図６
（第１の実施形態）のＩ／Ｏ領域１５に素子分離領域及
び埋め込みプラグ８２を形成してもよい。
【００４９】
【発明の効果】以上に説明したように、本発明のＭＯＳ
ＦＥＴデバイスにおいては、第１の領域に、Ｓｉ層を歪
みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦ
ＥＴを備え、第２の領域に、第１の領域のＳｉ層より厚
いＳｉエピタキシャル層をＳｉチャネルとした少なくと
も一つの第２のＭＯＳＦＥＴを備えている。従って、第
１の領域を低電圧で高速データ処理が要求される領域
（例えば、ＬＳＩのコア領域）とし、第２の領域を電源
電圧が高い領域（例えば、ＬＳＩのＩ／Ｏ領域）とすれ
ば、第１の領域におけるデータ処理の高速化と、第２の
領域における自己発熱に起因する駆動力劣化の軽減を図
ることができ、その結果、ＭＯＳＦＥＴデバイスの高性
能化を実現することができる。
ＦＥＴデバイスにおいては、第１の領域に、Ｓｉ層を歪
みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦ
ＥＴを備え、第２の領域に、第１の領域のＳｉ層より厚
いＳｉエピタキシャル層をＳｉチャネルとした少なくと
も一つの第２のＭＯＳＦＥＴを備えている。従って、第
１の領域を低電圧で高速データ処理が要求される領域
（例えば、ＬＳＩのコア領域）とし、第２の領域を電源
電圧が高い領域（例えば、ＬＳＩのＩ／Ｏ領域）とすれ
ば、第１の領域におけるデータ処理の高速化と、第２の
領域における自己発熱に起因する駆動力劣化の軽減を図
ることができ、その結果、ＭＯＳＦＥＴデバイスの高性
能化を実現することができる。
【００５０】また、本発明のＭＯＳＦＥＴデバイスの製
造方法においては、Ｓｉ層を歪みＳｉチャネルとした少
なくとも一つの第１のＭＯＳＦＥＴの形成と、Ｓｉエピ
タキシャル層をＳｉチャネルとした少なくとも一つの第
２のＭＯＳＦＥＴの形成とを同じ工程で実施可能として
いるので、製造工程の簡素化を実現できる。
造方法においては、Ｓｉ層を歪みＳｉチャネルとした少
なくとも一つの第１のＭＯＳＦＥＴの形成と、Ｓｉエピ
タキシャル層をＳｉチャネルとした少なくとも一つの第
２のＭＯＳＦＥＴの形成とを同じ工程で実施可能として
いるので、製造工程の簡素化を実現できる。
【図１】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その１）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その１）を説明するための概
略的な断面図である。
【図２】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その２）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その２）を説明するための概
略的な断面図である。
【図３】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その３）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その３）を説明するための概
略的な断面図である。
【図４】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その４）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その４）を説明するための概
略的な断面図である。
【図５】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その５）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その５）を説明するための概
略的な断面図である。
【図６】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その６）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その６）を説明するための概
略的な断面図である。
【図７】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その７）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その７）を説明するための概
略的な断面図である。
【図８】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
デバイスのコア領域及びＩ／Ｏ領域のそれぞれの電力供
給配線の構造を概略的に示す平面図である。
デバイスのコア領域及びＩ／Ｏ領域のそれぞれの電力供
給配線の構造を概略的に示す平面図である。
【図９】 本発明の第２の実施形態に係るＭＯＳＦＥＴ
デバイスの製造プロセス（その１）を説明するための概
略的な断面図である。
デバイスの製造プロセス（その１）を説明するための概
略的な断面図である。
【図１０】 本発明の第２の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その２）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その２）を説明するための
概略的な断面図である。
【図１１】 本発明の第２の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その３）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その３）を説明するための
概略的な断面図である。
【図１２】 本発明の第２の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その４）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その４）を説明するための
概略的な断面図である。
【図１３】 本発明の第２の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その５）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その５）を説明するための
概略的な断面図である。
【図１４】 本発明の第２の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その６）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その６）を説明するための
概略的な断面図である。
【図１５】 本発明の第２の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その７）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その７）を説明するための
概略的な断面図である。
【図１６】 本発明の第３の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その１）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その１）を説明するための
概略的な断面図である。
【図１７】 本発明の第３の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その２）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その２）を説明するための
概略的な断面図である。
【図１８】 本発明の第４の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その１）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その１）を説明するための
概略的な断面図である。
【図１９】 本発明の第４の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その２）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その２）を説明するための
概略的な断面図である。
【図２０】 本発明の第４の実施形態に係るＭＯＳＦＥ
Ｔデバイスの製造プロセス（その３）を説明するための
概略的な断面図である。
Ｔデバイスの製造プロセス（その３）を説明するための
概略的な断面図である。
【図２１】 自己発熱効果に起因する駆動力劣化が小さ
いＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ
特性を模式的に示す図である。
いＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ
特性を模式的に示す図である。
【図２２】 自己発熱効果に起因する駆動力劣化が大き
いＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ
特性を模式的に示す図である。
いＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ
特性を模式的に示す図である。
１１，４１ 半導体基板、
１２，４２ ＳｉＧｅ層、
１３，４３ Ｓｉ層、
１３ａ，４３ａ 歪みＳｉチャネル、
１４，４４ コア領域（第１の領域）、
１５，４５ Ｉ／Ｏ領域（第２の領域）、
１４ａ コア電源配線、
１４ｂ コア電源端子（又はコア電源回路）、
１５ａ Ｉ／Ｏ電源配線、
１５ｂ Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）、
ＧＮＤ グランド配線、
１６，４６ 素子分離領域（第１の素子分離領域）、
１７，４７ マスク酸化膜、
１８，４８ Ｓｉエピタキシャル層、
１８ａ，４８ａ，４８ｂ Ｓｉチャネル、
２０，５０ 歪みＳｉＭＯＳＦＥＴ、
２１，３１，５１，６１，７１ ゲート酸化膜、
２２，３２，５２，６２，７２ ゲート電極層、
２３，３３，５３，６３，７３ ソース領域、
２４，３４，５４，６４，７４ ドレイン領域、
３０，６０，７０ 通常のＭＯＳＦＥＴ、
４２ａ エッチングされた部分、
４５ａ 第３の領域、
４５ｂ 第４の領域、
４９ 素子分離領域（第２の素子分離領域）、
８０ 層間絶縁膜、
８１ ホール、
８２ 埋め込みプラグ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−340337（ＪＰ，Ａ)
特開 平10−92947（ＪＰ，Ａ)
特開 平５−55476（ＪＰ，Ａ)
特開2002−343880（ＪＰ，Ａ)
特開2002−280568（ＪＰ，Ａ)
特開2001−160594（ＪＰ，Ａ)
特開2002−124564（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8234
H01L 29/161
H01L 27/088
Claims (13)
- 【請求項１】 半導体基板と、 前記半導体基板上に備えられたＳｉＧｅ層と、 前記ＳｉＧｅ層上に備えられたＳｉ層と、 前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離
する第１の素子分離領域と を有し、 前記第２の領域のＳｉ層が、前記第１の領域のＳｉ層よ
り厚いＳｉエピタキシャル層であり、 前記第１の領域のＳｉ層を歪みＳｉチャネルとした少な
くとも一つの第１のＭＯＳＦＥＴと、前記Ｓｉエピタキ
シャル層をＳｉチャネルとした少なくとも一つの第２の
ＭＯＳＦＥＴ とを有し、 前記Ｓｉエピタキシャル層の下に位置する前記ＳｉＧｅ
層の厚さを前記第１の領域のＳｉ層の下に位置する前記
ＳｉＧｅ層の厚さより薄くした ことを特徴とするＭＯＳ
ＦＥＴデバイス。 - 【請求項２】 半導体基板と、 前記半導体基板上に備えられたＳｉＧｅ層と、 前記ＳｉＧｅ層上に備えられたＳｉ層と、 前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離
する第１の素子分離領域とを有し、 前記第２の領域のＳｉ層が、前記第１の領域のＳｉ層よ
り厚いＳｉエピタキシャル層であり、 前記第１の領域のＳｉ層を歪みＳｉチャネルとした少な
くとも一つの第１のＭＯＳＦＥＴと、 前記Ｓｉエピタキシャル層をＳｉチャネルとした少なく
とも一つの第２のＭＯＳＦＥＴと を有するＭＯＳＦＥＴデバイスであって、 前記ＭＯＳＦＥＴデバイスがＬＳＩであり、 前記第１の領域が、第１の駆動電圧が供給される前記Ｌ
ＳＩのコア領域であり、 前記第２の領域が、前記第１の駆動電圧より高い第２の
駆動電圧が供給される前記ＬＳＩのインターフェース領
域であることを特徴とするＭＯＳＦＥＴデバイス。 - 【請求項３】 前記Ｓｉエピタキシャル層の下に位置す
る前記ＳｉＧｅ層の厚さを前記第１の領域のＳｉ層の下
に位置する前記ＳｉＧｅ層の厚さより薄くしたことを特
徴とする請求項２に記載のＭＯＳＦＥＴデバイス。 - 【請求項４】 前記Ｓｉエピタキシャル層を第３の領域
と第４の領域とに分離する第２の素子分離領域を有し、 前記第２のＭＯＳＦＥＴが前記第３の領域及び前記第４
の領域のそれぞれに備えられたことを特徴とする請求項
１から３までのいずれかに記載のＭＯＳＦＥＴデバイ
ス。 - 【請求項５】 前記第２の素子分離領域の深さが、前記
Ｓｉエピタキシャル層の底に達しない深さであることを
特徴とする請求項４に記載のＭＯＳＦＥＴデバイス。 - 【請求項６】 前記ＳｉＧｅ層を貫通して前記Ｓｉエピ
タキシャル層と前記半導体基板とを繋ぐホールに埋め込
まれ、前記ＳｉＧｅ層より高い熱伝導度を持つ材料から
なる埋め込みプラグを有することを特徴とする請求項１
から５までのいずれかに記載のＭＯＳＦＥＴデバイス。 - 【請求項７】 前記埋め込みプラグがポリＳｉにより構
成されることを特徴とする請求項６に記載のＭＯＳＦＥ
Ｔデバイス。 - 【請求項８】 半導体基板上にＳｉＧｅ層を形成する工
程と、 前記ＳｉＧｅ層上にＳｉ層を形成する工程と、 前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離
する第１の素子分離領域を形成する工程と、 前記第２の領域のＳｉ層、及び前記第２の領域のＳｉ層
の下に位置するＳｉＧｅ層の上部をエッチングする工程
と、 前記第２の領域における前記ＳｉＧｅ層上にＳｉ層を選
択エピタキシャル成長させ、前記第１の領域のＳｉ層よ
りも厚いＳｉエピタキシャル層を形成する工程と、 前記第１の領域のＳｉ層を歪みＳｉチャネルとした少な
くとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエピタ
キシャル層をＳｉチャネルとした少なくとも一つの第２
のＭＯＳＦＥＴを形成する工程とを有することを特徴と
するＭＯＳＦＥＴデバイスの製造方法。 - 【請求項９】 半導体基板上にＳｉＧｅ層を形成する工
程と、 前記ＳｉＧｅ層上にＳｉ層を形成する工程と、 前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離
する第１の素子分離領域を形成する工程と、 前記第２の領域のＳｉ層、及び前記第２の領域のＳｉ層
の下に位置するＳｉＧｅ層の上部をエッチングする工程
と、 前記第２の領域における前記ＳｉＧｅ層上にＳｉ層を選
択エピタキシャル成長させ、前記第１の領域のＳｉ層よ
りも厚いＳｉエピタキシャル層を形成する工程と、 前記Ｓｉエピタキシャル層を第３の領域と第４の領域と
に分離する第２の素子分離領域を形成する工程と、 前記第１のＳｉ層を歪みＳｉチャネルとした少なくとも
一つの第１のＭＯＳＦＥＴ、並びに前記第３の領域及び
前記第４の領域のそれぞれにおいて前記Ｓｉエピタキシ
ャル層をＳｉチャネルとした少なくとも一つの第２のＭ
ＯＳＦＥＴを形成する工程とを有することを特徴とする
ＭＯＳＦＥＴデバイスの製造方法。 - 【請求項１０】 前記Ｓｉエピタキシャル層の下に位置
するＳｉＧｅ層の厚さを前記第１の領域のＳｉ層の下に
位置するＳｉＧｅ層の厚さより薄くしたことを特徴とす
る請求項８又は９のいずれかに記載のＭＯＳＦＥＴデバ
イスの製造方法。 - 【請求項１１】 前記第２の素子分離領域の深さが、前
記Ｓｉエピタキシャル層の底に達しない深さであること
を特徴とする請求項９に記載のＭＯＳＦＥＴデバイスの
製造方法。 - 【請求項１２】 前記ＳｉＧｅ層を貫通して前記Ｓｉエ
ピタキシャル層と前記半導体基板とを繋ぐホールを形成
する工程と、 前記ホール内に前記ＳｉＧｅ層より高い熱伝導度を持つ
材料からなる埋め込みプラグを形成する工程とを有する
ことを特徴とする請求項８から１１までのいずれかに記
載のＭＯＳＦＥＴデバイスの製造方法。 - 【請求項１３】 前記埋め込みプラグがポリＳｉにより
構成されることを特徴とする請求項１２に記載のＭＯＳ
ＦＥＴデバイスの製造方法。
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|---|---|---|---|
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