JPH11177082A - Ｍｉｓ型電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタおよびその製造方法Info
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- JPH11177082A JPH11177082A JP34517997A JP34517997A JPH11177082A JP H11177082 A JPH11177082 A JP H11177082A JP 34517997 A JP34517997 A JP 34517997A JP 34517997 A JP34517997 A JP 34517997A JP H11177082 A JPH11177082 A JP H11177082A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 チャネル領域への電荷蓄積による寄生バイポ
ーラ動作を防止し、ノイズ耐性を良好とする。 【解決手段】 チャネル領域４，８の下にエネルギーバ
ンドギャップ幅と第２導電型不純物濃度の大きい炭化シ
リコン層３，７を形成することによって、パンチスルー
の抑制と高駆動力を両立する。また、ドレイン接合付近
で発生した過剰な第２導電型キャリアは、ワイドギャッ
プ層を介してシリコン層２，６へ移動するので、寄生バ
イポーラ動作は回避される。さらに、ノイズによって半
導体基板１中に第１導電型キャリアが誘起されても、エ
ネルギー障壁に遮断されてノイズがチャネル領域まで伝
達されない。
ーラ動作を防止し、ノイズ耐性を良好とする。 【解決手段】 チャネル領域４，８の下にエネルギーバ
ンドギャップ幅と第２導電型不純物濃度の大きい炭化シ
リコン層３，７を形成することによって、パンチスルー
の抑制と高駆動力を両立する。また、ドレイン接合付近
で発生した過剰な第２導電型キャリアは、ワイドギャッ
プ層を介してシリコン層２，６へ移動するので、寄生バ
イポーラ動作は回避される。さらに、ノイズによって半
導体基板１中に第１導電型キャリアが誘起されても、エ
ネルギー障壁に遮断されてノイズがチャネル領域まで伝
達されない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板とチャ
ネル領域およびソース・ドレイン領域の間にエネルギー
バンドギャップ幅の大きい半導体層を有するＭＩＳ型半
導体装置としてのＭＩＳ型電界効果トランジスタおよび
その製造方法に関するものである。
ネル領域およびソース・ドレイン領域の間にエネルギー
バンドギャップ幅の大きい半導体層を有するＭＩＳ型半
導体装置としてのＭＩＳ型電界効果トランジスタおよび
その製造方法に関するものである。
【０００２】
【従来の技術】図２９は従来のＭＩＳ型電界効果トラン
ジスタであるｎチャネルＭＯＳＦＥＴの構造断面図を一
例を示している。図２９において、１はｐ型シリコン基
板、２はｐ型シリコン基板１上に形成されたｐ型シリコ
ン層、３１はｐ型シリコン層２上に形成されたシリコン
酸化膜、４はシリコン酸化膜３１上に形成されたチャネ
ル領域、５はシリコン酸化膜３１上に形成されたｎ型ソ
ース・ドレイン領域、１０はシリコン酸化膜３１上に形
成された素子分離領域、１１はチャネル領域４上に形成
されたゲート酸化膜、１２はゲート酸化膜１１上に形成
されたゲート電極、１３は保護膜としてＢＰＳＧ膜、１
４はｎ型ソース・ドレイン領域５に接続された金属配線
である。
ジスタであるｎチャネルＭＯＳＦＥＴの構造断面図を一
例を示している。図２９において、１はｐ型シリコン基
板、２はｐ型シリコン基板１上に形成されたｐ型シリコ
ン層、３１はｐ型シリコン層２上に形成されたシリコン
酸化膜、４はシリコン酸化膜３１上に形成されたチャネ
ル領域、５はシリコン酸化膜３１上に形成されたｎ型ソ
ース・ドレイン領域、１０はシリコン酸化膜３１上に形
成された素子分離領域、１１はチャネル領域４上に形成
されたゲート酸化膜、１２はゲート酸化膜１１上に形成
されたゲート電極、１３は保護膜としてＢＰＳＧ膜、１
４はｎ型ソース・ドレイン領域５に接続された金属配線
である。
【０００３】図２９のｎチャネルＭＯＳＦＥＴの活性領
域は、シリコン酸化膜３１上の半導体層（シリコン）、
つまりチャネル領域４およびｎ型ソース・ドレイン領域
５からなるが、このような構造はＳＯＩ（Silicon on I
nsulator）と呼ばれる。ＳＯＩ構造のＭＯＳＦＥＴは、
ｎ型ソース・ドレイン領域５の底面が絶縁膜（シリコン
酸化膜３１）と隣接しているので、寄生容量の低減によ
り高速かつ低消費電流動作が得られ、次世代デバイス構
造として期待されている。また、チャネル領域４を薄く
制御した場合、チャネル領域４の完全空乏化によって、
さらに電流駆動力の増大が見込まれる。
域は、シリコン酸化膜３１上の半導体層（シリコン）、
つまりチャネル領域４およびｎ型ソース・ドレイン領域
５からなるが、このような構造はＳＯＩ（Silicon on I
nsulator）と呼ばれる。ＳＯＩ構造のＭＯＳＦＥＴは、
ｎ型ソース・ドレイン領域５の底面が絶縁膜（シリコン
酸化膜３１）と隣接しているので、寄生容量の低減によ
り高速かつ低消費電流動作が得られ、次世代デバイス構
造として期待されている。また、チャネル領域４を薄く
制御した場合、チャネル領域４の完全空乏化によって、
さらに電流駆動力の増大が見込まれる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ＭＯＳＦＥＴの動作時に、ドレイン接合
付近で発生した過剰なキャリア（ｎチャネルＭＯＳＦＥ
Ｔの場合はホール）が、チャネル領域４に蓄積して基板
電位が持ち上がり、寄生バイポーラ動作を引き起こす。
寄生バイポーラ動作が起こると、ラッチアップと同様
に、ゲート電圧を下げてもドレイン電流がカットオフさ
れないという致命的な問題となる。
来の構成では、ＭＯＳＦＥＴの動作時に、ドレイン接合
付近で発生した過剰なキャリア（ｎチャネルＭＯＳＦＥ
Ｔの場合はホール）が、チャネル領域４に蓄積して基板
電位が持ち上がり、寄生バイポーラ動作を引き起こす。
寄生バイポーラ動作が起こると、ラッチアップと同様
に、ゲート電圧を下げてもドレイン電流がカットオフさ
れないという致命的な問題となる。
【０００５】本発明は上記問題点に鑑み、ＳＯＩ構造の
ＭＯＳＦＥＴと同程度の高速かつ低消費電流動作を実現
するとともに、チャネル領域への電荷蓄積による寄生バ
イポーラ動作の起こらないＭＩＳ型電界効果トランジス
タおよびその製造方法を提供することを目的とする。ま
た、本発明は、上述した課題を解決するにあたって、簡
略かつ低コストで制御性のよいＭＩＳ型電界効果トラン
ジスタの製造方法を提供することを目的とする。
ＭＯＳＦＥＴと同程度の高速かつ低消費電流動作を実現
するとともに、チャネル領域への電荷蓄積による寄生バ
イポーラ動作の起こらないＭＩＳ型電界効果トランジス
タおよびその製造方法を提供することを目的とする。ま
た、本発明は、上述した課題を解決するにあたって、簡
略かつ低コストで制御性のよいＭＩＳ型電界効果トラン
ジスタの製造方法を提供することを目的とする。
【０００６】さらに、本発明のＭＩＳ型電界効果トラン
ジスタは、上述した課題を解決するだけでなく、同一の
構造によって、低電圧かつ低消費電流動作のアナログデ
バイスに要求される優れたノイズ耐性を実現することを
目的とする。
ジスタは、上述した課題を解決するだけでなく、同一の
構造によって、低電圧かつ低消費電流動作のアナログデ
バイスに要求される優れたノイズ耐性を実現することを
目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に、本発明のＭＩＳ型電界効果トランジスタは、半導体
基板の上面に第２導電型の第１半導体層と第２導電型の
第２半導体層と第２導電型の第３半導体層が積層されて
おり、素子分離領域によって分割された第３半導体層の
一領域が第１導電型チャネルとなる第２導電型半導体領
域と第１導電型のソース領域・ドレイン領域とから構成
され、第２導電型半導体領域上にゲート絶縁膜とゲート
電極が配置されており、第２半導体層のエネルギーバン
ドギャップ幅が第１半導体層と第３半導体層のいずれの
エネルギーバンドギャップ幅よりも大きく、第２半導体
層の第２導電型不純物濃度が第１半導体層と第２導電型
半導体領域のいずれの第２導電型不純物濃度よりも大き
いという構成を備えたものである。
に、本発明のＭＩＳ型電界効果トランジスタは、半導体
基板の上面に第２導電型の第１半導体層と第２導電型の
第２半導体層と第２導電型の第３半導体層が積層されて
おり、素子分離領域によって分割された第３半導体層の
一領域が第１導電型チャネルとなる第２導電型半導体領
域と第１導電型のソース領域・ドレイン領域とから構成
され、第２導電型半導体領域上にゲート絶縁膜とゲート
電極が配置されており、第２半導体層のエネルギーバン
ドギャップ幅が第１半導体層と第３半導体層のいずれの
エネルギーバンドギャップ幅よりも大きく、第２半導体
層の第２導電型不純物濃度が第１半導体層と第２導電型
半導体領域のいずれの第２導電型不純物濃度よりも大き
いという構成を備えたものである。
【０００８】また、本発明のＭＩＳ型電界効果トランジ
スタは、半導体基板の上面に第２導電型の第１半導体層
と第２導電型の第２半導体層と第２導電型の第３半導体
層が積層されており、素子分離領域によって分割された
第３半導体層の一領域が第１導電型チャネルとなる第２
導電型半導体領域と第１導電型のソース領域・ドレイン
領域とから構成され、第２導電型半導体領域上にゲート
絶縁膜とゲート電極が配置されており、第２半導体層の
誘電率が第１半導体層と第３半導体層のいずれの誘電率
よりも小さいという構成を備えたものである。
スタは、半導体基板の上面に第２導電型の第１半導体層
と第２導電型の第２半導体層と第２導電型の第３半導体
層が積層されており、素子分離領域によって分割された
第３半導体層の一領域が第１導電型チャネルとなる第２
導電型半導体領域と第１導電型のソース領域・ドレイン
領域とから構成され、第２導電型半導体領域上にゲート
絶縁膜とゲート電極が配置されており、第２半導体層の
誘電率が第１半導体層と第３半導体層のいずれの誘電率
よりも小さいという構成を備えたものである。
【０００９】また、本発明の相補型ＭＩＳ型電界効果ト
ランジスタは、半導体基板の上面に第２導電型の第１半
導体層と第２導電型の第２半導体層と第２導電型の第３
半導体層が積層されており、素子分離領域によって分割
された第３半導体層の一領域が第１導電型チャネルとな
る第２導電型半導体領域と第１導電型のソース領域・ド
レイン領域とから構成され、第２導電型半導体領域上に
ゲート絶縁膜とゲート電極が配置されており、第２半導
体層のエネルギーバンドギャップ幅が第１半導体層と第
３半導体層のいずれのエネルギーバンドギャップ幅より
も大きく、第２半導体層の第２導電型不純物濃度が第１
半導体層と第２導電型半導体領域のいずれの第２導電型
不純物濃度よりも大きいことを特徴とする第１導電型チ
ャネルを有する第１のＭＩＳ型電界効果トランジスタ
と、第１のＭＩＳ型電界効果トランジスタとは逆導電型
の半導体層からなる第２導電型チャネルを有する第２の
ＭＩＳ型電界効果トランジスタとから構成され、第１の
ＭＩＳ型電界効果トランジスタにおける第１半導体層・
第２半導体層・第３半導体層と、それらに対応する第２
のＭＩＳ型電界効果トランジスタにおける逆導電型の半
導体層が同一の真性半導体材料を基にしているという構
成を備えたものである。
ランジスタは、半導体基板の上面に第２導電型の第１半
導体層と第２導電型の第２半導体層と第２導電型の第３
半導体層が積層されており、素子分離領域によって分割
された第３半導体層の一領域が第１導電型チャネルとな
る第２導電型半導体領域と第１導電型のソース領域・ド
レイン領域とから構成され、第２導電型半導体領域上に
ゲート絶縁膜とゲート電極が配置されており、第２半導
体層のエネルギーバンドギャップ幅が第１半導体層と第
３半導体層のいずれのエネルギーバンドギャップ幅より
も大きく、第２半導体層の第２導電型不純物濃度が第１
半導体層と第２導電型半導体領域のいずれの第２導電型
不純物濃度よりも大きいことを特徴とする第１導電型チ
ャネルを有する第１のＭＩＳ型電界効果トランジスタ
と、第１のＭＩＳ型電界効果トランジスタとは逆導電型
の半導体層からなる第２導電型チャネルを有する第２の
ＭＩＳ型電界効果トランジスタとから構成され、第１の
ＭＩＳ型電界効果トランジスタにおける第１半導体層・
第２半導体層・第３半導体層と、それらに対応する第２
のＭＩＳ型電界効果トランジスタにおける逆導電型の半
導体層が同一の真性半導体材料を基にしているという構
成を備えたものである。
【００１０】また、本発明のＭＩＳ型電界効果トランジ
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、エネルギーバンドギャッ
プ幅と第２導電型不純物濃度が第１半導体層よりも大き
い第２半導体層を第１半導体層上に形成する工程と、エ
ネルギーバンドギャップ幅と第２導電型不純物濃度が第
２半導体層よりも小さい第３半導体層を第２半導体層上
に形成する工程と、ゲート絶縁膜とゲート電極を形成す
る工程と、第３半導体層から第１導電型のソース・ドレ
イン領域および第１導電型チャネルとなる第２導電型半
導体領域を形成する工程を含むという構成を備えたもの
である。
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、エネルギーバンドギャッ
プ幅と第２導電型不純物濃度が第１半導体層よりも大き
い第２半導体層を第１半導体層上に形成する工程と、エ
ネルギーバンドギャップ幅と第２導電型不純物濃度が第
２半導体層よりも小さい第３半導体層を第２半導体層上
に形成する工程と、ゲート絶縁膜とゲート電極を形成す
る工程と、第３半導体層から第１導電型のソース・ドレ
イン領域および第１導電型チャネルとなる第２導電型半
導体領域を形成する工程を含むという構成を備えたもの
である。
【００１１】また、本発明のＭＩＳ型電界効果トランジ
スタの製造方法は、半導体基板上、所定の第２導電型不
純物の半導体層中の熱拡散係数が半導体基板の場合より
も小さく、エネルギーバンドギャップ幅が半導体基板よ
りも大きい第２半導体層を半導体基板上に形成する工程
と、所定の第２導電型不純物の半導体層内での熱拡散係
数が第２半導体層の場合よりも大きく、エネルギーバン
ドギャップ幅が第２半導体層よりも小さい第３半導体層
を第２半導体層上に形成する工程と、第２半導体層内に
おいて高濃度に分布するように第２導電型不純物をイオ
ン注入する工程と、熱処理を施すことによって第２導電
型不純物を所定の分布に熱拡散させる工程と、ゲート絶
縁膜とゲート電極を形成する工程と、第３半導体層から
第１導電型のソース・ドレイン領域および第１導電型チ
ャネルとなる第２導電型半導体領域を形成する工程を含
むという構成を備えたものである。
スタの製造方法は、半導体基板上、所定の第２導電型不
純物の半導体層中の熱拡散係数が半導体基板の場合より
も小さく、エネルギーバンドギャップ幅が半導体基板よ
りも大きい第２半導体層を半導体基板上に形成する工程
と、所定の第２導電型不純物の半導体層内での熱拡散係
数が第２半導体層の場合よりも大きく、エネルギーバン
ドギャップ幅が第２半導体層よりも小さい第３半導体層
を第２半導体層上に形成する工程と、第２半導体層内に
おいて高濃度に分布するように第２導電型不純物をイオ
ン注入する工程と、熱処理を施すことによって第２導電
型不純物を所定の分布に熱拡散させる工程と、ゲート絶
縁膜とゲート電極を形成する工程と、第３半導体層から
第１導電型のソース・ドレイン領域および第１導電型チ
ャネルとなる第２導電型半導体領域を形成する工程を含
むという構成を備えたものである。
【００１２】また、本発明のＭＩＳ型電界効果トランジ
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、第１半導体層上の全面に
わたって、エネルギーバンドギャップ幅が第１半導体層
よりも大きい第２導電型の第２半導体層を形成する工程
と、第２半導体層上の全面にわたって、エネルギーバン
ドギャップ幅が第２半導体層よりも小さい第２導電型の
第３半導体層を形成する工程と、第３半導体層の所定の
領域を選択的に除去する工程と、第３半導体層を除去し
た部位に素子分離領域を形成することによって、第３半
導体層を半導体素子ごとに分割する工程と、ゲート絶縁
膜とゲート電極を形成する工程と、第３半導体層から第
１導電型のソース・ドレイン領域および第１導電型チャ
ネルとなる第２導電型半導体領域を形成する工程を含む
という構成を備えたものである。
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、第１半導体層上の全面に
わたって、エネルギーバンドギャップ幅が第１半導体層
よりも大きい第２導電型の第２半導体層を形成する工程
と、第２半導体層上の全面にわたって、エネルギーバン
ドギャップ幅が第２半導体層よりも小さい第２導電型の
第３半導体層を形成する工程と、第３半導体層の所定の
領域を選択的に除去する工程と、第３半導体層を除去し
た部位に素子分離領域を形成することによって、第３半
導体層を半導体素子ごとに分割する工程と、ゲート絶縁
膜とゲート電極を形成する工程と、第３半導体層から第
１導電型のソース・ドレイン領域および第１導電型チャ
ネルとなる第２導電型半導体領域を形成する工程を含む
という構成を備えたものである。
【００１３】また、本発明のＭＩＳ型電界効果トランジ
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、第１半導体層上の全面に
わたって、エネルギーバンドギャップ幅が第１半導体層
よりも大きい第２導電型の第２半導体層を形成する工程
と、第２半導体層上の所定の領域に選択的に絶縁層を形
成する工程と、第２半導体層上の絶縁層が形成されてい
ない領域に選択的に、エネルギーバンドギャップ幅が第
２半導体層よりも小さい第２導電型の第３半導体層を形
成し、第３半導体層を半導体素子領域とし絶縁層を素子
分離領域とする工程と、ゲート絶縁膜とゲート電極を形
成する工程と、第３半導体層から第１導電型のソース・
ドレイン領域および第１導電型チャネルとなる第２導電
型半導体領域を形成する工程を含むという構成を備えた
ものである。
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、第１半導体層上の全面に
わたって、エネルギーバンドギャップ幅が第１半導体層
よりも大きい第２導電型の第２半導体層を形成する工程
と、第２半導体層上の所定の領域に選択的に絶縁層を形
成する工程と、第２半導体層上の絶縁層が形成されてい
ない領域に選択的に、エネルギーバンドギャップ幅が第
２半導体層よりも小さい第２導電型の第３半導体層を形
成し、第３半導体層を半導体素子領域とし絶縁層を素子
分離領域とする工程と、ゲート絶縁膜とゲート電極を形
成する工程と、第３半導体層から第１導電型のソース・
ドレイン領域および第１導電型チャネルとなる第２導電
型半導体領域を形成する工程を含むという構成を備えた
ものである。
【００１４】また、本発明のＭＩＳ型電界効果トランジ
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、第１半導体層上の所定の
領域に選択的に絶縁層を形成する工程と、第１半導体層
上の絶縁層が形成されていない領域に選択的に、エネル
ギーバンドギャップ幅が第１半導体層よりも大きい第２
導電型の第２半導体層を形成する工程と、第２半導体層
上に、エネルギーバンドギャップ幅が第２半導体よりも
小さい第２導電型の第３半導体層を形成し、第３半導体
層を半導体素子領域とし絶縁層を素子分離領域とする工
程と、ゲート絶縁膜とゲート電極を形成する工程と、第
３半導体層から第１導電型のソース・ドレイン領域およ
び第１導電型チャネルとなる第２導電型半導体領域を形
成する工程を含むという構成を備えたものである。
スタの製造方法は、半導体基板の上面に第２導電型の第
１半導体層を形成する工程と、第１半導体層上の所定の
領域に選択的に絶縁層を形成する工程と、第１半導体層
上の絶縁層が形成されていない領域に選択的に、エネル
ギーバンドギャップ幅が第１半導体層よりも大きい第２
導電型の第２半導体層を形成する工程と、第２半導体層
上に、エネルギーバンドギャップ幅が第２半導体よりも
小さい第２導電型の第３半導体層を形成し、第３半導体
層を半導体素子領域とし絶縁層を素子分離領域とする工
程と、ゲート絶縁膜とゲート電極を形成する工程と、第
３半導体層から第１導電型のソース・ドレイン領域およ
び第１導電型チャネルとなる第２導電型半導体領域を形
成する工程を含むという構成を備えたものである。
【００１５】また、本発明の相補型ＭＩＳ型電界効果ト
ランジスタの製造方法は、半導体基板上に、エネルギー
バンドギャップ幅が半導体基板よりも大きい第２半導体
層を半導体基板上に形成する工程と、エネルギーバンド
ギャップ幅が第２半導体層よりも小さい第３半導体層を
第２半導体層上に形成する工程と、第３半導体層の所定
の領域に素子分離領域を形成することによって、第３半
導体層を複数の半導体素子領域に分割する工程と、半導
体素子領域の一部において、半導体基板の上面と第２半
導体層と第３半導体層に第２導電型不純物をイオン注入
する工程と、半導体素子領域の他の一部において、半導
体基板の上面と第２半導体層と第３半導体層に第１導電
型不純物をイオン注入する工程と、ゲート絶縁膜とゲー
ト電極を形成する工程と、半導体素子領域の一部におい
て、第３半導体層から第１導電型のソース・ドレイン領
域および第１導電型チャネルとなる第２導電型半導体領
域を形成する工程と、半導体素子領域の他の一部におい
て、第３半導体層から第２導電型のソース・ドレイン領
域および第２導電型チャネルとなる第１導電型半導体領
域を形成する工程を含むという構成を備えたものであ
る。
ランジスタの製造方法は、半導体基板上に、エネルギー
バンドギャップ幅が半導体基板よりも大きい第２半導体
層を半導体基板上に形成する工程と、エネルギーバンド
ギャップ幅が第２半導体層よりも小さい第３半導体層を
第２半導体層上に形成する工程と、第３半導体層の所定
の領域に素子分離領域を形成することによって、第３半
導体層を複数の半導体素子領域に分割する工程と、半導
体素子領域の一部において、半導体基板の上面と第２半
導体層と第３半導体層に第２導電型不純物をイオン注入
する工程と、半導体素子領域の他の一部において、半導
体基板の上面と第２半導体層と第３半導体層に第１導電
型不純物をイオン注入する工程と、ゲート絶縁膜とゲー
ト電極を形成する工程と、半導体素子領域の一部におい
て、第３半導体層から第１導電型のソース・ドレイン領
域および第１導電型チャネルとなる第２導電型半導体領
域を形成する工程と、半導体素子領域の他の一部におい
て、第３半導体層から第２導電型のソース・ドレイン領
域および第２導電型チャネルとなる第１導電型半導体領
域を形成する工程を含むという構成を備えたものであ
る。
【００１６】
【発明の実施の形態】本発明の請求項１記載のＭＩＳ型
電界効果トランジスタは、半導体基板の上面に第２導電
型の第１半導体層と第２導電型の第２半導体層と第２導
電型の第３半導体層が積層されており、素子分離領域に
よって分割された第３半導体層の一領域が第１導電型チ
ャネルとなる第２導電型半導体領域と第１導電型のソー
ス領域・ドレイン領域とから構成され、第２導電型半導
体領域上にゲート絶縁膜とゲート電極が配置されてお
り、第２半導体層のエネルギーバンドギャップ幅が第１
半導体層と第３半導体層のいずれのエネルギーバンドギ
ャップ幅よりも大きく、第２導電型キャリアは第２半導
体層を介して第１半導体層と第３半導体層の間を容易に
移動することが可能である一方、第１導電型キャリアは
第２半導体層のエネルギー障壁に遮断されることによっ
て第１半導体層と第３半導体層の間を移動することが困
難であるという作用を有している。
電界効果トランジスタは、半導体基板の上面に第２導電
型の第１半導体層と第２導電型の第２半導体層と第２導
電型の第３半導体層が積層されており、素子分離領域に
よって分割された第３半導体層の一領域が第１導電型チ
ャネルとなる第２導電型半導体領域と第１導電型のソー
ス領域・ドレイン領域とから構成され、第２導電型半導
体領域上にゲート絶縁膜とゲート電極が配置されてお
り、第２半導体層のエネルギーバンドギャップ幅が第１
半導体層と第３半導体層のいずれのエネルギーバンドギ
ャップ幅よりも大きく、第２導電型キャリアは第２半導
体層を介して第１半導体層と第３半導体層の間を容易に
移動することが可能である一方、第１導電型キャリアは
第２半導体層のエネルギー障壁に遮断されることによっ
て第１半導体層と第３半導体層の間を移動することが困
難であるという作用を有している。
【００１７】この作用に関しての説明であるが、第１半
導体層と第２半導体層と第３半導体層のヘテロ接合にお
いて、第２導電型キャリア密度の大きいエネルギーバン
ド端（電子の場合伝導帯、正孔の場合価電子帯）のエネ
ルギー差が非常に小さいか、第２導電型キャリアがエネ
ルギー障壁をトンネル電流として貫通できる構造である
場合に第２導電型キャリアは容易に移動する。また、第
１半導体層と第２半導体層と第３半導体層のヘテロ接合
において、第２半導体層のエネルギーバンドギャップ幅
が大きいために第１導電型キャリア密度の大きいエネル
ギーバンド端のエネルギー差が大きい場合、第２半導体
層がエネルギー障壁になって第１導電型キャリアは遮断
される。
導体層と第２半導体層と第３半導体層のヘテロ接合にお
いて、第２導電型キャリア密度の大きいエネルギーバン
ド端（電子の場合伝導帯、正孔の場合価電子帯）のエネ
ルギー差が非常に小さいか、第２導電型キャリアがエネ
ルギー障壁をトンネル電流として貫通できる構造である
場合に第２導電型キャリアは容易に移動する。また、第
１半導体層と第２半導体層と第３半導体層のヘテロ接合
において、第２半導体層のエネルギーバンドギャップ幅
が大きいために第１導電型キャリア密度の大きいエネル
ギーバンド端のエネルギー差が大きい場合、第２半導体
層がエネルギー障壁になって第１導電型キャリアは遮断
される。
【００１８】本発明の請求項２記載のＭＩＳ型電界効果
トランジスタは、半導体基板の上面に第２導電型の第１
半導体層と第２導電型の第２半導体層と第２導電型の第
３半導体層が積層されており、素子分離領域によって分
割された第３半導体層の一領域が第１導電型チャネルと
なる第２導電型半導体領域と第１導電型のソース領域・
ドレイン領域とから構成され、第２導電型半導体領域上
にゲート絶縁膜とゲート電極が配置されており、第２半
導体層のエネルギーバンドギャップ幅が第１半導体層と
第３半導体層のいずれのエネルギーバンドギャップ幅よ
りも大きく、第２半導体層の第２導電型不純物濃度が第
１半導体層と第２導電型半導体領域のいずれの第２導電
型不純物濃度よりも大きいことを特徴とする。
トランジスタは、半導体基板の上面に第２導電型の第１
半導体層と第２導電型の第２半導体層と第２導電型の第
３半導体層が積層されており、素子分離領域によって分
割された第３半導体層の一領域が第１導電型チャネルと
なる第２導電型半導体領域と第１導電型のソース領域・
ドレイン領域とから構成され、第２導電型半導体領域上
にゲート絶縁膜とゲート電極が配置されており、第２半
導体層のエネルギーバンドギャップ幅が第１半導体層と
第３半導体層のいずれのエネルギーバンドギャップ幅よ
りも大きく、第２半導体層の第２導電型不純物濃度が第
１半導体層と第２導電型半導体領域のいずれの第２導電
型不純物濃度よりも大きいことを特徴とする。
【００１９】以上の構成では、第２半導体層のエネルギ
ーバンドギャップ幅と第２導電型不純物濃度が大きいた
めに第２半導体層に空乏層が拡がりにくいので、ＭＩＳ
型電界効果トランジスタのソース・ドレイン間のパンチ
スルーを抑制され、微細化（チャネル長の縮小）しても
良好なカットオフ特性が得られる。また、第１導電型チ
ャネルとなる第２導電型半導体領域の第２導電型不純物
濃度を小さく制御することできるので、良好なサブスレ
ッショルド特性（サブスレッショルド領域でのドレイン
電流―ゲート電圧特性）と高駆動力（高い伝達コンダク
タンス・高いドレイン飽和電流）を両立することができ
る。このように、本発明のＭＩＳ型電界効果トランジス
タは、微細デジタルデバイスに要求される高性能を実現
するものである。
ーバンドギャップ幅と第２導電型不純物濃度が大きいた
めに第２半導体層に空乏層が拡がりにくいので、ＭＩＳ
型電界効果トランジスタのソース・ドレイン間のパンチ
スルーを抑制され、微細化（チャネル長の縮小）しても
良好なカットオフ特性が得られる。また、第１導電型チ
ャネルとなる第２導電型半導体領域の第２導電型不純物
濃度を小さく制御することできるので、良好なサブスレ
ッショルド特性（サブスレッショルド領域でのドレイン
電流―ゲート電圧特性）と高駆動力（高い伝達コンダク
タンス・高いドレイン飽和電流）を両立することができ
る。このように、本発明のＭＩＳ型電界効果トランジス
タは、微細デジタルデバイスに要求される高性能を実現
するものである。
【００２０】また以上の構成では、第２半導体層のエネ
ルギーバンドギャップ幅が大きい一方、第２半導体層の
第２導電型不純物濃度が大きいために、第１半導体層と
第２半導体層と第３半導体層のヘテロ接合において、第
２導電型キャリア密度の大きいエネルギーバンド端のエ
ネルギー差が小さくなるので、第２導電型キャリアは容
易に移動することが可能である。第１導電型チャネルの
ＭＩＳ型電界効果トランジスタの動作において、第３半
導体層のドレイン接合付近で発生した過剰な第２導電型
キャリアは第２半導体層を介して第１半導体層へ移動す
るので、第３半導体層の第２導電型半導体領域における
電荷蓄積による寄生バイポーラ動作は回避される。
ルギーバンドギャップ幅が大きい一方、第２半導体層の
第２導電型不純物濃度が大きいために、第１半導体層と
第２半導体層と第３半導体層のヘテロ接合において、第
２導電型キャリア密度の大きいエネルギーバンド端のエ
ネルギー差が小さくなるので、第２導電型キャリアは容
易に移動することが可能である。第１導電型チャネルの
ＭＩＳ型電界効果トランジスタの動作において、第３半
導体層のドレイン接合付近で発生した過剰な第２導電型
キャリアは第２半導体層を介して第１半導体層へ移動す
るので、第３半導体層の第２導電型半導体領域における
電荷蓄積による寄生バイポーラ動作は回避される。
【００２１】さらに以上の構成では、第１導電型キャリ
ア密度の大きいエネルギーバンド端のエネルギー差は不
純物濃度差がない場合よりもさらに大きくなるので、第
２半導体層がエネルギー障壁になって第１導電型キャリ
アは遮断される。外部からのノイズによって半導体基板
中に第１導電型キャリアが誘起されても、第２半導体層
のエネルギー障壁に遮断されて、ノイズがチャネル領域
およびソース・ドレイン領域まで伝達されない。このよ
うに、本発明のＭＩＳ型電界効果トランジスタは、優れ
たノイズ耐性を必要とするアナログデバイスとしても有
効である。
ア密度の大きいエネルギーバンド端のエネルギー差は不
純物濃度差がない場合よりもさらに大きくなるので、第
２半導体層がエネルギー障壁になって第１導電型キャリ
アは遮断される。外部からのノイズによって半導体基板
中に第１導電型キャリアが誘起されても、第２半導体層
のエネルギー障壁に遮断されて、ノイズがチャネル領域
およびソース・ドレイン領域まで伝達されない。このよ
うに、本発明のＭＩＳ型電界効果トランジスタは、優れ
たノイズ耐性を必要とするアナログデバイスとしても有
効である。
【００２２】本発明の請求項３記載のＭＩＳ型電界効果
トランジスタは、半導体基板の上面に第２導電型の第１
半導体層と第２導電型の第２半導体層と第２導電型の第
３半導体層が積層されており、素子分離領域によって分
割された第３半導体層の一領域が第１導電型チャネルと
なる第２導電型半導体領域と第１導電型のソース領域・
ドレイン領域とから構成され、第２導電型半導体領域上
にゲート絶縁膜とゲート電極が配置されており、第２半
導体層の誘電率が第１半導体層と第３半導体層のいずれ
の誘電率よりも小さいことを特徴とする。
トランジスタは、半導体基板の上面に第２導電型の第１
半導体層と第２導電型の第２半導体層と第２導電型の第
３半導体層が積層されており、素子分離領域によって分
割された第３半導体層の一領域が第１導電型チャネルと
なる第２導電型半導体領域と第１導電型のソース領域・
ドレイン領域とから構成され、第２導電型半導体領域上
にゲート絶縁膜とゲート電極が配置されており、第２半
導体層の誘電率が第１半導体層と第３半導体層のいずれ
の誘電率よりも小さいことを特徴とする。
【００２３】以上の構成では、第３半導体層内のソース
・ドレイン接合に逆方向電圧が印加された場合に空乏層
が第２半導体層に拡がるが、第２半導体層の誘電率が小
さいために接合容量が小さくなるので、ＭＩＳ型電界効
果トランジスタの高速動作が可能になる。本発明の請求
項４記載のＭＩＳ型電界効果トランジスタは、請求項
１、請求項２または請求項３記載のＭＩＳ型電界効果ト
ランジスタにおいて、第１半導体層および第３半導体層
がシリコン（Ｓｉ）からなり、第２半導体層が炭化シリ
コン（ＳｉＣ）からなる。
・ドレイン接合に逆方向電圧が印加された場合に空乏層
が第２半導体層に拡がるが、第２半導体層の誘電率が小
さいために接合容量が小さくなるので、ＭＩＳ型電界効
果トランジスタの高速動作が可能になる。本発明の請求
項４記載のＭＩＳ型電界効果トランジスタは、請求項
１、請求項２または請求項３記載のＭＩＳ型電界効果ト
ランジスタにおいて、第１半導体層および第３半導体層
がシリコン（Ｓｉ）からなり、第２半導体層が炭化シリ
コン（ＳｉＣ）からなる。
【００２４】エネルギーバンドギャップ幅（Ｅg ）はシ
リコンのＥg ＝１．１２ｅＶに対して炭化シリコンは
（β−ＳｉＣの場合）Ｅg ＝２．２０ｅＶと大きく、比
誘電率（εr ）はシリコンのεr=１２．０に対して炭化
シリコンは（β−ＳｉＣの場合）εr ＝１０．２と小さ
い。本発明の請求項５記載のＭＩＳ型電界効果トランジ
スタは、請求項１、請求項２または請求項３記載のＭＩ
Ｓ型電界効果トランジスタにおいて、第１半導体層およ
び第３半導体層がシリコン（Ｓｉ）からなり、第２半導
体層がガリウム砒素（ＧａＡｓ）またはガリウム燐（Ｇ
ａＰ）からなる。
リコンのＥg ＝１．１２ｅＶに対して炭化シリコンは
（β−ＳｉＣの場合）Ｅg ＝２．２０ｅＶと大きく、比
誘電率（εr ）はシリコンのεr=１２．０に対して炭化
シリコンは（β−ＳｉＣの場合）εr ＝１０．２と小さ
い。本発明の請求項５記載のＭＩＳ型電界効果トランジ
スタは、請求項１、請求項２または請求項３記載のＭＩ
Ｓ型電界効果トランジスタにおいて、第１半導体層およ
び第３半導体層がシリコン（Ｓｉ）からなり、第２半導
体層がガリウム砒素（ＧａＡｓ）またはガリウム燐（Ｇ
ａＰ）からなる。
【００２５】エネルギーバンドギャップ幅（Ｅg ）はシ
リコンのＥg ＝１．１２ｅＶに対してガリウム砒素はＥ
g ＝１．４３ｅＶ、ガリウム燐はＥg ＝２．２５ｅＶと
大きく、比誘電率（εr ）はシリコンのεr ＝１２．０
に対してガリウム砒素はεr＝１１．５、ガリウム燐は
εr ＝８．４と小さい。また、格子定数はシリコンの
５．４３１Åに対してガリウム砒素は５．６５４Å、ガ
リウム燐は５．４５１Åと、シリコンと他の半導体材料
とのヘテロ接合の中では格子の歪みが小さいので、欠陥
の少ないヘテロ接合の形成が可能である。
リコンのＥg ＝１．１２ｅＶに対してガリウム砒素はＥ
g ＝１．４３ｅＶ、ガリウム燐はＥg ＝２．２５ｅＶと
大きく、比誘電率（εr ）はシリコンのεr ＝１２．０
に対してガリウム砒素はεr＝１１．５、ガリウム燐は
εr ＝８．４と小さい。また、格子定数はシリコンの
５．４３１Åに対してガリウム砒素は５．６５４Å、ガ
リウム燐は５．４５１Åと、シリコンと他の半導体材料
とのヘテロ接合の中では格子の歪みが小さいので、欠陥
の少ないヘテロ接合の形成が可能である。
【００２６】本発明の請求項６記載のＭＩＳ型電界効果
トランジスタは、請求項４または請求項５記載のＭＩＳ
型電界効果トランジスタにおいて、第３半導体層がシリ
コン（Ｓｉ）からなり、ゲート絶縁膜がシリコン酸化膜
（ＳｉＯ2 ）からなる。シリコンとシリコン酸化膜の界
面は非常に清浄な界面を形成することできるので、微細
加工に適した高信頼性デバイスを実現する。
トランジスタは、請求項４または請求項５記載のＭＩＳ
型電界効果トランジスタにおいて、第３半導体層がシリ
コン（Ｓｉ）からなり、ゲート絶縁膜がシリコン酸化膜
（ＳｉＯ2 ）からなる。シリコンとシリコン酸化膜の界
面は非常に清浄な界面を形成することできるので、微細
加工に適した高信頼性デバイスを実現する。
【００２７】本発明の請求項７記載の相補型ＭＩＳ型電
界効果トランジスタは、半導体基板の上面に第２導電型
の第１半導体層と第２導電型の第２半導体層と第２導電
型の第３半導体層が積層されており、素子分離領域によ
って分割された第３半導体層の一領域が第１導電型チャ
ネルとなる第２導電型半導体領域と第１導電型のソース
領域・ドレイン領域とから構成され、第２導電型半導体
領域上にゲート絶縁膜とゲート電極が配置されており、
第２半導体層のエネルギーバンドギャップ幅が第１半導
体層と第３半導体層のいずれのエネルギーバンドギャッ
プ幅よりも大きく、第２半導体層の第２導電型不純物濃
度が第１半導体層と第２導電型半導体領域のいずれの第
２導電型不純物濃度よりも大きいことを特徴とする第１
導電型チャネルの第１のＭＩＳ型電界効果トランジスタ
と、第１のＭＩＳ型電界効果トランジスタとは逆導電型
の半導体層からなる第２導電型チャネルの第２のＭＩＳ
型電界効果トランジスタとから構成され、第１のＭＩＳ
型電界効果トランジスタにおける第１半導体層・第２半
導体層・第３半導体層と、それらに対応する第２のＭＩ
Ｓ型電界効果トランジスタにおける逆導電型の半導体層
が同一の真性半導体材料を基にしていることを特徴とす
る。
界効果トランジスタは、半導体基板の上面に第２導電型
の第１半導体層と第２導電型の第２半導体層と第２導電
型の第３半導体層が積層されており、素子分離領域によ
って分割された第３半導体層の一領域が第１導電型チャ
ネルとなる第２導電型半導体領域と第１導電型のソース
領域・ドレイン領域とから構成され、第２導電型半導体
領域上にゲート絶縁膜とゲート電極が配置されており、
第２半導体層のエネルギーバンドギャップ幅が第１半導
体層と第３半導体層のいずれのエネルギーバンドギャッ
プ幅よりも大きく、第２半導体層の第２導電型不純物濃
度が第１半導体層と第２導電型半導体領域のいずれの第
２導電型不純物濃度よりも大きいことを特徴とする第１
導電型チャネルの第１のＭＩＳ型電界効果トランジスタ
と、第１のＭＩＳ型電界効果トランジスタとは逆導電型
の半導体層からなる第２導電型チャネルの第２のＭＩＳ
型電界効果トランジスタとから構成され、第１のＭＩＳ
型電界効果トランジスタにおける第１半導体層・第２半
導体層・第３半導体層と、それらに対応する第２のＭＩ
Ｓ型電界効果トランジスタにおける逆導電型の半導体層
が同一の真性半導体材料を基にしていることを特徴とす
る。
【００２８】相補型ＭＩＳ型電界効果トランジスタを用
いて低消費電流かつ小規模な論理回路を構成することが
可能であるが、製造する際に半導体材料の種類が多くな
らないので、低コストで加工融通性のよい高性能ＣＭＯ
Ｓ回路を実現する。本発明の請求項８記載の相補型ＭＩ
Ｓ型電界効果トランジスタは、請求項７記載のＭＩＳ型
電界効果トランジスタにおいて、第１半導体層および第
３半導体層がシリコン（Ｓｉ）からなり、第２半導体層
が炭化シリコン（ＳｉＣ）からなる。
いて低消費電流かつ小規模な論理回路を構成することが
可能であるが、製造する際に半導体材料の種類が多くな
らないので、低コストで加工融通性のよい高性能ＣＭＯ
Ｓ回路を実現する。本発明の請求項８記載の相補型ＭＩ
Ｓ型電界効果トランジスタは、請求項７記載のＭＩＳ型
電界効果トランジスタにおいて、第１半導体層および第
３半導体層がシリコン（Ｓｉ）からなり、第２半導体層
が炭化シリコン（ＳｉＣ）からなる。
【００２９】エネルギーバンドギャップ幅（Ｅg ）はシ
リコンのＥg ＝１．１２ｅＶに対して炭化シリコンは
（β−ＳｉＣの場合）Ｅg ＝２．２０ｅＶと大きく、比
誘電率（εr ）はシリコンのεr ＝１２．０に対して炭
化シリコンは（β−ＳｉＣの場合）εr ＝１０．２と小
さい。本発明の請求項９記載の相補型ＭＩＳ型電界効果
トランジスタは、請求項８記載のＭＩＳ型電界効果トラ
ンジスタにおいて、第３半導体層がシリコン（Ｓｉ）か
らなり、ゲート絶縁膜がシリコン酸化膜（ＳｉＯ2 ）か
らなる。
リコンのＥg ＝１．１２ｅＶに対して炭化シリコンは
（β−ＳｉＣの場合）Ｅg ＝２．２０ｅＶと大きく、比
誘電率（εr ）はシリコンのεr ＝１２．０に対して炭
化シリコンは（β−ＳｉＣの場合）εr ＝１０．２と小
さい。本発明の請求項９記載の相補型ＭＩＳ型電界効果
トランジスタは、請求項８記載のＭＩＳ型電界効果トラ
ンジスタにおいて、第３半導体層がシリコン（Ｓｉ）か
らなり、ゲート絶縁膜がシリコン酸化膜（ＳｉＯ2 ）か
らなる。
【００３０】シリコンとシリコン酸化膜の界面は非常に
清浄な界面を形成することができるので、微細加工に適
した高信頼性デバイスを用いた高性能ＣＭＯＳ回路を実
現する。本発明の請求項１０記載のＭＩＳ型電界効果ト
ランジスタの製造方法は、半導体基板の上面に第２導電
型の第１半導体層を形成する工程と、エネルギーバンド
ギャップ幅と第２導電型不純物濃度が第１半導体層より
も大きい第２半導体層を第１半導体層上に形成する工程
と、エネルギーバンドギャップ幅と第２導電型不純物濃
度が第２半導体層よりも小さい第３半導体層を第２半導
体層上に形成する工程と、ゲート絶縁膜とゲート電極を
形成する工程と、第３半導体層から第１導電型のソース
・ドレイン領域および第１導電型チャネルとなる第２導
電型半導体領域を形成する工程を含むことを特徴とす
る。
清浄な界面を形成することができるので、微細加工に適
した高信頼性デバイスを用いた高性能ＣＭＯＳ回路を実
現する。本発明の請求項１０記載のＭＩＳ型電界効果ト
ランジスタの製造方法は、半導体基板の上面に第２導電
型の第１半導体層を形成する工程と、エネルギーバンド
ギャップ幅と第２導電型不純物濃度が第１半導体層より
も大きい第２半導体層を第１半導体層上に形成する工程
と、エネルギーバンドギャップ幅と第２導電型不純物濃
度が第２半導体層よりも小さい第３半導体層を第２半導
体層上に形成する工程と、ゲート絶縁膜とゲート電極を
形成する工程と、第３半導体層から第１導電型のソース
・ドレイン領域および第１導電型チャネルとなる第２導
電型半導体領域を形成する工程を含むことを特徴とす
る。
【００３１】以上の構成では、第２半導体層のエネルギ
ーバンドギャップ幅と第２導電型不純物濃度が大きいヘ
テロ接合を簡略な製造工程で実現する。ＭＩＳ型電界効
果トランジスタの動作において、第３半導体層のドレイ
ン接合付近で発生した過剰な第２導電型キャリアは第２
半導体層を介して第１半導体層へ移動し、電荷蓄積によ
る寄生バイポーラ動作は回避される一方、外部からのノ
イズによって半導体基板中に第１導電型キャリアが誘起
されても、第２半導体層のエネルギー障壁に遮断され
て、ノイズがソース・ドレインまで伝達されない。
ーバンドギャップ幅と第２導電型不純物濃度が大きいヘ
テロ接合を簡略な製造工程で実現する。ＭＩＳ型電界効
果トランジスタの動作において、第３半導体層のドレイ
ン接合付近で発生した過剰な第２導電型キャリアは第２
半導体層を介して第１半導体層へ移動し、電荷蓄積によ
る寄生バイポーラ動作は回避される一方、外部からのノ
イズによって半導体基板中に第１導電型キャリアが誘起
されても、第２半導体層のエネルギー障壁に遮断され
て、ノイズがソース・ドレインまで伝達されない。
【００３２】本発明の請求項１１記載のＭＩＳ型電界効
果トランジスタの製造方法は、半導体基板上に、所定の
第２導電型不純物の半導体層中の熱拡散係数が半導体基
板の場合よりも小さく、エネルギーバンドギャップ幅が
半導体基板よりも大きい第２半導体層を半導体基板上に
形成する工程と、所定の第２導電型不純物の半導体層内
での熱拡散係数が第２半導体層の場合よりも大きく、エ
ネルギーバンドギャップ幅が第２半導体層よりも小さい
第３半導体層を第２半導体層上に形成する工程と、第２
半導体層内において高濃度に分布するように第２導電型
不純物をイオン注入する工程と、熱処理を施すことによ
って第２導電型不純物を所定の分布に熱拡散させる工程
と、ゲート絶縁膜とゲート電極を形成する工程と、第３
半導体層から第１導電型のソース・ドレイン領域および
第１導電型チャネルとなる第２導電型半導体領域を形成
する工程を含むことを特徴とする。
果トランジスタの製造方法は、半導体基板上に、所定の
第２導電型不純物の半導体層中の熱拡散係数が半導体基
板の場合よりも小さく、エネルギーバンドギャップ幅が
半導体基板よりも大きい第２半導体層を半導体基板上に
形成する工程と、所定の第２導電型不純物の半導体層内
での熱拡散係数が第２半導体層の場合よりも大きく、エ
ネルギーバンドギャップ幅が第２半導体層よりも小さい
第３半導体層を第２半導体層上に形成する工程と、第２
半導体層内において高濃度に分布するように第２導電型
不純物をイオン注入する工程と、熱処理を施すことによ
って第２導電型不純物を所定の分布に熱拡散させる工程
と、ゲート絶縁膜とゲート電極を形成する工程と、第３
半導体層から第１導電型のソース・ドレイン領域および
第１導電型チャネルとなる第２導電型半導体領域を形成
する工程を含むことを特徴とする。
【００３３】以上の構成では、第２半導体層のエネルギ
ーバンドギャップ幅と第２導電型不純物濃度が大きいヘ
テロ接合を実現するために、まず半導体基板上に第２半
導体層・第３半導体層を順次形成した後、第２半導体層
内において高濃度に分布するように第２導電型不純物を
イオン注入するので、第２半導体層をエピタキシャル成
長などで堆積するのと同時に第２導電型不純物を添加す
る必要がなく、第２半導体層の形成方法に融通性があ
り、簡略な製造工程で良質なヘテロ接合と結晶方位の一
様な半導体層を形成し易い。また、第２導電型不純物の
第２半導体層中の熱拡散係数が小さく、後工程の熱処理
に対して第２半導体層中の第２導電型不純物が第１半導
体層および第３半導体層に拡散しにくいので、第２半導
体層中の第２導電型不純物を高濃度に制御よく分布させ
ることができる。
ーバンドギャップ幅と第２導電型不純物濃度が大きいヘ
テロ接合を実現するために、まず半導体基板上に第２半
導体層・第３半導体層を順次形成した後、第２半導体層
内において高濃度に分布するように第２導電型不純物を
イオン注入するので、第２半導体層をエピタキシャル成
長などで堆積するのと同時に第２導電型不純物を添加す
る必要がなく、第２半導体層の形成方法に融通性があ
り、簡略な製造工程で良質なヘテロ接合と結晶方位の一
様な半導体層を形成し易い。また、第２導電型不純物の
第２半導体層中の熱拡散係数が小さく、後工程の熱処理
に対して第２半導体層中の第２導電型不純物が第１半導
体層および第３半導体層に拡散しにくいので、第２半導
体層中の第２導電型不純物を高濃度に制御よく分布させ
ることができる。
【００３４】本発明の請求項１２記載のＭＩＳ型電界効
果トランジスタの製造方法は、請求項１１記載の第１導
電型チャネルのＭＩＳ型電界効果トランジスタの製造方
法において、第１半導体層および第３半導体層がシリコ
ン（Ｓｉ）からなり、第２半導体層が炭化シリコン（Ｓ
ｉＣ）からなる。炭化シリコン中の不純物の熱拡散係数
はシリコン中の不純物の熱拡散係数に対して非常に小さ
いので、第２半導体層中の第２導電型不純物を高濃度に
制御し易い。
果トランジスタの製造方法は、請求項１１記載の第１導
電型チャネルのＭＩＳ型電界効果トランジスタの製造方
法において、第１半導体層および第３半導体層がシリコ
ン（Ｓｉ）からなり、第２半導体層が炭化シリコン（Ｓ
ｉＣ）からなる。炭化シリコン中の不純物の熱拡散係数
はシリコン中の不純物の熱拡散係数に対して非常に小さ
いので、第２半導体層中の第２導電型不純物を高濃度に
制御し易い。
【００３５】本発明の請求項１３記載のＭＩＳ型電界効
果トランジスタの製造方法は、半導体基板の上面に第２
導電型の第１半導体層を形成する工程と、第１半導体層
上の全面にわたって、エネルギーバンドギャップ幅が第
１半導体層よりも大きい第２導電型の第２半導体層を形
成する工程と、第２半導体層上の全面にわたって、エネ
ルギーバンドギャップ幅が第２半導体層よりも小さい第
２導電型の第３半導体層を形成する工程と、第３半導体
層の所定の領域を選択的に除去する工程と、第３半導体
層を除去した部位に素子分離領域を形成することによっ
て、第３半導体層を半導体素子ごとに分割する工程と、
ゲート絶縁膜とゲート電極を形成する工程と、第３半導
体層から第１導電型のソース・ドレイン領域および第１
導電型チャネルとなる第２導電型半導体領域を形成する
工程を含むことを特徴とする。
果トランジスタの製造方法は、半導体基板の上面に第２
導電型の第１半導体層を形成する工程と、第１半導体層
上の全面にわたって、エネルギーバンドギャップ幅が第
１半導体層よりも大きい第２導電型の第２半導体層を形
成する工程と、第２半導体層上の全面にわたって、エネ
ルギーバンドギャップ幅が第２半導体層よりも小さい第
２導電型の第３半導体層を形成する工程と、第３半導体
層の所定の領域を選択的に除去する工程と、第３半導体
層を除去した部位に素子分離領域を形成することによっ
て、第３半導体層を半導体素子ごとに分割する工程と、
ゲート絶縁膜とゲート電極を形成する工程と、第３半導
体層から第１導電型のソース・ドレイン領域および第１
導電型チャネルとなる第２導電型半導体領域を形成する
工程を含むことを特徴とする。
【００３６】以上の構成では、第２半導体層と第３半導
体層を一様な下地の半導体層上に形成するので、簡略な
製造工程で良質で安定なヘテロ接合と結晶方位の一様な
半導体層を比較的形成し易い。本発明の請求項１４記載
のＭＩＳ型電界効果トランジスタの製造方法は、半導体
基板の上面に第２導電型の第１半導体層を形成する工程
と、第１半導体層上の全面にわたって、エネルギーバン
ドギャップ幅が第１半導体層よりも大きい第２導電型の
第２半導体層を形成する工程と、第２半導体層上の所定
の領域に選択的に絶縁層を形成する工程と、第２半導体
層上の絶縁層が形成されていない領域に選択的に、エネ
ルギーバンドギャップ幅が第２半導体層よりも小さい第
２導電型の第３半導体層を形成し、第３半導体層を半導
体素子領域とし絶縁層を素子分離領域とする工程と、ゲ
ート絶縁膜とゲート電極を形成する工程と、第３半導体
層から第１導電型のソース・ドレイン領域および第１導
電型チャネルとなる第２導電型半導体領域を形成する工
程を含むことを特徴とする。
体層を一様な下地の半導体層上に形成するので、簡略な
製造工程で良質で安定なヘテロ接合と結晶方位の一様な
半導体層を比較的形成し易い。本発明の請求項１４記載
のＭＩＳ型電界効果トランジスタの製造方法は、半導体
基板の上面に第２導電型の第１半導体層を形成する工程
と、第１半導体層上の全面にわたって、エネルギーバン
ドギャップ幅が第１半導体層よりも大きい第２導電型の
第２半導体層を形成する工程と、第２半導体層上の所定
の領域に選択的に絶縁層を形成する工程と、第２半導体
層上の絶縁層が形成されていない領域に選択的に、エネ
ルギーバンドギャップ幅が第２半導体層よりも小さい第
２導電型の第３半導体層を形成し、第３半導体層を半導
体素子領域とし絶縁層を素子分離領域とする工程と、ゲ
ート絶縁膜とゲート電極を形成する工程と、第３半導体
層から第１導電型のソース・ドレイン領域および第１導
電型チャネルとなる第２導電型半導体領域を形成する工
程を含むことを特徴とする。
【００３７】以上の構成では、第２半導体層を一様な下
地の半導体層上に形成するので、簡略な製造工程で良質
で安定なヘテロ接合と結晶方位の一様な半導体層を比較
的形成し易い。また、第２半導体層上に選択的に形成し
た絶縁層を素子分離領域とするので、複雑な製造工程を
用いることなく第３半導体層の膜厚と同程度の深さの素
子分離領域が形成される。このような構造では、ソース
・ドレイン領域の側壁部が絶縁層と隣接するので、ソー
ス・ドレイン接合の寄生容量が低減されてＭＩＳ型電界
効果トランジスタの動作速度をさらに向上させることが
できる。
地の半導体層上に形成するので、簡略な製造工程で良質
で安定なヘテロ接合と結晶方位の一様な半導体層を比較
的形成し易い。また、第２半導体層上に選択的に形成し
た絶縁層を素子分離領域とするので、複雑な製造工程を
用いることなく第３半導体層の膜厚と同程度の深さの素
子分離領域が形成される。このような構造では、ソース
・ドレイン領域の側壁部が絶縁層と隣接するので、ソー
ス・ドレイン接合の寄生容量が低減されてＭＩＳ型電界
効果トランジスタの動作速度をさらに向上させることが
できる。
【００３８】本発明の請求項１５記載のＭＩＳ型電界効
果トランジスタの製造方法は、半導体基板の上面に第２
導電型の第１半導体層を形成する工程と、第１半導体層
上の所定の領域に選択的に絶縁層を形成する工程と、第
１半導体層上の絶縁層が形成されていない領域に選択的
に、エネルギーバンドギャップ幅が第１半導体層よりも
大きい第２導電型の第２半導体層を形成する工程と、第
２半導体層上に、エネルギーバンドギャップ幅が第２半
導体よりも小さい第２導電型の第３半導体層を形成し、
第３半導体層を半導体素子領域とし絶縁層を素子分離領
域とする工程と、ゲート絶縁膜とゲート電極を形成する
工程と、第３半導体層から第１導電型のソース・ドレイ
ン領域および第１導電型チャネルとなる第２導電型半導
体領域を形成する工程を含むことを特徴とする。
果トランジスタの製造方法は、半導体基板の上面に第２
導電型の第１半導体層を形成する工程と、第１半導体層
上の所定の領域に選択的に絶縁層を形成する工程と、第
１半導体層上の絶縁層が形成されていない領域に選択的
に、エネルギーバンドギャップ幅が第１半導体層よりも
大きい第２導電型の第２半導体層を形成する工程と、第
２半導体層上に、エネルギーバンドギャップ幅が第２半
導体よりも小さい第２導電型の第３半導体層を形成し、
第３半導体層を半導体素子領域とし絶縁層を素子分離領
域とする工程と、ゲート絶縁膜とゲート電極を形成する
工程と、第３半導体層から第１導電型のソース・ドレイ
ン領域および第１導電型チャネルとなる第２導電型半導
体領域を形成する工程を含むことを特徴とする。
【００３９】以上の構成では、第１半導体層上に選択的
に形成した絶縁層を素子分離領域とするので、複雑な製
造工程を用いることなく第２半導体層と第３半導体層を
合わせた膜厚と同程度の深さの素子分離領域が形成され
る。このような構造では、ソース・ドレイン接合の寄生
容量が低減されてＭＩＳ型電界効果トランジスタの動作
速度を向上させるだけでなく、深い絶縁層によって高耐
圧で接合リークの少ない素子分離が実現される。
に形成した絶縁層を素子分離領域とするので、複雑な製
造工程を用いることなく第２半導体層と第３半導体層を
合わせた膜厚と同程度の深さの素子分離領域が形成され
る。このような構造では、ソース・ドレイン接合の寄生
容量が低減されてＭＩＳ型電界効果トランジスタの動作
速度を向上させるだけでなく、深い絶縁層によって高耐
圧で接合リークの少ない素子分離が実現される。
【００４０】本発明の請求項１６記載のＭＩＳ型電界効
果トランジスタの製造方法は、請求項１０、請求項１
１、請求項１３、請求項１４または請求項１５記載のＭ
ＩＳ型電界効果トランジスタの製造方法において、第２
半導体層と第３半導体層のいずれか少なくとも一方をＣ
ＶＤ法（化学気相成長法）を用いたエピタキシャル成長
によって形成することを特徴とする。
果トランジスタの製造方法は、請求項１０、請求項１
１、請求項１３、請求項１４または請求項１５記載のＭ
ＩＳ型電界効果トランジスタの製造方法において、第２
半導体層と第３半導体層のいずれか少なくとも一方をＣ
ＶＤ法（化学気相成長法）を用いたエピタキシャル成長
によって形成することを特徴とする。
【００４１】例えばシリコン基板上に炭化シリコンをＣ
ＶＤ法を用いてエピタキシャル成長する場合、成長温度
は１０００℃程度と低いので、シリコン基板に欠陥が発
生することもなく良質なヘテロ接合が形成される。本発
明の請求項１７記載のＭＩＳ型電界効果トランジスタの
製造方法は、請求項１０、請求項１１、請求項１３、請
求項１４または請求項１５記載のＭＩＳ型電界効果トラ
ンジスタの製造方法において、第２半導体層と第３半導
体層のいずれか少なくとも一方をＭＢＥ法（分子線エピ
タキシャル成長法）によって形成することを特徴とす
る。
ＶＤ法を用いてエピタキシャル成長する場合、成長温度
は１０００℃程度と低いので、シリコン基板に欠陥が発
生することもなく良質なヘテロ接合が形成される。本発
明の請求項１７記載のＭＩＳ型電界効果トランジスタの
製造方法は、請求項１０、請求項１１、請求項１３、請
求項１４または請求項１５記載のＭＩＳ型電界効果トラ
ンジスタの製造方法において、第２半導体層と第３半導
体層のいずれか少なくとも一方をＭＢＥ法（分子線エピ
タキシャル成長法）によって形成することを特徴とす
る。
【００４２】シリコン基板上に炭化シリコンをＭＢＥ法
を用いて成長させる場合、ＣＶＤ法よりも低温の９００
℃程度で良質なヘテロ接合が形成される。本発明の請求
項１８記載の相補型ＭＩＳ型電界効果トランジスタの製
造方法は、半導体基板上、エネルギーバンドギャップ幅
が半導体基板よりも大きい第２半導体層を半導体基板上
に形成する工程と、エネルギーバンドギャップ幅が第２
半導体層よりも小さい第３半導体層を第２半導体層上に
形成する工程と、第３半導体層の所定の領域に素子分離
領域を形成することによって、第３半導体層を複数の半
導体素子領域に分割する工程と、半導体素子領域の一部
において、半導体基板の上面と第２半導体層と第３半導
体層に第２導電型不純物をイオン注入する工程と、半導
体素子領域の他の一部において、半導体基板の上面と第
２半導体層と第３半導体層に第１導電型不純物をイオン
注入する工程と、ゲート絶縁膜とゲート電極を形成する
工程と、半導体素子領域の一部において、第３半導体層
から第１導電型のソース・ドレイン領域および第１導電
型チャネルとなる第２導電型半導体領域を形成する工程
と、半導体素子領域の他の一部において、第３半導体層
から第２導電型のソース・ドレイン領域および第２導電
型チャネルとなる第１導電型半導体領域を形成する工程
を含むことを特徴とする。
を用いて成長させる場合、ＣＶＤ法よりも低温の９００
℃程度で良質なヘテロ接合が形成される。本発明の請求
項１８記載の相補型ＭＩＳ型電界効果トランジスタの製
造方法は、半導体基板上、エネルギーバンドギャップ幅
が半導体基板よりも大きい第２半導体層を半導体基板上
に形成する工程と、エネルギーバンドギャップ幅が第２
半導体層よりも小さい第３半導体層を第２半導体層上に
形成する工程と、第３半導体層の所定の領域に素子分離
領域を形成することによって、第３半導体層を複数の半
導体素子領域に分割する工程と、半導体素子領域の一部
において、半導体基板の上面と第２半導体層と第３半導
体層に第２導電型不純物をイオン注入する工程と、半導
体素子領域の他の一部において、半導体基板の上面と第
２半導体層と第３半導体層に第１導電型不純物をイオン
注入する工程と、ゲート絶縁膜とゲート電極を形成する
工程と、半導体素子領域の一部において、第３半導体層
から第１導電型のソース・ドレイン領域および第１導電
型チャネルとなる第２導電型半導体領域を形成する工程
と、半導体素子領域の他の一部において、第３半導体層
から第２導電型のソース・ドレイン領域および第２導電
型チャネルとなる第１導電型半導体領域を形成する工程
を含むことを特徴とする。
【００４３】この製造方法は、相補型ＭＩＳ型電界効果
トランジスタを簡略な製造工程で実現するものであり、
製造する際に半導体材料の種類が多くならないので、低
コストで加工融通性のよい高性能ＣＭＯＳ回路を実現す
る。本発明の請求項１９記載の相補型ＭＩＳ型電界効果
トランジスタの製造方法は、請求項１８記載のＭＩＳ型
電界効果トランジスタの製造方法において、第２半導体
層と第３半導体層のいずれか少なくとも一方をＣＶＤ法
（化学気相成長法）を用いたエピタキシャル成長によっ
て形成することを特徴とする。
トランジスタを簡略な製造工程で実現するものであり、
製造する際に半導体材料の種類が多くならないので、低
コストで加工融通性のよい高性能ＣＭＯＳ回路を実現す
る。本発明の請求項１９記載の相補型ＭＩＳ型電界効果
トランジスタの製造方法は、請求項１８記載のＭＩＳ型
電界効果トランジスタの製造方法において、第２半導体
層と第３半導体層のいずれか少なくとも一方をＣＶＤ法
（化学気相成長法）を用いたエピタキシャル成長によっ
て形成することを特徴とする。
【００４４】例えばシリコン基板上に炭化シリコンをＣ
ＶＤ法を用いてエピタキシャル成長する場合、成長温度
は１０００℃程度と低いので、シリコン基板に欠陥が発
生することもなく良質なヘテロ接合が形成される。本発
明の請求項２０記載の相補型ＭＩＳ型電界効果トランジ
スタの製造方法は、請求項１８記載のＭＩＳ型電界効果
トランジスタの製造方法において、第２半導体層と第３
半導体層のいずれか少なくとも一方をＭＢＥ法（分子線
エピタキシャル成長法）によって形成することを特徴と
する。
ＶＤ法を用いてエピタキシャル成長する場合、成長温度
は１０００℃程度と低いので、シリコン基板に欠陥が発
生することもなく良質なヘテロ接合が形成される。本発
明の請求項２０記載の相補型ＭＩＳ型電界効果トランジ
スタの製造方法は、請求項１８記載のＭＩＳ型電界効果
トランジスタの製造方法において、第２半導体層と第３
半導体層のいずれか少なくとも一方をＭＢＥ法（分子線
エピタキシャル成長法）によって形成することを特徴と
する。
【００４５】シリコン基板上に炭化シリコンをＭＢＥ法
を用いて成長させる場合、ＣＶＤ法よりも低温の９００
℃程度で良質なヘテロ接合が形成される。本発明の請求
項２１記載のデジタル信号演算回路は、請求項１、請求
項２または請求項３記載のＭＩＳ型電界効果トランジス
タを備えたことを特徴とする。請求項１、請求項２また
は請求項３記載のＭＩＳ型電界効果トランジスタは、良
好なカットオフ特性と高駆動力を有する微細デジタルデ
バイスを提供するものであり、高性能かつ高集積のデジ
タル信号演算回路を実現する。
を用いて成長させる場合、ＣＶＤ法よりも低温の９００
℃程度で良質なヘテロ接合が形成される。本発明の請求
項２１記載のデジタル信号演算回路は、請求項１、請求
項２または請求項３記載のＭＩＳ型電界効果トランジス
タを備えたことを特徴とする。請求項１、請求項２また
は請求項３記載のＭＩＳ型電界効果トランジスタは、良
好なカットオフ特性と高駆動力を有する微細デジタルデ
バイスを提供するものであり、高性能かつ高集積のデジ
タル信号演算回路を実現する。
【００４６】本発明の請求項２２記載のデジタル信号演
算回路は、請求項７記載の相補型ＭＩＳ型電界効果トラ
ンジスタを備えたことを特徴とする。請求項７記載の相
補型ＭＩＳ型電界効果トランジスタは、良好なカットオ
フ特性と高駆動力を有する微細デジタルデバイスを提供
するものであり、高性能かつ高集積のデジタル信号演算
回路を実現する。
算回路は、請求項７記載の相補型ＭＩＳ型電界効果トラ
ンジスタを備えたことを特徴とする。請求項７記載の相
補型ＭＩＳ型電界効果トランジスタは、良好なカットオ
フ特性と高駆動力を有する微細デジタルデバイスを提供
するものであり、高性能かつ高集積のデジタル信号演算
回路を実現する。
【００４７】本発明の請求項２３記載のアナログ信号演
算回路は、請求項１、請求項２または請求項３記載のＭ
ＩＳ型電界効果トランジスタを備えたことを特徴とす
る。請求項１、請求項２または請求項３記載のＭＩＳ型
電界効果トランジスタは優れたノイズ耐性を有してお
り、アナログ信号演算回路の低電圧動作を可能にするだ
けでなく、ＭＩＳ型電界効果トランジスタを用いている
のでバイポーラトランジスタよりも微細かつ低消費電流
のアナログ信号演算回路を実現する。
算回路は、請求項１、請求項２または請求項３記載のＭ
ＩＳ型電界効果トランジスタを備えたことを特徴とす
る。請求項１、請求項２または請求項３記載のＭＩＳ型
電界効果トランジスタは優れたノイズ耐性を有してお
り、アナログ信号演算回路の低電圧動作を可能にするだ
けでなく、ＭＩＳ型電界効果トランジスタを用いている
のでバイポーラトランジスタよりも微細かつ低消費電流
のアナログ信号演算回路を実現する。
【００４８】本発明の請求項２４記載のアナログ信号演
算回路は、請求項７記載の相補型ＭＩＳ型電界効果トラ
ンジスタを備えたことを特徴とする。請求項７記載の相
補型ＭＩＳ型電界効果トランジスタは、優れたノイズ耐
性を有しており、アナログ信号演算回路の低電圧動作を
可能にするだけでなく、ＭＩＳ型電界効果トランジスタ
を用いているのでバイポーラトランジスタよりも微細か
つ低消費電流のアナログ信号演算回路を実現する。
算回路は、請求項７記載の相補型ＭＩＳ型電界効果トラ
ンジスタを備えたことを特徴とする。請求項７記載の相
補型ＭＩＳ型電界効果トランジスタは、優れたノイズ耐
性を有しており、アナログ信号演算回路の低電圧動作を
可能にするだけでなく、ＭＩＳ型電界効果トランジスタ
を用いているのでバイポーラトランジスタよりも微細か
つ低消費電流のアナログ信号演算回路を実現する。
【００４９】以下、本発明の実施の形態について、図面
を参照しながら説明する。図１は、本発明の第１の実施
の形態における相補型ＭＩＳ型電界効果トランジスタの
構造断面図である。図１において、１はｐ型シリコン基
板、２はｐ型シリコン基板１上に形成されたｐ型シリコ
ン層、３はｐ型シリコン層２上に形成されたｐ型炭化シ
リコン層、４はｐ型炭化シリコン層３上に形成されたチ
ャネル領域、５はｐ型炭化シリコン層３上に形成された
ｎ型ソース・ドレイン領域である。６はｐ型シリコン基
板１上に形成されたｎ型シリコン層、７はｎ型シリコン
層６上に形成されたｎ型炭化シリコン層、８はｎ型炭化
シリコン層７上に形成されたチャネル領域、９はｎ型炭
化シリコン層７上に形成されたｐ型ソース・ドレイン領
域である。１０はｐ型炭化シリコン層３上およびｎ型炭
化シリコン層７上に形成された素子分離領域、１１，１
１’はチャネル領域４，８上に形成されたゲート酸化
膜、１２，１２’はゲート酸化膜１１，１１’に形成さ
れたゲート電極、１３は保護膜としてのＢＰＳＧ膜、１
４はｎ型ソース・ドレイン領域５およびｐ型ソース・ド
レイン領域９を接続する金属配線である。１０１はチャ
ネル領域４，ｎ型ソース・ドレイン領域５，ゲート酸化
膜１１，ゲート電極１２および金属配線１４等で構成さ
れるｎチャネルＭＯＳＦＥＴ、１０２はチャネル領域
８，ｎ型ソース・ドレイン領域９，ゲート酸化膜１
１’，ゲート電極１２’および金属配線１４等で構成さ
れるｐチャネルＭＯＳＦＥＴである。
を参照しながら説明する。図１は、本発明の第１の実施
の形態における相補型ＭＩＳ型電界効果トランジスタの
構造断面図である。図１において、１はｐ型シリコン基
板、２はｐ型シリコン基板１上に形成されたｐ型シリコ
ン層、３はｐ型シリコン層２上に形成されたｐ型炭化シ
リコン層、４はｐ型炭化シリコン層３上に形成されたチ
ャネル領域、５はｐ型炭化シリコン層３上に形成された
ｎ型ソース・ドレイン領域である。６はｐ型シリコン基
板１上に形成されたｎ型シリコン層、７はｎ型シリコン
層６上に形成されたｎ型炭化シリコン層、８はｎ型炭化
シリコン層７上に形成されたチャネル領域、９はｎ型炭
化シリコン層７上に形成されたｐ型ソース・ドレイン領
域である。１０はｐ型炭化シリコン層３上およびｎ型炭
化シリコン層７上に形成された素子分離領域、１１，１
１’はチャネル領域４，８上に形成されたゲート酸化
膜、１２，１２’はゲート酸化膜１１，１１’に形成さ
れたゲート電極、１３は保護膜としてのＢＰＳＧ膜、１
４はｎ型ソース・ドレイン領域５およびｐ型ソース・ド
レイン領域９を接続する金属配線である。１０１はチャ
ネル領域４，ｎ型ソース・ドレイン領域５，ゲート酸化
膜１１，ゲート電極１２および金属配線１４等で構成さ
れるｎチャネルＭＯＳＦＥＴ、１０２はチャネル領域
８，ｎ型ソース・ドレイン領域９，ゲート酸化膜１
１’，ゲート電極１２’および金属配線１４等で構成さ
れるｐチャネルＭＯＳＦＥＴである。
【００５０】図２は、図１のｎチャネルＭＯＳＦＥＴ１
０１のＡ−Ａ’断面におけるエネルギーバンド図であ
る。図３は、図１のｐチャネルＭＯＳＦＥＴ１０２のＢ
−Ｂ’断面におけるエネルギーバンド図である。図１
は、ｐ型炭化シリコン層３を有するｎチャネルＭＯＳＦ
ＥＴ１０１と、ｎ型炭化シリコン層７を有するｐチャネ
ルＭＯＳＦＥＴ１０２が金属配線１４で接続された相補
型ＭＯＳＦＥＴ（ＣＭＯＳ）構造のインバータ回路を構
成している。ゲート電極１２の相互接続は図示していな
い。
０１のＡ−Ａ’断面におけるエネルギーバンド図であ
る。図３は、図１のｐチャネルＭＯＳＦＥＴ１０２のＢ
−Ｂ’断面におけるエネルギーバンド図である。図１
は、ｐ型炭化シリコン層３を有するｎチャネルＭＯＳＦ
ＥＴ１０１と、ｎ型炭化シリコン層７を有するｐチャネ
ルＭＯＳＦＥＴ１０２が金属配線１４で接続された相補
型ＭＯＳＦＥＴ（ＣＭＯＳ）構造のインバータ回路を構
成している。ゲート電極１２の相互接続は図示していな
い。
【００５１】ｎチャネルＭＯＳＦＥＴ１０１において、
ｐ型炭化シリコン層３のｐ型不純物濃度は、ｐ型シリコ
ン層２およびチャネル領域４よりも大きくなるように制
御されており、図２に示すように、ｐ型シリコン層２・
ｐ型炭化シリコン層３・チャネル領域４の価電子帯のバ
ンド端は平滑になっているので、チャネル領域４で発生
したホールはｐ型シリコン層２へ容易に移動する一方、
伝導帯ではエネルギーバンド幅の大きいｐ型炭化シリコ
ン層３がエネルギー障壁になって、ノイズによってｐ型
シリコン層２に誘起された電子はチャネル領域４に伝達
されない。
ｐ型炭化シリコン層３のｐ型不純物濃度は、ｐ型シリコ
ン層２およびチャネル領域４よりも大きくなるように制
御されており、図２に示すように、ｐ型シリコン層２・
ｐ型炭化シリコン層３・チャネル領域４の価電子帯のバ
ンド端は平滑になっているので、チャネル領域４で発生
したホールはｐ型シリコン層２へ容易に移動する一方、
伝導帯ではエネルギーバンド幅の大きいｐ型炭化シリコ
ン層３がエネルギー障壁になって、ノイズによってｐ型
シリコン層２に誘起された電子はチャネル領域４に伝達
されない。
【００５２】ｐチャネルＭＯＳＦＥＴ１０２においても
同様に、ｎ型炭化シリコン層７のｎ型不純物濃度は、ｎ
型シリコン層６およびチャネル領域８よりも大きくなる
ように制御されており、図３に示すように、チャネル領
域８で発生した電子はｎ型シリコン層６へ容易に移動す
るが、ｎ型シリコン層６に誘起された電子はチャネル領
域８に伝達されない。
同様に、ｎ型炭化シリコン層７のｎ型不純物濃度は、ｎ
型シリコン層６およびチャネル領域８よりも大きくなる
ように制御されており、図３に示すように、チャネル領
域８で発生した電子はｎ型シリコン層６へ容易に移動す
るが、ｎ型シリコン層６に誘起された電子はチャネル領
域８に伝達されない。
【００５３】また、炭化シリコンはシリコンよりも誘電
率が小さいので、ｎ型ソース・ドレイン５とｐ型ソース
・ドレイン９の接合容量が低減されて、インバータの遅
延時間は短縮される。図４〜図９は、本発明の第２の実
施の形態におけるＭＩＳ型電界効果トランジスタの製造
方法の工程断面図である。図４〜図９において、１はｐ
型シリコン基板、２はｐ型シリコン層、３はｐ型炭化シ
リコン層、４はチャネル領域、５はｎ型ソース・ドレイ
ン領域、１０は素子分離領域、１１はゲート酸化膜、１
２はゲート電極、１３はＢＰＳＧ膜、１４は金属配線、
１５はｐ型シリコン層、１６はシリコン酸化膜、１７は
シリコン窒化膜、１８はレジストである。
率が小さいので、ｎ型ソース・ドレイン５とｐ型ソース
・ドレイン９の接合容量が低減されて、インバータの遅
延時間は短縮される。図４〜図９は、本発明の第２の実
施の形態におけるＭＩＳ型電界効果トランジスタの製造
方法の工程断面図である。図４〜図９において、１はｐ
型シリコン基板、２はｐ型シリコン層、３はｐ型炭化シ
リコン層、４はチャネル領域、５はｎ型ソース・ドレイ
ン領域、１０は素子分離領域、１１はゲート酸化膜、１
２はゲート電極、１３はＢＰＳＧ膜、１４は金属配線、
１５はｐ型シリコン層、１６はシリコン酸化膜、１７は
シリコン窒化膜、１８はレジストである。
【００５４】まず、ｐ型シリコン基板１上面にボロンイ
オン（Ｂ+ ）を注入して、ｐ型シリコン層２を形成する
（図４）。なお、このｐ型シリコン層２は、１０００ｎ
ｍ（＝１μｍ）程度の膜厚があれば十分である。この層
はｐ型ウェルであり、ウェルの電圧の固定およびラッチ
アップの抑制に必要な低抵抗を得るためのものである。
オン（Ｂ+ ）を注入して、ｐ型シリコン層２を形成する
（図４）。なお、このｐ型シリコン層２は、１０００ｎ
ｍ（＝１μｍ）程度の膜厚があれば十分である。この層
はｐ型ウェルであり、ウェルの電圧の固定およびラッチ
アップの抑制に必要な低抵抗を得るためのものである。
【００５５】減圧ＣＶＤ法によって、温度１０００℃の
水素雰囲気でソースガスとしてトリクロルシラン（Ｓｉ
ＨＣｌ3 ）・プロパン（Ｃ3 Ｈ8 ）・フォスフィン（Ｐ
Ｈ3）を用いて、燐が添加されたｐ型炭化シリコン層３
を全面に膜厚１０００ｎｍだけエピタキシャル成長させ
た後、ｐ型シリコン層１５を全面に温度７００℃で膜厚
２００ｎｍだけエピタキシャル成長させる（図５）。
水素雰囲気でソースガスとしてトリクロルシラン（Ｓｉ
ＨＣｌ3 ）・プロパン（Ｃ3 Ｈ8 ）・フォスフィン（Ｐ
Ｈ3）を用いて、燐が添加されたｐ型炭化シリコン層３
を全面に膜厚１０００ｎｍだけエピタキシャル成長させ
た後、ｐ型シリコン層１５を全面に温度７００℃で膜厚
２００ｎｍだけエピタキシャル成長させる（図５）。
【００５６】ｐ型シリコン層１５表面を９００℃のパイ
ロ雰囲気で熱酸化して膜厚１０ｎｍのシリコン酸化膜１
６を形成し、減圧ＣＶＤ法を用いて温度７００℃でシリ
コン窒化膜１７を全面に膜厚１５０ｎｍだけ堆積した
後、シリコン窒化膜１７をパターニングして局所酸化法
（ＬＯＣＯＳ法）を用いて素子分離領域１０を膜厚４０
０ｎｍだけ形成する（図６）。
ロ雰囲気で熱酸化して膜厚１０ｎｍのシリコン酸化膜１
６を形成し、減圧ＣＶＤ法を用いて温度７００℃でシリ
コン窒化膜１７を全面に膜厚１５０ｎｍだけ堆積した
後、シリコン窒化膜１７をパターニングして局所酸化法
（ＬＯＣＯＳ法）を用いて素子分離領域１０を膜厚４０
０ｎｍだけ形成する（図６）。
【００５７】シリコン窒化膜１７とシリコン酸化膜１６
を除去して、ｐ型シリコン層１５表面を８５０℃のパイ
ロ雰囲気で熱酸化して膜厚７ｎｍのゲート酸化膜１１を
形成し、減圧ＣＶＤ法を用いて温度５５０℃でｎ型多結
晶シリコン膜を全面に膜厚３００ｎｍだけ堆積した後、
レジスト１８を用いてｎ型多結晶シリコン膜をドライエ
ッチングによりパターニングして、ゲート電極１２を形
成する（図７）。
を除去して、ｐ型シリコン層１５表面を８５０℃のパイ
ロ雰囲気で熱酸化して膜厚７ｎｍのゲート酸化膜１１を
形成し、減圧ＣＶＤ法を用いて温度５５０℃でｎ型多結
晶シリコン膜を全面に膜厚３００ｎｍだけ堆積した後、
レジスト１８を用いてｎ型多結晶シリコン膜をドライエ
ッチングによりパターニングして、ゲート電極１２を形
成する（図７）。
【００５８】レジスト１８を除去した後、燐イオン（Ｐ
+ ）および砒素イオン（Ａｓ+ ）を注入して、ｐ型シリ
コン層１５からｎ型ソース・ドレイン領域５とチャネル
領域４を形成する（図８）。最後に、膜厚８００ｎｍの
ＢＰＳＧ膜１３を堆積して８５０℃，３０分のリフロー
によって平坦化した後、アルミニウム合金からなる金属
配線１４を用いて回路接続を行う（図９）。
+ ）および砒素イオン（Ａｓ+ ）を注入して、ｐ型シリ
コン層１５からｎ型ソース・ドレイン領域５とチャネル
領域４を形成する（図８）。最後に、膜厚８００ｎｍの
ＢＰＳＧ膜１３を堆積して８５０℃，３０分のリフロー
によって平坦化した後、アルミニウム合金からなる金属
配線１４を用いて回路接続を行う（図９）。
【００５９】この実施の形態では、ｐ型炭化シリコン層
３とｐ型シリコン層１５を一様なｐ型シリコン層２上に
エピタキシャル成長するので、簡略な製造工程で良質で
なヘテロ接合が形成される。図１０〜図１５は、本発明
の第３の実施の形態におけるＭＩＳ型電界効果トランジ
スタの製造方法の工程断面図である。図１０〜図１５に
おいて、１はｐ型シリコン基板、２はｐ型シリコン層、
４はチャネル領域、５はｎ型ソース・ドレイン領域、１
０は素子分離領域、１１はゲート酸化膜、１２はゲート
電極、１３はＢＰＳＧ膜、１４は金属配線、１５はｐ型
シリコン層、１８はレジスト、１９はｐ型ガリウム砒素
層、２０はシリコン酸化膜、２１はレジストである。
３とｐ型シリコン層１５を一様なｐ型シリコン層２上に
エピタキシャル成長するので、簡略な製造工程で良質で
なヘテロ接合が形成される。図１０〜図１５は、本発明
の第３の実施の形態におけるＭＩＳ型電界効果トランジ
スタの製造方法の工程断面図である。図１０〜図１５に
おいて、１はｐ型シリコン基板、２はｐ型シリコン層、
４はチャネル領域、５はｎ型ソース・ドレイン領域、１
０は素子分離領域、１１はゲート酸化膜、１２はゲート
電極、１３はＢＰＳＧ膜、１４は金属配線、１５はｐ型
シリコン層、１８はレジスト、１９はｐ型ガリウム砒素
層、２０はシリコン酸化膜、２１はレジストである。
【００６０】まず、ｐ型シリコン基板１上面にボロンイ
オン（Ｂ+ ）を注入して、ｐ型シリコン層２を形成し、
ＭＢＥ法を用いてｐ型ガリウム砒素層１９を全面に膜厚
１０００ｎｍだけエピタキシャル成長させる（図１
０）。減圧ＣＶＤ法を用いて温度８００℃でシリコン酸
化膜２０を全面に膜厚２５０ｎｍだけ堆積した後、レジ
スト２１を用いてシリコン酸化膜２０をパターニングす
る（図１１）。
オン（Ｂ+ ）を注入して、ｐ型シリコン層２を形成し、
ＭＢＥ法を用いてｐ型ガリウム砒素層１９を全面に膜厚
１０００ｎｍだけエピタキシャル成長させる（図１
０）。減圧ＣＶＤ法を用いて温度８００℃でシリコン酸
化膜２０を全面に膜厚２５０ｎｍだけ堆積した後、レジ
スト２１を用いてシリコン酸化膜２０をパターニングす
る（図１１）。
【００６１】レジスト２１を除去した後、ｐ型ガリウム
砒素層１９上にｐ型シリコン層１５を温度８００℃で膜
厚２００ｎｍだけ選択エピタキシャル成長させて、ｐ型
シリコン層１５を素子形成領域にシリコン酸化膜２０を
素子分離領域１０にする（図１２）。ｐ型シリコン層１
５表面を８５０℃のパイロ雰囲気で熱酸化して膜厚７ｎ
ｍのゲート酸化膜１１を形成し、減圧ＣＶＤ法を用いて
温度５５０℃でｎ型多結晶シリコン膜を全面に膜厚３０
０ｎｍだけ堆積した後、レジスト１８を用いてｎ型多結
晶シリコン膜をドライエッチングによりパターニングし
て、ゲート電極１２を形成する（図１３）。
砒素層１９上にｐ型シリコン層１５を温度８００℃で膜
厚２００ｎｍだけ選択エピタキシャル成長させて、ｐ型
シリコン層１５を素子形成領域にシリコン酸化膜２０を
素子分離領域１０にする（図１２）。ｐ型シリコン層１
５表面を８５０℃のパイロ雰囲気で熱酸化して膜厚７ｎ
ｍのゲート酸化膜１１を形成し、減圧ＣＶＤ法を用いて
温度５５０℃でｎ型多結晶シリコン膜を全面に膜厚３０
０ｎｍだけ堆積した後、レジスト１８を用いてｎ型多結
晶シリコン膜をドライエッチングによりパターニングし
て、ゲート電極１２を形成する（図１３）。
【００６２】レジスト１８を除去した後、燐イオン（Ｐ
+ ）および砒素イオン（Ａｓ+ ）を注入して、ｐ型シリ
コン層１５からｎ型ソース・ドレイン領域５とチャネル
領域４を形成する（図１４）。最後に、膜厚８００ｎｍ
のＢＰＳＧ膜１３を堆積して８５０℃，３０分のリフロ
ーによって平坦化した後、アルミニウム合金からなる金
属配線１４を用いて回路接続を行う（図１５）。
+ ）および砒素イオン（Ａｓ+ ）を注入して、ｐ型シリ
コン層１５からｎ型ソース・ドレイン領域５とチャネル
領域４を形成する（図１４）。最後に、膜厚８００ｎｍ
のＢＰＳＧ膜１３を堆積して８５０℃，３０分のリフロ
ーによって平坦化した後、アルミニウム合金からなる金
属配線１４を用いて回路接続を行う（図１５）。
【００６３】この実施の形態では、ｐ型ガリウム砒素層
１９を一様なｐ型シリコン層２上にエピタキシャル成長
するが、シリコンとガリウム砒素は格子定数の整合性が
よいので、良質なヘテロ接合が形成される。また、シリ
コン酸化膜２０によってｎ型ソース・ドレイン領域５と
同程度の深さの素子分離領域１０を形成しているので、
良好な素子分離特性が得られるだけでなく、ソース・ド
レイン接合の寄生容量が低減されて、ＭＯＳＦＥＴの動
作速度をさらに向上させる。
１９を一様なｐ型シリコン層２上にエピタキシャル成長
するが、シリコンとガリウム砒素は格子定数の整合性が
よいので、良質なヘテロ接合が形成される。また、シリ
コン酸化膜２０によってｎ型ソース・ドレイン領域５と
同程度の深さの素子分離領域１０を形成しているので、
良好な素子分離特性が得られるだけでなく、ソース・ド
レイン接合の寄生容量が低減されて、ＭＯＳＦＥＴの動
作速度をさらに向上させる。
【００６４】図１６〜図２０は、本発明の第４の実施の
形態におけるＭＩＳ型電界効果トランジスタの製造方法
の工程断面図である。図１６〜図２０において、１はｐ
型シリコン基板、２はｐ型シリコン層、４はチャネル領
域、５はｎ型ソース・ドレイン領域、１０は素子分離領
域、１１はゲート酸化膜、１２はゲート電極、１３はＢ
ＰＳＧ膜、１４は金属配線、１５はｐ型シリコン層、１
８はレジスト、２０はシリコン酸化膜、２１はレジス
ト、２２はｐ型ガリウム燐層である。
形態におけるＭＩＳ型電界効果トランジスタの製造方法
の工程断面図である。図１６〜図２０において、１はｐ
型シリコン基板、２はｐ型シリコン層、４はチャネル領
域、５はｎ型ソース・ドレイン領域、１０は素子分離領
域、１１はゲート酸化膜、１２はゲート電極、１３はＢ
ＰＳＧ膜、１４は金属配線、１５はｐ型シリコン層、１
８はレジスト、２０はシリコン酸化膜、２１はレジス
ト、２２はｐ型ガリウム燐層である。
【００６５】まず、ｐ型シリコン基板１上面にボロンイ
オン（Ｂ+ ）を注入して、ｐ型シリコン層２を形成し
て、減圧ＣＶＤ法を用いて温度８００℃でシリコン酸化
膜２０を全面に膜厚１２５０ｎｍだけ堆積した後、レジ
スト２１を用いてシリコン酸化膜２０をパターニングす
る（図１６）。レジスト２１を除去した後、ｐ型シリコ
ン層２上にＭＢＥ法を用いてｐ型ガリウム燐層２２を膜
厚１０００ｎｍだけ選択エピタキシャル成長させて、ｐ
型ガリウム燐層２２上にｐ型シリコン層１５を温度８０
０℃で膜厚２００ｎｍだけ選択エピタキシャル成長させ
て、ｐ型シリコン層１５を素子形成領域にシリコン酸化
膜２０を素子分離領域１０にする（図１７）。
オン（Ｂ+ ）を注入して、ｐ型シリコン層２を形成し
て、減圧ＣＶＤ法を用いて温度８００℃でシリコン酸化
膜２０を全面に膜厚１２５０ｎｍだけ堆積した後、レジ
スト２１を用いてシリコン酸化膜２０をパターニングす
る（図１６）。レジスト２１を除去した後、ｐ型シリコ
ン層２上にＭＢＥ法を用いてｐ型ガリウム燐層２２を膜
厚１０００ｎｍだけ選択エピタキシャル成長させて、ｐ
型ガリウム燐層２２上にｐ型シリコン層１５を温度８０
０℃で膜厚２００ｎｍだけ選択エピタキシャル成長させ
て、ｐ型シリコン層１５を素子形成領域にシリコン酸化
膜２０を素子分離領域１０にする（図１７）。
【００６６】ｐ型シリコン層１５表面を８５０℃のパイ
ロ雰囲気で熱酸化して膜厚７ｎｍのゲート酸化膜１１を
形成し、減圧ＣＶＤ法を用いて温度５５０℃でｎ型多結
晶シリコン膜を全面に膜厚３００ｎｍだけ堆積した後、
レジスト１８を用いてｎ型多結晶シリコン膜をドライエ
ッチングによりパターニングして、ゲート電極１２を形
成する（図１８）。
ロ雰囲気で熱酸化して膜厚７ｎｍのゲート酸化膜１１を
形成し、減圧ＣＶＤ法を用いて温度５５０℃でｎ型多結
晶シリコン膜を全面に膜厚３００ｎｍだけ堆積した後、
レジスト１８を用いてｎ型多結晶シリコン膜をドライエ
ッチングによりパターニングして、ゲート電極１２を形
成する（図１８）。
【００６７】レジスト１８を除去した後、燐イオン（Ｐ
+ ）および砒素イオン（Ａｓ+ ）を注入して、ｐ型シリ
コン層１５からｎ型ソース・ドレイン領域５とチャネル
領域４を形成する（図１９）。最後に、膜厚８００ｎｍ
のＢＰＳＧ膜１３を堆積して８５０℃，３０分のリフロ
ーによって平坦化した後、アルミニウム合金からなる金
属配線１４を用いて回路接続を行う（図２０）。
+ ）および砒素イオン（Ａｓ+ ）を注入して、ｐ型シリ
コン層１５からｎ型ソース・ドレイン領域５とチャネル
領域４を形成する（図１９）。最後に、膜厚８００ｎｍ
のＢＰＳＧ膜１３を堆積して８５０℃，３０分のリフロ
ーによって平坦化した後、アルミニウム合金からなる金
属配線１４を用いて回路接続を行う（図２０）。
【００６８】この実施の形態では、ｐ型ガリウム燐層２
２をｐ型シリコン層２上に選択エピタキシャル成長する
が、シリコンとガリウム燐は格子定数の整合性がよく、
良質なヘテロ接合が形成される。また、シリコン酸化膜
２０によってｐ型ガリウム燐層２２の底部にまで届く深
いの素子分離領域１０を形成しているので、ソース・ド
レインの接合容量が低減されるだけでなく、高耐圧で接
合リークの少ない素子分離を実現する。
２をｐ型シリコン層２上に選択エピタキシャル成長する
が、シリコンとガリウム燐は格子定数の整合性がよく、
良質なヘテロ接合が形成される。また、シリコン酸化膜
２０によってｐ型ガリウム燐層２２の底部にまで届く深
いの素子分離領域１０を形成しているので、ソース・ド
レインの接合容量が低減されるだけでなく、高耐圧で接
合リークの少ない素子分離を実現する。
【００６９】図２１〜図２８は、本発明の第５の実施の
形態における相補型ＭＩＳ型電界効果トランジスタの製
造方法の工程断面図である。図２１〜図２８において、
１はｐ型シリコン基板、３はｐ型炭化シリコン層、４は
チャネル領域、５はｎ型ソース・ドレイン領域、７はｎ
型炭化シリコン層、８はチャネル領域、９はｐ型ソース
・ドレイン領域、１０は素子分離領域、１１，１１’は
ゲート酸化膜、１２，１２’はゲート電極、１３はＢＰ
ＳＧ膜、１４は金属配線、１８はレジスト、２０はシリ
コン酸化膜、２１はレジスト、２３は炭化シリコン層、
２４はシリコン層、２５はレジスト、２６はｐ型ウェル
層、２７はレジスト、２８はｎ型ウェル層、２９はレジ
スト、３０はレジスト、１０１はｎチャネルＭＯＳＦＥ
Ｔ領域、１０２はｐチャネルＭＯＳＦＥＴ領域である。
形態における相補型ＭＩＳ型電界効果トランジスタの製
造方法の工程断面図である。図２１〜図２８において、
１はｐ型シリコン基板、３はｐ型炭化シリコン層、４は
チャネル領域、５はｎ型ソース・ドレイン領域、７はｎ
型炭化シリコン層、８はチャネル領域、９はｐ型ソース
・ドレイン領域、１０は素子分離領域、１１，１１’は
ゲート酸化膜、１２，１２’はゲート電極、１３はＢＰ
ＳＧ膜、１４は金属配線、１８はレジスト、２０はシリ
コン酸化膜、２１はレジスト、２３は炭化シリコン層、
２４はシリコン層、２５はレジスト、２６はｐ型ウェル
層、２７はレジスト、２８はｎ型ウェル層、２９はレジ
スト、３０はレジスト、１０１はｎチャネルＭＯＳＦＥ
Ｔ領域、１０２はｐチャネルＭＯＳＦＥＴ領域である。
【００７０】まず、ｐ型シリコン基板１上の全面に、減
圧ＣＶＤ法を用いて温度８００℃でシリコン酸化膜２０
をに膜厚１２５０ｎｍだけ堆積した後、レジスト２１を
用いてシリコン酸化膜２０をパターニングする（図２
１）。レジスト２１を除去した後、アセチレン（Ｃ2 Ｈ
4 ）とシリコン分子線を用いたＭＢＥ法によって、温度
９００℃で炭化シリコン層２３を膜厚１０００ｎｍだ
け、ｐ型シリコン基板１上に選択エピタキシャル成長さ
せた後、シリコン層２４を温度７００℃で膜厚２００ｎ
ｍだけ、炭化シリコン層２３上に選択エピタキシャル成
長させて、シリコン層２４を素子形成領域にシリコン酸
化膜２０を素子分離領域１０にする（図２２）。
圧ＣＶＤ法を用いて温度８００℃でシリコン酸化膜２０
をに膜厚１２５０ｎｍだけ堆積した後、レジスト２１を
用いてシリコン酸化膜２０をパターニングする（図２
１）。レジスト２１を除去した後、アセチレン（Ｃ2 Ｈ
4 ）とシリコン分子線を用いたＭＢＥ法によって、温度
９００℃で炭化シリコン層２３を膜厚１０００ｎｍだ
け、ｐ型シリコン基板１上に選択エピタキシャル成長さ
せた後、シリコン層２４を温度７００℃で膜厚２００ｎ
ｍだけ、炭化シリコン層２３上に選択エピタキシャル成
長させて、シリコン層２４を素子形成領域にシリコン酸
化膜２０を素子分離領域１０にする（図２２）。
【００７１】レジスト２５を用いてｎチャネルＭＯＳＦ
ＥＴ領域１０１に選択的にボロンイオン（Ｂ+ ）を注入
して、ｐ型ウェル層２６とｐ型炭化シリコン層３とｐ型
のシリコン層２４を形成する。このとき、ボロンイオン
（Ｂ+ ）の飛程が炭化シリコン層２３中になるようにイ
オン注入条件を設定し、ｐ型炭化シリコン層３にボロン
（Ｂ）を高濃度に分布させる（図２３）。
ＥＴ領域１０１に選択的にボロンイオン（Ｂ+ ）を注入
して、ｐ型ウェル層２６とｐ型炭化シリコン層３とｐ型
のシリコン層２４を形成する。このとき、ボロンイオン
（Ｂ+ ）の飛程が炭化シリコン層２３中になるようにイ
オン注入条件を設定し、ｐ型炭化シリコン層３にボロン
（Ｂ）を高濃度に分布させる（図２３）。
【００７２】レジスト２７を用いてｐチャネルＭＯＳＦ
ＥＴ領域１０２に選択的に燐イオン（Ｐ+ ）を注入し
て、ｎ型ウェル層２８とｎ型炭化シリコン層７とｎ型の
シリコン層２４を形成する。このとき、燐イオン
（Ｐ+ ）の飛程が炭化シリコン層３中になるようにイオ
ン注入条件を設定し、ｎ型炭化シリコン層７に燐（Ｐ）
を高濃度に分布させる（図２４）。
ＥＴ領域１０２に選択的に燐イオン（Ｐ+ ）を注入し
て、ｎ型ウェル層２８とｎ型炭化シリコン層７とｎ型の
シリコン層２４を形成する。このとき、燐イオン
（Ｐ+ ）の飛程が炭化シリコン層３中になるようにイオ
ン注入条件を設定し、ｎ型炭化シリコン層７に燐（Ｐ）
を高濃度に分布させる（図２４）。
【００７３】レジスト２７を除去した後、１０００℃で
６０分の熱処理を施し、ボロンイオン（Ｂ+ ）および燐
イオン（Ｐ+ ）を活性化させるとともに、炭化シリコン
層２３とシリコン層２４の成長時に発生した結晶欠陥や
イオン注入による損傷を回復させる。このとき、ボロン
（Ｂ）と燐（Ｐ）の炭化シリコン中での熱拡散係数がシ
リコン中よりも非常に小さいので、ｐ型炭化シリコン層
３およびｎ型炭化シリコン層７中の不純物を高濃度に制
御することができる。
６０分の熱処理を施し、ボロンイオン（Ｂ+ ）および燐
イオン（Ｐ+ ）を活性化させるとともに、炭化シリコン
層２３とシリコン層２４の成長時に発生した結晶欠陥や
イオン注入による損傷を回復させる。このとき、ボロン
（Ｂ）と燐（Ｐ）の炭化シリコン中での熱拡散係数がシ
リコン中よりも非常に小さいので、ｐ型炭化シリコン層
３およびｎ型炭化シリコン層７中の不純物を高濃度に制
御することができる。
【００７４】ｎチャネルＭＯＳＦＥＴ領域１０１および
ｐチャネルＭＯＳＦＥＴ領域１０２のシリコン層表面を
８５０℃のパイロ雰囲気で熱酸化して膜厚７ｎｍのゲー
ト酸化膜１１を形成し、減圧ＣＶＤ法を用いて温度５５
０℃でｎ型多結晶シリコン膜を全面に膜厚３００ｎｍだ
け堆積した後、レジスト１８を用いてｎ型多結晶シリコ
ン膜をドライエッチングによりパターニングして、ゲー
ト電極１２を形成する（図２５）。
ｐチャネルＭＯＳＦＥＴ領域１０２のシリコン層表面を
８５０℃のパイロ雰囲気で熱酸化して膜厚７ｎｍのゲー
ト酸化膜１１を形成し、減圧ＣＶＤ法を用いて温度５５
０℃でｎ型多結晶シリコン膜を全面に膜厚３００ｎｍだ
け堆積した後、レジスト１８を用いてｎ型多結晶シリコ
ン膜をドライエッチングによりパターニングして、ゲー
ト電極１２を形成する（図２５）。
【００７５】レジスト２９を用いてｎチャネルＭＯＳＦ
ＥＴ領域１０１に選択的に燐イオン（Ｐ+ ）および砒素
イオン（Ａｓ+ ）を注入して、ｐ型のシリコン層２４か
らｎ型ソース・ドレイン領域５とチャネル領域４を形成
する（図２６）。レジスト３０を用いてｐチャネルＭＯ
ＳＦＥＴ領域１０２に選択的にボロンイオン（Ｂ+ ）を
注入して、ｎ型のシリコン層２４からｐ型ソース・ドレ
イン領域９とチャネル領域８を形成する（図２７）。
ＥＴ領域１０１に選択的に燐イオン（Ｐ+ ）および砒素
イオン（Ａｓ+ ）を注入して、ｐ型のシリコン層２４か
らｎ型ソース・ドレイン領域５とチャネル領域４を形成
する（図２６）。レジスト３０を用いてｐチャネルＭＯ
ＳＦＥＴ領域１０２に選択的にボロンイオン（Ｂ+ ）を
注入して、ｎ型のシリコン層２４からｐ型ソース・ドレ
イン領域９とチャネル領域８を形成する（図２７）。
【００７６】最後に、膜厚８００ｎｍのＢＰＳＧ膜１３
を堆積して８５０℃，３０分のリフローによって平坦化
した後、アルミニウム合金からなる金属配線１４を用い
て相補型ＭＯＳＦＥＴから構成される回路接続を行う
（図２８）。この実施の形態では、熱拡散係数の小さい
炭化シリコン層２３と高濃度イオン注入用いて高濃度の
ワイドギャップ層を形成しており、簡略かつ制御性のよ
いＣＭＯＳプロセスを提供するものである。
を堆積して８５０℃，３０分のリフローによって平坦化
した後、アルミニウム合金からなる金属配線１４を用い
て相補型ＭＯＳＦＥＴから構成される回路接続を行う
（図２８）。この実施の形態では、熱拡散係数の小さい
炭化シリコン層２３と高濃度イオン注入用いて高濃度の
ワイドギャップ層を形成しており、簡略かつ制御性のよ
いＣＭＯＳプロセスを提供するものである。
【００７７】ここで、上記の実施の形態で示したＭＩＳ
型電界効果トランジスタまたは相補型ＭＩＳ型電界効果
トランジスタを用いたデジタル信号演算回路およびアナ
ログ信号演算回路について説明する。まず、デジタル信
号演算回路は、上記の実施の形態で示したＭＩＳ型電界
効果トランジスタまたは相補型ＭＩＳ型電界効果トラン
ジスタを用いて構成される。上記のＭＩＳ型電界効果ト
ランジスタと相補型ＭＩＳ型電界効果トランジスタは、
良好なカットオフ特性と高駆動力を有する微細デジタル
デバイスを提供するものであり、高性能かつ高集積のデ
ジタル信号演算回路を実現することができる。
型電界効果トランジスタまたは相補型ＭＩＳ型電界効果
トランジスタを用いたデジタル信号演算回路およびアナ
ログ信号演算回路について説明する。まず、デジタル信
号演算回路は、上記の実施の形態で示したＭＩＳ型電界
効果トランジスタまたは相補型ＭＩＳ型電界効果トラン
ジスタを用いて構成される。上記のＭＩＳ型電界効果ト
ランジスタと相補型ＭＩＳ型電界効果トランジスタは、
良好なカットオフ特性と高駆動力を有する微細デジタル
デバイスを提供するものであり、高性能かつ高集積のデ
ジタル信号演算回路を実現することができる。
【００７８】つぎに、アナログ信号演算回路は、上記の
実施の形態で示したＭＩＳ型電界効果トランジスタまた
は相補型ＭＩＳ型電界効果トランジスタを用いて構成さ
れる。上記のＭＩＳ型電界効果トランジスタと相補型Ｍ
ＩＳ型電界効果トランジスタは、優れたノイズ耐性を有
しており、アナログ信号演算回路の低電圧動作を可能に
するだけでなく、ＭＩＳ型電界効果トランジスタを用い
ているのでバイポーラトランジスタよりも微細かつ低消
費電流のアナログ信号演算回路を実現することができ
る。
実施の形態で示したＭＩＳ型電界効果トランジスタまた
は相補型ＭＩＳ型電界効果トランジスタを用いて構成さ
れる。上記のＭＩＳ型電界効果トランジスタと相補型Ｍ
ＩＳ型電界効果トランジスタは、優れたノイズ耐性を有
しており、アナログ信号演算回路の低電圧動作を可能に
するだけでなく、ＭＩＳ型電界効果トランジスタを用い
ているのでバイポーラトランジスタよりも微細かつ低消
費電流のアナログ信号演算回路を実現することができ
る。
【００７９】
【発明の効果】請求項１記載のＭＩＳ型電界効果トラン
ジスタによれば、第２半導体層のエネルギーバンドギャ
ップ幅が第１半導体層と第３半導体層のいずれのエネル
ギーバンドギャップ幅よりも大きく、第２導電型キャリ
アは第２半導体層を介して第１半導体層と第３半導体層
の間を容易に移動することが可能である一方、第１導電
型キャリアは第２半導体層のエネルギー障壁に遮断され
ることによって第１半導体層と第３半導体層の間を移動
することが困難であるので、ＳＯＩ構造のＭＯＳＦＥＴ
と同程度の高速かつ低消費電流動作を実現しつつ、チャ
ネル領域への電荷蓄積による寄生バイポーラ動作の発生
を防止することができる。
ジスタによれば、第２半導体層のエネルギーバンドギャ
ップ幅が第１半導体層と第３半導体層のいずれのエネル
ギーバンドギャップ幅よりも大きく、第２導電型キャリ
アは第２半導体層を介して第１半導体層と第３半導体層
の間を容易に移動することが可能である一方、第１導電
型キャリアは第２半導体層のエネルギー障壁に遮断され
ることによって第１半導体層と第３半導体層の間を移動
することが困難であるので、ＳＯＩ構造のＭＯＳＦＥＴ
と同程度の高速かつ低消費電流動作を実現しつつ、チャ
ネル領域への電荷蓄積による寄生バイポーラ動作の発生
を防止することができる。
【００８０】請求項２記載のＭＩＳ型電界効果トランジ
スタによれば、第２半導体層のエネルギーバンドギャッ
プ幅と第２導電型不純物濃度が大きいために第２半導体
層に空乏層が拡がりにくいので、ＭＩＳ型電界効果トラ
ンジスタのソース・ドレイン間のパンチスルーを抑制さ
れ、微細化（チャネル長の縮小）しても良好なカットオ
フ特性が得られる。また、第１導電型チャネルとなる第
２導電型半導体領域の第２導電型不純物濃度を小さく制
御することできるので、良好なサブスレッショルド特性
（サブスレッショルド領域でのドレイン電流―ゲート電
圧特性）と高駆動力（高い伝達コンダクタンス・高いド
レイン飽和電流）を両立することができる。このよう
に、本発明のＭＩＳ型電界効果トランジスタは、微細デ
ジタルデバイスに要求される高性能を実現できる。
スタによれば、第２半導体層のエネルギーバンドギャッ
プ幅と第２導電型不純物濃度が大きいために第２半導体
層に空乏層が拡がりにくいので、ＭＩＳ型電界効果トラ
ンジスタのソース・ドレイン間のパンチスルーを抑制さ
れ、微細化（チャネル長の縮小）しても良好なカットオ
フ特性が得られる。また、第１導電型チャネルとなる第
２導電型半導体領域の第２導電型不純物濃度を小さく制
御することできるので、良好なサブスレッショルド特性
（サブスレッショルド領域でのドレイン電流―ゲート電
圧特性）と高駆動力（高い伝達コンダクタンス・高いド
レイン飽和電流）を両立することができる。このよう
に、本発明のＭＩＳ型電界効果トランジスタは、微細デ
ジタルデバイスに要求される高性能を実現できる。
【００８１】また、第２半導体層のエネルギーバンドギ
ャップ幅が大きい一方、第２半導体層の第２導電型不純
物濃度が大きいために、第１半導体層と第２半導体層と
第３半導体層のヘテロ接合において、第２導電型キャリ
ア密度の大きいエネルギーバンド端のエネルギー差が小
さくなるので、第２導電型キャリアは容易に移動するこ
とが可能である。第１導電型チャネルのＭＩＳ型電界効
果トランジスタの動作において、第３半導体層のドレイ
ン接合付近で発生した過剰な第２導電型キャリアは第２
半導体層を介して第１半導体層へ移動するので、第３半
導体層の第２導電型半導体領域における電荷蓄積による
寄生バイポーラ動作は回避される。
ャップ幅が大きい一方、第２半導体層の第２導電型不純
物濃度が大きいために、第１半導体層と第２半導体層と
第３半導体層のヘテロ接合において、第２導電型キャリ
ア密度の大きいエネルギーバンド端のエネルギー差が小
さくなるので、第２導電型キャリアは容易に移動するこ
とが可能である。第１導電型チャネルのＭＩＳ型電界効
果トランジスタの動作において、第３半導体層のドレイ
ン接合付近で発生した過剰な第２導電型キャリアは第２
半導体層を介して第１半導体層へ移動するので、第３半
導体層の第２導電型半導体領域における電荷蓄積による
寄生バイポーラ動作は回避される。
【００８２】さらに、第１導電型キャリア密度の大きい
エネルギーバンド端のエネルギー差は不純物濃度差がな
い場合よりもさらに大きくなるので、第２半導体層がエ
ネルギー障壁になって第１導電型キャリアは遮断され
る。外部からのノイズによって半導体基板中に第１導電
型キャリアが誘起されても、第２半導体層のエネルギー
障壁に遮断されて、ノイズがチャネル領域およびソース
・ドレイン領域まで伝達されない。このように、本発明
のＭＩＳ型電界効果トランジスタは、優れたノイズ耐性
を必要とするアナログデバイスとしても有効である。
エネルギーバンド端のエネルギー差は不純物濃度差がな
い場合よりもさらに大きくなるので、第２半導体層がエ
ネルギー障壁になって第１導電型キャリアは遮断され
る。外部からのノイズによって半導体基板中に第１導電
型キャリアが誘起されても、第２半導体層のエネルギー
障壁に遮断されて、ノイズがチャネル領域およびソース
・ドレイン領域まで伝達されない。このように、本発明
のＭＩＳ型電界効果トランジスタは、優れたノイズ耐性
を必要とするアナログデバイスとしても有効である。
【００８３】請求項３記載のＭＩＳ型電界効果トランジ
スタによれば、第３半導体層内のソース・ドレイン接合
に逆方向電圧が印加された場合に空乏層が第２半導体層
に拡がるが、第２半導体層の誘電率が小さいために接合
容量が小さくなるので、ＭＩＳ型電界効果トランジスタ
の高速動作が可能になる。請求項４記載のＭＩＳ型電界
効果トランジスタによれば、請求項１、請求項２または
請求項３のＭＩＳ型電界効果トランジスタと同様の効果
がある。
スタによれば、第３半導体層内のソース・ドレイン接合
に逆方向電圧が印加された場合に空乏層が第２半導体層
に拡がるが、第２半導体層の誘電率が小さいために接合
容量が小さくなるので、ＭＩＳ型電界効果トランジスタ
の高速動作が可能になる。請求項４記載のＭＩＳ型電界
効果トランジスタによれば、請求項１、請求項２または
請求項３のＭＩＳ型電界効果トランジスタと同様の効果
がある。
【００８４】請求項５記載のＭＩＳ型電界効果トランジ
スタによれば、シリコンと他の半導体材料とのヘテロ接
合の中では格子の歪みが小さいので、欠陥の少ないヘテ
ロ接合の形成が可能である。その他、請求項１、請求項
２または請求項３のＭＩＳ型電界効果トランジスタと同
様の効果がある。請求項６記載のＭＩＳ型電界効果トラ
ンジスタによれば、シリコンとシリコン酸化膜の界面は
非常に清浄な界面を形成することできるので、微細加工
に適した高信頼性デバイスを実現できる。
スタによれば、シリコンと他の半導体材料とのヘテロ接
合の中では格子の歪みが小さいので、欠陥の少ないヘテ
ロ接合の形成が可能である。その他、請求項１、請求項
２または請求項３のＭＩＳ型電界効果トランジスタと同
様の効果がある。請求項６記載のＭＩＳ型電界効果トラ
ンジスタによれば、シリコンとシリコン酸化膜の界面は
非常に清浄な界面を形成することできるので、微細加工
に適した高信頼性デバイスを実現できる。
【００８５】請求項７記載の相補型ＭＩＳ型電界効果ト
ランジスタによれば、製造する際に半導体材料の種類が
多くならないので、低コストで加工融通性のよい高性能
ＣＭＯＳ回路を実現できる。請求項８記載の相補型ＭＩ
Ｓ型電界効果トランジスタによれば、請求項７のＭＩＳ
型電界効果トランジスタと同様の効果がある。
ランジスタによれば、製造する際に半導体材料の種類が
多くならないので、低コストで加工融通性のよい高性能
ＣＭＯＳ回路を実現できる。請求項８記載の相補型ＭＩ
Ｓ型電界効果トランジスタによれば、請求項７のＭＩＳ
型電界効果トランジスタと同様の効果がある。
【００８６】請求項９記載の相補型ＭＩＳ型電界効果ト
ランジスタによれば、シリコンとシリコン酸化膜の界面
は非常に清浄な界面を形成することができるので、微細
加工に適した高信頼性デバイスを用いた高性能ＣＭＯＳ
回路を実現する。請求項１０記載のＭＩＳ型電界効果ト
ランジスタの製造方法によれば、第２半導体層のエネル
ギーバンドギャップ幅と第２導電型不純物濃度が大きい
ヘテロ接合を簡略な製造工程で実現できる。ＭＩＳ型電
界効果トランジスタの動作において、第３半導体層のド
レイン接合付近で発生した過剰な第２導電型キャリアは
第２半導体層を介して第１半導体層へ移動し、電荷蓄積
による寄生バイポーラ動作は回避される一方、外部から
のノイズによって半導体基板中に第１導電型キャリアが
誘起されても、第２半導体層のエネルギー障壁に遮断さ
れて、ノイズがソース・ドレインまで伝達されない。
ランジスタによれば、シリコンとシリコン酸化膜の界面
は非常に清浄な界面を形成することができるので、微細
加工に適した高信頼性デバイスを用いた高性能ＣＭＯＳ
回路を実現する。請求項１０記載のＭＩＳ型電界効果ト
ランジスタの製造方法によれば、第２半導体層のエネル
ギーバンドギャップ幅と第２導電型不純物濃度が大きい
ヘテロ接合を簡略な製造工程で実現できる。ＭＩＳ型電
界効果トランジスタの動作において、第３半導体層のド
レイン接合付近で発生した過剰な第２導電型キャリアは
第２半導体層を介して第１半導体層へ移動し、電荷蓄積
による寄生バイポーラ動作は回避される一方、外部から
のノイズによって半導体基板中に第１導電型キャリアが
誘起されても、第２半導体層のエネルギー障壁に遮断さ
れて、ノイズがソース・ドレインまで伝達されない。
【００８７】請求項１１記載のＭＩＳ型電界効果トラン
ジスタの製造方法によれば、第２半導体層のエネルギー
バンドギャップ幅と第２導電型不純物濃度が大きいヘテ
ロ接合を実現するために、まず半導体基板上に第２半導
体層・第３半導体層を順次形成した後、第２半導体層内
において高濃度に分布するように第２導電型不純物をイ
オン注入するので、第２半導体層をエピタキシャル成長
などで堆積するのと同時に第２導電型不純物を添加する
必要がなく、第２半導体層の形成方法に融通性があり、
簡略な製造工程で良質なヘテロ接合と結晶方位の一様な
半導体層を形成し易い。また、第２導電型不純物の第２
半導体層中の熱拡散係数が小さく、後工程の熱処理に対
して第２半導体層中の第２導電型不純物が第１半導体層
および第３半導体層に拡散しにくいので、第２半導体層
中の第２導電型不純物を高濃度に制御よく分布させるこ
とができる。
ジスタの製造方法によれば、第２半導体層のエネルギー
バンドギャップ幅と第２導電型不純物濃度が大きいヘテ
ロ接合を実現するために、まず半導体基板上に第２半導
体層・第３半導体層を順次形成した後、第２半導体層内
において高濃度に分布するように第２導電型不純物をイ
オン注入するので、第２半導体層をエピタキシャル成長
などで堆積するのと同時に第２導電型不純物を添加する
必要がなく、第２半導体層の形成方法に融通性があり、
簡略な製造工程で良質なヘテロ接合と結晶方位の一様な
半導体層を形成し易い。また、第２導電型不純物の第２
半導体層中の熱拡散係数が小さく、後工程の熱処理に対
して第２半導体層中の第２導電型不純物が第１半導体層
および第３半導体層に拡散しにくいので、第２半導体層
中の第２導電型不純物を高濃度に制御よく分布させるこ
とができる。
【００８８】請求項１２記載のＭＩＳ型電界効果トラン
ジスタの製造方法によれば、炭化シリコン中の不純物の
熱拡散係数はシリコン中の不純物の熱拡散係数に対して
非常に小さいので、第２半導体層中の第２導電型不純物
を高濃度に制御し易い。請求項１３記載のＭＩＳ型電界
効果トランジスタの製造方法によれば、第２半導体層と
第３半導体層を一様な下地の半導体層上に形成するの
で、簡略な製造工程で良質で安定なヘテロ接合と結晶方
位の一様な半導体層を比較的形成し易い。
ジスタの製造方法によれば、炭化シリコン中の不純物の
熱拡散係数はシリコン中の不純物の熱拡散係数に対して
非常に小さいので、第２半導体層中の第２導電型不純物
を高濃度に制御し易い。請求項１３記載のＭＩＳ型電界
効果トランジスタの製造方法によれば、第２半導体層と
第３半導体層を一様な下地の半導体層上に形成するの
で、簡略な製造工程で良質で安定なヘテロ接合と結晶方
位の一様な半導体層を比較的形成し易い。
【００８９】請求項１４記載のＭＩＳ型電界効果トラン
ジスタの製造方法によれば、第２半導体層を一様な下地
の半導体層上に形成するので、簡略な製造工程で良質で
安定なヘテロ接合と結晶方位の一様な半導体層を比較的
形成し易い。また、第２半導体層上に選択的に形成した
絶縁層を素子分離領域とするので、複雑な製造工程を用
いることなく第３半導体層の膜厚と同程度の深さの素子
分離領域を形成できる。このような構造では、ソース・
ドレイン領域の側壁部が絶縁層と隣接するので、ソース
・ドレイン接合の寄生容量が低減されてＭＩＳ型電界効
果トランジスタの動作速度をさらに向上させることがで
きる。
ジスタの製造方法によれば、第２半導体層を一様な下地
の半導体層上に形成するので、簡略な製造工程で良質で
安定なヘテロ接合と結晶方位の一様な半導体層を比較的
形成し易い。また、第２半導体層上に選択的に形成した
絶縁層を素子分離領域とするので、複雑な製造工程を用
いることなく第３半導体層の膜厚と同程度の深さの素子
分離領域を形成できる。このような構造では、ソース・
ドレイン領域の側壁部が絶縁層と隣接するので、ソース
・ドレイン接合の寄生容量が低減されてＭＩＳ型電界効
果トランジスタの動作速度をさらに向上させることがで
きる。
【００９０】請求項１５記載のＭＩＳ型電界効果トラン
ジスタの製造方法によれば、第１半導体層上に選択的に
形成した絶縁層を素子分離領域とするので、複雑な製造
工程を用いることなく第２半導体層と第３半導体層を合
わせた膜厚と同程度の深さの素子分離領域を形成でき
る。このような構造では、ソース・ドレイン接合の寄生
容量が低減されてＭＩＳ型電界効果トランジスタの動作
速度を向上させるだけでなく、深い絶縁層によって高耐
圧で接合リークの少ない素子分離を実現できる。
ジスタの製造方法によれば、第１半導体層上に選択的に
形成した絶縁層を素子分離領域とするので、複雑な製造
工程を用いることなく第２半導体層と第３半導体層を合
わせた膜厚と同程度の深さの素子分離領域を形成でき
る。このような構造では、ソース・ドレイン接合の寄生
容量が低減されてＭＩＳ型電界効果トランジスタの動作
速度を向上させるだけでなく、深い絶縁層によって高耐
圧で接合リークの少ない素子分離を実現できる。
【００９１】請求項１６記載のＭＩＳ型電界効果トラン
ジスタの製造方法によれば、第２半導体層と第３半導体
層のいずれか少なくとも一方をＣＶＤ法を用いたエピタ
キシャル成長によって形成するので、成長温度を低くで
き、半導体基板に欠陥が発生することもなく良質なヘテ
ロ接合を形成することができる。請求項１７記載のＭＩ
Ｓ型電界効果トランジスタの製造方法によれば、第２半
導体層と第３半導体層のいずれか少なくとも一方をＭＢ
Ｅ法を用いて成長させるので、ＣＶＤ法よりも低い温度
で良質なヘテロ接合を形成することができる。
ジスタの製造方法によれば、第２半導体層と第３半導体
層のいずれか少なくとも一方をＣＶＤ法を用いたエピタ
キシャル成長によって形成するので、成長温度を低くで
き、半導体基板に欠陥が発生することもなく良質なヘテ
ロ接合を形成することができる。請求項１７記載のＭＩ
Ｓ型電界効果トランジスタの製造方法によれば、第２半
導体層と第３半導体層のいずれか少なくとも一方をＭＢ
Ｅ法を用いて成長させるので、ＣＶＤ法よりも低い温度
で良質なヘテロ接合を形成することができる。
【００９２】請求項１８記載の相補型ＭＩＳ型電界効果
トランジスタの製造方法によれば、相補型ＭＩＳ型電界
効果トランジスタを簡略な製造工程で実現するものであ
り、製造する際に半導体材料の種類が多くならないの
で、低コストで加工融通性のよい高性能ＣＭＯＳ回路を
実現できる。請求項１９記載の相補型ＭＩＳ型電界効果
トランジスタの製造方法によれば、第２半導体層と第３
半導体層のいずれか少なくとも一方をＣＶＤ法を用いた
エピタキシャル成長によって形成するので、成長温度を
低くでき、半導体基板に欠陥が発生することもなく良質
なヘテロ接合を形成することができる。請求項２０記載
の相補型ＭＩＳ型電界効果トランジスタの製造方法によ
れば、第２半導体層と第３半導体層のいずれか少なくと
も一方をＭＢＥ法を用いて成長させるので、ＣＶＤ法よ
りも低い温度で良質なヘテロ接合を形成することができ
る。
トランジスタの製造方法によれば、相補型ＭＩＳ型電界
効果トランジスタを簡略な製造工程で実現するものであ
り、製造する際に半導体材料の種類が多くならないの
で、低コストで加工融通性のよい高性能ＣＭＯＳ回路を
実現できる。請求項１９記載の相補型ＭＩＳ型電界効果
トランジスタの製造方法によれば、第２半導体層と第３
半導体層のいずれか少なくとも一方をＣＶＤ法を用いた
エピタキシャル成長によって形成するので、成長温度を
低くでき、半導体基板に欠陥が発生することもなく良質
なヘテロ接合を形成することができる。請求項２０記載
の相補型ＭＩＳ型電界効果トランジスタの製造方法によ
れば、第２半導体層と第３半導体層のいずれか少なくと
も一方をＭＢＥ法を用いて成長させるので、ＣＶＤ法よ
りも低い温度で良質なヘテロ接合を形成することができ
る。
【００９３】請求項２１記載のデジタル信号演算回路に
よれば、請求項１、請求項２または請求項３記載のＭＩ
Ｓ型電界効果トランジスタが良好なカットオフ特性と高
駆動力を有する微細デジタルデバイスであるので、高性
能化および高集積化を実現できる。請求項２２記載のデ
ジタル信号演算回路によれば、請求項７記載の相補型Ｍ
ＩＳ型電界効果トランジスタが良好なカットオフ特性と
高駆動力を有する微細デジタルデバイスであるので、高
性能化および高集積化を実現できる。
よれば、請求項１、請求項２または請求項３記載のＭＩ
Ｓ型電界効果トランジスタが良好なカットオフ特性と高
駆動力を有する微細デジタルデバイスであるので、高性
能化および高集積化を実現できる。請求項２２記載のデ
ジタル信号演算回路によれば、請求項７記載の相補型Ｍ
ＩＳ型電界効果トランジスタが良好なカットオフ特性と
高駆動力を有する微細デジタルデバイスであるので、高
性能化および高集積化を実現できる。
【００９４】請求項２３記載のアナログ信号演算回路に
よれば、請求項１、請求項２または請求項３記載のＭＩ
Ｓ型電界効果トランジスタが優れたノイズ耐性を有し、
低電圧動作が可能であるだけでなく、ＭＩＳ型電界効果
トランジスタを用いているのでバイポーラトランジスタ
よりも微細化および低消費電流化を実現できる。請求項
２４記載のアナログ信号演算回路によれば、請求項７記
載の相補型ＭＩＳ型電界効果トランジスタは、優れたノ
イズ耐性を有し、低電圧動作が可能であるだけでなく、
ＭＩＳ型電界効果トランジスタを用いているのでバイポ
ーラトランジスタよりも微細化および低消費電流化を実
現できる。
よれば、請求項１、請求項２または請求項３記載のＭＩ
Ｓ型電界効果トランジスタが優れたノイズ耐性を有し、
低電圧動作が可能であるだけでなく、ＭＩＳ型電界効果
トランジスタを用いているのでバイポーラトランジスタ
よりも微細化および低消費電流化を実現できる。請求項
２４記載のアナログ信号演算回路によれば、請求項７記
載の相補型ＭＩＳ型電界効果トランジスタは、優れたノ
イズ耐性を有し、低電圧動作が可能であるだけでなく、
ＭＩＳ型電界効果トランジスタを用いているのでバイポ
ーラトランジスタよりも微細化および低消費電流化を実
現できる。
【図１】本発明の第１の実施の形態における相補ＭＩＳ
型電界効果トランジスタの断面構造図である。
型電界効果トランジスタの断面構造図である。
【図２】本発明の第１の実施の形態におけるｎチャネル
ＭＯＳＦＥＴのエネルギーバンド図である。
ＭＯＳＦＥＴのエネルギーバンド図である。
【図３】本発明の第１の実施の形態におけるｐチャネル
ＭＯＳＦＥＴのエネルギーバンド図である。
ＭＯＳＦＥＴのエネルギーバンド図である。
【図４】本発明の第２の実施の形態におけるＭＩＳ型電
界効果トランジスタの製造方法の工程断面図である。
界効果トランジスタの製造方法の工程断面図である。
【図５】本発明の第２の実施の形態におけるＭＩＳ型電
界効果トランジスタの製造方法の工程断面図である。
界効果トランジスタの製造方法の工程断面図である。
【図６】本発明の第２の実施の形態におけるＭＩＳ型電
界効果トランジスタの製造方法の工程断面図である。
界効果トランジスタの製造方法の工程断面図である。
【図７】本発明の第２の実施の形態におけるＭＩＳ型電
界効果トランジスタの製造方法の工程断面図である。
界効果トランジスタの製造方法の工程断面図である。
【図８】本発明の第２の実施の形態におけるＭＩＳ型電
界効果トランジスタの製造方法の工程断面図である。
界効果トランジスタの製造方法の工程断面図である。
【図９】本発明の第２の実施の形態におけるＭＩＳ型電
界効果トランジスタの製造方法の工程断面図である。
界効果トランジスタの製造方法の工程断面図である。
【図１０】本発明の第３の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１１】本発明の第３の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１２】本発明の第３の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１３】本発明の第３の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１４】本発明の第３の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１５】本発明の第３の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１６】本発明の第４の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１７】本発明の第４の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１８】本発明の第４の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図１９】本発明の第４の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図２０】本発明の第４の実施の形態におけるＭＩＳ型
電界効果トランジスタの製造方法の工程断面図である。
電界効果トランジスタの製造方法の工程断面図である。
【図２１】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２２】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２３】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２４】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２５】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２６】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２７】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２８】本発明の第５の実施の形態における相補型Ｍ
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
ＩＳ型電界効果トランジスタの製造方法の工程断面図で
ある。
【図２９】従来のＭＩＳ型電界効果トランジスタの断面
構造図である。
構造図である。
１ ｐ型シリコン基板 ２ ｐ型シリコン層 ３ ｐ型炭化シリコン層 ４ チャネル領域 ５ ｎ型ソース・ドレイン領域 ６ ｎ型シリコン層 ７ ｎ型炭化シリコン層 ８ チャネル領域 ９ ｐ型ソース・ドレイン領域 １０ 素子分離領域 １１ ゲート酸化膜 １１’ ゲート酸化膜 １２ ゲート電極 １２’ ゲート電極 １３ ＢＰＳＧ膜 １４ 金属配線 １５ ｐ型シリコン層 １６ シリコン酸化膜 １７ シリコン窒化膜 １８ レジスト １９ ｐ型ガリウム砒素層 ２０ シリコン酸化膜 ２１ レジスト ２２ ｐ型ガリウム燐層 ２３ 炭化シリコン層 ２４ シリコン層 ２５ レジスト ２６ ｐ型ウェル層 ２７ レジスト ２８ ｎ型ウェル層 ２９ レジスト ３０ レジスト ３１ シリコン酸化膜 １０１ ｎチャネルＭＯＳＦＥＴ １０２ ｐチャネルＭＯＳＦＥＴ
Claims (24)
- 【請求項１】 第１導電型チャネルを有するＭＩＳ型電
界効果トランジスタであって、 半導体基板と、前記半導体基板の上面に配置された第２
導電型の第１半導体層と、前記第１半導体層上に配置さ
れた第２導電型の第２半導体層と、前記第２半導体層上
に配置されて前記第２半導体層を介して前記第１半導体
層と対向する第３半導体層と、前記第３半導体層を半導
体素子ごとに分割する素子分離領域とを備え、 前記第３半導体層の一領域が、第１導電型チャネルとな
る第２導電型半導体領域と、前記第２導電型半導体領域
に隣接する第１導電型のソース領域と、前記第２導電型
半導体領域に隣接して前記第２導電型半導体領域によっ
て前記ソース領域と隔てられた第１導電型のドレイン領
域とから構成され、 さらに前記第２導電型半導体領域上に配置されたゲート
絶縁膜と、前記ゲート絶縁膜を介して前記第２導電型半
導体領域と対向するように配置されたゲート電極とを備
え、 前記第２半導体層のエネルギーバンドギャップ幅が、前
記第１半導体層と前記第３半導体層のいずれのエネルギ
ーバンドギャップ幅よりも大きく、 第２導電型キャリアは前記第２半導体層を介して前記第
１半導体層と前記第３半導体層の間を容易に移動するこ
とが可能である一方、第１導電型キャリアは前記第２半
導体層のエネルギー障壁に遮断されることによって前記
第１半導体層と前記第３半導体層の間を移動することが
困難であることを特徴とするＭＩＳ型電界効果トランジ
スタ。 - 【請求項２】 第１導電型チャネルを有するＭＩＳ型電
界効果トランジスタであって、 半導体基板と、前記半導体基板の上面に配置された第２
導電型の第１半導体層と、前記第１半導体層上に配置さ
れた第２導電型の第２半導体層と、前記第２半導体層上
に配置されて前記第２半導体層を介して前記第１半導体
層と対向する第３半導体層と、前記第３半導体層を半導
体素子ごとに分割する素子分離領域とを備え、 前記第３半導体層の一領域が、第１導電型チャネルとな
る第２導電型半導体領域と、前記第２導電型半導体領域
に隣接する第１導電型のソース領域と、前記第２導電型
半導体領域に隣接して前記第２導電型半導体領域によっ
て前記ソース領域と隔てられた第１導電型のドレイン領
域とから構成され、 さらに前記第２導電型半導体領域上に配置されたゲート
絶縁膜と、前記ゲート絶縁膜を介して前記第２導電型半
導体領域と対向するように配置されたゲート電極とを備
え、 前記第２半導体層のエネルギーバンドギャップ幅が前記
第１半導体層と前記第３半導体層のいずれのエネルギー
バンドギャップ幅よりも大きく、 前記第２半導体層の第２導電型不純物濃度が前記第１半
導体層と前記第２導電型半導体領域のいずれの第２導電
型不純物濃度よりも大きいことを特徴とするＭＩＳ型電
界効果トランジスタ。 - 【請求項３】 第１導電型チャネルを有するＭＩＳ型電
界効果トランジスタであって、 半導体基板と、前記半導体基板の上面に配置された第２
導電型の第１半導体層と、前記第１半導体層上に配置さ
れた第２導電型の第２半導体層と、前記第２半導体層上
に配置されて前記第２半導体層を介して前記第１半導体
層と対向する第３半導体層と、前記第３半導体層を半導
体素子ごとに分割する素子分離領域とを備え、 前記第３半導体層の一領域が、第１導電型チャネルとな
る第２導電型半導体領域と、前記第２導電型半導体領域
に隣接する第１導電型のソース領域と、前記第２導電型
半導体領域に隣接して前記第２導電型半導体領域によっ
て前記ソース領域と隔てられた第１導電型のドレイン領
域とから構成され、 さらに前記第２導電型半導体領域上に配置されたゲート
絶縁膜と、前記ゲート絶縁膜を介して前記第２導電型半
導体領域と対向するように配置されたゲート電極とを備
え、 前記第２半導体層の誘電率が前記第１半導体層と前記第
３半導体層のいずれの誘電率よりも小さいことを特徴と
するＭＩＳ型電界効果トランジスタ。 - 【請求項４】 第１半導体層が第２導電型不純物を添加
物とするシリコン（Ｓｉ）からなり、第２半導体層が第
２導電型不純物を添加物とする炭化シリコン（ＳｉＣ）
からなり、第３半導体層が所定の不純物を添加物とする
シリコン（Ｓｉ）からなることを特徴とする請求項１、
請求項２または請求項３記載のＭＩＳ型電界効果トラン
ジスタ。 - 【請求項５】 第１半導体層が第２導電型不純物を添加
物とするシリコン（Ｓｉ）からなり、第２半導体層がガ
リウム砒素（ＧａＡｓ）またはガリウム燐（ＧａＰ）か
らなり、第３半導体層が所定の不純物を添加物とするシ
リコン（Ｓｉ）からなることを特徴とする請求項１、請
求項２または請求項３記載のＭＩＳ型電界効果トランジ
スタ。 - 【請求項６】 ゲート絶縁膜がシリコン酸化膜（ＳｉＯ
2 ）からなることを特徴とする請求項４または請求項５
記載のＭＩＳ型電界効果トランジスタ。 - 【請求項７】 第１導電型チャネルを有する第１のＭＩ
Ｓ型電界効果トランジスタと第２導電型チャネルを有す
る第２のＭＩＳ型電界効果トランジスタとからなる相補
型ＭＩＳ型電界効果トランジスタであって、 前記第１のＭＩＳ型電界効果トランジスタが、半導体基
板と、前記半導体基板の上面に配置された第２導電型の
第１半導体層と、前記第１半導体層上に配置された第２
導電型の第２半導体層と、前記第２半導体層上に配置さ
れて前記第２半導体層を介して前記第１半導体層と対向
する第３半導体層と、前記第３半導体層を半導体素子ご
とに分割する素子分離領域とを備え、 前記第３半導体層の一領域が、第１導電型チャネルとな
る第２導電型半導体領域と、前記第２導電型半導体領域
に隣接する第１導電型のソース領域と、前記第２導電型
半導体領域に隣接して前記第２導電型半導体領域によっ
て前記ソース領域と隔てられた第１導電型のドレイン領
域とから構成され、 さらに前記第２導電型半導体領域上に配置された第１の
ゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記
第２導電型半導体領域と対向するように配置された第１
のゲート電極とを備え、 前記第２半導体層のエネルギーバンドギャップ幅が前記
第１半導体層と前記第３半導体層のいずれのエネルギー
バンドギャップ幅よりも大きく、 前記第２半導体層の第２導電型不純物濃度が前記第１半
導体層と前記第２導電型半導体領域のいずれの第２導電
型不純物濃度よりも大きく、 前記第２のＭＩＳ型電界効果トランジスタが、前記半導
体基板の上面に配置された第１導電型の第４半導体層
と、前記第４半導体層上に配置された第１導電型の第５
半導体層と、前記第５半導体層上に配置されて前記第５
半導体層を介して前記第４半導体層と対向する第６半導
体層と、前記第６半導体層を半導体素子ごとに分割する
素子分離領域とを備え、 前記第６半導体層の一領域が、第２導電型チャネルとな
る第１導電型半導体領域と、前記第１導電型半導体領域
に隣接する第２導電型のソース領域と、前記第１導電型
半導体領域に隣接して前記第１導電型半導体領域によっ
て前記ソース領域と隔てられた第２導電型のドレイン領
域とから構成され、 さらに前記第１導電型半導体領域上に配置された第２の
ゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記
第１導電型半導体領域と対向するように配置された第２
のゲート電極とを備え、 前記第５半導体層のエネルギーバンドギャップ幅が前記
第４半導体層と前記第６半導体層のいずれのエネルギー
バンドギャップ幅よりも大きく、 前記第５半導体層の第１導電型不純物濃度が前記第４半
導体層と前記第１導電型半導体領域のいずれの第１導電
型不純物濃度よりも大きく、 前記第１半導体層と前記第４半導体層が、各々所定の導
電型不純物を添加物とする同一の第１真性半導体材料か
らなり、 前記第２半導体層と前記第５半導体層が、各々所定の導
電型不純物を添加物とする同一の第２真性半導体材料か
らなり、 前記第３半導体層と前記第６半導体層が、各々所定の導
電型不純物を添加物とする同一の第３真性半導体材料か
らなることを特徴とする相補型ＭＩＳ型電界効果トラン
ジスタ。 - 【請求項８】 第１真性半導体材料および第３真性半導
体材料がシリコン（Ｓｉ）からなり、第２真性半導体材
料が炭化シリコン（ＳｉＣ）からなることを特徴とする
請求項７記載の相補型ＭＩＳ型電界効果トランジスタ。 - 【請求項９】 ゲート絶縁膜がシリコン酸化膜（ＳｉＯ
2 ）からなることを特徴とする請求項８記載の相補型Ｍ
ＩＳ型電界効果トランジスタ。 - 【請求項１０】 第１導電型チャネルを有するＭＩＳ型
電界効果トランジスタを製造するＭＩＳ型電界効果トラ
ンジスタの製造方法であって、 半導体基板の上面に第２導電型の第１半導体層を形成す
る工程と、 前記第１半導体層のエネルギーバンドギャップ幅よりも
大きいエネルギーバンドギャップ幅を有し、前記第１半
導体層の第２導電型不純物濃度よりも大きい第２導電型
不純物濃度を有する第２半導体層を前記第１半導体層上
に形成する工程と、 前記第２半導体層のエネルギーバンドギャップ幅よりも
小さいエネルギーバンドギャップ幅を有し、前記第２半
導体層の第２導電型不純物濃度よりも小さい第２導電型
不純物濃度を有する第３半導体層を前記第２半導体層上
に形成する工程と、 前記第３半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極によって隔てられるように前記第３半導
体層からなる第１導電型のソース領域およびドレイン領
域を形成し、前記第３半導体層からなり前記ゲート絶縁
膜を介して前記ゲート電極と対向する部位を第１導電型
チャネルとなる第２導電型半導体領域とする工程とを含
むＭＩＳ型電界効果トランジスタの製造方法。 - 【請求項１１】 第１導電型チャネルを有するＭＩＳ型
電界効果トランジスタを製造するＭＩＳ型電界効果トラ
ンジスタの製造方法であって、 半導体基板上に、所定の第２導電型不純物の半導体層中
の熱拡散係数が、前記半導体基板の場合よりも小さい値
になり、前記半導体基板のエネルギーバンドギャップ幅
よりも大きいエネルギーバンドギャップ幅を有する第２
半導体層を前記半導体基板上に形成する工程と、 前記第２導電型不純物の半導体層中の熱拡散係数が、前
記第２半導体層の場合よりも大きい値になり、前記第２
半導体層のエネルギーバンドギャップ幅よりも小さいエ
ネルギーバンドギャップ幅を有する第３半導体層を前記
第２半導体層上に形成する工程と、 前記第２半導体層内において高濃度に分布するように前
記第２導電型不純物をイオン注入する工程と、 熱処理を施すことによって前記第２導電型不純物を所定
の分布に熱拡散させる工程と、 前記第３半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極によって隔てられるように前記第３半導
体層からなる第１導電型のソース領域およびドレイン領
域を形成し、前記第３半導体層からなり前記ゲート絶縁
膜を介して前記ゲート電極と対向する部位を第１導電型
チャネルとなる第２導電型半導体領域とする工程とを含
むＭＩＳ型電界効果トランジスタの製造方法。 - 【請求項１２】 第１半導体層および第３半導体層がシ
リコン（Ｓｉ）からなり、第２半導体層が炭化シリコン
（ＳｉＣ）からなることを特徴とする請求項１１記載の
ＭＩＳ型電界効果トランジスタの製造方法。 - 【請求項１３】 第１導電型チャネルを有するＭＩＳ型
電界効果トランジスタを製造するＭＩＳ型電界効果トラ
ンジスタの製造方法であって、 半導体基板の上面に第２導電型の第１半導体層を形成す
る工程と、 前記第１半導体層上の全面にわたって、前記第１半導体
層のエネルギーバンドギャップ幅よりも大きいエネルギ
ーバンドギャップ幅を有する第２導電型の第２半導体層
を形成する工程と、 前記第２半導体層上の全面にわたって、前記第２半導体
層のエネルギーバンドギャップ幅よりも小さいエネルギ
ーバンドギャップ幅を有する第２導電型の第３半導体層
を形成する工程と、 前記第３半導体層の所定の領域を選択的に除去する工程
と、 前記第３半導体層を除去した部位に素子分離領域を形成
することによって、前記第３半導体層を半導体素子領域
ごとに分割する工程と、 前記第３半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極によって隔てられるように前記第３半導
体層からなる第１導電型のソース領域およびドレイン領
域を形成し、前記第３半導体層からなり前記ゲート絶縁
膜を介して前記ゲート電極と対向する部位を第１導電型
チャネルとなる第２導電型半導体領域とする工程とを含
むＭＩＳ型電界効果トランジスタの製造方法。 - 【請求項１４】 第１導電型チャネルを有するＭＩＳ型
電界効果トランジスタを製造するＭＩＳ型電界効果トラ
ンジスタの製造方法であって、 半導体基板の上面に第２導電型の第１半導体層を形成す
る工程と、 前記第１半導体層上の全面にわたって、前記第１半導体
層のエネルギーバンドギャップ幅よりも大きいエネルギ
ーバンドギャップ幅を有する第２導電型の第２半導体層
を形成する工程と、 前記第２半導体層上の所定の領域に選択的に絶縁層を形
成する工程と、 前記第２半導体層上の前記絶縁層が形成されていない領
域に選択的に、前記第２半導体層のエネルギーバンドギ
ャップ幅よりも小さいエネルギーバンドギャップ幅を有
する第２導電型の第３半導体層を形成し、前記第３半導
体層を半導体素子領域とし前記絶縁層を素子分離領域と
する工程と、 前記第３半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極によって隔てられるように前記第３半導
体層からなる第１導電型のソース領域およびドレイン領
域を形成し、前記第３半導体層からなり前記ゲート絶縁
膜を介して前記ゲート電極と対向する部位を第１導電型
チャネルとなる第２導電型半導体領域とする工程とを含
むＭＩＳ型電界効果トランジスタの製造方法。 - 【請求項１５】 第１導電型チャネルを有するＭＩＳ型
電界効果トランジスタを製造するＭＩＳ型電界効果トラ
ンジスタの製造方法であって、 半導体基板の上面に第２導電型の第１半導体層を形成す
る工程と、 前記第１半導体層上の所定の領域に選択的に絶縁層を形
成する工程と、 前記第１半導体層上の前記絶縁層が形成されていない領
域に選択的に、前記第１半導体層のエネルギーバンドギ
ャップ幅よりも大きいエネルギーバンドギャップ幅を有
する第２導電型の第２半導体層を形成する工程と、 前記第２半導体層上に、前記第２半導体層のエネルギー
バンドギャップ幅よりも小さいエネルギーバンドギャッ
プ幅を有する第２導電型の第３半導体層を形成し、前記
第３半導体層を半導体素子領域とし前記絶縁層を素子分
離領域とする工程と、 前記第３半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極によって隔てられるように前記第３半導
体層からなる第１導電型のソース領域およびドレイン領
域を形成し、前記第３半導体層からなり前記ゲート絶縁
膜を介して前記ゲート電極と対向する部位を第１導電型
チャネルとなる第２導電型半導体領域とする工程とを含
むＭＩＳ型電界効果トランジスタの製造方法。 - 【請求項１６】 第２半導体層と第３半導体層のいずれ
か少なくとも一方をＣＶＤ法（化学気相成長法）を用い
たエピタキシャル成長によって形成することを特徴とす
る請求項１０、請求項１１、請求項１３、請求項１４ま
たは請求項１５記載のＭＩＳ型電界効果トランジスタの
製造方法。 - 【請求項１７】 第２半導体層と前記第３半導体層のい
ずれか少なくとも一方をＭＢＥ法（分子線エピタキシャ
ル成長法）によって形成することを特徴とする請求項１
０、請求項１１、請求項１３、請求項１４または請求項
１５記載のＭＩＳ型電界効果トランジスタの製造方法。 - 【請求項１８】 第１導電型チャネルを有する第１のＭ
ＩＳ型電界効果トランジスタと第２導電型チャネルを有
する第２のＭＩＳ型電界効果トランジスタを製造する相
補型ＭＩＳ型電界効果トランジスタの製造方法であっ
て、 半導体基板上に、前記半導体基板のエネルギーバンドギ
ャップ幅よりも大きいエネルギーバンドギャップ幅を有
する第２半導体層を形成する工程と、 前記第２半導体層上に、前記第２半導体層のエネルギー
バンドギャップ幅よりも小さいエネルギーバンドギャッ
プ幅を有する第３半導体層を形成する工程と、前記第３
半導体層の所定の領域に素子分離領域を形成することに
よって、前記第３半導体層を複数の半導体素子領域に分
割する工程と、 前記半導体素子領域の一部において、前記半導体基板の
上面と前記第２半導体層と前記第３半導体層に第２導電
型不純物をイオン注入する工程と、 前記半導体素子領域の他の一部において、前記半導体基
板の上面と前記第２半導体層と前記第３半導体層に第１
導電型不純物をイオン注入する工程と、 前記第３半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記半導体素子領域の一部において、前記ゲート電極に
よって隔てられるように前記第３半導体層からなる第１
導電型のソース領域およびドレイン領域を形成し、前記
第３半導体層からなり前記ゲート絶縁膜を介して前記ゲ
ート電極と対向する部位を第１導電型チャネルとなる第
２導電型半導体領域とする工程と、 前記半導体素子領域の他の一部において、前記ゲート電
極によって隔てられるように前記第３半導体層からなる
第２導電型のソース領域およびドレイン領域を形成し、
前記第３半導体層からなり前記ゲート絶縁膜を介して前
記ゲート電極と対向する部位を第２導電型チャネルとな
る第１導電型半導体領域とする工程とを含む相補型ＭＩ
Ｓ型電界効果トランジスタの製造方法。 - 【請求項１９】 第２半導体層と第３半導体層のいずれ
か少なくとも一方をＣＶＤ法（化学気相成長法）を用い
たエピタキシャル成長によって形成することを特徴とす
る請求項１８記載の相補型ＭＩＳ型電界効果トランジス
タの製造方法。 - 【請求項２０】 第２半導体層と前記第３半導体層のい
ずれか少なくとも一方をＭＢＥ法（分子線エピタキシャ
ル成長法）によって形成することを特徴とする請求項１
８記載の相補型ＭＩＳ型電界効果トランジスタの製造方
法。 - 【請求項２１】 請求項１、請求項２または請求項３記
載のＭＩＳ型電界効果トランジスタを備えたことを特徴
とするデジタル信号演算回路。 - 【請求項２２】 請求項７記載の相補型ＭＩＳ型電界効
果トランジスタを備えたことを特徴とするデジタル信号
演算回路。 - 【請求項２３】 請求項１、請求項２または請求項３記
載のＭＩＳ型電界効果トランジスタを備えたことを特徴
とするアナログ信号演算回路。 - 【請求項２４】 請求項７記載の相補型ＭＩＳ型電界効
果トランジスタを備えたことを特徴とするアナログ信号
演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34517997A JPH11177082A (ja) | 1997-12-15 | 1997-12-15 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34517997A JPH11177082A (ja) | 1997-12-15 | 1997-12-15 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177082A true JPH11177082A (ja) | 1999-07-02 |
Family
ID=18374835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34517997A Pending JPH11177082A (ja) | 1997-12-15 | 1997-12-15 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235857B2 (en) * | 2001-05-25 | 2007-06-26 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
| JP2012511256A (ja) * | 2008-12-05 | 2012-05-17 | マイクロン テクノロジー， インク． | エネルギー障壁がトランジスタ・チャネルに隣接したトランジスタを有する半導体デバイス構造体および関連方法 |
-
1997
- 1997-12-15 JP JP34517997A patent/JPH11177082A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235857B2 (en) * | 2001-05-25 | 2007-06-26 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
| JP2012511256A (ja) * | 2008-12-05 | 2012-05-17 | マイクロン テクノロジー， インク． | エネルギー障壁がトランジスタ・チャネルに隣接したトランジスタを有する半導体デバイス構造体および関連方法 |
| US8878191B2 (en) | 2008-12-05 | 2014-11-04 | Micron Technology, Inc. | Fin field effect transistors including energy barriers |
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