JP2892436B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、Ｐ型不純物層とＮ型不純物層の両方を埋
込層として持つ半導体装置の製造方法に関するものであ
る。
込層として持つ半導体装置の製造方法に関するものであ
る。
（従来の技術） 近年、アナログ・デジタル混載やCMOSの高速化を計る
目的でBi CMOS混載技術を使用する場合が多くなり、複
合技術分野の主流となってきた。
目的でBi CMOS混載技術を使用する場合が多くなり、複
合技術分野の主流となってきた。
Bi CMOS LSIはバイポーラとCMOSの特徴を兼ね備えて
いるために、高速、高集積、高耐圧、高負荷駆動能力、
低消費電力などのすぐれた性能を実現できるものの、構
造的にはバイポーラ素子を統裁するために、エピタキシ
ャル層や分離拡散が必要である。
いるために、高速、高集積、高耐圧、高負荷駆動能力、
低消費電力などのすぐれた性能を実現できるものの、構
造的にはバイポーラ素子を統裁するために、エピタキシ
ャル層や分離拡散が必要である。
また、バイポーラおよびCMOS素子の性能を損なわずに
同時形成させるために工程が複雑、マスク数が増えるな
ど経済性の面で不利である。
同時形成させるために工程が複雑、マスク数が増えるな
ど経済性の面で不利である。
ここで、従来のBi CMOS型半導体集積回路の製造方法
を第２図を用いて説明する。この第２図において、Ｐ型
の半導体基板１にN+埋込層２が形成されており、このN+
埋込層２はNPNバイポーラトランジスタ100のコレクタシ
リーズ抵抗を下げるために通常AsやSbを用いて20〜100
Ω／□に拡散される。NPNバイポーラトランジスタ100の
部分の製造方法は特開昭63−102259号公報に記載されて
いる。
を第２図を用いて説明する。この第２図において、Ｐ型
の半導体基板１にN+埋込層２が形成されており、このN+
埋込層２はNPNバイポーラトランジスタ100のコレクタシ
リーズ抵抗を下げるために通常AsやSbを用いて20〜100
Ω／□に拡散される。NPNバイポーラトランジスタ100の
部分の製造方法は特開昭63−102259号公報に記載されて
いる。
N+埋込層２は、またCMOSが寄生バイポーラ動作を起こ
さないようにPMOS300形成領域にも同時に拡散してお
く。
さないようにPMOS300形成領域にも同時に拡散してお
く。
４はP+埋込層であり、NPNバイポーラトランジスタ100
の素子分離領域にあらかじめイオンインプランテーショ
ン法などで形成しておき、次工程のエピタキシャル工程
や分離拡散時に半導体基板１からの上方拡散を利用して
分離拡散時間を短縮するために用いるものであり、通常
Ｂ（ボロン）を用いて50〜300Ω／□に設定される。
の素子分離領域にあらかじめイオンインプランテーショ
ン法などで形成しておき、次工程のエピタキシャル工程
や分離拡散時に半導体基板１からの上方拡散を利用して
分離拡散時間を短縮するために用いるものであり、通常
Ｂ（ボロン）を用いて50〜300Ω／□に設定される。
また、NMOS200が寄生バイポーラ動作を起こさないよ
うにNMOS200形成領域にも同時に形成しておく。
うにNMOS200形成領域にも同時に形成しておく。
N-エピタキシャル層５は、NPNバイポーラトランジス
タ100の素子特性とPMOSのゲートスレッシュホールド電
圧を制御できるように濃度および厚さが決められる。
タ100の素子特性とPMOSのゲートスレッシュホールド電
圧を制御できるように濃度および厚さが決められる。
P-拡散領域６はNPNバイポーラトランジスタ100の素子
分離とNMOS200のスレッシュホールド電圧を制御するた
めにN-エピタキシャル層５の面より拡散される。
分離とNMOS200のスレッシュホールド電圧を制御するた
めにN-エピタキシャル層５の面より拡散される。
７はＰ拡散層で、NPNバイポーラトランジスタ100のア
クティブベース、８はP+拡散層であり、PMOSのソース、
ドレインおよびNPNバイポーラトランジスタ100のインア
クティブベース層を形成する。インアクティブベース層
はベース層にオーミックコンタクトをとるために必要で
ある。
クティブベース、８はP+拡散層であり、PMOSのソース、
ドレインおよびNPNバイポーラトランジスタ100のインア
クティブベース層を形成する。インアクティブベース層
はベース層にオーミックコンタクトをとるために必要で
ある。
９はN+拡散層で、NMOS200のソース、ドレインおよびN
PNバイポーラトランジスタ100のエミッタおよびコレク
タ層のコンタクト取出しを形成する。
PNバイポーラトランジスタ100のエミッタおよびコレク
タ層のコンタクト取出しを形成する。
上記Ｐ拡散層７、P+拡散層８、N+拡散層９はそれぞれ
P,P+,N+領域を形成するように酸化膜11をマスクとして
選択拡散される。10はPMOS,NMOSのゲートである。
P,P+,N+領域を形成するように酸化膜11をマスクとして
選択拡散される。10はPMOS,NMOSのゲートである。
このようにして、Bi CMOS型半導体集積回路が構成さ
れるわけであるが、N-エピタキシャル層５の形成以降の
工程は通常のCMOS製造工程にアクティブベース層形成工
程が加わるだけであり、大部分が同時に形成されるよう
になっている。
れるわけであるが、N-エピタキシャル層５の形成以降の
工程は通常のCMOS製造工程にアクティブベース層形成工
程が加わるだけであり、大部分が同時に形成されるよう
になっている。
したがって、Bi CMOS型集積回路の製造工程の経済性
を追求するには、エピタキシャル層形成以前の工程の簡
略化が不可決である。
を追求するには、エピタキシャル層形成以前の工程の簡
略化が不可決である。
また、より改良された工程として、日経マイクロデバ
イス1986年11月号75ページに記載されているように、ま
ずP+埋込層４を形成する部分をSi3N4膜で覆っておき、
次いでこのSi3N4膜をマスクにしてN+埋込層用のSbをイ
オンインプランテーションで打ち込む。
イス1986年11月号75ページに記載されているように、ま
ずP+埋込層４を形成する部分をSi3N4膜で覆っておき、
次いでこのSi3N4膜をマスクにしてN+埋込層用のSbをイ
オンインプランテーションで打ち込む。
次に、酸化製雰囲気でドライブインを行なうととも
に、Sbを打ち込んだ領域に厚い酸化膜を形成した後、Si
3N4膜を剥離後、P+埋込層用のB+を打ち込み、ドライブ
インする方法があった。
に、Sbを打ち込んだ領域に厚い酸化膜を形成した後、Si
3N4膜を剥離後、P+埋込層用のB+を打ち込み、ドライブ
インする方法があった。
（発明が解決しようとする課題） しかしながら、前記日経マイクロデバイス1986/11月
号75ページ記載の方法は、１枚のマスクでN+層とP+層を
形成しているわけであるが、それ故にN+埋込層とP+埋込
層が高濃度な領域でぶつかり、一般的な濃度（N+…1020
ions/cm3、P+…1018ions/cm3）であれば、せいぜい耐圧
は10V程度であり、それ以上高耐圧な素子を形成するこ
とはできない。
号75ページ記載の方法は、１枚のマスクでN+層とP+層を
形成しているわけであるが、それ故にN+埋込層とP+埋込
層が高濃度な領域でぶつかり、一般的な濃度（N+…1020
ions/cm3、P+…1018ions/cm3）であれば、せいぜい耐圧
は10V程度であり、それ以上高耐圧な素子を形成するこ
とはできない。
また、P+埋込層、N+埋込層をそれぞれ１枚ずつのマス
クを用いて形成した場合には、Ｐ層とＮ層を離すことが
可能であるため、高耐圧化ができるが、マスクが２枚必
要である上に、２枚のマスクの合せずれを考慮しなけれ
ばならないため、縮小化のさまたげになるという問題点
があった。
クを用いて形成した場合には、Ｐ層とＮ層を離すことが
可能であるため、高耐圧化ができるが、マスクが２枚必
要である上に、２枚のマスクの合せずれを考慮しなけれ
ばならないため、縮小化のさまたげになるという問題点
があった。
この発明は前記従来技術が持っている問題点のうち、
Ｐ型埋込層とＮ型埋込層がぶつかり合うことによる耐圧
が低下する点と、P+埋込層とN+埋込層をそれぞれ１枚ず
つのマスクを用いて形成した場合にマスクが２枚必要
で、かつマスクの合せずれによる縮小化を妨げる点につ
いて解決した半導体装置の製造方法を提供するものであ
る。
Ｐ型埋込層とＮ型埋込層がぶつかり合うことによる耐圧
が低下する点と、P+埋込層とN+埋込層をそれぞれ１枚ず
つのマスクを用いて形成した場合にマスクが２枚必要
で、かつマスクの合せずれによる縮小化を妨げる点につ
いて解決した半導体装置の製造方法を提供するものであ
る。
（課題を解決するための手段） この発明は、半導体装置の製造方法において、半導体
基板上にSiO2膜と、Si3N4膜を形成し、Si3N4膜をマスク
として第１の不純物を導入跡、上記Si3N4膜をマスクと
してSiO2膜を除去する工程と、Si基板上の開口部とSi3N
4膜上に横方向にシリコン単結晶または多結晶シリコン
を成長させた後、Si3N4膜を除去し、全面に第２の不純
物を導入する工程とを導入したものである。
基板上にSiO2膜と、Si3N4膜を形成し、Si3N4膜をマスク
として第１の不純物を導入跡、上記Si3N4膜をマスクと
してSiO2膜を除去する工程と、Si基板上の開口部とSi3N
4膜上に横方向にシリコン単結晶または多結晶シリコン
を成長させた後、Si3N4膜を除去し、全面に第２の不純
物を導入する工程とを導入したものである。
（作 用） この発明によれば、半導体装置の製造方法において、
以上のような工程を導入したので、Si3N4膜に開口部を
形成して半導体基板と同一導電型の不純物イオンを打ち
込み、第１の拡散層を形成し、開口部のSiO2膜を除去し
た後、単結晶シリコンまたは多結晶シリコンを開口部と
Si3N4膜上に横方向に成長させ、Si3N4膜を除去して単結
晶シリコンまたは多結晶シリコンをマスクに半導体基板
とは反対の導電型のイオンを打ち込んで、第２の拡散層
を第１の拡散層と所定の距離をもって形成でき、したが
って、前記問題点が除去できる。
以上のような工程を導入したので、Si3N4膜に開口部を
形成して半導体基板と同一導電型の不純物イオンを打ち
込み、第１の拡散層を形成し、開口部のSiO2膜を除去し
た後、単結晶シリコンまたは多結晶シリコンを開口部と
Si3N4膜上に横方向に成長させ、Si3N4膜を除去して単結
晶シリコンまたは多結晶シリコンをマスクに半導体基板
とは反対の導電型のイオンを打ち込んで、第２の拡散層
を第１の拡散層と所定の距離をもって形成でき、したが
って、前記問題点が除去できる。
（実施例） 以下、この発明の半導体装置の製造方法の実施例につ
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｆ）はその一実施例の工程断面図である。
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｆ）はその一実施例の工程断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
101の表面に公知の熱酸化技術を用いて200〜300ÅのSiO
2膜102を形成し、さらに公知のCVD技術を用いて1000Å
程度のSi3N4膜103を形成する。
101の表面に公知の熱酸化技術を用いて200〜300ÅのSiO
2膜102を形成し、さらに公知のCVD技術を用いて1000Å
程度のSi3N4膜103を形成する。
次に、第１図（ｂ）に示すように、熱リン酸系溶液や
CF4＋O2のプラズマを用いるなどの公知のホトリソ・エ
ッチング技術を用いて、Si3N4膜103に窓明けを行なって
開口部103Aを形成する。
CF4＋O2のプラズマを用いるなどの公知のホトリソ・エ
ッチング技術を用いて、Si3N4膜103に窓明けを行なって
開口部103Aを形成する。
さらに、この窓明けされたSi3N4膜103をマスクとして
開口部103AにＰ型の不純物を公知のイオン導入法を用い
て導入する。
開口部103AにＰ型の不純物を公知のイオン導入法を用い
て導入する。
但し、この際、イオンのエネルギは200〜300ÅのSiO2
膜102を通過させる必要があるため、40〜50KeVドーズ量
は５×1012ions/cm2程度で行なう。これにより、Ｐ型不
純物拡散層104を得る。
膜102を通過させる必要があるため、40〜50KeVドーズ量
は５×1012ions/cm2程度で行なう。これにより、Ｐ型不
純物拡散層104を得る。
次に、HF緩衝溶液などを用いた公知のウエットエッチ
ング技術を用いて第１図（ｃ）に示すように、開口部10
3AのSiO2膜102を除去する。
ング技術を用いて第１図（ｃ）に示すように、開口部10
3AのSiO2膜102を除去する。
次に、第１図（ｄ）に示すように、公知のCVD技術を
用いて、シリコンをＰ型不純物拡散層104上の開口部103
Aのみに選択的に成長させる。このシリコンは単結晶シ
リコンであっても、多結晶シリコンであってもかまわな
い。
用いて、シリコンをＰ型不純物拡散層104上の開口部103
Aのみに選択的に成長させる。このシリコンは単結晶シ
リコンであっても、多結晶シリコンであってもかまわな
い。
たとえば、単結晶シリコンであれば、“Growth Proce
ss of Silicon Over SiO2 by CVD:Epitaxial Lateral O
vergrowth Technique:J.Electrochem.Soc.:Solid−Stat
e Science and Technology:July 1983"のP1576に示され
るように、1050℃,SiH2Cl2＝0.75/min,HCl＝２/mi
n、H2＝180/minで成長させることにより、選択的か
つ、開口部のさらに横方向への成長が得られる。ここ
で、例えば、３μｍのシリコンを成長させれば、横方向
には、３〜５μｍ程度の成長が得られる。この横方向の
成長寸法はＰ型不純物拡散層104と距離をもって、後述
するＮ型拡散層を形成するためである。
ss of Silicon Over SiO2 by CVD:Epitaxial Lateral O
vergrowth Technique:J.Electrochem.Soc.:Solid−Stat
e Science and Technology:July 1983"のP1576に示され
るように、1050℃,SiH2Cl2＝0.75/min,HCl＝２/mi
n、H2＝180/minで成長させることにより、選択的か
つ、開口部のさらに横方向への成長が得られる。ここ
で、例えば、３μｍのシリコンを成長させれば、横方向
には、３〜５μｍ程度の成長が得られる。この横方向の
成長寸法はＰ型不純物拡散層104と距離をもって、後述
するＮ型拡散層を形成するためである。
次に、第１図（ｅ）に示すように、熱リン酸系の水溶
液などを用いた公知のエッチング技術を用いて、Si3N4
膜103を全面除去し、公知のイオン導入技術を用いて、4
0KeVドーズ量２×1015ions/cm2程度のエネルギでＮ型不
順を導入し、上述したＮ型拡散層106を形成する。
液などを用いた公知のエッチング技術を用いて、Si3N4
膜103を全面除去し、公知のイオン導入技術を用いて、4
0KeVドーズ量２×1015ions/cm2程度のエネルギでＮ型不
順を導入し、上述したＮ型拡散層106を形成する。
この時、シリコン105の横方向への成長部分は、Ｎ型
不純物が導入されないため、Ｐ型不純物拡散層104とＮ
型拡散層106の間には、３〜５μｍの距離ができる。
不純物が導入されないため、Ｐ型不純物拡散層104とＮ
型拡散層106の間には、３〜５μｍの距離ができる。
その後、シリコン105については、エッチングして除
去するが、その除去方法については、たとえば次のよう
な方法が考えられる。シリコンとごく近いエッチングレ
ートをもつレジストを全面にコーティングし、公知のRI
E技術を用いて、シリコンとレジストをエッチングし、
適当な量エッチングしたら（シリコンの残量が2000〜30
00Å）レジストを除去し、熱酸化を行ない、シリコンを
すべてSiO2膜にした後、HF緩衝溶液などを用いてSiO2膜
を全面除去する。
去するが、その除去方法については、たとえば次のよう
な方法が考えられる。シリコンとごく近いエッチングレ
ートをもつレジストを全面にコーティングし、公知のRI
E技術を用いて、シリコンとレジストをエッチングし、
適当な量エッチングしたら（シリコンの残量が2000〜30
00Å）レジストを除去し、熱酸化を行ない、シリコンを
すべてSiO2膜にした後、HF緩衝溶液などを用いてSiO2膜
を全面除去する。
その後、1100℃〜1200℃の熱処理を行ない、第１図
（ｆ）に示すように、Ｐ型不純物拡散層104とＮ型拡散
層106を所望の拡散層深さとするとともに、所定の比抵
抗を得る。
（ｆ）に示すように、Ｐ型不純物拡散層104とＮ型拡散
層106を所望の拡散層深さとするとともに、所定の比抵
抗を得る。
（発明の効果） 以上詳細に説明したように、この発明によれば、半導
体基板上にSiO2膜を介して形成したSi3N4膜に窓明けを
行なって、Si3N4膜をマスクにして半導体基板にそれと
同一銅電型の不純物拡散層を形成した後、SiO2膜を除去
して単結晶シリコンまたは多結晶シリコン開口部に成長
させ、Si3N4膜を除去して半導体基板にそれとは反対の
導電型の拡散層を形成するようにしたので、１枚のマス
クだけを用いてＰ型不純物埋込層と、Ｎ型不純物埋込層
が自己整合的に形成されることになり、マスク合せの工
程が減少し、工程の簡略化がはかれる。
体基板上にSiO2膜を介して形成したSi3N4膜に窓明けを
行なって、Si3N4膜をマスクにして半導体基板にそれと
同一銅電型の不純物拡散層を形成した後、SiO2膜を除去
して単結晶シリコンまたは多結晶シリコン開口部に成長
させ、Si3N4膜を除去して半導体基板にそれとは反対の
導電型の拡散層を形成するようにしたので、１枚のマス
クだけを用いてＰ型不純物埋込層と、Ｎ型不純物埋込層
が自己整合的に形成されることになり、マスク合せの工
程が減少し、工程の簡略化がはかれる。
また、Ｎ型不純物拡散層と、Ｐ型不純物拡散層の間
に、シリコン単結晶または多結晶シリコンの横方向成長
によるスペーサが入るため、そのスペーサの分だけ二つ
の拡散層の間に距離ができる。この距離が大きいほど耐
圧が得られることは、公知の事実であり、従来例で示し
た約10Vに対して拡散層間の距離が３μｍ程度あった場
合、約40〜50Vの耐圧が期待できる。
に、シリコン単結晶または多結晶シリコンの横方向成長
によるスペーサが入るため、そのスペーサの分だけ二つ
の拡散層の間に距離ができる。この距離が大きいほど耐
圧が得られることは、公知の事実であり、従来例で示し
た約10Vに対して拡散層間の距離が３μｍ程度あった場
合、約40〜50Vの耐圧が期待できる。
第１図（ａ）ないし第１図（ｆ）はこの発明の半導体装
置の製造方法の一実施例の工程断面図、第２図は従来の
半導体装置の製造方法の工程断面図である。 101……Ｐ型シリコン基板、102……SiO2膜、103……Si3
N4膜、103A……開口部、104……Ｐ型不純物拡散層、105
……シリコン、106……Ｎ型拡散層。
置の製造方法の一実施例の工程断面図、第２図は従来の
半導体装置の製造方法の工程断面図である。 101……Ｐ型シリコン基板、102……SiO2膜、103……Si3
N4膜、103A……開口部、104……Ｐ型不純物拡散層、105
……シリコン、106……Ｎ型拡散層。
Claims (1)
- 【請求項１】（ａ）第１の導電型を持つ半導体基板上に
SiO2膜とSi3N4膜を順次形成するとともにこのSi3N4膜の
所定個所に開口部を形成する工程と、 （ｂ）上記Si3N4膜をマスクとして第１の導電型を持つ
不純物をイオン導入して第１の導電型の拡散層を上記半
導体基板に形成する工程と、 （ｃ）上記第１の導電型の拡散層上の上記SiO2膜を除去
した後に選択的にシリコンを成長させかつ上記Si3N4膜
上の横方向へ成長させ上記Si3N4膜を除去する工程と、 （ｄ）上記シリコンをマスクとして第２の導電型を持つ
不純物をイオン導入して第２の導電型の拡散層を形成す
る工程と、 よりなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10661690A JP2892436B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10661690A JP2892436B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046827A JPH046827A (ja) | 1992-01-10 |
| JP2892436B2 true JP2892436B2 (ja) | 1999-05-17 |
Family
ID=14438057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10661690A Expired - Lifetime JP2892436B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892436B2 (ja) |
-
1990
- 1990-04-24 JP JP10661690A patent/JP2892436B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046827A (ja) | 1992-01-10 |
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