JP2915040B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路、特にバイポーラ素子とCM
OS素子を同一基板上に形成するバイポーラCMOS（以下、
Bi CMOSと略す）型半導体集積回路を簡単な製造工程で
製造できるようにした半導体装置の製造方法に関するも
のである。

（従来の技術） 近年、アナログ・デジタル混載やCMOSの高速化を図る
目的で、Bi CMOS混載技術を使用する場合が多くなり、
複合技術分野の主流となってきた。

Bi LSIはバイポーラとCMOSの特徴を兼ね備えているた
めに、高速、高集積、高耐圧、高負荷駆動能力、低消費
電力等の優れた性能を実現できるものの、構造的にはバ
イポーラ素子を搭載するために、エピタキシャル層や分
離拡散層が必要である。

また、バイポーラ及びCMOS素子の性能を損なわずに同
時形成させるために工程が複雑であると共に、マスク数
が増える等経済性の面で不利である。

ここで、従来のBi CMOS型半導体集積回路について第
２図を用いて説明する。

この図において、Ｐ型の半導体基板１にN⁺埋込層２が
形成されており、該N⁺埋込層２はNPNバイポーラトラン
ジスタ100のコレクタシリーズ抵抗を下げるために通常A
sやSbを用いて20〜100Ω／□に拡散される。NPNバイポ
ーラトランジスタ100の部分の製造方法は特開昭63−102
259号に記載されている。

また、N⁺埋込層２はCMOSが寄生バイポーラ動作を起こ
さないようにPMOS300形成領域にも同時に拡散してお
く。

４はP⁺埋込層であり、NPNバイポーラトランジスタ100
の素子分離領域に予めイオンインプランテーション法等
で形成しておき、次工程のエピタキシャル工程や分離拡
散時に半導体基板１からの上方拡散を利用して分離拡散
時間を短縮するために用いるものであり、通常Ｂ（ボロ
ン）を用いて50〜300Ω／□に設定される。

また、NMOS200が寄生バイポーラ動作を起こさないよ
うにNMOS200形成領域にも同時に形成しておく。

N^-エピタキシャル層５は、NPNバイポーラトランジス
タ100の素子特性とPMOSのゲートスレッシュホールド電
圧を制御できるように濃度及び厚さが決められる。

P^-拡散領域６はNPNバイポーラトランジスタ100の素子
分離とNMOS200のスレッシュホールド電圧を制御するた
めにエピタキシャル層５の表面より拡散される。

７はＰ拡散層で、NPNバイポーラトランジスタ100のア
クティブベース、８はP⁺拡散層であり、PMOSのソース・
ドレイン及びNPNバイポーラトランジスタ100のインアク
ティブベース層を形成する。インアクティブベース層は
ベース層にオーミックコンタクトをとるために必要であ
る。

９はN⁺拡散層で、NMOS200のソース・ドレイン及びNPN
バイポーラトランジスタ100のエミッタ及びコレクタ層
のコンタクト取出しを形成する。

7,8,9はそれぞれP,P⁺，N⁺領域を形成するように酸化
膜11をマスクとして選択拡散される。10はPMOS,NMOSの
ゲートである。

このようにして、Bi CMOS型半導体集積回路が構成さ
れる。

しかるに、従来の方法では、N⁺埋込層２及びP⁺埋込層
４を形成するに当たり、N⁺埋込層２とP⁺埋込層４は別々
のホトリソ工程を経て形成されるため、両埋込層2,4間
には耐圧を得るのに必要な間隔に加え、１〜２μｍ程度
の合わせ余裕が必要であり、素子の縮小化を妨げてい
た。

また、より改良された工程として、まず、P⁺埋込層４
を形成する部分をSi₃N₄膜で覆っておき、次いで、このS
i₃N₄膜をマスクにしてN⁺埋込層用のSbをイオンインプラ
ンテーションで打ち込む。

次に、酸化性雰囲気でドライブインを行うと共に、Sb
を打ち込んだ領域に厚い酸化膜を形成した後、Si₃N₄膜
を剥離後、P⁺埋込層用のB⁺を打ち込み、ドライブインす
る方法があった。この方法によれば、N⁺埋込層とP⁺埋込
層がセルフアラインで形成されるため、合わせ余裕は不
要となる。

（発明が解決しようとする課題） しかしながら、前者の方法では、素子のアイソレーシ
ョン耐圧が高いものに適用する場合、N⁺型埋込層とP⁺型
埋込層間の距離は、アイソレーション耐圧を得るのに必
要な間隔に加えて、１〜２μｍ程度の合わせ余裕が必要
となり、素子の縮小化を大きく妨げるという問題点があ
った。

また、後者の方法では、N⁺型埋込層とP⁺型埋込層がセ
ルフアラインで形成できるため、合わせ余裕は不要とな
るが、N⁺型埋込層とP⁺型埋込層が近接することになるの
で、素子のアイソレーション耐圧が低いものにしか適用
できないという問題点があった。

本発明は、上記の点に鑑みてなされたもので、N⁺型埋
込層とP⁺型埋込層間の合わせ余裕を不要にし、しかも、
両埋込層を離してアイソレーション耐圧も高くし得る半
導体装置の製造方法を提供することを目的としている。

（課題を解決するための手段） 本発明は、上記目的を達成するために、分離拡散層で
ある埋込層を半導体基板内に有する半導体装置の製造方
法において、半導体基板の主表面上に第１の酸化膜及び
この第１の酸化膜上に耐酸化性膜を形成する工程と、第
１導電型の拡散層及び第２導電型の拡散層形成予定領域
上に前記耐酸化性膜を選択的に残す工程と、選択的に残
された前記耐酸化性膜を覆うように前記半導体基板の主
表面上に絶縁膜を形成する工程と、前記第１導電型の拡
散層形成予定領域上の前記耐酸化性膜及び前記絶縁膜を
除去する工程と、前記半導体基板内の前記第１導電型の
拡散層形成予定領域に第１導電型不純物を注入する工程
と、残存する前記絶縁膜を除去する工程と、熱酸化処理
により、前記半導体基板内に第１導電型の拡散層を形成
するとともに、この半導体基板の主表面上に第２の酸化
膜を形成する工程と、前記第２導電型の拡散層形成予定
領域上の前記耐酸化性膜を除去する工程と、前記半導体
基板内の前記第２導電型の拡散層形成予定領域に第２導
電型の不純物を注入する工程と、熱処理により、前記半
導体基板内に第２導電型の拡散層を形成する工程と、を
有し、前記第２導電型の拡散層と前記第１導電型の拡散
層を埋込層とするようにしたものである。

（作用） 本発明によれば、上記のように、半導体装置の製造方
法において、半導体基板上に酸化膜を形成し、この酸化
膜上にN⁺型埋込層及びP⁺型埋込層形成領域となる窒化膜
を選択的に形成する。その後、N⁺型埋込層形成領域とな
る窒化膜を除去し、この窒化膜を除去した領域に選択的
にＮ型不純物をイオン注入し、全面を酸化することによ
り、N⁺型埋込層を形成する。次にP⁺型埋込層形成領域と
なる窒化膜を除去して、この窒化膜を除去した領域に選
択的にＰ型不純物をイオン注入することにより、P⁺型埋
込層を形成する。

従って、両埋込層間の合わせ余裕は不要となり、素子
の縮小化が可能となる。また、両埋込層間の距離は、素
子のアイソレーション耐圧に合わせて離すことができる
ため、高いアイソレーション耐圧及び低いアイソレーシ
ョン耐圧を必要とする素子でも同時に形成することがで
きる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。

本発明の一実施例を第１図（ａ）〜（ｉ）の断面図を
用いて説明する。

（ａ）まず、Ｐ型半導体基板101上に950℃ 20分程度の
酸化を行うことにより、厚さ100Åの酸化膜102を形成す
る。次に、公知のLPCVD法を用いて、厚さ3000Åの窒化
膜103を全面に形成する。

（ｂ）公知のホトリソ・エッチング技術を用いて、N⁺型
埋込層及びP⁺型埋込層形成領域となる窒化膜104（窒化
膜103の一部）以外の窒化膜をエッチングする。

（ｃ）公知のCVD法を用いて、厚さ１μｍの酸化膜105を
全面に形成する。

（ｄ）公知のホトリソ・エッチング技術を用いて、N⁺型
埋込層形成領域106となる部分の酸化膜105を、窒化膜10
4が露出する程度までにエッチングする。

（ｅ）公知のエッチング技術を用いて、酸化膜105をマ
スクとして、N⁺型埋込層形成領域106の窒化膜104をエッ
チングする。次に、酸化膜105をマスクとして、公知の
イオン注入技術を用いて、Sbをドーズ量２×10¹⁵cm^-2、
加速電圧60KeVで、Ｐ型半導体基板101中に注入する。な
お、窒化膜104のエッチング後に残った酸化膜105の下部
の窒化膜を107とする。

（ｆ）公知のエッチング技術を用いて、酸化膜105及び
酸化膜102をエッチングする。なお、このエッチングを
行っても、窒化膜107下部の酸化膜102は窒化膜107がマ
スクとなり残る。

（ｇ）1200℃ 120分程度のドライブインを行うことに
より、Ｐ型半導体基板101中のSbが活性化され、N⁺型埋
込層108が形成される。なお、この時、Ｐ型半導体基板1
01の表面には、厚さ3000Åの酸化膜109が形成される。

（ｈ）熱リン酸により、窒化膜107をエッチングした
後、公知のイオン注入技術を用いてＢ（ボロン）をドー
ズ量１×10¹⁴cm^-2、加速電圧60KeVでＰ型半導体基板101
中に注入する。

（ｉ）1000℃ 60分程度のアニールを行うことにより、
Ｐ型半導体基板101中のＢ（ボロン）が活性化され、P⁺
型埋込層110が形成される。

以降の工程は、酸化膜109を除去すれば、従来工程と
全く同様に形成できるので、説明は省略する。

このように構成したので、第１図（ｉ）に示すよよう
に、領域111は、高いアイソレーション耐圧を必要とす
る素子形成領域となり、N⁺型埋込層108とP⁺型埋込層110
間の距離が離れて形成されており、領域112は低いアイ
ソレーション耐圧を必要とする素子形成領域となり、N⁺
型埋込層108とP⁺型埋込層110間の距離はない形で同時に
形成することができる。

なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、N⁺型
埋込層及びP⁺型埋込層形成領域を同時に窒化膜パターン
で形成するようにしたので、両埋込層間の合わせ余裕は
不要となり、素子の縮小化が可能となる。また、両埋込
層間の距離は、素子のアイソレーション耐圧に合わせて
離すことができるため、高いアイソレーション耐圧及び
低いアイソレーション耐圧を必要とする素子でも同時に
形成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置の製造工程
断面図、第２図は従来のBi CMOS型半導体集積回路の断
面図である。 101…Ｐ型半導体基板、102,105,109…酸化膜、103,104,
107…窒化膜、106…N⁺型埋込層形成領域、108…N⁺型埋
込層、110…P⁺型埋込層。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】分離拡散層である埋込層を半導体基板内に
   有する半導体装置の製造方法において、 （ａ）半導体基板の主表面上に第１の酸化膜及び該第１
   の酸化膜上に耐酸化性膜を形成する工程と、 （ｂ）第１導電型の拡散層及び第２導電型の拡散層形成
   予定領域上に前記耐酸化性膜を選択的に残す工程と、 （ｃ）選択的に残された前記耐酸化性膜を覆うように前
   記半導体基板の主表面上に絶縁膜を形成する工程と、 （ｄ）前記第１導電型の拡散層形成予定領域上の前記耐
   酸化性膜及び前記絶縁膜を除去する工程と、 （ｅ）前記半導体基板内の前記第１導電型の拡散層形成
   予定領域に第１導電型不純物を注入する工程と、 （ｆ）残存する前記絶縁膜を除去する工程と、 （ｇ）熱酸化処理により、前記半導体基板内に第１導電
   型の拡散層を形成するとともに、該半導体基板の主表面
   上に第２の酸化膜を形成する工程と、 （ｈ）前記第２導電型の拡散層形成予定領域上の前記耐
   酸化性膜を除去する工程と、 （ｉ）前記半導体基板内の前記第２導電型の拡散層形成
   予定領域に第２導電型の不純物を注入する工程と、 （ｊ）熱処理により、前記半導体基板内に第２導電型の
   拡散層を形成する工程と、を有し、前記第２導電型の拡
   散層と前記第１導電型の拡散層を埋込層とすることを特
   徴とする半導体装置の製造方法。