JP2504567B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特にCMOS型、あるいはBi−CMOS型の半導
体装置の製造方法に関する。
体装置の製造方法に関する。
（従来の技術） 従来、ｎチャネル型MOSFETと、ｐチャネル型MOSFETと
を同一チップ上に形成するCMOS型半導体装置が良く知ら
れている。さらに、このCMOS型半導体装置に、バイポー
ラトランジスタを付加したBi−CMOS型半導体装置も知ら
れている。
を同一チップ上に形成するCMOS型半導体装置が良く知ら
れている。さらに、このCMOS型半導体装置に、バイポー
ラトランジスタを付加したBi−CMOS型半導体装置も知ら
れている。
ところで、近年、LSI製作技術の進歩には著しいもの
があり、その中でも、特に酸化、拡散、エッチング、露
光技術等のユニット記述が格段に進歩している。それに
つれて、一素子当りのチップ上の占有面積も小さくな
り、LSIの高集積化、および動作の高速化等が進んでい
る。当然のことながら、上記CMOS型半導体装置、および
Bi−CMOS型半導体装置においても、素子の微細化が進ん
でいる。
があり、その中でも、特に酸化、拡散、エッチング、露
光技術等のユニット記述が格段に進歩している。それに
つれて、一素子当りのチップ上の占有面積も小さくな
り、LSIの高集積化、および動作の高速化等が進んでい
る。当然のことながら、上記CMOS型半導体装置、および
Bi−CMOS型半導体装置においても、素子の微細化が進ん
でいる。
このように、素子が微細化されるにつれ、半導体装置
では、例えば絶縁膜の膜構造、あるいは基板中の不純物
濃度プロファイル等の大幅な見直しを実施し、リーク電
流等の発生を抑制する等して信頼性の確保に対応してき
ている。
では、例えば絶縁膜の膜構造、あるいは基板中の不純物
濃度プロファイル等の大幅な見直しを実施し、リーク電
流等の発生を抑制する等して信頼性の確保に対応してき
ている。
しかしながら、近年では、素子の微細化の速度に、装
置の信頼性が追随できなくなりつつある。特に寄生pnpn
構造によるラッチアップ現象（サイリスタ動作）や、フ
ィールド酸化膜直下の半導体層の反転、いわゆるフィー
ルド反転現象等がクローズアップされてきている。例え
ば第７図に示すようなVG（Vapour Growth）ウェーハを
用いて、微細素子構造を持つ、例えばCMOS型、あるいは
Bi−CMOS型の半導体装置を製造したとすると、特に寄生
PNPN構造によるラッチアップ現象（サイリスタ動作）等
の問題が顕著に現れてくる。
置の信頼性が追随できなくなりつつある。特に寄生pnpn
構造によるラッチアップ現象（サイリスタ動作）や、フ
ィールド酸化膜直下の半導体層の反転、いわゆるフィー
ルド反転現象等がクローズアップされてきている。例え
ば第７図に示すようなVG（Vapour Growth）ウェーハを
用いて、微細素子構造を持つ、例えばCMOS型、あるいは
Bi−CMOS型の半導体装置を製造したとすると、特に寄生
PNPN構造によるラッチアップ現象（サイリスタ動作）等
の問題が顕著に現れてくる。
以下、第７図に示すVGウェーハ、およびその問題点に
ついて説明する。
ついて説明する。
第７図に示すように、Ｐ型半導体基板121上には、N+
型埋込層（N+B.L.）122、およびP+型埋込層（P+B.L.）1
23が形成されている。さらに、これらの上部にＰ型エピ
タキシャル層124が形成されている。
型埋込層（N+B.L.）122、およびP+型埋込層（P+B.L.）1
23が形成されている。さらに、これらの上部にＰ型エピ
タキシャル層124が形成されている。
このようなVGウェーハの製造方法としては、Ｐ型半導
体基板121上に、酸化膜、あるいはホトレジスト等をマ
スク材として用い、選択的に、例えばＮ型不純物である
アンチモン（Sb）を気相拡散させて、P+型埋込層122を
形成する。次に、同様に、酸化膜、あるいはホトレジス
ト等をマスク材として用い、選択的に、例えばＰ型不純
物であるボロン（Ｂ）を気相拡散させて、P+型埋込層12
3を形成する。次に、全面に、CVD法により、通常、温度
1100〜1250℃の範囲の高温でＮ型エピタキシャル層124
を形成する。ところが、このとき、拡散係数の高いボロ
ンが上記Ｎ型エピタキシャル層124内に必要以上に拡散
され、しみ出してしまい、P+型埋込層123の不純物濃度
プロファイルがだれてしまう。第９図に、この状態の表
わしている不純物濃度プロファイルを示す。第９図は、
第７図中のY3−Y4線に沿う断面の不純物濃度プロファイ
ルである。また、これと比較するために、第７図中のY5
−Y6線に沿う断面の不純物濃度プロファイルを第８図に
示しておく。図からも分かるように、あきらかにP+型埋
込層123の不純物濃度は、Ｎ型エピタキシャル層124を成
長させることにより減少している。P+型埋込層123の不
純物濃度が低くなるということは、これに接して形成さ
れているN+型埋込層122同士を絶縁する能力が低下する
ことを意味する。すなわち、ラッチアップが発生しやす
い状態になっているということである。これを解決する
ためには、このだれを考慮して、P+型埋込層123の不純
物濃度を、あらかじめ、高めに設定しておくことが考え
られる。しかながら、これでは、ボロンのしみ出し量が
以前にも増して増加する。ボロンのしみ出し量が増加す
ると、以後、Ｎ型エピタキシャル層124内に形成される
能動素子に悪影響を及ぼす。例えばMOSFETではしきい値
の変動等、また、バイポーラトランジスタでは、耐圧の
低下、あるいはアーリー電圧の劣化等が起こってしま
う。
体基板121上に、酸化膜、あるいはホトレジスト等をマ
スク材として用い、選択的に、例えばＮ型不純物である
アンチモン（Sb）を気相拡散させて、P+型埋込層122を
形成する。次に、同様に、酸化膜、あるいはホトレジス
ト等をマスク材として用い、選択的に、例えばＰ型不純
物であるボロン（Ｂ）を気相拡散させて、P+型埋込層12
3を形成する。次に、全面に、CVD法により、通常、温度
1100〜1250℃の範囲の高温でＮ型エピタキシャル層124
を形成する。ところが、このとき、拡散係数の高いボロ
ンが上記Ｎ型エピタキシャル層124内に必要以上に拡散
され、しみ出してしまい、P+型埋込層123の不純物濃度
プロファイルがだれてしまう。第９図に、この状態の表
わしている不純物濃度プロファイルを示す。第９図は、
第７図中のY3−Y4線に沿う断面の不純物濃度プロファイ
ルである。また、これと比較するために、第７図中のY5
−Y6線に沿う断面の不純物濃度プロファイルを第８図に
示しておく。図からも分かるように、あきらかにP+型埋
込層123の不純物濃度は、Ｎ型エピタキシャル層124を成
長させることにより減少している。P+型埋込層123の不
純物濃度が低くなるということは、これに接して形成さ
れているN+型埋込層122同士を絶縁する能力が低下する
ことを意味する。すなわち、ラッチアップが発生しやす
い状態になっているということである。これを解決する
ためには、このだれを考慮して、P+型埋込層123の不純
物濃度を、あらかじめ、高めに設定しておくことが考え
られる。しかながら、これでは、ボロンのしみ出し量が
以前にも増して増加する。ボロンのしみ出し量が増加す
ると、以後、Ｎ型エピタキシャル層124内に形成される
能動素子に悪影響を及ぼす。例えばMOSFETではしきい値
の変動等、また、バイポーラトランジスタでは、耐圧の
低下、あるいはアーリー電圧の劣化等が起こってしま
う。
このような現象は、上記のようにＮ型エピタキシャル
層を形成した場合のみならず、Ｐ型エピタキシャル層を
形成した場合にも発生する。
層を形成した場合のみならず、Ｐ型エピタキシャル層を
形成した場合にも発生する。
また、拡散係数の高いボロンのエピタキシャル層内へ
のしみ出しは、上記エピタキシャル層形成時ばかりでな
く、図示はしないがエピタキシャル層内にウェル領域を
形成する際の熱工程（通常1100〜1250℃）でも生じ、い
っそう上記問題を深刻なものとしている。
のしみ出しは、上記エピタキシャル層形成時ばかりでな
く、図示はしないがエピタキシャル層内にウェル領域を
形成する際の熱工程（通常1100〜1250℃）でも生じ、い
っそう上記問題を深刻なものとしている。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、そ
の目的は、エピタキシャル半導体層の表面から深い位置
に形成されるＰ型反転防止層（埋込層）からエピタキシ
ャル半導体層への不純物のしみ出しを抑制でき、Ｐ型反
転防止層（埋込層）に高い不純物濃度を確保することが
できる半導体装置の製造方法を提供することにある。
の目的は、エピタキシャル半導体層の表面から深い位置
に形成されるＰ型反転防止層（埋込層）からエピタキシ
ャル半導体層への不純物のしみ出しを抑制でき、Ｐ型反
転防止層（埋込層）に高い不純物濃度を確保することが
できる半導体装置の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明の第１の態様で
は、Ｐ型半導体基板の表面にＮ型押込層を得るためのＮ
型不純物を導入し、Ｐ型基板上にＰ型エピタキシャル層
を形成し、このＰ型エピタキシャル層にＮ型埋込層に達
するＮ型ウェル領域を形成し、Ｐ型エピタキシャル層上
にフィールド絶縁膜を形成する部分に開口部を持つ選択
酸化用の耐酸化層を形成し、Ｐ型エピタキシャル層上に
耐酸化層の開口部上に対応してイオン注入用の開口部を
持つマスク層を形成する。そして、マスク層の開口部を
介して、第１のＰ型反転防止層を得るためのボロンを含
む不純物を前記Ｐ型エピタキシャル層と前記Ｐ型基板と
の界面近傍に向かってイオン注入し、さらに上記マスク
層の開口部を介して、第２のＰ型反転防止層を得るため
のボロンを含む不純物をＰ型エピタキシャル層の表面か
ら浅い位置に向かってイオン注入する。この後、Ｐ型エ
ピタキャル層とＰ型基板との界面近傍に、Ｎ型押込層に
隣接する前記第１のＰ型反転防止層、およびＰ型エピタ
キシャル層に、第１のＰ型反転防止層と将来形成される
フィールド絶縁膜との間に位置する第２のＰ型反転防止
層を形成し、Ｐ型エピタキシャル層の表面に耐酸化層を
マスクとしてフィールド絶縁膜を形成することを特徴と
している。
は、Ｐ型半導体基板の表面にＮ型押込層を得るためのＮ
型不純物を導入し、Ｐ型基板上にＰ型エピタキシャル層
を形成し、このＰ型エピタキシャル層にＮ型埋込層に達
するＮ型ウェル領域を形成し、Ｐ型エピタキシャル層上
にフィールド絶縁膜を形成する部分に開口部を持つ選択
酸化用の耐酸化層を形成し、Ｐ型エピタキシャル層上に
耐酸化層の開口部上に対応してイオン注入用の開口部を
持つマスク層を形成する。そして、マスク層の開口部を
介して、第１のＰ型反転防止層を得るためのボロンを含
む不純物を前記Ｐ型エピタキシャル層と前記Ｐ型基板と
の界面近傍に向かってイオン注入し、さらに上記マスク
層の開口部を介して、第２のＰ型反転防止層を得るため
のボロンを含む不純物をＰ型エピタキシャル層の表面か
ら浅い位置に向かってイオン注入する。この後、Ｐ型エ
ピタキャル層とＰ型基板との界面近傍に、Ｎ型押込層に
隣接する前記第１のＰ型反転防止層、およびＰ型エピタ
キシャル層に、第１のＰ型反転防止層と将来形成される
フィールド絶縁膜との間に位置する第２のＰ型反転防止
層を形成し、Ｐ型エピタキシャル層の表面に耐酸化層を
マスクとしてフィールド絶縁膜を形成することを特徴と
している。
また、この発明の第２の態様では、Ｐ型半導体基板の
表面にＮ型埋込層を得るためのＮ型不純物を導入し、Ｐ
型基板上にＮ型エピタキシャル層を形成し、Ｎ型エピタ
キシャル層にＰ型基板に達するＰ型ウェル領域を形成
し、Ｎ型エピタキシャル層上にフィールド絶縁膜を形成
する部分に開口部を持つ選択酸化用の耐酸化層を形成
し、Ｎ型エピタキシャル層上に耐酸化層の開口部上に対
応してイオン注入用の開口部を持つマスク層を形成す
る。そして、マスク層の開口部を介して、第１のＰ型反
転防止層を得るためのボロンを含む不純物をＮ型エピタ
キシャル層と前記Ｐ型基板との界面近傍に向かってイオ
ン注入し、さらに上記マスク層の開口部を介して、第２
のＰ型反転防止層を得るためのボロンを含む不純物をＮ
型エピタキシャル層の表面から浅い位置に向かってイオ
ン注入する。この後、Ｎ型エピタキシャル層とＰ型基板
との界面近傍にＮ型埋込層に隣接する第１のＰ型反転防
止層、およびＮ型エピタキシャル層に第１のＰ型反転防
止層と将来形成されるフィールド絶縁膜との間に位置す
る第２のＰ型反転防止層を形成し、Ｎ型エピタキシャル
層の表面に耐酸化層をマスクとしてフィールド絶縁膜を
形成することを特徴としている。
表面にＮ型埋込層を得るためのＮ型不純物を導入し、Ｐ
型基板上にＮ型エピタキシャル層を形成し、Ｎ型エピタ
キシャル層にＰ型基板に達するＰ型ウェル領域を形成
し、Ｎ型エピタキシャル層上にフィールド絶縁膜を形成
する部分に開口部を持つ選択酸化用の耐酸化層を形成
し、Ｎ型エピタキシャル層上に耐酸化層の開口部上に対
応してイオン注入用の開口部を持つマスク層を形成す
る。そして、マスク層の開口部を介して、第１のＰ型反
転防止層を得るためのボロンを含む不純物をＮ型エピタ
キシャル層と前記Ｐ型基板との界面近傍に向かってイオ
ン注入し、さらに上記マスク層の開口部を介して、第２
のＰ型反転防止層を得るためのボロンを含む不純物をＮ
型エピタキシャル層の表面から浅い位置に向かってイオ
ン注入する。この後、Ｎ型エピタキシャル層とＰ型基板
との界面近傍にＮ型埋込層に隣接する第１のＰ型反転防
止層、およびＮ型エピタキシャル層に第１のＰ型反転防
止層と将来形成されるフィールド絶縁膜との間に位置す
る第２のＰ型反転防止層を形成し、Ｎ型エピタキシャル
層の表面に耐酸化層をマスクとしてフィールド絶縁膜を
形成することを特徴としている。
（作用） 上記構成を有する半導体装置の製造方法であると、基
板上にＰ型またはＮ型エピタキシャル層を形成した後
に、エピタキシャル層と基板との界面近傍に第１のＰ型
反転防止層を得るためのボロンを含む不純物をイオン注
入し、この後、エピタキシャル層と基板との界面近傍に
第１のＰ型反転防止層を形成する。
板上にＰ型またはＮ型エピタキシャル層を形成した後
に、エピタキシャル層と基板との界面近傍に第１のＰ型
反転防止層を得るためのボロンを含む不純物をイオン注
入し、この後、エピタキシャル層と基板との界面近傍に
第１のＰ型反転防止層を形成する。
即ち、Ｐ型またはＮ型エピタキシャル層を形成した後
に、第１のＰ型反転防止層を形成するので、第１のＰ型
反転防止層からエピタキシャル層への不純物のしみ出し
を抑制でき、第１のＰ型反転防止層に高い不純物濃度を
確保することができる。
に、第１のＰ型反転防止層を形成するので、第１のＰ型
反転防止層からエピタキシャル層への不純物のしみ出し
を抑制でき、第１のＰ型反転防止層に高い不純物濃度を
確保することができる。
このように、第１のＰ型反転防止層に高い不純物濃度
を確保することができると、第１のＰ型反転防止層の絶
縁能力の低下がなくなり、将来形成されるCMOS型、ある
いはBI−CMOS型半導体装置のラッチアップ抑制効果が高
まる。
を確保することができると、第１のＰ型反転防止層の絶
縁能力の低下がなくなり、将来形成されるCMOS型、ある
いはBI−CMOS型半導体装置のラッチアップ抑制効果が高
まる。
また、第１のＰ型反転防止層からエピタキシャル層へ
の不純物のしみ出しが抑制されるので、エピタキシャル
層に将来形成される、MOSFETおよびバイポーラトランジ
スタでは、特性変動が少なくなる。
の不純物のしみ出しが抑制されるので、エピタキシャル
層に将来形成される、MOSFETおよびバイポーラトランジ
スタでは、特性変動が少なくなる。
（実施例） 以下、図面を参照してこの発明の実施例に係わる半導
体装置およびその製造方法について説明する。
体装置およびその製造方法について説明する。
第１図（ａ）ないし第１図（ｆ）は、この発明の第１
の実施例に係わる半導体装置を製造工程順に示した断面
図である。
の実施例に係わる半導体装置を製造工程順に示した断面
図である。
まず、第１図（ａ）に示すように、例えば比抵抗20Ω
・cm程度、面方位（100）のＰ型半導体基板１表面の所
定の領域に対して、従来と同様な方法により、例えばＮ
型不純物であるアンチモン（Sb）を気相拡散させること
によって、比抵抗15Ω・cm程度の高濃度N+型埋込層（N+
B.L.）２を、選択的に形成する。次に、このN+型埋込層
２の形成されたＰ型半導体基板１上に、例えばCVD法に
より、比抵抗４Ω・cm程度のＰ型エピタキシャル層３
を、厚さ２μｍ程度形成する。次に、例えばＮ型不純物
であるリン（Ｐ）を、このＰ型エピタキシャル層３内の
所定の場所に対して選択的にイオン注入し、例えば温度
1100℃で上記N+型埋込層２に届くように熱拡散させるこ
とにより、Ｎ型ウェル領域４を形成する。さらにＮ型不
純物であるリンを、Ｎ型ウェル領域間の所定の位置に対
して選択的にイオン注入し、例えば温度1100℃で上記n+
型埋込層２に届くように熱拡散させることにより、バイ
ポーラトランジスタのコレクタ取り出し領域となる高濃
度N+型領域５を形成する。
・cm程度、面方位（100）のＰ型半導体基板１表面の所
定の領域に対して、従来と同様な方法により、例えばＮ
型不純物であるアンチモン（Sb）を気相拡散させること
によって、比抵抗15Ω・cm程度の高濃度N+型埋込層（N+
B.L.）２を、選択的に形成する。次に、このN+型埋込層
２の形成されたＰ型半導体基板１上に、例えばCVD法に
より、比抵抗４Ω・cm程度のＰ型エピタキシャル層３
を、厚さ２μｍ程度形成する。次に、例えばＮ型不純物
であるリン（Ｐ）を、このＰ型エピタキシャル層３内の
所定の場所に対して選択的にイオン注入し、例えば温度
1100℃で上記N+型埋込層２に届くように熱拡散させるこ
とにより、Ｎ型ウェル領域４を形成する。さらにＮ型不
純物であるリンを、Ｎ型ウェル領域間の所定の位置に対
して選択的にイオン注入し、例えば温度1100℃で上記n+
型埋込層２に届くように熱拡散させることにより、バイ
ポーラトランジスタのコレクタ取り出し領域となる高濃
度N+型領域５を形成する。
このとき、同図に示すように、従来では形成されてい
た反転防止層としての効果を持つＰ型埋込層は形成され
ていない。（これは、第７図にP+型埋込層23として図示
されている。） 次に、第１図（ｂ）に示すように、全面に、例えば温
度950℃の熱酸化法により、厚さ1000Å程度の熱酸化膜
６を形成する。次に、全面に、例えばLPCVD法により、
厚さ3000Å程度の窒化膜７を形成する。次に、この窒化
膜７を、例えば図示しないホトレジストを用いた写真蝕
刻法により、所定のフィールド酸化膜形成パターンにパ
ターニングする。次に、全面に、ホトレジスト８を塗布
し、写真蝕刻法により、フィールド酸化膜直下に形成す
る反転防止層パターンにパターニングする。次に、この
ホトレジスト８をマスクとして、例えばＰ型不純物であ
るボロン（Ｂ）を加速電圧50KeV、ドーズ量５×1013cm
-2、および加速電圧1.5MeV、ドーズ量１×1014cm-2の条
件で、都合２回のイオン注入を行なう。そして、それぞ
れ異なる深さの位置にP-型反転防止層９、および10（P-
（ａ）、P-（ｂ））形成する。ここで、半導体装置の主
表面からみて、深い位置に形成されたP-型反転防止層10
の不純物濃度のピークは、例えばＰ型半導体基板１と、
Ｐ型エピタキシャル層３との境界近傍に設定されるよう
にする。このように不純物濃度のピークの部分を上記境
界近傍に設定してやることにより、Ｐ型半導体基板１に
かかる領域から、Ｐ型エピタキシャル層３にかかる領域
に至るまで、反転防止層となりうるに充分な不純物濃度
を確保することができるようになる。また、上記境界付
近には、N+型埋込層２が存在しており、境界近傍におけ
るP-型反転防止層10の不純物濃度を、局部的に高めてや
ることにより、N+型埋込層２同士のパンチスルー防止効
果がいっそう向上する。この状態をより詳細に説明する
ために、同図中のY1−Y2線に沿う不純物濃度プロファイ
ル図を第２図に示す。第２図に示すように、装置の主表
面近傍に形成されたP-型反転防止層９の不純物濃度のピ
ーク地点では、不純物濃度が、〜1017cm-3程度ある。一
方、P-型反転防止層10の不純物濃度のピーク地点では、
不純物濃度が、〜1018cm-3程度あり、さらに、このピー
ク地点は、Ｐ型半導体基板１と、Ｐ型エピタキシャル層
３との境界に設定されている。また、このP-型反転防止
層10の形成は、例えばP+型埋込層２に接するようにして
形成する。一方、P-型反転防止層９は、例えばＮ型ウェ
ル領域４に接するようにして形成する。
た反転防止層としての効果を持つＰ型埋込層は形成され
ていない。（これは、第７図にP+型埋込層23として図示
されている。） 次に、第１図（ｂ）に示すように、全面に、例えば温
度950℃の熱酸化法により、厚さ1000Å程度の熱酸化膜
６を形成する。次に、全面に、例えばLPCVD法により、
厚さ3000Å程度の窒化膜７を形成する。次に、この窒化
膜７を、例えば図示しないホトレジストを用いた写真蝕
刻法により、所定のフィールド酸化膜形成パターンにパ
ターニングする。次に、全面に、ホトレジスト８を塗布
し、写真蝕刻法により、フィールド酸化膜直下に形成す
る反転防止層パターンにパターニングする。次に、この
ホトレジスト８をマスクとして、例えばＰ型不純物であ
るボロン（Ｂ）を加速電圧50KeV、ドーズ量５×1013cm
-2、および加速電圧1.5MeV、ドーズ量１×1014cm-2の条
件で、都合２回のイオン注入を行なう。そして、それぞ
れ異なる深さの位置にP-型反転防止層９、および10（P-
（ａ）、P-（ｂ））形成する。ここで、半導体装置の主
表面からみて、深い位置に形成されたP-型反転防止層10
の不純物濃度のピークは、例えばＰ型半導体基板１と、
Ｐ型エピタキシャル層３との境界近傍に設定されるよう
にする。このように不純物濃度のピークの部分を上記境
界近傍に設定してやることにより、Ｐ型半導体基板１に
かかる領域から、Ｐ型エピタキシャル層３にかかる領域
に至るまで、反転防止層となりうるに充分な不純物濃度
を確保することができるようになる。また、上記境界付
近には、N+型埋込層２が存在しており、境界近傍におけ
るP-型反転防止層10の不純物濃度を、局部的に高めてや
ることにより、N+型埋込層２同士のパンチスルー防止効
果がいっそう向上する。この状態をより詳細に説明する
ために、同図中のY1−Y2線に沿う不純物濃度プロファイ
ル図を第２図に示す。第２図に示すように、装置の主表
面近傍に形成されたP-型反転防止層９の不純物濃度のピ
ーク地点では、不純物濃度が、〜1017cm-3程度ある。一
方、P-型反転防止層10の不純物濃度のピーク地点では、
不純物濃度が、〜1018cm-3程度あり、さらに、このピー
ク地点は、Ｐ型半導体基板１と、Ｐ型エピタキシャル層
３との境界に設定されている。また、このP-型反転防止
層10の形成は、例えばP+型埋込層２に接するようにして
形成する。一方、P-型反転防止層９は、例えばＮ型ウェ
ル領域４に接するようにして形成する。
尚、上記イオン注入の際、マスク材として、耐イオン
注入性に優れたホトレジスト８を用いているが、例えば
プラズマ酸化膜等の絶縁層を約３μｍ程度形成して、こ
れをマスク材として使用しても、上記ホトレジスト８と
同様なイオン遮断効果を持たせることができる。
注入性に優れたホトレジスト８を用いているが、例えば
プラズマ酸化膜等の絶縁層を約３μｍ程度形成して、こ
れをマスク材として使用しても、上記ホトレジスト８と
同様なイオン遮断効果を持たせることができる。
次に、第１図（ｃ）に示すように、前記ホトレジスト
８を剥離した後、例えば前記窒化膜７を耐酸化のマスク
として熱酸化を実施し、厚さ8000Å程度の素子分離領域
となるフィールド酸化膜11を形成する。
８を剥離した後、例えば前記窒化膜７を耐酸化のマスク
として熱酸化を実施し、厚さ8000Å程度の素子分離領域
となるフィールド酸化膜11を形成する。
次に、第１図（ｄ）に示すように、前記フィールド酸
化膜11によって分離された素子領域表面に、温度950
℃、HC1＋O2混合雰囲気中にて、厚さ250Å程度のゲート
酸化膜12を形成する。次に、例えばＰ型不純物であるボ
ロンを、バイポーラトランジスタのP-型内部ベース形成
領域（同図（ｄ））には図示せず、同図（ｅ）には、15
として図示する）、およびＮチャネル型、Ｐチャネル型
MOSFETのしきい値制御用として、選択的にイオン注入す
る。次に、全面に、例えばLPCVD法により、ポリシリコ
ン層を、厚さ4000Å程度形成する。次に、このポリシリ
コン層を、例えば温度950℃、POC13雰囲気中で処理する
ことにより、導体化（n+型化）する。さらに、このポリ
シリコン層を、図示しないホトレジストを用いた写真蝕
刻法、およびRIE法により、所定のMOSFETのゲート形状
にパターニングしてMOSFETのゲート13を形成する。
化膜11によって分離された素子領域表面に、温度950
℃、HC1＋O2混合雰囲気中にて、厚さ250Å程度のゲート
酸化膜12を形成する。次に、例えばＰ型不純物であるボ
ロンを、バイポーラトランジスタのP-型内部ベース形成
領域（同図（ｄ））には図示せず、同図（ｅ）には、15
として図示する）、およびＮチャネル型、Ｐチャネル型
MOSFETのしきい値制御用として、選択的にイオン注入す
る。次に、全面に、例えばLPCVD法により、ポリシリコ
ン層を、厚さ4000Å程度形成する。次に、このポリシリ
コン層を、例えば温度950℃、POC13雰囲気中で処理する
ことにより、導体化（n+型化）する。さらに、このポリ
シリコン層を、図示しないホトレジストを用いた写真蝕
刻法、およびRIE法により、所定のMOSFETのゲート形状
にパターニングしてMOSFETのゲート13を形成する。
次に、第１図（ｅ）に示すように、例えばNH4Fによる
ウェットエッチングにより、前記ポリシリコン層による
ゲート13をマスクとして、前記ゲート酸化膜12を、選択
的に除去し、素子領域表面を一旦露出させる。次に、熱
酸化法により、上記露出した素子領域表面に、新たに酸
化膜14を形成する。このとき、ポリシリコンからなるゲ
ート13の表面も酸化される。
ウェットエッチングにより、前記ポリシリコン層による
ゲート13をマスクとして、前記ゲート酸化膜12を、選択
的に除去し、素子領域表面を一旦露出させる。次に、熱
酸化法により、上記露出した素子領域表面に、新たに酸
化膜14を形成する。このとき、ポリシリコンからなるゲ
ート13の表面も酸化される。
次に、上記Ｎ型ウェル領域４、およびＰ型エピタキシ
ャル層３に対し、Ｎ型の不純物、例えばヒ素を選択的に
イオン注入して、バイポーラトランジスタのN+型エミッ
タ領域15、およびＮチャネル型MOSFETのN+型ソース、ド
レイン領域16を、それぞれ形成する。次に、Ｎ型ウェル
領域４に対し、Ｐ型の不純物、例えばボロンを選択的に
イオン注入して、Ｐチャネル型MOSFETのP+型ソース、ド
レイン領域18、およびバイポーラトランジスタのP+型外
部ベース領域19を、それぞれ形成する。
ャル層３に対し、Ｎ型の不純物、例えばヒ素を選択的に
イオン注入して、バイポーラトランジスタのN+型エミッ
タ領域15、およびＮチャネル型MOSFETのN+型ソース、ド
レイン領域16を、それぞれ形成する。次に、Ｎ型ウェル
領域４に対し、Ｐ型の不純物、例えばボロンを選択的に
イオン注入して、Ｐチャネル型MOSFETのP+型ソース、ド
レイン領域18、およびバイポーラトランジスタのP+型外
部ベース領域19を、それぞれ形成する。
次に、第１図（ｆ）に示すように、例えばLPCVD法に
より、全面に、CVD酸化膜と、BPSG膜とからなる２層構
造の層間絶縁膜20を形成する。次に、例えば温度95℃、
POCl3雰囲気中にて熱処理することにより、前記P-型内
部ベース領域15、N+型ソース／ドレイン領域16、N+型エ
ミッタ領域17、P+型ソース／ドレイン領域18、およびP+
型外部ベース領域19を活性化する。このとき、バイポー
ラトランジスタでは、所望の特性、例えば電流増幅率h
fe等が実現される。次に、図示しないホトレジストを用
いた写真蝕刻法、およびRIE法により、層間絶縁膜20に
対して、コンタクト孔を選択的に開孔する。次に、例え
ばスパッタ法により、上記コンタクト孔内も含む全面
に、アルミニウム層21を形成する。次に、このアルミニ
ウム層21を、例えば図示しないホトレジストを用いた写
真蝕刻法により、所定の配線形状にパターニングする。
より、全面に、CVD酸化膜と、BPSG膜とからなる２層構
造の層間絶縁膜20を形成する。次に、例えば温度95℃、
POCl3雰囲気中にて熱処理することにより、前記P-型内
部ベース領域15、N+型ソース／ドレイン領域16、N+型エ
ミッタ領域17、P+型ソース／ドレイン領域18、およびP+
型外部ベース領域19を活性化する。このとき、バイポー
ラトランジスタでは、所望の特性、例えば電流増幅率h
fe等が実現される。次に、図示しないホトレジストを用
いた写真蝕刻法、およびRIE法により、層間絶縁膜20に
対して、コンタクト孔を選択的に開孔する。次に、例え
ばスパッタ法により、上記コンタクト孔内も含む全面
に、アルミニウム層21を形成する。次に、このアルミニ
ウム層21を、例えば図示しないホトレジストを用いた写
真蝕刻法により、所定の配線形状にパターニングする。
次に、例えば温度450℃にて、フォーミングガスシン
タ処理を実施して、装置内の諸素子の特性を安定化させ
ることにより、この発明の第１の実施例に係わるBi−CM
OS型の半導体装置が製造される。
タ処理を実施して、装置内の諸素子の特性を安定化させ
ることにより、この発明の第１の実施例に係わるBi−CM
OS型の半導体装置が製造される。
このような、第１の実施例に係わる半導体装置によれ
ば、フィールド酸化膜11直下に存在するP-型反転防止層
９、および10の不純物濃度が、上述したように、それぞ
れ〜1017cm-3、〜1018cm-3程度にされている。このよう
に、P-型反転防止層９、および10には、充分に高い不純
物濃度が確保されており、反転耐性が強化されている。
したがって、例えばN+型埋込層２に接して存在している
P-型反転防止層10では、ラッチアップ現象を抑制でき
る。また、装置の主表面近傍に存在しているP-型反転防
止層９では、フィールド反転現象を抑制できる。しかも
これらのP-型反転防止層９、および10の反転耐性が強化
されていることから、上記ラッチアップ現象や、フィー
ルド反転現象等の寄生素子動作に対するマージンが、従
来のCMOS型、あるいはBi−CMOS型の半導体装置に比較し
て向上する。
ば、フィールド酸化膜11直下に存在するP-型反転防止層
９、および10の不純物濃度が、上述したように、それぞ
れ〜1017cm-3、〜1018cm-3程度にされている。このよう
に、P-型反転防止層９、および10には、充分に高い不純
物濃度が確保されており、反転耐性が強化されている。
したがって、例えばN+型埋込層２に接して存在している
P-型反転防止層10では、ラッチアップ現象を抑制でき
る。また、装置の主表面近傍に存在しているP-型反転防
止層９では、フィールド反転現象を抑制できる。しかも
これらのP-型反転防止層９、および10の反転耐性が強化
されていることから、上記ラッチアップ現象や、フィー
ルド反転現象等の寄生素子動作に対するマージンが、従
来のCMOS型、あるいはBi−CMOS型の半導体装置に比較し
て向上する。
尚、上記第１の実施例では、P-型反転防止層10の不純
物濃度は、〜1017cm-3、P-型反転防止層10の不純物濃度
は、〜1018cm-3程度に設定されてるが、それぞれこれら
の値以上に、不純物濃度を上げることも勿論可能であ
る。
物濃度は、〜1017cm-3、P-型反転防止層10の不純物濃度
は、〜1018cm-3程度に設定されてるが、それぞれこれら
の値以上に、不純物濃度を上げることも勿論可能であ
る。
また、上記第１の実施例に係わる半導体装置では、反
転防止層の不純物濃度のピークの数を２つとしたが、こ
れに限定されることはなく、２つ以上であっても構わな
い。
転防止層の不純物濃度のピークの数を２つとしたが、こ
れに限定されることはなく、２つ以上であっても構わな
い。
一方、第１の実施例に係わる半導体装置の製造方法に
よれば、Ｐ型のエピタキシャル層３形成後、反転防止層
を形成すべき領域に対して、少なくとも２回の反転防止
層形成用の不純物のイオン注入を、それぞれ注入される
深さを変えて行なう。このことにより、高い拡散係数を
持つボロンのイオン注入によるP-型反転防止層９、およ
び10を、不純物濃度プロファイルがだれることなく、所
望の不純物濃度プロファイルに精度良く合わせ込み、形
成することができる。また、Ｐ型エピタキシャル層３、
およびＮ型ウェル領域４形成後に、P-型反転防止層９、
および10が形成されるので、反転防止層形成用のＰ型の
不純物、例えばボロンがＰ型エピタキシャル層３内にし
み出す量は少ない。いたがって、Ｐ型エピタキシャル層
３内に微細な素子構造を持つ能動素子を形成したとして
も、各種特性の変動が少なく、動作の安定した信頼性の
高い能動素子を形成することが可能となる。
よれば、Ｐ型のエピタキシャル層３形成後、反転防止層
を形成すべき領域に対して、少なくとも２回の反転防止
層形成用の不純物のイオン注入を、それぞれ注入される
深さを変えて行なう。このことにより、高い拡散係数を
持つボロンのイオン注入によるP-型反転防止層９、およ
び10を、不純物濃度プロファイルがだれることなく、所
望の不純物濃度プロファイルに精度良く合わせ込み、形
成することができる。また、Ｐ型エピタキシャル層３、
およびＮ型ウェル領域４形成後に、P-型反転防止層９、
および10が形成されるので、反転防止層形成用のＰ型の
不純物、例えばボロンがＰ型エピタキシャル層３内にし
み出す量は少ない。いたがって、Ｐ型エピタキシャル層
３内に微細な素子構造を持つ能動素子を形成したとして
も、各種特性の変動が少なく、動作の安定した信頼性の
高い能動素子を形成することが可能となる。
また、上記第１の実施例に係わる半導体装置の製造方
法では、反転防止層形成用の不純物のイオン注入の回数
を２回としたが、これに限定されることはなく、２回以
上であっても構わない。
法では、反転防止層形成用の不純物のイオン注入の回数
を２回としたが、これに限定されることはなく、２回以
上であっても構わない。
次に、第３図（ａ）ないし第３図（ｃ）を参照して、
この発明の第２の実施例に係わる半導体装置およびその
製造方法を説明する。
この発明の第２の実施例に係わる半導体装置およびその
製造方法を説明する。
まず、第３図（ａ）に示すように、例えばＰ型半導体
基板31表面の所定の領域に対して、上記第１の実施例同
様、例えばＮ型不純物であるアンチモンを気相拡散させ
ることによって、高濃度N+型埋込層（N+B.L.）32を、選
択的に形成する。次に、このN+型埋込層32の形成された
Ｐ型半導体基板上に、例えばCVD法により、Ｎ型エピタ
キシャル層33を形成する。次に、例えばＮ型不純物であ
るリンをこのＮ型エピタキシャル層33内の所定の場所に
対して選択的にイオン注入する。そして、上記N+型埋込
層32に届くように、第１の実施例同様に熱拡散させるこ
とにより、バイポーラトランジスタのコレクタ取り出し
領域となる高濃度N+型領域35を形成する。次に、例えば
Ｐ型不純物であるボロンを、このＮ型エピタキシャル層
33内の所定の場所に対して選択的にイオン注入し、上記
Ｐ型半導体基板31に届くように熱拡散させるこにより、
Ｐ型ウェル領域34を形成する。
基板31表面の所定の領域に対して、上記第１の実施例同
様、例えばＮ型不純物であるアンチモンを気相拡散させ
ることによって、高濃度N+型埋込層（N+B.L.）32を、選
択的に形成する。次に、このN+型埋込層32の形成された
Ｐ型半導体基板上に、例えばCVD法により、Ｎ型エピタ
キシャル層33を形成する。次に、例えばＮ型不純物であ
るリンをこのＮ型エピタキシャル層33内の所定の場所に
対して選択的にイオン注入する。そして、上記N+型埋込
層32に届くように、第１の実施例同様に熱拡散させるこ
とにより、バイポーラトランジスタのコレクタ取り出し
領域となる高濃度N+型領域35を形成する。次に、例えば
Ｐ型不純物であるボロンを、このＮ型エピタキシャル層
33内の所定の場所に対して選択的にイオン注入し、上記
Ｐ型半導体基板31に届くように熱拡散させるこにより、
Ｐ型ウェル領域34を形成する。
次に、第３図（ｂ）に示すように、第１の実施例同
様、全面に、例えば熱酸化法により、熱酸化膜36を形成
する。次に、全面に、例えばLPCVD法により、窒化膜37
を形成する。次に、この窒化膜37を、図示しないホトレ
ジストを用いた写真蝕刻法により、所定のフィールド酸
化膜形成パターンにパターニングする。次に、全面に、
ホトレジスト（図示せず）を塗布し、写真蝕刻法によ
り、フィールド酸化膜直下に形成するN-型反転防止層パ
ターンにパターニングする。次に、このホトレジスト
（図示せず）をマスクとして、まず、例えばＮ型不純物
であるリンを、加速電圧90KeV、ドーズ量５×1013c
m-2、および加速電圧1.8MeV、ドーズ量１×1014cm-2の
条件で、都合２回のイオン注入を行なう。そして、それ
ぞれ異なる深さの位置にn-型反転防止層39、および40
（N-（ａ）、N-（ｂ））を形成する。次に、上記図示し
ないホトレジストを除去し、再度全面に、ホトレジスト
38を塗布し、写真蝕刻法により、フィールド酸化膜直下
に形成するためのP-型反転防止層パターンにパターニン
グする。次に、このP-型反転防止層パターンの形成され
たホトレジスト38をマスクとして、例えばＰ型不純物で
あるボロンを、加速電圧50KeV、ドーズ量５×1013c
m-2、および加速電圧1.5MeV、ドーズ量１×1014cm-2の
条件で、都合２回のイオン注入を行なう。そして、それ
ぞれ異なる深さの位置にP-型反転防止層41、および42
（P-（ａ）、P-（ｂ））を形成する。
様、全面に、例えば熱酸化法により、熱酸化膜36を形成
する。次に、全面に、例えばLPCVD法により、窒化膜37
を形成する。次に、この窒化膜37を、図示しないホトレ
ジストを用いた写真蝕刻法により、所定のフィールド酸
化膜形成パターンにパターニングする。次に、全面に、
ホトレジスト（図示せず）を塗布し、写真蝕刻法によ
り、フィールド酸化膜直下に形成するN-型反転防止層パ
ターンにパターニングする。次に、このホトレジスト
（図示せず）をマスクとして、まず、例えばＮ型不純物
であるリンを、加速電圧90KeV、ドーズ量５×1013c
m-2、および加速電圧1.8MeV、ドーズ量１×1014cm-2の
条件で、都合２回のイオン注入を行なう。そして、それ
ぞれ異なる深さの位置にn-型反転防止層39、および40
（N-（ａ）、N-（ｂ））を形成する。次に、上記図示し
ないホトレジストを除去し、再度全面に、ホトレジスト
38を塗布し、写真蝕刻法により、フィールド酸化膜直下
に形成するためのP-型反転防止層パターンにパターニン
グする。次に、このP-型反転防止層パターンの形成され
たホトレジスト38をマスクとして、例えばＰ型不純物で
あるボロンを、加速電圧50KeV、ドーズ量５×1013c
m-2、および加速電圧1.5MeV、ドーズ量１×1014cm-2の
条件で、都合２回のイオン注入を行なう。そして、それ
ぞれ異なる深さの位置にP-型反転防止層41、および42
（P-（ａ）、P-（ｂ））を形成する。
また、このN-型反転防止層39、および40形成用の不純
物のイオン注入工程と、P-型反転防止層41、および42形
成用の不純物のイオン注入工程との順序は、本実施例の
順序と逆であっても構わない。
物のイオン注入工程と、P-型反転防止層41、および42形
成用の不純物のイオン注入工程との順序は、本実施例の
順序と逆であっても構わない。
次に、第３図（ｃ）に示すように、上記第１の実施例
とほぼ同様な工程により、素子分離領域としてのフィー
ルド酸化膜43を形成する。次に、このフィールド酸化膜
43によって分離された素子領域の表面に、所定膜厚のMO
SFETのゲート酸化膜44を形成する。次に、例えばポリシ
リコンからなる所定形状のMOSFETのゲート45を形成す
る。次に、バイポーラントランジスタのP-型内部ベース
領域46、P+型外部ベース領域50、N+型エミッタ領域48、
Ｎチャネル型MOSFETのN+型ソース／ドレイン領域47、お
よびＰチャネル型MOSFETのP+型ソース／ドレイン領域49
を、それぞれ形成する。さらに、全面に、例えばCVD酸
化膜と、BPSG膜との２層構造による層間絶縁膜51を形成
する。そして、この層間絶縁膜51に対してコンタクト孔
を選択的に開孔し、所定の、例えばアルミニウムによる
配線52を施す。次に、フォーミングガスシンタ処理を実
施して、装置内の諸素子の特性を安定化させることによ
り、この発明の第２の実施例に係わるBi−CMOS型の半導
体装置が製造される。
とほぼ同様な工程により、素子分離領域としてのフィー
ルド酸化膜43を形成する。次に、このフィールド酸化膜
43によって分離された素子領域の表面に、所定膜厚のMO
SFETのゲート酸化膜44を形成する。次に、例えばポリシ
リコンからなる所定形状のMOSFETのゲート45を形成す
る。次に、バイポーラントランジスタのP-型内部ベース
領域46、P+型外部ベース領域50、N+型エミッタ領域48、
Ｎチャネル型MOSFETのN+型ソース／ドレイン領域47、お
よびＰチャネル型MOSFETのP+型ソース／ドレイン領域49
を、それぞれ形成する。さらに、全面に、例えばCVD酸
化膜と、BPSG膜との２層構造による層間絶縁膜51を形成
する。そして、この層間絶縁膜51に対してコンタクト孔
を選択的に開孔し、所定の、例えばアルミニウムによる
配線52を施す。次に、フォーミングガスシンタ処理を実
施して、装置内の諸素子の特性を安定化させることによ
り、この発明の第２の実施例に係わるBi−CMOS型の半導
体装置が製造される。
このような、第２の実施例に係わる半導体装置および
その製造方法にあっても、第１の実施例と同様に、不純
物濃度が充分に高いP-型反転防止層41、および42、並び
にN-型反転防止層39、および40によって、装置のラッチ
アップ現象、およびフィールド反転現象を抑制でき、寄
生素子の動作に対するマージンが向上する。
その製造方法にあっても、第１の実施例と同様に、不純
物濃度が充分に高いP-型反転防止層41、および42、並び
にN-型反転防止層39、および40によって、装置のラッチ
アップ現象、およびフィールド反転現象を抑制でき、寄
生素子の動作に対するマージンが向上する。
さらに、P-型反転防止層41、および42を、Ｎ型エピタ
キシャル層33、およびＰ型ウェル領域34形成後に、２回
のボロンイオン注入によって形成している。このことか
ら、第１の実施例同様、高い拡散係数を持つＰ型不純物
であるボロンによるP-型反転防止層41、および42を形成
しても、不純物濃度プロファイルがだれることなく、所
望の不純物濃度プロファイルに精度良く合わせ込み、形
成することができる。したがって、上記Ｎ型エピタキシ
ャル層33内にしみ出すボロンの量は少なく、後にこのＮ
型エピタキシャル層33内に微細な構造を持つ能動素子を
形成したとしても、各種特性の変動が少なく、動作の安
定した信頼性の高い能動素子を形成することが可能とな
る。
キシャル層33、およびＰ型ウェル領域34形成後に、２回
のボロンイオン注入によって形成している。このことか
ら、第１の実施例同様、高い拡散係数を持つＰ型不純物
であるボロンによるP-型反転防止層41、および42を形成
しても、不純物濃度プロファイルがだれることなく、所
望の不純物濃度プロファイルに精度良く合わせ込み、形
成することができる。したがって、上記Ｎ型エピタキシ
ャル層33内にしみ出すボロンの量は少なく、後にこのＮ
型エピタキシャル層33内に微細な構造を持つ能動素子を
形成したとしても、各種特性の変動が少なく、動作の安
定した信頼性の高い能動素子を形成することが可能とな
る。
また、上記P-型反転防止層42は、第１の実施例同様、
例えばN+型埋込層32に接するようにして形成する。
例えばN+型埋込層32に接するようにして形成する。
尚、この第２の実施例に係わる半導体装置およびその
製造方法では、P-型、およびN-型反転防止層39ないし42
に不純物濃度のピークの数を２つとしたが、これに限定
されることはなく、２つ以上であっても構わない。
製造方法では、P-型、およびN-型反転防止層39ないし42
に不純物濃度のピークの数を２つとしたが、これに限定
されることはなく、２つ以上であっても構わない。
また、反転防止層形成用の不純物のイオン注入の回数
も２回に限らず、これ以上であっても構わない。
も２回に限らず、これ以上であっても構わない。
次に、第４図（ａ）ないし第４図（ｃ）を参照して、
この発明の第１の参照例に係わる半導体装置およびその
製造方法について説明する。
この発明の第１の参照例に係わる半導体装置およびその
製造方法について説明する。
まず、第４図（ａ）に示すように、例えばＰ型半導体
基板61の所定位置に対し、ｎ型不純物であるリンを、選
択的にイオン注入し、熱拡散させることにより、Ｎ型ウ
ェル領域62を形成する。
基板61の所定位置に対し、ｎ型不純物であるリンを、選
択的にイオン注入し、熱拡散させることにより、Ｎ型ウ
ェル領域62を形成する。
次に、第４図（ｂ）に示すように、全面に、例えば熱
酸化法により、熱酸化膜63を形成する。次に、全面に、
例えばLPCVD法により、窒化膜6Cを形成する。次に、こ
の窒化膜64を、図示しないホトレジストを用いた写真蝕
刻法により、所定のフィールド酸化膜形成パターンにパ
ターニングする。次に、全面に、ホトレジスト65を塗布
し、写真蝕刻法により、フィールド酸化膜直下に形成す
るP-型反転防止層パターンにパターニングする。次に、
このホトレジスト65をマスクとして、まず、例えばＰ型
不純物であるボロンを、加速電圧50KeV、ドーズ量５×1
013cm-2、および加速電圧1.5MeV、ドーズ量１×1014cm
-2の条件で、都合２回のイオン注入を行なう。そして、
それぞれ異なる深さの位置にP-型反転防止層66、および
67を形成する。
酸化法により、熱酸化膜63を形成する。次に、全面に、
例えばLPCVD法により、窒化膜6Cを形成する。次に、こ
の窒化膜64を、図示しないホトレジストを用いた写真蝕
刻法により、所定のフィールド酸化膜形成パターンにパ
ターニングする。次に、全面に、ホトレジスト65を塗布
し、写真蝕刻法により、フィールド酸化膜直下に形成す
るP-型反転防止層パターンにパターニングする。次に、
このホトレジスト65をマスクとして、まず、例えばＰ型
不純物であるボロンを、加速電圧50KeV、ドーズ量５×1
013cm-2、および加速電圧1.5MeV、ドーズ量１×1014cm
-2の条件で、都合２回のイオン注入を行なう。そして、
それぞれ異なる深さの位置にP-型反転防止層66、および
67を形成する。
次に、第４図（ｃ）に示すように、上記第１、および
第２の実施例とほぼ同様な工程により、素子分離領域と
してのフィールド酸化膜68を形成する。次に、このフィ
ールド酸化膜68によって分離された素子領域の表面に、
所定膜厚のMOSFETのゲート酸化膜69を形成する。次に、
例えばポリシリコンからなる所定形状のMOSFETのゲート
70を形成する。次に、Ｎチャネル型MOSFETのN+型ソース
／ドレイン領域71、およびＰチャネル型MOSFETのP+型ソ
ース／ドレイン領域72を、それぞれ形成する。次に、全
面に、例えばCVD酸化膜と、BPSG膜との２層構造による
層間絶縁膜73を形成する。そして、この層間絶縁膜73に
対してコンタクト孔を選択的に開孔し、所定の、例えば
アルミニウムによる配線74を施す。次に、フォーミング
ガスシンタ処理を実施して、装置内の諸素子の特性を安
定化させることにより、この発明の第１の参考例に係わ
るCMOS型の半導体装置が製造されるる このような、第１の参考例に係わる半導体装置および
その製造方法にあっても、第１、および第２の実施例と
同様に、不純物濃度が充分に高いP-型反転防止層66、お
よび67によって、装置のラッチアップ現象、およびフィ
ールド反転現象を抑制でき、寄生素子の動作に対するマ
ージンが向上する。
第２の実施例とほぼ同様な工程により、素子分離領域と
してのフィールド酸化膜68を形成する。次に、このフィ
ールド酸化膜68によって分離された素子領域の表面に、
所定膜厚のMOSFETのゲート酸化膜69を形成する。次に、
例えばポリシリコンからなる所定形状のMOSFETのゲート
70を形成する。次に、Ｎチャネル型MOSFETのN+型ソース
／ドレイン領域71、およびＰチャネル型MOSFETのP+型ソ
ース／ドレイン領域72を、それぞれ形成する。次に、全
面に、例えばCVD酸化膜と、BPSG膜との２層構造による
層間絶縁膜73を形成する。そして、この層間絶縁膜73に
対してコンタクト孔を選択的に開孔し、所定の、例えば
アルミニウムによる配線74を施す。次に、フォーミング
ガスシンタ処理を実施して、装置内の諸素子の特性を安
定化させることにより、この発明の第１の参考例に係わ
るCMOS型の半導体装置が製造されるる このような、第１の参考例に係わる半導体装置および
その製造方法にあっても、第１、および第２の実施例と
同様に、不純物濃度が充分に高いP-型反転防止層66、お
よび67によって、装置のラッチアップ現象、およびフィ
ールド反転現象を抑制でき、寄生素子の動作に対するマ
ージンが向上する。
さらに、P-型反転防止層66、および67を、２回のボロ
ンイオン注入によって形成している。このことから、高
い拡散係数を持つｐ型不純物であるボロンによるP-型反
転防止層66、および67を形成しても、不純物濃度プロフ
ァイルがだれることなく、所望の不純物濃度プロファイ
ルに精度良く合わせ込み、形成することができる。
ンイオン注入によって形成している。このことから、高
い拡散係数を持つｐ型不純物であるボロンによるP-型反
転防止層66、および67を形成しても、不純物濃度プロフ
ァイルがだれることなく、所望の不純物濃度プロファイ
ルに精度良く合わせ込み、形成することができる。
さらに、従来では、第１の参考例のようにＰ型の反転
防止層を装置の表面から深い位置に形成しようとする
と、反転防止層となるＰ型の埋込層を半導体基板表面に
形成し、そして、エピタキシャル層を形成する必要があ
った。ところが、この発明の第１の参考例によると、エ
ピタキシャル層を形成しなくても、装置の表面から深い
位置にＰ型反転防止層を形成することができ、製造コス
トの削減が為される。また、Ｎ型ウェル領域62形成後、
P-型反転防止層66、および67が形成されるので、例えば
Ｐ型不純物であるボロンのしみ出し量は少なくなる。し
たがって、後にＰ型半導体基板61内に微細な構造を持つ
能動素子を形成したとしても、各種特性の変動が少な
く、動作の安定した信頼性の高い能動素子を形成するこ
とが可能となる。
防止層を装置の表面から深い位置に形成しようとする
と、反転防止層となるＰ型の埋込層を半導体基板表面に
形成し、そして、エピタキシャル層を形成する必要があ
った。ところが、この発明の第１の参考例によると、エ
ピタキシャル層を形成しなくても、装置の表面から深い
位置にＰ型反転防止層を形成することができ、製造コス
トの削減が為される。また、Ｎ型ウェル領域62形成後、
P-型反転防止層66、および67が形成されるので、例えば
Ｐ型不純物であるボロンのしみ出し量は少なくなる。し
たがって、後にＰ型半導体基板61内に微細な構造を持つ
能動素子を形成したとしても、各種特性の変動が少な
く、動作の安定した信頼性の高い能動素子を形成するこ
とが可能となる。
また、上記P-型反転防止層66、および67は、例えばＮ
型ウェル領域62に接するようにして形成する。
型ウェル領域62に接するようにして形成する。
尚、この第１の参考例に係わる半導体装置およびその
製造方法でも、P-型反転防止層66、および67に不純物濃
度のピークの数を２つとしたが、これに限らず２つ以上
であっても構わない。
製造方法でも、P-型反転防止層66、および67に不純物濃
度のピークの数を２つとしたが、これに限らず２つ以上
であっても構わない。
また、反転防止層形成用の不純物のイオン注入の回数
も２回に限らず、これ以上であっても構わない。
も２回に限らず、これ以上であっても構わない。
次に、第５図（ａ）ないし第５図（ｃ）を参照して、
この発明の第２の参考例に係わる半導体装置およびその
製造方法について説明する。
この発明の第２の参考例に係わる半導体装置およびその
製造方法について説明する。
まず、第５図（ａ）に示すように、例えばＮ型半導体
基板81の所定位置に対し、Ｐ型不純物であるボロンを、
選択的にイオン注入し、熱拡散させることにより、Ｐ型
ウェル領域82を形成する。
基板81の所定位置に対し、Ｐ型不純物であるボロンを、
選択的にイオン注入し、熱拡散させることにより、Ｐ型
ウェル領域82を形成する。
次に、第５図（ｂ）に示すように、全面に、例えば熱
酸化法により、熱酸化膜83を形成する。次に、全面に、
例えばLPCVD法により、窒化膜84を形成する。次に、こ
の窒化膜84を、図示しないホトレジストを用いた写真蝕
刻法により、所定のフィールド酸化膜形成パターンにパ
ターニングする。次に、全面に、ホトレジスト（図示せ
ず）を塗布し、写真蝕刻法により、フィールド酸化膜直
下に形成するN-型反転防止層パターンにパターニングす
る。次に、このホトレジスト（図示せず）をマスクとし
て、まず、例えばＮ型不純物であるリンを、加速電圧90
KeV、ドーズ量５×1012cm-2、および加速電圧1.5MeV、
ドーズ量５×1013cm-2の条件で、都合２回のイオン注入
を行なう。そして、それぞれ異なる深さの位置にN-型反
転防止層86、および87（N-（ａ）、N-（ｂ））を形成す
る。次に、上記図示しないホトレジストを除去し、再度
全面に、ホトレジスト85を塗布し、写真蝕刻法により、
フィールド酸化膜直下に形成するためのP-型反転防止層
パターンにパターニングする。次に、このP-型反転防止
層パターンの形成されたホトレジスト85をマスクとし
て、例えばＰ型不純物であるボロンを、加速電圧50Ke
V、ドーズ量８×1013cm-2、および加速電圧1.5MeV、ド
ーズ量１×1014cm-2の条件で、都合２回のイオン注入を
行なう。そして、それぞれ異なる深さの位置にP-型反転
防止層88、および89（P-（ａ）、P-（ｂ））を形成す
る。
酸化法により、熱酸化膜83を形成する。次に、全面に、
例えばLPCVD法により、窒化膜84を形成する。次に、こ
の窒化膜84を、図示しないホトレジストを用いた写真蝕
刻法により、所定のフィールド酸化膜形成パターンにパ
ターニングする。次に、全面に、ホトレジスト（図示せ
ず）を塗布し、写真蝕刻法により、フィールド酸化膜直
下に形成するN-型反転防止層パターンにパターニングす
る。次に、このホトレジスト（図示せず）をマスクとし
て、まず、例えばＮ型不純物であるリンを、加速電圧90
KeV、ドーズ量５×1012cm-2、および加速電圧1.5MeV、
ドーズ量５×1013cm-2の条件で、都合２回のイオン注入
を行なう。そして、それぞれ異なる深さの位置にN-型反
転防止層86、および87（N-（ａ）、N-（ｂ））を形成す
る。次に、上記図示しないホトレジストを除去し、再度
全面に、ホトレジスト85を塗布し、写真蝕刻法により、
フィールド酸化膜直下に形成するためのP-型反転防止層
パターンにパターニングする。次に、このP-型反転防止
層パターンの形成されたホトレジスト85をマスクとし
て、例えばＰ型不純物であるボロンを、加速電圧50Ke
V、ドーズ量８×1013cm-2、および加速電圧1.5MeV、ド
ーズ量１×1014cm-2の条件で、都合２回のイオン注入を
行なう。そして、それぞれ異なる深さの位置にP-型反転
防止層88、および89（P-（ａ）、P-（ｂ））を形成す
る。
また、このN-型反転防止層86、および87形成用の不純
物のイオン注入工程と、P-型反転防止層88、および89形
成用の不純物のイオン注入工程との順序は、本参考例の
順序と逆であっても構わない。
物のイオン注入工程と、P-型反転防止層88、および89形
成用の不純物のイオン注入工程との順序は、本参考例の
順序と逆であっても構わない。
次に、第５図（ｃ）に示すように、上記第１、２の実
施例並びに第１の参考例とほぼ同様な工程により、素子
分離領域としてのフィールド酸化膜90を形成する。次
に、このフィールド酸化膜90によって分離された素子領
域の表面に、所定膜厚のMOSFETのゲート酸化膜91を形成
する。次に、例えばポリシリコンからなる所定形状のMO
SFETのゲート92を形成する。次に、Ｎチャネル型MOSFET
のN+型ソース／ドレイン領域93、およびＰチャネル型MO
SFETのP+型ソース／ドレイン領域94を、それぞれ形成す
る。次に、全面に、例えばCVD酸化膜と、BPSG膜との２
層構造による層間絶縁膜95を形成する。そして、この層
間絶縁膜95に対してコンタクト孔を選択的に開孔し、所
定の、例えばアルミニウムによる配線96を施す。次に、
フォーミングガスシンタ処理を実施して、装置内の諸素
子の特性を安定化させることにより、この発明の第２の
参考例に係わるCMOS型の半導体装置が製造される。
施例並びに第１の参考例とほぼ同様な工程により、素子
分離領域としてのフィールド酸化膜90を形成する。次
に、このフィールド酸化膜90によって分離された素子領
域の表面に、所定膜厚のMOSFETのゲート酸化膜91を形成
する。次に、例えばポリシリコンからなる所定形状のMO
SFETのゲート92を形成する。次に、Ｎチャネル型MOSFET
のN+型ソース／ドレイン領域93、およびＰチャネル型MO
SFETのP+型ソース／ドレイン領域94を、それぞれ形成す
る。次に、全面に、例えばCVD酸化膜と、BPSG膜との２
層構造による層間絶縁膜95を形成する。そして、この層
間絶縁膜95に対してコンタクト孔を選択的に開孔し、所
定の、例えばアルミニウムによる配線96を施す。次に、
フォーミングガスシンタ処理を実施して、装置内の諸素
子の特性を安定化させることにより、この発明の第２の
参考例に係わるCMOS型の半導体装置が製造される。
このような、第２の参考例に係わる半導体装置および
その製造方法にあっても、第１、第２の実施例、並びに
第１の参考例と同様に、不純物濃度が充分に高いP-型反
転防止層88、および89、並びにN-型反転防止層86、およ
び87によって、装置のラッチアップ現象、およびフィー
ルド反転現象を抑制でき、寄生素子の動作に対するマー
ジンが向上する。
その製造方法にあっても、第１、第２の実施例、並びに
第１の参考例と同様に、不純物濃度が充分に高いP-型反
転防止層88、および89、並びにN-型反転防止層86、およ
び87によって、装置のラッチアップ現象、およびフィー
ルド反転現象を抑制でき、寄生素子の動作に対するマー
ジンが向上する。
さらに、P-型反転防止層88、および89を、２回のボロ
ンイオン注入によって形成している。このことから、高
い拡散係数を持つｐ型不純物であるボロンによるP-型反
転防止層88、および89を形成しても、不純物濃度プロフ
ァイルがだれることなく、所望の不純物濃度プロファイ
ルに精度良く合わせ込み、形成することができる。
ンイオン注入によって形成している。このことから、高
い拡散係数を持つｐ型不純物であるボロンによるP-型反
転防止層88、および89を形成しても、不純物濃度プロフ
ァイルがだれることなく、所望の不純物濃度プロファイ
ルに精度良く合わせ込み、形成することができる。
さらに、第１の参考例同様、装置の表面から深い位置
にＰ型反転防止層を形成しても、エピタキシャル層を形
成する必要がないので製造コストの削減が為される。ま
た、Ｐ型ウェル領域82形成後、P-型反転防止層88、およ
び89が形成されるので、例えばＰ型不純物であるボロン
のしみ出し量は少なくなる。したがって、後にＮ型半導
体基板81内に微細な構造を持つ能動素子を形成したとし
ても、各種特性の変動が少なく、動作の安定した信頼性
の高い能動素子を形成することが可能となる。
にＰ型反転防止層を形成しても、エピタキシャル層を形
成する必要がないので製造コストの削減が為される。ま
た、Ｐ型ウェル領域82形成後、P-型反転防止層88、およ
び89が形成されるので、例えばＰ型不純物であるボロン
のしみ出し量は少なくなる。したがって、後にＮ型半導
体基板81内に微細な構造を持つ能動素子を形成したとし
ても、各種特性の変動が少なく、動作の安定した信頼性
の高い能動素子を形成することが可能となる。
また、上記P-型反転防止層88、および89は、例えばN-
型反転防止層86、87に接するようにして形成する。
型反転防止層86、87に接するようにして形成する。
尚、この第２の参考例に係わる半導体装置およびその
製造方法でも、P-型反転防止層88、および89、並びにN-
型反転防止層86、および87に不純物濃度のピークの数を
２つとしたが、これに限らず２つ以上であっても構わな
い。
製造方法でも、P-型反転防止層88、および89、並びにN-
型反転防止層86、および87に不純物濃度のピークの数を
２つとしたが、これに限らず２つ以上であっても構わな
い。
また、反転防止層形成用の不純物のイオン注入の回数
も２回に限らず、これ以上であっても構わない。
も２回に限らず、これ以上であっても構わない。
次に、第６図（ａ）ないし第６図（ｃ）を参照して、
この発明の第３の参考例に係わる半導体装置およびその
製造方法について説明する。
この発明の第３の参考例に係わる半導体装置およびその
製造方法について説明する。
まず、第６図（ａ）に示すように、例えばＮ型半導体
基板101の所定位置に対し、Ｐ型不純物であるボロン
を、選択的にイオン注入し、熱拡散させることにより、
Ｐ型ウェル領域102を形成する。次に、同様にＮ型半導
体基板101の所定位置に対し、Ｎ型不純物であるリン
を、選択的にイオン注入し、熱拡散させることにより、
Ｎ型ウェル領域103を形成する。このような構造を、ツ
イン・タブ、あるいはツイン・ウェルと呼ぶ。
基板101の所定位置に対し、Ｐ型不純物であるボロン
を、選択的にイオン注入し、熱拡散させることにより、
Ｐ型ウェル領域102を形成する。次に、同様にＮ型半導
体基板101の所定位置に対し、Ｎ型不純物であるリン
を、選択的にイオン注入し、熱拡散させることにより、
Ｎ型ウェル領域103を形成する。このような構造を、ツ
イン・タブ、あるいはツイン・ウェルと呼ぶ。
次に、第６図（ｂ）に示すように、全面に、例えば熱
酸化法により、熱酸化膜104を形成する。次に、全面
に、例えばLPCVD法により、窒化膜105を形成する。次
に、この窒化膜105を、図示しないホトレジストを用い
た写真蝕刻法により、所定のフィールド酸化膜形成パタ
ーンにパターニングする。次に、全面に、ホトレジスト
（図示せず）を塗布し、写真蝕刻法により、フィールド
酸化膜直下に形成するN-型反転防止層パターンにパター
ニングする。次に、このホトレジスト（図示せず）をマ
スクとして、まず、例えばＮ型不純物であるリンを、加
速電圧90KeV、ドーズ量５×1012cm-2、および加速電圧
1.5MeV、ドーズ量５×1013cm-2の条件で、都合２回のイ
オン注入を行なう。そして、それぞれ異なる深さの位置
にN-型反転防止層107、および108（N-（ａ）、N
-（ｂ））を形成する。次に、上記図示しないホトレジ
ストを除去し、再度全面に、ホトレジスト106を塗布
し、写真蝕刻法により、フィールド酸化膜直下に形成す
るためのP-型反転防止層パターンにパターニングする。
次に、このP-型反転防止層パターンの形成されたホトレ
ジスト106をマスクとして、例えばＰ型不純物であるボ
ロンを、加速電圧50KeV、ドーズ量８×1013cm-2、およ
び加速電圧1.5MeV、ドーズ量１×1014cm-2の条件で、都
合２回のイオン注入を行なう。そして、それぞれ異なる
深さの位置にP-型反転防止層109、および110（P
-（ａ）、P-（ｂ））を形成する。
酸化法により、熱酸化膜104を形成する。次に、全面
に、例えばLPCVD法により、窒化膜105を形成する。次
に、この窒化膜105を、図示しないホトレジストを用い
た写真蝕刻法により、所定のフィールド酸化膜形成パタ
ーンにパターニングする。次に、全面に、ホトレジスト
（図示せず）を塗布し、写真蝕刻法により、フィールド
酸化膜直下に形成するN-型反転防止層パターンにパター
ニングする。次に、このホトレジスト（図示せず）をマ
スクとして、まず、例えばＮ型不純物であるリンを、加
速電圧90KeV、ドーズ量５×1012cm-2、および加速電圧
1.5MeV、ドーズ量５×1013cm-2の条件で、都合２回のイ
オン注入を行なう。そして、それぞれ異なる深さの位置
にN-型反転防止層107、および108（N-（ａ）、N
-（ｂ））を形成する。次に、上記図示しないホトレジ
ストを除去し、再度全面に、ホトレジスト106を塗布
し、写真蝕刻法により、フィールド酸化膜直下に形成す
るためのP-型反転防止層パターンにパターニングする。
次に、このP-型反転防止層パターンの形成されたホトレ
ジスト106をマスクとして、例えばＰ型不純物であるボ
ロンを、加速電圧50KeV、ドーズ量８×1013cm-2、およ
び加速電圧1.5MeV、ドーズ量１×1014cm-2の条件で、都
合２回のイオン注入を行なう。そして、それぞれ異なる
深さの位置にP-型反転防止層109、および110（P
-（ａ）、P-（ｂ））を形成する。
また、このN-型反転防止層107、および108形成用の不
純物のイオン注入工程と、P-型反転防止層109、および1
10形成用の不純物のイオン注入工程との順序は、本参考
例の順序と逆であっても構わない。
純物のイオン注入工程と、P-型反転防止層109、および1
10形成用の不純物のイオン注入工程との順序は、本参考
例の順序と逆であっても構わない。
次に、第６図（ｃ）に示すように、上記第１、第２の
実施例、並びに第１、第２の参考例とほぼ同様な工程に
より、素子分離領域としてのフィールド酸化膜111を形
成する。次に、このフィールド酸化膜111によって分離
された素子領域の表面に、所定膜厚のMOSFETのゲート酸
化膜112を形成する。次に、例えばポリシリコンからな
る所定形状のMOSFETのゲート113を形成する。次に、Ｎ
チャネル型MOSFETのN+型ソース／ドレイン領域114、お
よびＰチャネル型MOSFETのP+型ソース／ドレイン領域11
5を、それぞれ形成する。次に、全面に、例えばCVD酸化
膜と、BPSG膜との２層構造による層間絶縁膜116を形成
する。そして、この層間絶縁膜116に対してコンタクト
孔を選択的に開孔し、所定の、例えばアルミニウムによ
る配線117を施す。次に、フォーミングガスシンタ処理
を実施して、装置内の諸素子の特性を安定化させること
により、この発明の第３の参考例に係わるCMOS型の半導
体装置が製造される。
実施例、並びに第１、第２の参考例とほぼ同様な工程に
より、素子分離領域としてのフィールド酸化膜111を形
成する。次に、このフィールド酸化膜111によって分離
された素子領域の表面に、所定膜厚のMOSFETのゲート酸
化膜112を形成する。次に、例えばポリシリコンからな
る所定形状のMOSFETのゲート113を形成する。次に、Ｎ
チャネル型MOSFETのN+型ソース／ドレイン領域114、お
よびＰチャネル型MOSFETのP+型ソース／ドレイン領域11
5を、それぞれ形成する。次に、全面に、例えばCVD酸化
膜と、BPSG膜との２層構造による層間絶縁膜116を形成
する。そして、この層間絶縁膜116に対してコンタクト
孔を選択的に開孔し、所定の、例えばアルミニウムによ
る配線117を施す。次に、フォーミングガスシンタ処理
を実施して、装置内の諸素子の特性を安定化させること
により、この発明の第３の参考例に係わるCMOS型の半導
体装置が製造される。
このような、第３の参考例に係わる半導体装置および
その製造方法にあっても、第１、第２の実施例、並びに
第１、第２の参考例と同様に、不純物濃度が充分に高い
P-型反転防止層109、および110、並びにN-型反転防止層
107、および108によって、装置のラッチアップ現象、お
よびフィールド反転現象を抑制でき、寄生素子の動作に
対するマージンが向上する。
その製造方法にあっても、第１、第２の実施例、並びに
第１、第２の参考例と同様に、不純物濃度が充分に高い
P-型反転防止層109、および110、並びにN-型反転防止層
107、および108によって、装置のラッチアップ現象、お
よびフィールド反転現象を抑制でき、寄生素子の動作に
対するマージンが向上する。
さらに、P-型反転防止層109、および110を、２回のボ
ロンイオン注入によって形成している。このことから、
高い拡散係数を持つｐ型不純物であるボロンによるP-型
反転防止層109、および110を形成しても、不純物濃度プ
ロファイルがだれることなく、所望の不純物濃度プロフ
ァイルに精度良く合わせ込み、形成することができる。
ロンイオン注入によって形成している。このことから、
高い拡散係数を持つｐ型不純物であるボロンによるP-型
反転防止層109、および110を形成しても、不純物濃度プ
ロファイルがだれることなく、所望の不純物濃度プロフ
ァイルに精度良く合わせ込み、形成することができる。
さらに、第１、第２の参考例同様、装置の表面から深
い位置にＰ型反転防止層を形成しても、エピタキシャル
層を形成する必要がないので、製造コストの削減が為さ
れる。また、Ｐ型ウェル領域102、およびＮ型ウェル領
域103形成後、P-型反転防止層109、および110が形成さ
れるので、例えばＰ型不純物であるボロンのしみ出し量
は少なくなる。したがって、後にＮ型半導体基板101内
に微細な構造を持つ能動素子を形成したとしても、各種
特性の変動が少なく、動作の安定した信頼性の高い能動
素子を形成することが可能となる。
い位置にＰ型反転防止層を形成しても、エピタキシャル
層を形成する必要がないので、製造コストの削減が為さ
れる。また、Ｐ型ウェル領域102、およびＮ型ウェル領
域103形成後、P-型反転防止層109、および110が形成さ
れるので、例えばＰ型不純物であるボロンのしみ出し量
は少なくなる。したがって、後にＮ型半導体基板101内
に微細な構造を持つ能動素子を形成したとしても、各種
特性の変動が少なく、動作の安定した信頼性の高い能動
素子を形成することが可能となる。
また、上記P-型反転防止層109、および110は、例えば
N-型反転防止層107、および108に接するようにして形成
する。
N-型反転防止層107、および108に接するようにして形成
する。
尚、この第３の参考例に係わる半導体装置およびその
製造方法でも、P-型反転防止層109、および110、並びに
N-型反転防止層107、および108に不純物濃度のピークの
数を２つとしたが、これに限らず２つ以上であっても構
わない。
製造方法でも、P-型反転防止層109、および110、並びに
N-型反転防止層107、および108に不純物濃度のピークの
数を２つとしたが、これに限らず２つ以上であっても構
わない。
また、反転防止層形成用の不純物のイオン注入の回数
も２回に限らず、これ以上であっても構わない。
も２回に限らず、これ以上であっても構わない。
以上のように、第１、第２の実施例、並びに第１〜第
３の参考例とも、例えば装置の表面から浅い位置に形成
されているP-型反転防止層にて、フィールド反転現象の
しきい値電圧をかせぐことができ、一方、深い位置に形
成されている（第１、第２の実施例では、N+型埋込層に
接するように形成されている）P-型反転防止層では、ラ
ッチアップ耐量を高めるこができる。しかも、これらの
P-型反転防止層のうち、浅い位置に形成されるP-型反転
防止層のには不純物濃度が〜1017cm-2、あるいはこれ以
上、一方、深い位置に形成されるP-型反転防止層には不
純物濃度が〜1018cm-2、あるいはこれ以上を、後に、エ
ピタキシャル層内や、半導体基板内に形成される能動素
子に影響を与えることなく確保されている。さらに、こ
れらのP-型の反転防止層の形成を、イオン注入法によっ
て行なっているので、これらを形成する位置、不純物濃
度、あるいは不純物濃度プロファイル等を任意に、しか
も精度良く合わせ込み、形成することも可能である。
３の参考例とも、例えば装置の表面から浅い位置に形成
されているP-型反転防止層にて、フィールド反転現象の
しきい値電圧をかせぐことができ、一方、深い位置に形
成されている（第１、第２の実施例では、N+型埋込層に
接するように形成されている）P-型反転防止層では、ラ
ッチアップ耐量を高めるこができる。しかも、これらの
P-型反転防止層のうち、浅い位置に形成されるP-型反転
防止層のには不純物濃度が〜1017cm-2、あるいはこれ以
上、一方、深い位置に形成されるP-型反転防止層には不
純物濃度が〜1018cm-2、あるいはこれ以上を、後に、エ
ピタキシャル層内や、半導体基板内に形成される能動素
子に影響を与えることなく確保されている。さらに、こ
れらのP-型の反転防止層の形成を、イオン注入法によっ
て行なっているので、これらを形成する位置、不純物濃
度、あるいは不純物濃度プロファイル等を任意に、しか
も精度良く合わせ込み、形成することも可能である。
この発明は、特にBi−CMOS型の半導体装置、あるいは
CMOS型の半導体装置に適用されることが有効であるが、
これらのような半導体装置に限定されることはなく、種
々の半導体装置において、フィールド反転対策や、ラッ
チアップ対策として適用しても構わない。例えばバイポ
ーラトランジスタにて構成されたアナログ・デジタル集
積型半導体装置、あるいは電荷転送デバイスと、CMOSと
の混載型半導体装置等にもこの発明は有効である。
CMOS型の半導体装置に適用されることが有効であるが、
これらのような半導体装置に限定されることはなく、種
々の半導体装置において、フィールド反転対策や、ラッ
チアップ対策として適用しても構わない。例えばバイポ
ーラトランジスタにて構成されたアナログ・デジタル集
積型半導体装置、あるいは電荷転送デバイスと、CMOSと
の混載型半導体装置等にもこの発明は有効である。
［発明の効果］ 以上説明したようにこの発明によれば、エピタキシャ
ル半導体層の表面から深い位置に形成されるＰ型反転防
止層（埋込層）からエピタキシャル半導体層への不純物
のしみ出しを抑制でき、Ｐ型反転防止層（埋込層）に高
い不純物濃度を確保することができる半導体装置の製造
方法を提供することができる。
ル半導体層の表面から深い位置に形成されるＰ型反転防
止層（埋込層）からエピタキシャル半導体層への不純物
のしみ出しを抑制でき、Ｐ型反転防止層（埋込層）に高
い不純物濃度を確保することができる半導体装置の製造
方法を提供することができる。
第１図（ａ）ないし第１図（ｆ）はこの発明の第１の実
施例に係わる半導体装置を製造工程順に示した断面図、
第２図は第１図（ｂ）に示すY1−Y2線に沿った不純物濃
度プロファイル図、第３図（ａ）ないし第３図（ｃ）は
この発明の第２の実施例に係わる半導体装置を製造工程
順に示した断面図、第４図（ａ）ないし第４図（ｃ）は
この発明の第１の参考例に係わる半導体装置を製造工程
順に示した断面図、第５図（ａ）ないし第５図（ｃ）は
この発明の第２の参考例に係わる半導体装置を製造工程
順に示した断面図、第６図（ａ）ないし第６図（ｃ）は
この発明の第３の参考例に係わる半導体装置を製造工程
順に示した断面図、第７図は従来の半導体装置の一製造
工程中の断面図、第８図は第７図に示すY5−Y6線に沿っ
た不純物濃度プロファイル図、第９図は第７図に示すY3
−Y4線に沿った不純物濃度プロファイル図である。 １……Ｐ型半導体基板、２……N+型埋込層、３……Ｐ型
エピタキシャル層、４……Ｎ型ウェル領域、５……N+型
領域、６……熱酸化膜、７……窒化膜、８……ホトレジ
スト、9,10……P-型反転防止層、11……フィールド酸化
膜、12……ゲート酸化膜、13……ゲート、14……熱酸化
膜、15……P-型内部ベース領域、16……N+型ソース／ド
レイン領域、17……N+型エミッタ領域、18……P+型ソー
ス／ドレイン領域、19……P+型外部ベース領域、20……
層間絶縁膜、21……配線、31……Ｐ型半導体基板、32…
…N+型埋込層、33……Ｎ型エピタキシャル層、34……Ｐ
型ウェル領域、35……N+型領域、36……熱酸化膜、37…
…窒化膜、38……ホトレジスト、39,40……N-型反転防
止層、41,42……P-型反転防止層、43……フィールド酸
化膜、44……ゲート酸化膜、45……ゲート、46……P-型
内部ベース領域、47……N+型ソース／ドレイン領域、48
……N+型エミッタ領域、49……P+型ソース／ドレイン領
域、50……P+型外部ベース領域、51……層間絶縁膜、52
……配線、61……Ｐ型半導体基板、62……Ｐ型ウェル領
域、63……熱酸化膜、64……窒化膜、65……ホトレジス
ト、66,67……P-型反転防止層、68……フィールド酸化
膜、69……ゲート酸化膜、70……ゲート、71……N+型ソ
ース／ドレイン領域、72……P+型ソース／ドレイン領
域、73……層間絶縁膜、74……配線、81……Ｎ型半導体
基板、82……Ｐ型ウェル領域、83……熱酸化膜、84……
窒化膜、85……ホトレジスト、86,87……N-型反転防止
層、88,89……P-型反転防止層、90……フィールド絶縁
膜、91……ゲート酸化膜、92……ゲート、93……N+型ソ
ース／ドレイン領域、94……P+型ソース／ドレイン領
域、95……層間絶縁膜、96……配線、101……Ｎ型半導
体基板、102……Ｐ型ウェル領域、103……Ｎ型ウェル領
域、104……熱酸化膜、105……窒化膜、106……ホトレ
ジスト、107,108……N-型反転防止層、109,110……P-型
反転防止層、111……フィールド絶縁膜、112……ゲート
酸化膜、113……ゲート、114……N+型ソース／ドレイン
領域、115……P+型ソース／ドレイン領域、116……層間
絶縁膜、117……配線、121……Ｐ型半導体基板、122…
…N+型埋込層、123……P+型埋込層、124……Ｎ型エピタ
キシャル層。
施例に係わる半導体装置を製造工程順に示した断面図、
第２図は第１図（ｂ）に示すY1−Y2線に沿った不純物濃
度プロファイル図、第３図（ａ）ないし第３図（ｃ）は
この発明の第２の実施例に係わる半導体装置を製造工程
順に示した断面図、第４図（ａ）ないし第４図（ｃ）は
この発明の第１の参考例に係わる半導体装置を製造工程
順に示した断面図、第５図（ａ）ないし第５図（ｃ）は
この発明の第２の参考例に係わる半導体装置を製造工程
順に示した断面図、第６図（ａ）ないし第６図（ｃ）は
この発明の第３の参考例に係わる半導体装置を製造工程
順に示した断面図、第７図は従来の半導体装置の一製造
工程中の断面図、第８図は第７図に示すY5−Y6線に沿っ
た不純物濃度プロファイル図、第９図は第７図に示すY3
−Y4線に沿った不純物濃度プロファイル図である。 １……Ｐ型半導体基板、２……N+型埋込層、３……Ｐ型
エピタキシャル層、４……Ｎ型ウェル領域、５……N+型
領域、６……熱酸化膜、７……窒化膜、８……ホトレジ
スト、9,10……P-型反転防止層、11……フィールド酸化
膜、12……ゲート酸化膜、13……ゲート、14……熱酸化
膜、15……P-型内部ベース領域、16……N+型ソース／ド
レイン領域、17……N+型エミッタ領域、18……P+型ソー
ス／ドレイン領域、19……P+型外部ベース領域、20……
層間絶縁膜、21……配線、31……Ｐ型半導体基板、32…
…N+型埋込層、33……Ｎ型エピタキシャル層、34……Ｐ
型ウェル領域、35……N+型領域、36……熱酸化膜、37…
…窒化膜、38……ホトレジスト、39,40……N-型反転防
止層、41,42……P-型反転防止層、43……フィールド酸
化膜、44……ゲート酸化膜、45……ゲート、46……P-型
内部ベース領域、47……N+型ソース／ドレイン領域、48
……N+型エミッタ領域、49……P+型ソース／ドレイン領
域、50……P+型外部ベース領域、51……層間絶縁膜、52
……配線、61……Ｐ型半導体基板、62……Ｐ型ウェル領
域、63……熱酸化膜、64……窒化膜、65……ホトレジス
ト、66,67……P-型反転防止層、68……フィールド酸化
膜、69……ゲート酸化膜、70……ゲート、71……N+型ソ
ース／ドレイン領域、72……P+型ソース／ドレイン領
域、73……層間絶縁膜、74……配線、81……Ｎ型半導体
基板、82……Ｐ型ウェル領域、83……熱酸化膜、84……
窒化膜、85……ホトレジスト、86,87……N-型反転防止
層、88,89……P-型反転防止層、90……フィールド絶縁
膜、91……ゲート酸化膜、92……ゲート、93……N+型ソ
ース／ドレイン領域、94……P+型ソース／ドレイン領
域、95……層間絶縁膜、96……配線、101……Ｎ型半導
体基板、102……Ｐ型ウェル領域、103……Ｎ型ウェル領
域、104……熱酸化膜、105……窒化膜、106……ホトレ
ジスト、107,108……N-型反転防止層、109,110……P-型
反転防止層、111……フィールド絶縁膜、112……ゲート
酸化膜、113……ゲート、114……N+型ソース／ドレイン
領域、115……P+型ソース／ドレイン領域、116……層間
絶縁膜、117……配線、121……Ｐ型半導体基板、122…
…N+型埋込層、123……P+型埋込層、124……Ｎ型エピタ
キシャル層。
Claims (4)
- 【請求項１】Ｐ型半導体基板の表面に、Ｎ型埋込層を得
るためのＮ型不純物を導入する工程と、 前記Ｐ型基板上に、Ｐ型エピタキシャル層を形成する工
程と、 前記Ｐ型エピタキシャル層に、前記Ｎ型埋込層に達する
Ｎ型ウェル領域を形成する工程と、 前記Ｐ型エピタキシャル層上に、フィールド絶縁膜を形
成する部分に開口部を持つ選択酸化用の耐酸化層を形成
する工程と、 前記Ｐ型エピタキシャル層上に、前記耐酸化層の開口部
上に対応してイオン注入用の開口部を持つマスク層を形
成する工程と、 前記マスク層の開口部を介して、第１のＰ型反転防止層
を得るためのボロンを含む不純物を、前記Ｐ型エピタキ
シャル層と前記Ｐ型基板との界面近傍に向かってイオン
注入する工程と、 前記マスク層の開口部を介して、第２のＰ型反転防止層
を得るためのボロンを含む不純物を、前記Ｐ型エピタキ
シャル層の表面から浅い位置に向かってイオン注入する
工程と、 前記Ｐ型エピタキシャル層と前記Ｐ型基板との界面近傍
に、前記Ｎ型埋込層に隣接する前記第１のＰ型反転防止
層、および前記Ｐ型エピタキシャル層に、前記第１のＰ
型反転防止層と将来形成されるフィールド絶縁膜との間
に位置する前記第２のＰ型反転防止層を形成する工程
と、 前記Ｐ型エピタキシャル層の表面に、前記耐酸化層をマ
スクとしてフィールド絶縁膜を形成する工程と を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】前記耐酸化層は窒化膜を含み、前記マスク
層はホトレジスト層を含み、前記Ｎ型埋込層を得るため
のＮ型不純物はアンチモンを含むことを特徴とする請求
項（１）に記載の半導体装置の製造方法。 - 【請求項３】Ｐ型半導体基板の表面に、Ｎ型埋込層を得
るためのＮ型不純物を導入する工程と、 前記Ｐ型基板上に、Ｎ型エピタキシャル層を形成する工
程と、 前記Ｎ型エピタキシャル層に、前記Ｐ型基板に達するＰ
型ウェル領域を形成する工程と、 前記Ｎ型エピタキシャル層上に、フィールド絶縁膜を形
成する部分に開口部を持つ選択酸化用の耐酸化層を形成
する工程と、 前記Ｎ型エピタキシャル層上に、前記耐酸化層の開口部
上に対応してイオン注入用の開口部を持つマスク層を形
成する工程と、 前記マスク層の開口部を介して、第１のＰ型反転防止層
を得るためのボロンを含む不純物を、前記Ｎ型エピタキ
シャル層と前記Ｐ型基板との界面近傍に向かってイオン
注入する工程と、 前記マスク層の開口部を介して、第２のＰ型反転防止層
を得るためのボロンを含む不純物を、前記Ｎ型エピタキ
シャル層の表面から浅い位置に向かってイオン注入する
工程と、 前記Ｎ型エピタキシャル層と前記Ｐ型基板との界面近傍
に、前記Ｎ型埋込層に隣接する前記第１のＰ型反転防止
層、および前記Ｎ型エピタキシャル層に、前記第１のＰ
型反転防止層と将来形成されるフィールド絶縁膜との間
に位置する前記第２のＰ型反転防止層を形成する工程
と、 前記Ｎ型エピタキシャル層の表面に、前記耐酸化層をマ
スクとしてフィールド絶縁膜を形成する工程と を具備することを特徴とする半導体装置の製造方法。 - 【請求項４】前記耐酸化層は窒化膜を含み、前記マスク
層はホトレジスト層を含み、前記Ｎ型埋込層を得るため
のＮ型不純物はアンチモンを含むことを特徴とする請求
項（３）に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151527A JP2504567B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
| DE1990633516 DE69033516T2 (de) | 1989-06-14 | 1990-06-12 | Halbleiteranordnung mit die Inversion hemmenden Schichten mit einer Vielzahl von Höchstwerten für die Dotierungskonzentrationen entlang der Tieferichtung und Verfahren zu deren Herstellung |
| EP90111087A EP0402851B1 (en) | 1989-06-14 | 1990-06-12 | Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth and method of manufacturing the same |
| KR1019900008735A KR930005508B1 (ko) | 1989-06-14 | 1990-06-14 | 반도체장치 및 그 제조방법 |
| US07/747,480 US5218224A (en) | 1989-06-14 | 1991-08-13 | Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151527A JP2504567B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316256A JPH0316256A (ja) | 1991-01-24 |
| JP2504567B2 true JP2504567B2 (ja) | 1996-06-05 |
Family
ID=15520465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151527A Expired - Fee Related JP2504567B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0402851B1 (ja) |
| JP (1) | JP2504567B2 (ja) |
| KR (1) | KR930005508B1 (ja) |
| DE (1) | DE69033516T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943426B2 (en) * | 2002-08-14 | 2005-09-13 | Advanced Analogic Technologies, Inc. | Complementary analog bipolar transistors with trench-constrained isolation diffusion |
| JP2007095827A (ja) * | 2005-09-27 | 2007-04-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7932580B2 (en) | 2006-12-21 | 2011-04-26 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP5261642B2 (ja) * | 2006-12-21 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
| US7700405B2 (en) * | 2007-02-28 | 2010-04-20 | Freescale Semiconductor, Inc. | Microelectronic assembly with improved isolation voltage performance and a method for forming the same |
| JP2010177317A (ja) * | 2009-01-28 | 2010-08-12 | Sanyo Electric Co Ltd | 半導体装置 |
| WO2024262300A1 (ja) * | 2023-06-20 | 2024-12-26 | パナソニックＩｐマネジメント株式会社 | 撮像装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4013484A (en) * | 1976-02-25 | 1977-03-22 | Intel Corporation | High density CMOS process |
| US4373252A (en) * | 1981-02-17 | 1983-02-15 | Fairchild Camera & Instrument | Method for manufacturing a semiconductor structure having reduced lateral spacing between buried regions |
| DE3133841A1 (de) * | 1981-08-27 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| JPS60171757A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPS61207052A (ja) * | 1985-03-12 | 1986-09-13 | Sanyo Electric Co Ltd | 高耐圧ｃｍｏｓ半導体装置 |
| US4735911A (en) * | 1985-12-17 | 1988-04-05 | Siemens Aktiengesellschaft | Process for the simultaneous production of bipolar and complementary MOS transistors on a common silicon substrate |
| US4692992A (en) * | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
| JPS6410644A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1989
- 1989-06-14 JP JP1151527A patent/JP2504567B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-12 EP EP90111087A patent/EP0402851B1/en not_active Expired - Lifetime
- 1990-06-12 DE DE1990633516 patent/DE69033516T2/de not_active Expired - Fee Related
- 1990-06-14 KR KR1019900008735A patent/KR930005508B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005508B1 (ko) | 1993-06-22 |
| DE69033516T2 (de) | 2000-11-23 |
| DE69033516D1 (de) | 2000-05-31 |
| JPH0316256A (ja) | 1991-01-24 |
| EP0402851B1 (en) | 2000-04-26 |
| EP0402851A2 (en) | 1990-12-19 |
| EP0402851A3 (en) | 1991-10-30 |
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