JPS60171757A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置技術さらにはバイポー
ラトランジスタとＭＯ８電界効果トランジスタとが混在
して形成される高速型半導体集積回路装置に適用して特
に有効な技術に関する。

〔背景技術〕

例えば、バイポーラトランジスタとＣ（コンプリメンタ
リ）−ＭＯ８電界効果トランジスタとが同一の半導体基
板に混在して形成される、いわゆるＢ　ｉ　／　Ｃ−Ｍ
　ＯＳ型半導体集積回路装置においては、そのＭ２Ｓ部
の動作速度をバイポーラ部のそれに見合ったものとする
必要がある。

しかしながら、・例えばバイポーラ部に高速型シヨツト
キートランジスタ（ショットキーバリヤ・ダイオード付
バイポーラトランジスタ）が形成されるＢｉ／Ｃ−ＭＯ
８型半導体集積回路装置では、Ｍ２Ｓ部の動作速度がバ
イポーラ部のそれに比べて遅いため、Ｍ２Ｓ部の動作速
度が全体の動作速度を低下させてしまうよう罠なる、と
いった問題が生じることが発明者によりあきらかとされ
た。

この発明は以上のような問題に着目してなされたもので
ある。

〔発明の目的〕

この発明の目的は、バイポーラトランジスタとＭＯ８電
界効果トランジスタとが混在して形成される半導体集積
回路装置にあって、Ｍ２Ｓ部のソース・ドレイン領域に
寄生する直列抵抗を低くすることにより、そのＭ２Ｓ部
の動作速度を効果的に向上させることができ、これによ
り全体として動作速度の速い半導体集積回路装置を得る
ことができる技術を提供するものである。

これとともに、Ｍ２Ｓ部のンースΦドレイン領域に寄生
する直列抵抗を低くすることにより、そ０ＭＯ８部のＧ
ｍ（相互ヒンダクタンス）などの性能も向上させること
ができる、という技術を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、バイポーラトランジスタとＭＯ８電界効果ト
ランジスタとが混在して形成される半導体集積回路装置
にあって、そのＭ２Ｓ部のソース書ドレイン領域におけ
る直列寄生抵抗を金属シリサイドを用いて低減させ、こ
れによりその寄生抵抗による時定数を小さくして全体と
して動作速度の速い半導体集積回路装置を得ることがで
きるようにするとともに、Ｍ２Ｓ部のノース・ドレイン
領域に寄生する直列抵抗を低くすることにより、Ｍ２Ｓ
部のＧｍなどの性能も向上させることができるようにす
る、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一あるいは相当する部分は同一符
号で示す。

先ず、第１図はこの発明による半導体集積回路装置の要
部における平面レイアウト状態の一実施例を示す。

また、第２図は第１図に示した部分の断面状態の一実施
例を示す。

さらに、第３図は第１図および第２図に示した部分に形
成される素子の等価回路を示す。

第１図、第２図および第３図に示す半導体集積回路装置
は、バイポーラトランジスタＱｂとＭＯ８電界効果トラ
ンジスタＱｐとが同一の半導体基板１０上に混在して形
成されている。

第２図において、バイポーラトランジスタＱｂはｎｐｎ
型であってｎ型ウェル２０に形成されている。ｎ型つェ
／Ｌ／２０はコレクタ領域Ｃをなし、七の下にはｎ＋型
埋込層１２が形成されている。

このｎ型ウェル２０にｐｍｍペース域Ｂが形成され、さ
らにこのベース領域Ｂにｎ＋型エミッタ領域Ｅが形成さ
れている。また、そのｎ型ウェル２０の別の部分には、
埋込層１２に達するｎ＋型コレクタ拡散層ＣＮが拡散さ
れている。さらに、ベース領域Ｂとコレクタ領域Ｃに跨
がる部分に金属シリサイド５６が形成され、これにより
上記トランジスタＱｂは、第３図に示すように、そのベ
ースからコレクタに向けてショットキーバリヤ・ダイオ
ードＳＤが等測的に接続する高速凰シ目ットキートラン
ジスタとして形成されている。

他方、ＭＯ８電界効果トランジスタＱｐはｐチャンネル
凰であってｎ型ウェル２０に形成されている。このｎ型
ウェル２０には、ゲート電極Ｇ。

ｐ＋凰ソース領域Ｓ、およびｐ＋型ドレイン領域りが形
成されている。このｐチャンネルＭＯ８電界効果トラン
ジスタＱｐは、別の部分に形成されるｎチャンネルＭＯ
８電界効果トランジスタ（図示省略）とともにＣ−ＭＯ
８論理回路を構成するのに使用される。さらＫ、そのＭ
Ｏ８電界効果トランジスタＱｐは、第１図および第２図
に示すように、そのソース領域Ｓおよびドレイン領域り
にそれぞれ金属クリサイド５６が形成されている。

ここで注°目すべき事項は、上記金属シリサイド５６は
、その導電性が上記ソース領域Ｓやドレイン領域りをな
す拡散層よりも遥かに良好であるということである。こ
のため、第３図に示すように、トランジスタＱｐのソー
ス領域Ｓおよびドレイン領域りの各電極取出部にてそれ
ぞれ直列に寄生する抵抗Ｒｉは、そこに形成された金属
シリサイド５６によってあたかもシャントされる形とな
り、これによりソース領域Ｓおよびドレイン領域りの各
電極取出部にそれぞれ介在する直列寄生抵抗は大幅に低
減させられるようになる。そしてこれにより、このＭＯ
８電界効果トランジスタＱｐを用いて構成されるＣ−Ｍ
Ｏ８論理回路に寄生する時定数を小さくして、その動作
速度を効果的に高めることができるようになる。つまり
、Ｍ２Ｓ部の動作速度を向上させることができ、これに
より半導体集積回路装置全体としての動作速度も向上さ
せることができるようになる、という効果が得られるの
である。さらに、そのＭ２Ｓ部のソース争ドレイン領域
Ｓ、Ｄに寄生する直列抵抗を低くすることにより、Ｍ２
Ｓ部のＧｍなどの性能を向上させることができる、とい
う優れた効果も得られるのである。

なお、第２図において、５８はＰ　Ｓ　Ｇ　（ＩＪン・
シリケート−ガラス）からなるパシベーション、６０は
電極および配線をなすアルミニウム層６０をそれぞれ示
す。また、ｐはｐｍ導電不純物がドープされた部分を、
ｎはｎ型導電不純物がドープされた部分をそれぞれ示す
。

次に、この発明による半導体集積回路装置の製造方法の
一実施例を説明する。

この発明による半導体集積回路装置の製造方法は、前述
したＢｉ／Ｃ−ＭＯ５型半導体集積回路装置の製造方法
であって、バイポーラトランジスタのペース領域とコレ
クタ領域に跨がる部分およびＭＯ８電界効果トランジス
タのソース・ドレイン領域にそれぞれ金属シリサイドを
形成するととモニ、バイポーラトランジスタ部における
金属シリサイドとＭＯ８電界効果トランジスタ部におけ
る金属シリサイドとを同時に形成することを特徴とする
。

以下、その具体的な実施例を第４図から第１４図に基づ
いて工程順に説明する。

先ず、第４図はこの発明による半導体集積回路装置を製
造するために予備加工された半導体基板の一部を示す。

同図において、半導体基板１０としては、ｐ型導電不純
物が薄くドープされたシリコン単結晶基板が使用される
。このｐ−半導体基板１０にはｎ−型エピタキシャル層
１６が形成され、また基板１０とエピタキシャル層１６
との間にはｎ＋型埋込層１２およびｐ＋型埋込分離層１
４が形成されている。１８は表面を覆う酸化膜である。

次に、第５図は第４図の半導体基板にｎ型ウェル２０お
よびｐ型２ｚを形成した状態を示す。ｎ型ウェル２０は
ｎ型埋込層１２の上に、ｐｍｍウニ／ｌ／２はｐ型分離
層２２の上にそれぞれ形成される。２４は、ウェル２０
．２２の形成の際に一旦除去された後再度形成されて残
った酸化膜を示す。

なお、２種のウェル２０．２２は、ｎ型およびｐ型の２
種の導電不純物の導入を先に行なってから同時に引伸し
拡散することにより形成される。

第６図は第５図の半導体基板にＬＯＣＯ８による厚い部
分酸化膜２６を形成した状態を示す。この部分酸化膜２
６は素子形成領域ａ１〜ａ４以外の部分に形成される。

なお、図示を省略するが、この部分酸化膜２６が形成さ
れる部分にはチャンネルストッパーを形成するための導
電不純物があらかじめ導入される。

第７図は第６図の半導体基板の領域ａｌ、ａ２にゲート
電極３０を設けた状態を示す。このゲート電極３０は、
表面の酸化膜の比較的薄い部分を全面エツチングにより
一旦除去した後に新しく形成された薄い（５００Ａ程度
）ゲート酸化膜２８上に形成される。ゲート電極３０は
、一旦全面にデポジションされた多結晶シリコン層をバ
タ一二ングエツチすることにより形成される。

第８図は第７図の半導体基板の領域ａａＫｐ型ベース拡
散層３４を形成した状態を示す。この拡散層３４は、フ
ォトレジスト３２をマスクとしてリンＰなどの導電不純
物を選択的に打込んだ後、熱拡散処理することにより形
成される。

第９図は第８図の半導体基板の領域ａ４にコレクタ拡散
層（ＣＮ）を形成するために、リンＰなどのｎ型不純物
を選択的に打込んだ状態を示す。

この打込みは、表面酸化膜に開孔４０，４２をエツチン
グ形成してから全面に多結晶シリコン層３６をデポジシ
ョンし、さらにその上にフォトレジスト４４によるマス
クを形成した後に行なわれる。開孔４０は領域ａ４のコ
レクタ電極取出し部となる部分に、また開孔４２は領域
ａ３のエミッタ領域となる部分にそれぞれ形成される。

この場合、領域ａ３の開孔４２は上記フォトレジスト４
４で覆われる。従って、ここでのｎ型導電不純物の打込
みは領域ａ４だけに行なわれる。

なお、同図に示す段階では拡散は行なわれておらず、リ
ンＰなどの導電不純物が領域ａ４に導入されただけとな
っている。

第１０図は第９図の半導体基板の領域ａ２゜ａ４にエミ
ッタ拡散層およびｎ＋型ソース・ドレイン領域を形成す
るために、砒素Ａｓなとのｎ型導電不純物を選択的に打
込んだ状態を示す。この打込みは、領域ａ１には直接性
ない、またそれ以外の部分には上記多結晶シリコン層３
６の上から行なう。これにより、領域ａ１のゲート電極
３００両側部分ではｎ型導電不純物が直接導入される。

また、他の部分では多結晶シリコン層３６にｎ型導電不
純物が導入される。

第１１図は第１０図の半導体基板を加熱処理することに
よって領域ａ１にｎ＋型ソース嗜ドレイン領域５０を形
成した状態を示す。これと同時に、その加熱処理により
、多結晶シリコン層３６に導入したｎ型導電不純物が領
域ａ３の開孔の下に拡散してｎ＋Ｗエミッタ拡散層４８
が形成される。

また、領域ａ４に打込まれていたｎｍ導電不純物も同時
に拡散してｎ＋型コレクタ拡散層（ＣＮ　）４６が形成
される。

第１２図は第１１図の半導体基板の領域ａ２にｐ＋型ソ
ース−ドレイン領域５４を形成した状態を示す。この領
域５４は、高圧低温下で形成される気相成長酸化膜５２
および部分酸化膜２６をマスクとしてホウ素Ｂムどのｐ
型導電不純物を選択的に打込んだ後、拡散処理を行なう
ことにより形成される。

なお、上記ｐ型導電不純物は領域ａ３のベース拡散層３
４にも打込まれて拡散される。これにより、そのベース
領域３４におけるｐ型不純物濃度を選択的に高めること
ができる。

第１３図は第１２図の半導体基板にライト酸化すること
により、ベース拡散層をグラフトベース構造とし、次に
リン・シリケート・ガラス（ＰｓＧ）によるパッジベー
ジコン５８を形成した後、さらに金属シリサイド５６を
形成した状態を示す。

ここでは、ＰｓＧ膜を全面に被着した後、金属シリサイ
ド形成領域に開孔を設け、そして金属シリサイド５６を
形成する。この金属シリサイド５６は、領域ａ３におけ
るｎ型ウェル２ｏとｐ型ベース拡散層３４に跨がる部分
と、領域ａｌ、ａ２の各ソース・ドレイン領域５０．５
４とに同時に形成される。この金属シリサイド５６を形
成するには、先ず、全面に白金などの金属をスパッタリ
ングなどによって被着させた後、不要部分を選択除去す
る。次に、熱処理（シンター）を行なって金属とシリコ
ンの接合部分に金属シリサイドを形成する。そして、未
反応の金属を除去することにより、同図に示すように所
定の部分に金属シリサイド５６だけを残すことができる
。

第１４図は第１３図の半導体基板にアルミニウム層６０
による電極を形成した状態を示す。ここでは、アルミニ
ウムを全面に蒸着した後、電極部分と配線部分とをパタ
ーニングエッチすることが行なわれる。これにより、バ
イポーラトランジスタＱｂと共に、ｐチャンネルＭＯ８
電界効果トランジスタＱｐおよびｎチャンネルＭＯ８電
界効果トランジスタＱｎが形成される。そして、バイポ
ーラトランジスタＱｂのベース領域となる拡散層３４と
コレクタ領域となるウェル２０とに跨力する部分、およ
びＭＯ８電界効果トランジスタＱｐ＋Ｑｎの各ソース・
ドレイン領域となる拡散層５０゜５４にそれぞれ同時に
金属シリサイド５６を形成することができる。このとき
、ノくイボーラトランジスタＱｂ側に形成された金属シ
リサイド５６を１、該バイポーラトランジスタＱｂのベ
ースからコレクタに向けて接続するショットキーノ（リ
ャータ゛イオードとなり、これにより該）くイポーラト
ランジスタＱｂは高速型ショットキートランジスタとな
る。

以上のようにして、金属シリサイド５６の形成を同時に
行なうことにより、前述したごとき効果を奏する半導体
集積回路装置が比較的少な℃・工程でもって形成される
のである。

〔効果〕

（１）バイポーラトランジスタとＭＯ８電界効果トラン
ジスタとが混在して形成される半導体集積回路装置にあ
って、上記ＭＯ８電界効果トランジスタのソース・ドレ
イン領域に金属シリサイドな形成したことにより、その
ＭＯ８電界効果トランジスタのソース会ドレイン領域に
寄生する直列抵抗を低くして該抵抗による゛時定数を小
さくすることができ、これによりＭ２Ｓ部の動作速度を
効果的に向上させて全体として動作速度の速い半導体集
積回路装置を得ることができる、という効果が得られる
。

（２）　これとともに、Ｍ２Ｓ部のソース・ドレイン領
域に寄生する直列抵抗が低くなることにより、Ｍ２Ｓ部
のＧｍなどの性能も向上させることができ、これにより
一層の高速化が達成される、と〜・５効果も得られる。

（３）　また、上記バイポーラトランジスタのベース領
域とコレクタ領域に跨がる部分および上記ＭＯ８電界効
果トランジスタのソース・ドレイン領域にそれぞれ金属
シリサイドを形成するとともに、バイポーラトランジス
タ部における金属シリサイ）’とＭＯ８電界効果トラン
ジスタ部における金属シリサイドとを同時に形成するこ
とにより、上述したごとき効果を奏する半導体集積回路
装置が従来プロセスを変更せず、マスクを変更するだけ
で形成でき、プロセスが複雑化しない、という効果が得
られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではフエ＜、その要旨を逸脱しな（・範囲で種々
変更可能であることはいうまでもない。例えば、上記金
属シリサイドを形成するための金属は白金以外の金属、
例えばタングステンなどであってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ／Ｃ−ＭＯ８半
導体集積回路装置の高速化技術に適用した場合について
説明したが、それに限定されるものではなく、例えば、
Ｃ−ＭＯ８以外のＭＯ８素子例えばｎ　Ｍ　ＯＳあるい
はりＭＯ８による論理回路が形成される半導体集積回路
装置の高速化技術などにも適用できる。

【図面の簡単な説明】

第１図はこの発明の実施例による半導体集積回路装置の
要部における平面レイアウト状態を示す図、 第２図は第１図に示した半導体装置の要部を示す断面図
、 第３図は第１図および第２図に示した半導体装置に形成
される素子の等価回路図、 第４図はこの発明による半導体集積回路装置を製造する
ために予備加工された半導体基板の一部を示す断面図、 第５図は第４図の半導体基板にウェルを形成した状態を
示す断面図、 第６図は第５図の半導体基板にＬＯＣＯ８による厚い部
分酸化膜を形成した状態を示す断面図、第７図は第６図
の半導体基板にゲート電極を設けた状態を示す断面図、 第８図は第７図の半導体基板にベース拡散層を形成した
状態を示す断面図、 第９図は第８図の半導体基板にコレクタ拡散層。 を形成するための不純物を打込んだ状態を示す断面図、 第１０図は第９図の半導体基板にエミッタ拡散層および
ｎ＋型ソース・ドレイン領域を形成するための不純物を
打込む状態を示す断面図、第１１図は第１０図の半導体
基板にエミッタ拡散層およびｎ＋型ソース・ドレイン領
域を形成した状態を示す断面図、 第１２図は第１１図の半導体基板にｐ＋型ソース・ドレ
イン領域を形成した状態を示す断面図、第１３図は第１
２図の半導体基板にパッシベーションおよび金属シリサ
イドを形成した状態を示す断面図、 第１４図は第１３図の半導体基板に電極を形成した完成
状態を示す断面図である。 Ｑｂ・・・パイボー之トランジスタ（ショットキートラ
ンジスタ）、Ｑｎ・・・ｎチャンネルＭＯ８ｔＮ効果ト
ランジスタ、Ｑｐ・・・ｐチャンネルＭＯ８電界効果ト
ランジスタ、Ｃ・・・コレクタ領域、Ｂ・・・ペース領
域、Ｅ・・・エミッタ領域、Ｇ・・・ゲート電極、Ｓ・
・・ソース領域、Ｄ・・・ドレイン領域、ＳＤ・・・シ
ョットキーバリヤ・ダイオード、Ｒｉ・・・直列寄生抵
抗、１０・・・ｐ−型半導体基板、１２・・・ｎ＋型埋
込層、１４・・・ｐ＋型埋込分離層、１６・・・ｎ−型
エピタキシャル層、１８・・・酸化膜、２０・・・ｎ型
ウェル、２２・・・ｐ型ウェル、２４・・・酸化膜、２
６・・・ＬＯＣＯ８による厚い部分酸化膜、２８・・・
ゲート酸化膜、３０・・・ゲート電極、３２・・・フォ
トレジスト、３４・・・ｐ型ベース拡散層、３６・・・
多結晶シリコン層、４０．４２・・・開孔、４４・・・
フォトレジスト、４６・・・コレクタ拡散層ＣＮ、４８
・・・ｎ＋型エミッタ拡散層、５０・・・ｎ＋型ソース
・ドレイン拡散層、５２・・・気相成長酸化膜、５４・
・・ｐ＋型ノース・ドレイン拡散層、５６・・・金属シ
リサイド、５８・・・パシベーション、６０・・・アル
ミニウム層。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタとＭＯ８電界効果トランジ
   スタとが混在して形成される半導体集積回路装置であっ
   て、上記ＭＯ８電界効果トランジスタのソース・ドレイ
   ン領域に金属シリサイドを形成したことを特徴とする半
   導体集積回路装置。 ２、上記バイポーラトランジスタのペース領域とコレク
   タ領域に跨がる部分に金属シリサイドが形成され、これ
   により該バイポーラトランジスタのペースからコレクタ
   に向けて等測的に接続するショットキーバリヤのダイオ
   ードが形成されていることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ３、ＭＯ８電界効果トランジスタとバイポーラトランジ
   スタとが混在して形成される半導体集積回路装置の製造
   方法であって、上記バイポーラトランジスタのペース領
   域とコレクタ領域に跨がる部分ｉよび上記ＭＯ８電界効
   果トランジスタのソース・ドレイン領域にそれぞれ金属
   シリサイドを形成するとともに、バイポーラトランジス
   タ部における金属シリサイドとＭＯ８電界効果トランジ
   スタ部における金属シリサイドとを同時に形成すること
   を特徴とする半導体集積回路装置の製造方法。