KR0133540B1 - 섈로우 npn 에미터 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 방법 - Google Patents
섈로우 npn 에미터 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 방법Info
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Abstract
내용없음.
Description
제1도는 매입 콜렉터를 갖는 MOS 및 바이폴라 영역을 형성한 후의 실리콘 기판의 단면도.
제2도는 진성 베이스를 주입하는 스텝을 도시한 단면도.
제3도는 PMOS 트랜지스터의 폴리 게이트를 형성하는 스텝을 도시한 도면.
제4도는 폴리를 패턴화하고 측벽 산화물을 형성하는 도시한 도면.
제5도는 에미터, 베이스, 콜렉터 및 소오스/드레인을 형성하고, 기판상에 티타늄층을 스퍼터링(sputtering)하는 스텝을 도시한 도면.
제6도는 노출된 실린더 및 폴리실리콘상의 규화물(silicide)층을 형성하는 스텝을 도시한 도면.
제7도는 바이폴라 트랜지스터의 와인성 베이스 및 PMOS 트랜지스터의 소오스/드레인을 주입하는 스텝을 도시한 도면.
제8a도는 바이폴라 트랜지스터의 에미터를 주입하는 스텝을 도시한 도면.
제8b도 및 제8c도는 규화물층 형성 상태를 상세하게 도시한 도면.
제9도는 국부 상호 접속부를 패턴화시키는 스텝을 도시한 도면.
제10도는 중간 레벨 산화물 및 접점을 형성하는 스텝을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : p-형 반도체물질 웨이퍼(기판) 12, 14 : n+반도체
16, 18, 20 : p-형 형역 22, 24 : n-탱크
26, 28, 30 : 필드 산화물 영역 32 : 필드 산화물층
34 : 콜렉터 영역 35 : 더미 게이트 산화물층
36 : 게이트 산화물층 38, 52 : 산화물층
42 : 질화물 캡 44 : p-진성베이스 영역
46 : 도우프 폴리실리콘층 48 : 게이트 전극
50 : 콜렉터 플러그 56, 58 : 측벽 산화물층
60, 62 : 개구 66 : 티타늄층
68, 70, 72, 74, 76, 78 : 규화물층 80, 82 : 포토 레지스층
96, 98, 100 : 국부 상호 접속부 104, 106, 110 : p+영역
108 : n+영역 112 : 중간 레벨 산화물층
114 : 베이스 접점 16 : 에미터 접점
120 : 게이트 접점 122 : 소오스/드레인 접점
본 발명은 바이폴라 및 MOS 트랜지스터를 형성하기 위한 BICMOS방법에 관한 것으로, 특히 섈로우(shallow)규화물 접합부를 가진 MOS 장치의 소오스/드레인과 NPN 장치의 에미터 및 베이스를 형성하기 위한 방법에 관한 것이다.
바이폴라 트랜지스터를 갖는 p-채널 트랜지스터(PMOS) 및 n-채널 트랜지스터(NMOS)를 사용한 FET 구조물의 집적회로는 근년에 사용이 증가되어 왔다. 이 장치들을 BICMOS 장치라고 한다. MOS장치용의 구동소자로서 바이폴라 트랜지스터를 사용하면 전체 장치의 속도 특성을 개량시킨다. 바이폴라 트랜지스터는 용량성 부하(capacitive load)를 구동시키기에 아주 적합한 고 트랜스콘덕턴스(high transconductance)를 특징으로 한다. 동일한 회로 내에 MOS장치 및 바이폴라 장치를 집적화하는 것의 한 단점은 바이폴라 장치를 제조하기 위한 스텝이 MOS 장치를 제조하는 스텝과 다소 다르다는 것이다. 이것은 바이폴라 장치 MOS장치의 별개의 제조 스텝을 필요로 하는데, 이것은 다수의 열 사이클(thermal cycle)을 필요로 하게 되기 때문에 전체적으로 복잡한 공정을 발생시킨다. 이 두가지 방법을 조정하기 위하여, 2개의 장치들의 다수의 소자들을 형성하기 위해 제조 스텝을 결합하려는 경향을 띠어 왔다.
바이폴라 장치 및 MOS장치내의 더욱 중요한 구조물중의 하나는, 바이폴라 트랜지스터의 에미터 및 베이스와 MOS 장치의 소오스/드레인을 형성하는 반도체 접합부이다. 기존의 기술에서, 이 구조물은 적당한 도전형의 불순물의 비교적 얇은 영역을 제공하도록 주입되고, 그 다음 불순물이 선정된 깊이로 야금(metallugical)접합부를 형성하기 위해 후속 어닐링(annealing)스텝으로 기판내로 하향 주입된다. 그러나, MOS장치 및 바이폴라 장치의 형성은 모두 이 접합부들이 기판 상의 다른 구조물에 관련하여 정확히 정렬(align)되는 것을 필요로 한다. 이 정렬은 접합부가 처리공정시의 상이한 스텝에서 형성되고 열 사이클에 의해 조정될 때 다로 어렵게 된다.
상기 단점을 감안하여, 바이폴라 장치내의 에미터 및 베이스 접합부와 MOS 장치의 소오스/드레인 접합부가 최소의 공정 스텝수로 제조되고 처리 공정시에 최소의 열 사이클 수로 노출되는, BICMOS장치를 형성하기 위한 개량된 방법이 필요하다.
본 명세서에 기술하고 청구한 본 발명은 기판내에 2개의 영역, 즉 MOS 트랜지스터를 형성하기 위한 영역 및 NPN 바이폴라 트랜지스터를 형성하기 위한 한 영역이 정해지게 하는 방법에 관한 것이다. 이 영역들이 정해진 후, 게이트 전극이 MOS 트랜지스터 내에 패턴화되고 측벽 산화물이 이 전극의 수직벽 상에 형성된다. 그 다음에는 산화물층과 분리된 에미터 영역 및 베이스 영역을 정하기 위해 에미터 및 베이스 개구(opening)가 바이폴라 트랜지스터 영역의 표면상의 산화물층 내에 패턴화된다. 그 다음에는 티타늄(titanium)과 같은 내화 금속(refractory metal)의 층이 MOS트랜지스터의 소오스/드레인 영역 및 바이폴라 트랜지스터의 에미터 및 베이스 영역과 접촉하는 전체 표면상에 스퍼터(sputter)된다. 그 다음에는 실리콘 표면 및 폴리실리콘 표면의 노출 부분상에 규화물을 형성하기 위해 내화 금속이 반응된다.
티타늄의 반응 후에는, n-형 불순물이 바이폴라 트랜지스터의 에미터 영역 및 NMOS형 트랜지스터의 소오스/드레인 영역내로 주입되고 p-형 불순물이 바이폴라 트랜지스터의 베이스 영역 및 PMOS형 트랜지스터의 소오스/드레인 영역내로 주입되므로, 주입된 불순물은 그 위에 형성된 규화물층내로 주입된다. MOS트랜지스터의 게이트 전극 주위의 측벽 산화물 외에도 비반응 내화금속이 게이트 전극의 연부 및 하부 채널 영역으로부터 주입된 불순물을 오프셋(offset)시키도록 작용하고, 간격을 두고 배치된 산화물층과 상부 비반응 내화금속은 주입된 불순물을 마스크하고 바이폴라 트랜지스터의 에미터와 와인성(extrinsic) 베이스 사이의 실리콘의 표면 내로 불순물이 주입되지 못하게 하도록 작용한다. 후속 어닐링 스텝은 규화물층 아래에 야금 접합부를 형성하기 위해 규화물층 내에 매입된 불순물을 기판내로 하향 주입한다.
바이폴라 트랜지스터의 베이스 및 에미터 영역 및 MOS트랜지스터의 소오스/드레인 영역 위에 규화물층을 형성하는 제1공정은, 여러개의 야금 접합부를 단일 어닐링 스텝으로 형성하여 이 접합부들을 형성하는 데 필요한 스텝의 수를 제거시킴으로써 기술적인 장점을 제공한다. 부수적인 기술적 장점은 규화물층내로 불순물을 주입한 다음, 후속적으로 비반응 내화 금속을 제거시키기 전에 불순물을 기판내로 하향 주입함으로써 실현되는데, 이 스텝은 섈로우 접합부를 제공한다. 또 다른 기술적인 장점은 내화 금속이 위에 스퍼터 된 산화물층에 의해 분리된 수평 공간 형태내에 외인성 베이스 및 에미터 영역을 형성함으로써 실현된다. 상부 내화 금속층 내로의 도펀트(dopant)의 주입은 규화물층 내로의 주입과 함께, 나머지 불순물이 야금 접합부를 형성하기 위해 기판내로 하향 주입되는 동안, 도펀트가 에미터 영역과 외인성 베이스 사이의 공간 산화물을 통과하지 못하게 한다. 이 스텝은 외인성 베이스와 에미터 사이의 영역을 형성하기 위한 자기-정렬(self-aligned)마스크로서 작용한다.
이제 제1도를 참조하면, NPN 트랜지스터 및 PMOS트랜지스터의 제조 상태를 설명하기 위한 BICMOS장치의 제조 방법의 한 스텝의 단면도가 도시되어 있다. 그러나, NMOS 트랜지스터도, 후에 상세히 기술하는 바와 같이, NPN 트랜지스터와 함께 제조될 수 있다는 것을 알아야 된다.
바이폴라 집적회로의 종래의 제조 방법에서는, 제1도내에 참조번호(10)으로 표시한 것과 같은 p-형 반도체 물질의 얇은 웨이퍼(wafer)가 제공되고, 2개의 n+반도체 영역(12 및 14)가 약 40Kev의 주입 에너지로 약 5×1015이온/cm2의 도즈로 함께 안티몬(antimony)과 같은 불순물을 기판내로 주입함으로써 형성된다. 그 다음 기판은 주입된 영역(12 및 14)은 어닐링 스텝을 받아 하향주입되고, 그 다음 p-형 영역(16, 18 및 20)을 형성하도록 p-형 불순물을 주입한다. p-형 영역은 60Kev의 에너지에서 약 1×1013이온/cm2의 도세이지(dosage)로 붕소를 주입함으로써 형성된다. n- 및 p-매입층의 형성후에는, n-형 에피택셜(epitaxial)층이 기판의 상부상에 형성되는데, 이 내에는 바이폴라 및 MOS트랜지스터의 탱크가 형성된다. 에피택셜층은 약 80Kev의 에너지에서 약 1.5-2.5×1012이온/cm2의 도세이지로 인(phosphorus)과 같은 n-형 불순물로 주입되고, 바이폴라 트랜지스터용으로 사용되는 n-탱크(22) 및 MOS 트랜지스터용으로 사용될 n-탱크(24)를 형성하도록 어닐된다. 두꺼운 필드 산화물 영역(26 및 28)은 바이폴라 트랜지스터 영역을 분리시키기 위해 형성되고, 두꺼운 필드 산화물 영역(28) 및 두꺼운 필드 산화물 영역(30)은 MOS 트랜지스터 영역을 분리시키도록 작용할 수 있다. 부수적인 두꺼운 필드 산화물층(32)은 바이폴라 트랜지스터 영역의 콜렉터 영역을 정하기 위해 필드 산화물 영역(26 및 28)사이에 제공된다.
필드 산화물은 약 8000Å의 산화물 두께를 형성하기 위해 기판을 약 900℃에서 증기 산화(steam oxidization)스텝을 받게 함으로써 형성된다. 질화물은 n-영역(22 및 24)위는 물론 콜렉터 영역(34)내에서 산화물 성장을 선택적으로 방지시킨다. 콜렉터 영역은 딥(deep)콜렉터라고 불리우는 콜렉터영역(34) n+를 형성하기 위해 약 100Kev의 에너지 레벨에서 약 2-3×1016이온/cm2의 도세이지로 인으로 선택적으로 주입된다. 영역(34)는 n+매입 콜렉터(12) 내로 연장되는 고농도로 도우프된(doped) 영역이다. 도시하지는 않았지만, p-영역은 n-영역(24)에 인접해서 형성되어, NMOS장치가 형성되게 할 수 있는 두꺼운 필드 산화물의 영역에 의해 분리될 수 있다. 간단히 하기 위하여, 본 명세서에서는 PMOS장치에 대해서만 설명하겠다.
제1도에 도시된 구조물의 형성후에, n-탱크(22), n-탱크(24)내의 실리콘 표면은 실리콘을 노출시키도록 습식 에칭(wet etch)되고, 그 다음 기판(10)은 산화 분위기에 있게 되어, 더미 게이트(dummy gate)산화물층(35)가 제2도에 도시한 바와 같이 n-영역(24)위에 형성된다. 더미 게이트 산화물층(35)는 약 200-300Å의 두께로 형성된다.
더미 게이트 산화물층(35)의 형성후에, 질화물 캡(cap, 42)는 기판(10)상에 피착되고, 바이폴라 트랜지스터 내의 n-탱크 영역(22)만을 노출시키도록 패턴화된다. 산화물층(38)은 2000Å 사이의 두께로 n-탱크(22) 위에 형성되고, 그 다음 기판(10)은 진성 p-베이스 영역(44)를 주입하기 위해 이온 주입 스텝을 받게 된다. 이 주입은 약 80Kev의 에너지 레벨에서 약 1-2×1014이온/cm2의 붕소 도세이지로 행해진다. 주입 영역(44)는 처음에 비교적 얇은 영역인데 후속 열처리 스텝으로 두꺼워진다. 그 다음 질화물 캡(42)가 스트립(stripped)되고 기판은 임계조정(threshold adjust)주입을 받게 되어 비교적 가볍게 주입된다. 그러나, 간단히 하기 위하여, 영역(44)는 n-탱크(22)에 관한 최종 두께로 도시되어 있다.
진성 p-베이스(44)의 형성 및 임계 주입후에, 더미 게이트 산화물층(35)가 제거되고 게이트 산화물층(36)이 약 200Å의 두께로 형성된다. 그 다음 다결정 실리콘층은 층(46)을 형성하기 위해 약 4,000Å의 두께로 피착된다. 그 구조물의 결과는 제3도에 도시되어 있다. 그 다음 층(46)은 도우프된 폴리실리콘층을 제공하도록 85Kev의 에너지에서 1.0×1016이온/cm2의 도세이지로 인과 같은 n-형 불순물을 주입받는다. 그 다음 도우프된 폴리실리콘층(46)은 폴리실리콘 게이트 전극(48)을 제공하도록 패턴화되고 에칭된다.
게이트 전극(48)이 형성된 후에는, 적합한 산화물층이 약 300-500Å의 두께로 전체 기판위에 피착되거나 성장되므로, 전극(48)의 모든 측상이 산화물층(52)로 캡슐화(encapsulating)된다. 이 구조물의 결과는 제도에 도시되어 있다. 이 피착후에, 이 층은 딥 콜렉터(34)의 표면을 포함한 평평한 표면으로부터 산화물을 클리어시키기 위해 수직 방향으로 비등방성(anistrophic)에칭된다.
이 에칭은 게이트 전극(48)의 한 측상에 측벽 산화물(56)을 남기고 대향측상에 측벽 산화물(48)을 남긴다. 부수적으로, 산화물층(38)은 비등방성 에칭이 산화물층(64)에 의해 분리된 개구(60 및 62)를 형성하게 하기 위해 패턴화된다. 측벽 산화물(56 및 58)의 목적은 후에 명확히 기술하는 바와 같이 게이트 전극(48)의 수직 표면을 밀봉하는 것이다. 측벽 산화물을 형성하기 위한 방법은 1952년 10월 26일자로 혼크-센 후(Hornq-Sen Fu)등에 허여되고 텍사스 인스트루먼츠, 인코포레이티드(Texas Instruments, Inc.)에 양도된 미합중국 특허 제4,356,040호내에 기술되어 있다.
제5도에 도시한 바와 같이 측벽 산화물층(56 및 58)을 형성후에는, 내화 금속인 티타늄의 층(66)이 약1,000Å의 두께로 진공장치내에서 기판(10)의 상부상에 스퍼터된다. 이것은 게이트 전극(48)의 상부 표면의 노출된 폴리실리콘, 측벽 산화물층(56 및 58)의 양면상의 노출된 실리콘, 딥 콜렉터(34)의 노출된 실리콘 표면, 및 개구(60 및 62)내의 노출된 실리콘 표면 위에 놓이게 되는 적합한 층이다. 전형적으로, 티타늄층(66)은 스퍼터링에 앞서서 소정의 노출된 실리콘 또는 폴리실리콘상에 잔여 산화물이 남아 있지 않도록 하기 위하여 1.0%의 염산(hydrochloric acid) 내에서 먼저 습식 에칭된다.
티타늄층(66)의 형성후에, 티타늄은 약 30분 동안 아르곤 및 질소 분위기에서 약 675℃의 온도로 반응된다. 이 반응은 n-탱크(24)내의 실리콘에 인접한 티타늄층(66)의 부분이 실리콘을 소비하고 티타늄 이중 규화물(disilicide)을 형성하게 한다. 부수적으로, 게이트 전극(48)의 노출된 상부 표면, 딥 콜렉터(34)의 노출된 상부 표면 및 개구(60 및 62)내의 노출된 실리콘과 인접한 티타늄층(66)의 부분도 실리콘을 소비하고 티타늄 이중 규화물을 형성한다. 이 반응은 약1,500Å의 티타늄 이중규화물의 두께를 발생시키고, 티타늄의 작은 부분은 표면상에 반응되지 않은 채로 남아 있게 된다. 그러므로 규화물층(68)이 측벽 산화물층(58)의 연부와 필드 산화물(30)의 연부 사이에 형성되고, 규화물층(70)이 측벽 산화물(56)의 연부와 필드 산화물층(28)의 연부 사이에 형성되며, 규화물층(72)가 게이트 전극(48)의 상부표면상에 형성된다. 이와 유사한 방법으로, 규화물층(74)가 개구(60)내에 형성되고, 규화물층(76)이 개구(62)내에 형성되며 규화물층(78)이 딥 콜렉터(34)의 상부 표면 내로 형성된다.
초기 티타늄층(66)은 규화물층(68-78)내에서만 티타늄 이중규화물로 변환되고, 티타늄층(66)의 나머지 부분은 남아 있게 되는데, 이 나머지 부분은 산화물 위에 놓이게 된다. 티타늄이 아르곤 및 질소 분위기내에서 반응했기 때문에, 이 영역내의 티타늄의 노출 표면의 일부는 티타늄 질화물로 변화되고, 하부 산화물에 인접한 비규화물 티타늄의 부분은 티타늄 산화물로 변환된다. 최종적인 구조물은 제6도에 도시되어 있다.
티타늄이 티타늄 이중 규화물을 형성하기 위해 노출된 실리콘 및 폴리실리콘 표면과 반응된 후에, 기판(10)은 규화물층(74) 및 콜렉터 플러그(50)을 마스크 오프(mask off) 시키기 위해 포토레지스트층(80)으로 덮힌다. 그 다음에는 티타늄층(66)의 노출 부분의 표면을 통해 규화물층(68, 70, 74 및 76)내로 p-형 불순물을 주입하기 위해 주입 스텝이 실행된다. 부수적으로, 소정의 p-형 불순물이 게이트 전극(48)의 상부 표면상의 규화물층(72)내로 주입된다. 이 불순물들이 폴리실리콘 게이트 전극(48)내로 주입되어 이미 주입된 불순물의 효과를 역으로 하더라도, 규화물층(72)는 계속 고도전성 표면을 제공한다. 주입된 p-형 불순물은 소정의 기본적인 소오스/드레인 주입으로 될 수 있고, 양호한 실시예에서, 주입은 약 5×1015이온/cm2의 도세이지로 약 50Kev의 에너지에서 주입되는 붕소를 사용한다. 이 스텝은 제7도에 도시되어 있다.
제8a도에서는, n-형 불순물의 주입을 허용하기 위해 바이폴라 트랜지스터내의 규화물층(74)를 제외한 기판 위의 모든 부분을 마스크 오프하도록 포토레지스트층(82)가 기판(10)상에 스펀(spun)되도록 후속 스텝이 제공된다. 그러나, 설명하지는 않았지만, NMOS 트랜지스터도 PMOS 트랜지스터의 소오스/드레인 영역내로 p-형 불순물을 주입하는 스텝과 유사한 방법으로 NMOS 트랜지스터의 소오스/드레인 영역내로 n-형 불순물을 주입할 수 있게 하기 위하여 노출된다.
포토레지스트층(82)가 형성된 후에는, n-형 불순물이 2스텝의 공정으로 규화물층(74)내로 주입된다. 양호한 실시예에서는, 비소(arsenic)가 n-형 불순물로 사용된다. 비소 주입은 약 3×1015이온/cm2의 도세이지로 240-360Kev 사이의 에너지를 갖는 기본적인 이중 전하 주입이다. 그 다음에는 4×1014이온/cm2의 도즈로 110-180Kev의 전압으로 인이 주입된다. 선택적으로, 110-180Kev의 전압에서 약 3×1015이온/cm2의 도세이지로 인만이 주입될 수 있다. 전압은 변화될 수 있지만, 목적은 주입한 후에 규화물층(68, 70, 74 및 76)내에 선정된 깊이로 도펀트 종단면(profile)의 피크(peak)를 배치시키기 위한 것이다. 양호한 실시예에서, 이 피크는 규화물층(68 및 70)과 n-층(24), 및 규화물층(74 및 76)과 p-진성 베이스(44) 사이에 형성된 접합부에 근접하게 배치된다. n- 및 p-주입의 도세이지와 이 도세이지들이 주입되는 깊이는 바이폴라 및 MOS트랜지스터 모두의 바람직한 특성의 함수이므로, 따라서 조정될 수 있다.
규화물층(68) 및 측벽 산화물층(56 및 58)은 제8a도에 상세히 도시되어 있다. 상술한 바와 같이, 규화물층(68-78)의 형성후에는, 티타늄층(66)의 일부가 남게 되는데, 이것은 티타늄 이중규화물을 형성하는 반응을 하지 않는다. 이것은 측벽 산화물층(58) 위의 부분(84), 측벽 산화물층(54)위의 부분(86), 및 측벽 산화물층(30)위의 부분(88)을 발생시킨다. 상술한 바와 같이, 부분(84-88)은 티타늄 질화물 및 티타늄 산화물의 결합부를 형성하도록 반응한다. 이온 주입 스텝중에 티타늄층(66)의 비반응 부분이 기판상에 남아 있기 때문에, 주입된 불순물은 측벽 산화물층(58)의 연부와 필드 산화물층(30)의 연부로부터 떨어져 간격을 두고 배치된다. 불순물은 규화물층(68)의 표면내의 지점(90) 및 지점(92) 사이의 기판(10)내로만 주입된다. 지점(90)은 측벽 산화물층(58) 및 티타늄층(66)의 부분(84)의 결합된 두께와 동일한 거리만큼 게이트 전극(48)의 수직측면으로부터 간격을 두고 배치된다.
바이폴라 트랜지스터 영역내에서 형성된 규화물층(74 및 76)은 제8b도에 상세히 도시되어 있다. 티타늄 이중규화물층(74 및 76)을 형성하기 위한 티타늄층(66)의 반응 후에, 이 티타늄층(66)은 규화물층(74)에 인접한 측벽 산화물층(64)상의 비반응 부분(94) 및 규화물층(66)에 인접한 측벽 산화물층(64)상의 비반응 부분(94)을 남긴다. 이것은 불순물이 지점(98)과 지점(100)사이에서만 규화물층(74)내로 주입되게 한다.
규화물층(76)내로 p-형 불순물을 주입하거나 규화물층(74)내로 n-형 불순물을 주입하기 위하여, 불순물의 어느 것도 참조번호(95)로 표시한 2개의 영역 사이의 영역내로 통과하지 않는다는 것이 중요하다. 이 영역(95)는 후술하는 바와 같이 섈로우 접합부의 형성후에 에미터를 구성하는 규화물층(74)와 외인성 베이스를 구성하는 규화물층(76)을 분리시킨다. 불순물이 p-형 진성 베이스(44)내의 영역(95)로 통과하지 못하게 하기 위하여, p- 및 n-주입의 에너지는 규화물층(74 및 76)을 서로 분리시키는 산화물층(64)위에 있는 티타늄층(66)의 부분내에 이 불순물이 배치되도록 되어 있다. 일단 대부분의 불순물이 산화물층(64)위에 있는 티타늄층(66)내로 주입되면, 산화물의 확산 계수가 대단히 낮기 때문에, 열 사이클로 인한 후속 확산이 산화물층(64)에 의해 하향 방향으로 차단된다. 이 방법으로, 산화물층(64)은 마스크의 기능을 수행하고, 포토레지스트층(80 및 82)는 불순물이 규화물층(74) 및 규화물층(76)내에 각각 주입되지 못하게 하도록만 작동한다.
규화물층(74 및 76)내로 n-형 및 p-형 불순물을 주입하고 규화물층(68 및 70)내로 p-형 불순물을 주입한 후에, 기판은 국부 상호 접속부를 형성하도록 패턴화되고, 그 다음 국부 상호 접속부용으로 패턴화되지 않는 티타늄층(66)의 비반응 부분을 제거하도록 산용액(acid solution)내에서 에칭된다. 티타늄 이중규화물은 이 공정에 의해 제거되지 않으며, 또한 티타늄 질화물의 패턴화된 부분도 제거되지 않는다. 예를 들면, 티타늄의 경우에 적당한 에칭은 H2SO4및 H2O2의 용액으로 구성되는 습식 에칭이다. 티타늄이 규화물을 형성하기 위하여 실리콘 또는 다결정 실리콘과만 반응하기 때문에, 필드산화물층을 덮고 있는 패턴화되지 않은 부분, 베이스 및 에미터와 간격을 두고 배치된 산화물층(64), 및 측벽 산화물층(56 및 58)은 이들로부터 티타늄을 제거하게 된다. 습식 에칭은 티타늄 질화물 및 티타늄 산화물 모두를 공격하므로, 패턴화된 티타늄 질화물 또는 티타늄 이중 규화물 외의 다른 것은 나중에 도전층이 남지 않는다. 비반응된 티타늄의 패턴화되지 않은 부분을 제거한 후의 최종적인 구조물은 제9도에 도시되어 있다. 티타늄 이중규화물 방법은 1985년 10월 8일자로 시. 케이. 라우(C.K.Lau)에게 허여되고 텍사스 인스트루먼츠, 인코포레이티드(Texas Instruments, Inc.)에 양도된 미합중국 특허 제4,545,116호에 기술되어 있다.
패턴화된 티타늄 질화물은 한 단부가 규화물층(68)에 접속되어 필드 산화물층(30)위에 있는 국부 상호 접속부(96), 한 단부가 규화물층(70)에 접속되고 필드 산화물층(28)위에 있는 국부 상호 접속부(98), 한 단부가 이중 규화물층(74)에 접속되고 필드 산화물층(32)위에 있는 국부 상호 접속부(100), 및 한 단부가 이중규화물층(76)에 접속되고 필드 산화물층(26)위에 있는 국부 상호 접속부(102)를 발생시킨다.
불순물이 규화물층(68,70,74 및 76)내에 주입되고 비반응 및 패턴화되지 않은 티타늄이 제거된 후, 기판은 티타늄 이중 규화물의 저항율을 안정화시키고 더욱 낮추기 위해 아르곤 분위기에서 약 800℃의 온도에서 30분 동안 어닐된다. 티타늄 이중규화물은 이 위에 형성된 모든 실리콘 또는 폴리실리콘 영역의 도전율을 증가시키어 자기-정렬된 방법을 이룬다. 부수적으로, 불순물은 규화물층(68,70,74 및 76)의 하부에 야금 접합부를 형성하기 위하여 기판의 실리콘 내로 하향 주입된다.
상기 방법은 불순물을 주입하기 전에 규화물층(68,70,74 및 76)을 형성하는 것으로 설명하였으나, 불순물은 규화물을 형성하도록 반응하기 전에 티타늄층(66)내로 주입될 수 있다. 그에 따라서, 규화물층(68,70,74 및 76)을 형성하기 위한 반응은 기판 내로 불순물을 주입한 후에 수행된다. 그러나 규화물 및 하부 접합부 모두를 형성하기 위한 반응 스텝시에 열 사이클의 길이가 증가할 수 있다.
최하부 접합부에 인접한 규화물층(68,70,74 및 76)내로 초기에 주입된 도펀트가 어닐링 스텝에 의해 기판내로 외향 및 하향 확산될 때에는, 두 방향으로 확산된다. 제1방향은 기판 내로 하향되고 제2방향은 측방향으로 된다. 하향 확산을 깊이라 한다. 양호한 실시예에서, 기판 내의 모든 열 사이클이 완료된 후에, 이것은 약 1,000Å의 측방향 확산과 더불어 약 1,500Å의 길이의 접합부를 발생시킨다. 이것은 규화물층(68) 하부에 p+영역(104), 규화물층(70) 하부에 p+영역(106), 규화물층(74) 하부에 n+영역(108), 및 규화물층(76) 하부에 p+영역(110)을 형성한다. p+영역(104 및 106)은 PMOS 트랜지스터의 소오스/드레인 접합부를 형성하고 n+영역(108)은 에미터를 형성하며, p+영역(110)은 NPN트바이폴라 트랜지스터의 외인성 베이스를 형성한다.
제9도를 참조하면, 게이트 전극(48)하부의 채널 영역과 인접한 p+영역(104 및 106)의 연부가 기판상에 스퍼트된 티타늄층(66)의 두께 및 측벽 산화물층(56 및 58)의 두께에 의하여 결정되는 크기(dimension)만큼 게이트의 연부로부터 오프셋된다는 것을 알 수 있다. 오프셋은 디자인 선택의 문제로서, p+영역(104 및 106)의 측방향 확산을 고려하기 위해 사용된다. p+영역(104 및 106)의 연부는 게이트 전극(48) 하부의 채널 영역의 연부와 공칭적으로 일렬로 정렬된다.
바이폴라 트랜지스터내의 p+영역(110) 및 n+영역(108)에 관련하여, 서로 인접한 두 영역의 연두들 사이의 거리가 약 1,500 내지 2,500Å으로 되는 것 만이 바람직하다. 제6도에 도시한 바와 같이, 산화물층(64)을 형성하기 위해 산화물 내에 정해지는 개구(60 및 62)가 한 스텝내에서 패턴화되기 때문에, 이것은 선정된 거리가 베이스와 에미터 영역 사이에 형성되는 자기정렬 스텝을 발생시킨다. 그러나, 제7도 및 제8도에 도시한 바와 같이, 아직도 포토레지스트층(80 및 82)가 마스크 오프되도록 각각의 개구(60 또는 62)위에 완전히 놓이게 해야 한다. 1미크론이상의 기술에 의해, 이것은 용이하게 달성될 수 있다.
소오스/드레인 접합부를 형성하는 p+영역(68 및 70)이 형성되고 p+영역(110) 및 n+영역(108)이 바이폴라 트랜지스터내에 형성된 후, 산화물의 중간 레벨은 기판의 표면위에 피착되고, 그 다음 금속 트랜지스터 접점용의 개구를 형성하기 위해 마스크되고 패턴화된다. 이것은 제10도에 도시되어 있다. 이것은 기판 위에 형성되는 중간 레벨 산화물층(112)을 발생시킨다. 베이스, 접점(114)는 중간 레벨 산화물(112)을 통해 형성되고, 또한 에미터 접점(116) 및 콜렉터 접점(118)도 형성된다. NMOS 트랜지스터는 게이트 전극(48)의 상부 표면위에 있는 규화물층(72)과 접촉하여 형성된 게이트 접점(120), 및 국부상호 접속부(92 및 99)와 각각 접촉하는 소오스/드레인 접점(122 및 124)을 갖고 있다.
요약하면, 2개의 영역, 즉 MOS트랜지스터를 형성하기 위한 영역과 NPN바이폴라 트랜지스터를 형성하기 위한 영역이 기판 내에 정해지게 하는 방법이 제공된다. 이 영역들이 정해진 후에, 게이트 전극이 MOS트랜지스터 내에 패턴화되고 측벽 산화물이 이 MOS 트랜지스터의 수직벽 상에 형성된다. 에미터 및 베이스 개구는 산화물층과 분리된 에미터 및 베이스를 정하기 위해 바이폴라 트랜지스터 영역의 표면 내에 패턴화된다. 그 다음에는 티타늄층이 MOS 트랜지스터의 소오스/드레인 영역 및 바이폴라 트랜지스터 내의 에미터 및 베이스 영역과 접촉하는 전체 표면 위에 스퍼터된다. 그 다음 티타늄은 실리콘 표면 및 폴리실리콘 표면의 노출된 부분 상에 티타늄 이중 규화물을 형성하도록 반응된다. 그후, NMOS 트랜지스터가 형성되는 경우에, n-형 불순물이 바이폴라 트랜지스터의 에미터 및 MOS 트랜지스터의 소오스/드레인 영역내로 주입되고, PMOS 트랜지스터가 형성되는 경우에, p-형 불순물이 바이폴라 트랜지스터의 베이스 및 MOS트랜지스터의 소오스/드레인 영역내로 주입되므로, 주입된 불순물을 위에 형성된 규화물층 내로 매입된다. 비반응 티타늄은, MOS 트랜지스터의 게이트 주위의 측벽산화물과 더불어, 하부 채널 영역 및 게이트 전극의 연부로부터 주입된 불순물을 오프셋시키도록 작용하고, 간격을 두고 배치된 산화물층과 상부의 비반응 티타늄층은 주입된 불순물을 마스크하고 바이폴라 트랜지스터의 에미터와 외인성 베이스 사이의 실리콘 표면내로 이 불순물이 주입되지 못하게 한다. 후속 어닐링 스텝은 규화물층 하부에 야금 접합부를 형성하기 위해, 규화물층 내에 매입된 불순물을 기판내로 하향 주입한다.
양호한 실시예에 대해 자세히 설명하였으나, 첨부된 특허청구범위에 의해 정해진 본 발명의 원리 및 범위를 벗어나지 않고서 본 발명을 여러가지로 변경, 대체 및 교체할 수 있다.
Claims (30)
- BICMOS 장치를 형성하기 위한 방법에 있어서, 제1도전형의 기판을 제공하는 단계, 제1도전형의 진성 베이스 및 제2도전형의 매입 콜렉터를 갖고 있고, 제2도전형의 딥 콜렉터를 가진 실리콘의 표면에 접속된 바이폴라 영역을 기판의 제1영역내에 형성하는 단계, 제1 및 제2도전형의 MOS영역을 기판의 제2영역내에 형성하는 단계, 게이트 전극의 양측 상에 소오스/드레인 영역을 정하기 위해 게이트 산화물 층에 의해 기판의 표면으로부터 분리되게 MOS 영역들 중 1개 이상의 MOS영역 내에 다결정 실리콘 게이트 전극을 형성하는 단계, 게이트 전극의 측벽 상에 측벽 산화물을 형성하고 소오스/드레인 영역의 실리콘 표면을 노출시키는 단계, 진성 베이스 영역위의 제1영역내에 산화물층을 형성하되, 산화물층의 일부에 의해서 분리되며 실리콘 기판의 하부 표면을 노출시키는 에미터 개구 및 베이스 개구를 형성하는 단계, 기판 위에 내화금속층을 형성하여 노출된 실리콘 표면과 접촉시키는 단계, MOS영역 및 바이폴라 영역 내에 상기 노출된 실리콘 표면을 가지고 규화물을 형성하도록 내화금속을 반응시키는 단계, 제1도전형 MOS영역 및 베이스 개구내에 형성된 규화물 내로 제1도전형의 불순물을 선택적으로 주입하는 단계, 제2도전형 MOS영역 및 에미터 개구내에 형성된 규화물 내로 제2도전형의 불순물을 선택적으로 주입하는 단계, 규화물을 형성하는데 있어 반응하지 않은 내화 금속층 부분을 제거하는 단계, 및 규화물층 하부에 금속 접합부를 형성하도록 규화물 내로 주입된 불순물을 규화물로부터 하부 실리콘 내로 하향 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 측벽 산화물을 형성하는 단계가 기판 위에 선정된 두께로 산화물층을 피착시키는 단계 및 MOS영역 내의 실리콘 표면에 거의 수직인 표면을 제외하고는 모든 산화물을 제거시키기 위해 산화물을 비등방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 제1영역 위의 산화물층 내에 에미터 및 베이스 개구를 형성하는 단계가 선정된 두께로 기판위에 산화물층을 피착하는 단계 및 형성된 산화물층 내의 베이스 및 에미터 개구를 패턴화하고 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 제1 및 제2도전형의 불순물을 선택적으로 주입하는 단계가 불순물이 에미터 및 베이스 개구와 간격을 두고 떨어져 있는 산화물 위에 있는 비반응 실리콘 내에 상부의 비반응 내화 금속의 깊이를 초과하지 않게 주입되도록, 불순물을 규화물층 내의 소정의 깊이로 규화물 내로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 내화금속이 티타늄으로 구성되고 규화물이 티타늄 이중 규화물로 구성되는 것을 특징으로 하는 방법.
- 제1항에 있어서, 기판내로 불순물을 하향 주입하는 단계가 선정된 기간 동안 선정된 온도로 기판을 어닐링 하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 제1 및 제2도전형의 불순물을 선택적으로 주입하는 단계가 제2도전형의 불순물이 주입되지 않는 기판 부분을 마스크 오프시키는 단계, 불순물이 비마스크된 규화물내로 주입되도록 선정된 에너지 및 도세이지로 기판내로 제1도전형의 불순물을 주입하는 단계, 제1도전형의 불순물이 주입되지 않는 기판 부분을 마스크 오프시키는 단계, 및 불순물이 비마스크된 규화물 내로 주입되도록 선정된 에너지 및 도세이지로 기판내로 제2도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 에미터 및 베이스 개구를 형성하는 단계가 규화물이 콜렉터 접점을 제공하기 위해 위에 형성되도록 딥 콜렉터 위에 있는 실리콘 표면을 노출시키는 단계 및 콜렉터 개구 내로 제2도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제8항에 있어서, 게이트 전극을 형성하는 단계가 기판위에 게이트 산화물층을 형성하는 단계, 선정된 두께로 게이트 산화물층 위에 다결정 실리콘층을 피착하는 단계 및 게이트 전극을 형성하기 위해 다결정 실리콘층을 패턴화하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 모든 MOS 트랜지스터 및 바이폴라 트랜지스터가 두꺼운 필드 산화물층에 의해 서로 분리되도록 기판의 제1영역내에 형성된 바이폴라 트랜지스터와 기판의 제2영역 내에 형성된 MOS 트랜지스터 사이에 두꺼운 필드 산화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항의 방법에 의해 형성된 BICMOS 장치.
- BICMOS 장치내에 섈로우 규산화물 베이스 및 에미터 접합부를 형성하기 위한 방법에 있어서, p-형 기판을 제공하는 단계, 기판의 제1영역내의 실리콘 표면과의 딥 콜렉터 접속부를 갖고 매입 콜렉터 위에 베이스/에미터 영역을 갖고 있는 n-형 매입 콜렉터를 형성하는 단계, 제1영역으로부터 분리된 기판 내에 n-형 MOS영역을 형성하는 단계, 선정된 두께로 기판 위에 게이트 산화물층을 형성하는 단계, 베이스/에미터 영역내의 산화물층 하부에 진성 베이스를 형성하는 단계, 선정된 두께로 게이트 산화물층 위에 다결정 실리콘층을 형성하는 단계, 게이트 전극을 형성하도록 다결정 실리콘층을 패턴화하고 에칭하는 단계, 결정 실리콘 게이트 전극의 수직 표면상에 측벽 산화물을 형성하는 단계, 인접한 실리콘의 표면을 선택적으로 노출시킴으로써 베이스/에미터 영역 내에 베이스 영역, 베이스/에미터 영역 내에 에미터 영역, 딥 콜렉터 영역내에 콜렉터 영역을 형성하는 단계-베이스 영역은 선정된 두께의 산화물층에 의해 에미터 영역으로부터 분리됨-, 기판위에 내화 금속층을 형성하여 상기 노출된 실리콘 및 폴리실리콘 표면과 접촉시키는 단계, 내화 금속의 대응 규화물층을 형성하기 위해 기판 내의 노출된 실리콘 표면 및 게이트 전극 내의 폴리실리콘의 표면과 접촉하는 내화 금속층 부분을 반응시키는 단계, p-형 불순물이 MOS트랜지스터 소오스/드레인을 형성하기 위해 게이트 전극의 양측상의 영역과 베이스 영역내의 규화물층 내로 주입되도록 베이스 영역을 제외하고는 제1영역내의 규화물층을 마스크 오프시키고 선정된 에너지 및 도세이지로 p-형 불순물을 주입하는 단계, n-형 불순물이 에미터 영역 및 콜렉터 영역내의 규화물층 내로 주입되도록 에미터 영역을 제외한 제1영역 및 MOS영역 내의 규화물층을 마스크 오프시키고 선정된 에너지 및 도세이지로 n-형 불순물을 기판내로 주입하는 단계, 기판위에 내화 금속층을 전면적으로 형성하는 단계, 선택 위치에서의 국부 상호 접속부를 위하여 기판을 패턴화하는 단계, 규화물을 형성하도록 반응하지 않고 국부 상호 접속부 패턴의 일부가 아닌 내화금속층 부분을 제거시키는 단계 및 규화물층 하부에 야금 접합부를 형성하기 위해 기판 내로 불순물 물질을 하향 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, n-형 MOS영역이 필드 산화물층에 의해 제1영역으로부터 분리되고 베이스/에미터 영역이 필드 산화물층에 의해 딥콜렉터로부터 분리되는 것을 특징으로 하는 방법.
- 제12항에 있어서, 게이트 산화물층 하부에 진성 베이스를 형성하는 단계가 p-형 불순물이 진성 베이스를 형성하기 위해 게이트 산화물층을 통과하도록 소정의 에너지 및 도세이지로 p-형 불순물을 베이스/에미터 영역내로 선택적으로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 도전율을 증가시키기 위해 다결정 실리콘층의 형성후에 이 다결정 실리콘층을 윈도우핑하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 측벽 산화물을 형성하는 단계가 기판위에 선정된 두께로 산화물층을 피착하는 단계, 및 실리콘 표면에 거의 수직인 표면을 제외하고는 모든 산화물을 제거하기 위해 산화물을 비등방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 베이스/에미터 영역 내에 베이스 및 에미터 영역을 형성하는 단계가 선정된 두께로 산화물층을 형성하는 단계, 베이스 개구 및 에미터 개구를 정하기 위해 베이스/에미터 영역 내에 게이트 산화물층을 패턴화하는 단계 및 베이스 및 에미터 영역을 분리시키는 선정된 두께의 산화물층을 뒤에 남기기 위해 베이스 영역 및 에미터 영역 내의 산화물을 제거시키도록 산화물층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 규화물층 내로 n-형 및 p-형 불순물을 주입하는 단계가 이 불순물들이 베이스/에미터 영역 내의 베이스 영역 및 에미터 영역을 분리시키는 산화물층 위에 있는 비반응 내화 금속층을 통해 주입되지 않도록 각각의 규화물 층내에 소정 깊이로 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 내화금속이 티타늄으로 구성되고 규화물이 티타늄 이중 규화물로 구성되는 것을 특징으로 하는 방법.
- 제12항에 있어서, 내화 금속층을 형성하는 단계가 선정된 두께로 기판상에 내화 금속을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 기판내로 불순물을 하향 주입하는 단계가 불순물이 기판 내로 하향 확산되게 하고 규화물의 표면 저항율을 감소시키게 하기 위한 선정된 기간 동안 선정된 온도로 기판을 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항의 방법에 따라 형성된 BICMOS 장치.
- 바이폴라 장치를 형성하기 위한 방법에 있어서, 제1도전형의 기판을 제공하는 단계, 제1도전형의 진성 베이스 및 제2도전형의 매입 콜렉터를 갖고 있고 제2도전형의 딥 콜렉터를 가진 실리콘표면에 접속된 바이폴라 영역을 형성하는 단계, 산화물층의 일부에 의해 분리되게 기판의 하부 표면을 노출시키는 에미터 개구와 베이스 개구를 가진 진성 베이스 영역상의 바이폴라 영역내에 산화물층을 형성하는 단계, 기판 위에 내화금속층을 형성하여 노출된 실리콘 표면과 접촉시키는 단계, 노출된 실리콘 표면과 규화물을 형성하도록 내화 금속을 반응시키는 단계, 에미터 개구 내에 형성된 규화물 내로 제1도전형의 불순물을 선택적으로 주입하는 단계, 에미터 개구내에 형성된 규화물 내로 제2도전형의 불순물을 선택적으로 주입하는 단계, 규화물을 형성하도록 반응하지 않은 내화 금속층의 부분을 제거하는 단계 및 규화물층 하부에 야금 접합부를 형성하기 위해 규화물내로 주입된 불순물을 규화물로부터 하부 실리콘 내로 하향 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제23항에 있어서, 진성 베이스 위의 산화물층 내에 에미터 및 베이스 개구를 형성하는 단계가 선정된 두께로 기판 위에 산화물층을 피착하는 단계 및 형성된 산화물층 내에 베이스 및 에미터 개구를 패턴화하고 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제23항에 있어서, 제1 및 제2도전형의 불순물을 선택적으로 주입하는 단계가 이 불순물들이 에미터 베이스 개구와 간격을 두어 떨어져 있는 산화물 위에 있는 비반응 실리콘 내에 상부의 비반응 내화 금속의 깊이를 초과하지 않게 주입되도록 규화물층 내의 소정의 깊이로 불순물을 규화물 내로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제23항에 있어서, 제1 및 제2도전형의 불순물을 선택적으로 주입하는 단계가 제2도전형의 불순물이 주입되지 않을 기판의 일부를 마스크 오프시키는 단계가 불순물이 비마스크된 규화물 내로 주입되도록 선정된 에너지 및 도세이지로 기판내로 제1도전형의 불순물이 주입되지 않도록 선정된 에너지 및 도세이지로 기판내로 제1도전형의 불순물을 주입하는 단계, 제1도전형의 불순물을 주입하는 단계, 제1도전형의 불순물이 주입되지 않을 기판의 일부를 마스크 오프시키는 단계 및 불순물이 비마스크 규화물 내로 주입되도록 선정된 에너지 및 도세이지로 기판내로 제2도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제23항에 있어서, 에미터 및 베이스 개구를 형성하는 단계가, 규화물이 콜렉터 접점을 제공하기 위해 위에 형성되도록 딥 콜렉터 위에 있는 실리콘 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 바이폴라 장치를 형성하기 위한 방법에 있어서, 제1도전형의 기판을 제공하는 단계, 진성 베이스의 하부에 제2도전형의 매입 콜렉터를 가진 기판 내에 제1도전형의 진성 베이스 영역을 형성하는 단계, 절연층에 의해 진성 베이스로부터 분리되게 매입 콜렉터에 기판의 표면을 접속하는 기판 내에 제2도전형의 딥 콜렉터를 형성하는 단계, 기판 위에 산화물층을 형성하는 단계, 실리콘 기판의 하부 표면이 베이스 개구 및 에미터 개구 내에서 노출되고 산화물층의 일부에 의해 분리되도록 진성 베이스위에 있는 산화물층내에 에미터 개구 및 베이스 개구를 형성하는 단계, 기판의 실리콘의 하부 표면을 노출시키는 딥 콜렉터위에 개구를 형성하는 단계, 기판 위에 내화 금속층을 형성하여 노출된 실리콘 표면과 접촉시키는 단계, 노출된 실리콘 표면과 규화물을 형성하도록 내화 금속을 반응시키는 단계, 베이스 개구 내에 형성된 규화물 내로 제1도전형의 불순물을 선택적으로 주입하는 단계, 에미터 및 콜렉터 개구 내의 규화물 내로 제2도전형의 불순물을 선택적으로 주입하는 단계, 규화물을 형성하도록 반응하지 않은 내화 금속층의 부분을 제거하는 단계 및 규화물층 하부에 야금 접합부를 형성하기 위해 규화물 내로 주입된 불순물을 규화물로부터 하부 실리콘 내로 하향 주입하는 단계.
- BICMOS장치를 형성하기 위한 장치에 있어서, 제1도전형의 실리콘 기판을 제공하는 단계, 제2도전형의 딥 콜렉터에 의해 표면에 접속된 제2도전형의 매립 콜렉터 및 제1도전형의 진성 베이스를 갖고 있는 바이폴라 영역과 MOS영역을 반도체 기판내에 형성하는 단계, 게이트 전극의 양측상에 소오스/드레인 영역을 정하기 위해 게이트 산화물 층에 의해 실리콘 표면으로부터 분리되게 MOS영역내에 게이트 전극을 형성하는 단계, 바이폴라 영역의 진성 베이스 위에 산화물층을 형성하는 단계, 산화물층에 의해 분리되게 에미터용 개구와 진성 베이스용 개구를 형성하기 위해 바이폴라 영역의 진성 베이스위에 산화물을 패턴화하는 단계, 에미터 개구, 외인성 베이스 개구, 딥 콜렉터 및 소오스/드레인 영역위에 도우프된 규화물층을 형성하고, 제1형의 외인성 베이스 개구위에 도전형 규화물층을 형성하며, 에미터 개구와 제2형의 딥 콜렉터위에 도전형 규화물을 형성하고, MOS영역을 형성하는 하부 실리콘의 영역과 대향한 소오스/드레인 영역위에 도전형 규화물층을 형성하는 단계, 각각의 규화물층 하부에 야금 접합부를 형성하기 위해 규화물 층내의 불순물을 기판내로 하향 주입하는 단계 및 기판 상의 선정된 지점에 바이폴라 및 MOS 장치를 상호 접속시키기 위해 기판의 표면상에 상호 접속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- BICMOS장치를 형성하기 위한 방법에 있어서, 제1도전형의 기판을 제공하는 단계, 제1도전형의 진성 베이스 및 제2도전형의 매입 콜렉터를 갖고 있고 제2도전형의 딥 콜렉터를 가진 실리콘의 표면에 접속된 바이폴라 영역을 기판의 제1영역 내에 형성하는 단계, 제1 및 제2도전형의 MOS 영역을 기판의 제2영역내에 형성하는 단계, 게이트 전극의 양측상에 소오스/드레인 영역을 정하기 위해 게이트 산화물층에 의해 기판의 표면으로부터 분리되게 MOS영역들 중 최소한 한 영역내에 다결정 실리콘 게이트 전극을 형성하는 단계, 게이트 전극의 측벽 상에 측벽 산화물을 형성하여 소오스/드레인 영역의 실리콘 표면을 노출시키는 단계, 진성 베이스 영역위에 제1영역내에 산화물층을 형성하되, 산화물층의 일부에 의해서 분리되며 실리콘 기판의 하부 표면을 노출시키는 에미터 개구 및 외인성 베이스 개구를 형성하는 단계, 기판 위에 내화 금속층을 형성하여 노출된 실리콘 표면과 접촉시키는 단계, 제1도전형 MOS영역 및 베이스 개구내에 형성된 내화 금속 내로 제1도전형의 불순물을 선택적으로 주입하는 단계, 제2도전형 MOS영역 및 에미터 개구내에 형성된 내화 금속 내로 제2도전형의 불순물을 선택적으로 주입하는 단계, MOS영역 및 바이폴라 영역 내의 노출된 실리콘 표면과 규화물을 형성하기 위해 내화 금속을 반응시키는 단계, 규화물을 형성하도록 반응하지 않은 내화 금속 부분을 제거하는 단계 및 규화물층 하부에 야금 접합부를 형성하기 위해 규화물 내의 불순물을 규화물로부터 하부 실리콘 내로 하향 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
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