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TWI405327B - 半導體裝置 - Google Patents

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TWI405327B
TWI405327B TW098105516A TW98105516A TWI405327B TW I405327 B TWI405327 B TW I405327B TW 098105516 A TW098105516 A TW 098105516A TW 98105516 A TW98105516 A TW 98105516A TW I405327 B TWI405327 B TW I405327B
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Akira Mizumura
Hiroaki Ammo
Tetsuya Oishi
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Sony Corp
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Description

半導體裝置
舉例而言，本發明係關於一種其上封裝有鰭式場效應電晶體之半導體裝置。
因場效應電晶體(在下文中稱為FET)之日益增加之較小大小而產生之一減小之閘長度導致一短通道效應。該效應致使一汲極電流即使在缺少任一源極至汲極通道之情形下流動。為抑制該效應，已提出一種鰭式類型FET(在下文中稱為一鰭式FET)。已針對包含記憶體之邏輯主要研究及開發了此等鰭式FET(例如，涉及日本專利特許公開申請案第2006-310847號)。
下文將參照圖21A至22C描述迄今提出之鰭式FET之結構。圖21A至21C係圖解說明一輸入閘成對電晶體之一實例之圖示。圖22A至22C係圖解說明兩輸入閘成對電晶體之一實例之圖示。
如圖21A中所圖解說明，一源極擴散層520形成於一端上，且一汲極擴散層530在(鰭式)活化層510(1)至510(6)中之每一者之另一端上。該等層510(1)至510(6)自一半導體基板突出。鰭式FET(1)至(6)由一閘電極550形成，該閘電極形成於源極擴散層520與汲極擴散層530之間。
接著，一汲極區Drain1由活化層510(1)至510(3)之汲極擴散層530形成，且一汲極區Drain2具有活化層510(4)至510(6)之汲極擴散層530。活化層510(1)至510(6)之源極擴散層520藉由一共同源極區S連接在一起。閘電極550亦連接至一共同閘觸點540。
圖21C之等效電路圖中所圖解說明之一電晶體500-1由鰭式FET(1)至(3)形成，且一電晶體500-2具有鰭式FET(4)至(6)。
如圖21C中所圖解說明具有一共同源極及閘極且並行連接之成對電晶體500-1及500-2稱為一輸入閘成對電晶體。
圖21B圖解說明一其中圖21A中所圖解說明之鰭式FET(1)至(3)及鰭式FET(4)至(6)垂直配置成相對於共同源極區S彼此相對之實例。
另一方面，圖22A圖解說明兩輸入閘成對電晶體之一實例。在該等成對電晶體中，鰭式FET(1)至(3)藉由一閘電極550-1連接至一閘觸點540-1，且鰭式FET(4)至(6)藉由一閘電極550-2通至一閘觸點540-2。
圖22B圖解說明一其中鰭式FET(1)至(3)及鰭式FET(4)至(6)垂直配置成相對於共同源極區S彼此相對之實例。
圖22C圖解說明以上實例之一等效電路圖。
圖21A及22A中所示之實例具有一缺點：該等電晶體之間的間距寬度頗長。該等電晶體之間的最短可行間距寬度係在該等電晶體之間提供經改良之匹配之最佳方式。然而，此方法涉及減小間距寬度之技術困難。
在圖21B及22B中所示之實例中，源極擴散層520由該等電晶體所共享。為此，電流沿彼此相反的方向流過形成於 該兩個電晶體之活化層510中之通道。因此，該等電晶體受到因該過程(例如，離子注入之陰影效應)而產生之碰撞之不利影響，因此導致該等電晶體之間的不良匹配。
期望提供一種在經封裝之鰭式場效應電晶體之間提供一狹窄間距寬度及極佳匹配之半導體裝置。
一根據本發明之一第一實施例之半導體裝置包含第一及第二電晶體。該第一及第二電晶體中之每一者皆由複數個鰭式電晶體形成。該第一及第二電晶體並行連接以電性地共享一源極。該複數個鰭式電晶體各自包含一鰭式活化層。該鰭式活化層自一半導體基板突出。一充當源極之源極層形成於一端上，且一汲極層在該鰭式活化層之另一端上以形成一通道區。該等鰭式活化層配置成並行地毗鄰於彼此。該等汲極層經安置以使得電流在該第一與第二電晶體之間沿相反方向流過該複數個鰭式電晶體。
一閘電極應較佳地經由一絕緣膜形成於該汲極與源極層之間的該等鰭式活化層中之每一者上。該等鰭式活化層上之該等閘電極應較佳地連接在一起。
一閘電極應較佳地經由一絕緣膜形成於該汲極與源極層之間的該等鰭式活化層中之每一者上。該第一電晶體中包含之該等鰭式活化層上之該等閘電極應較佳地連接在一起。該第二電晶體中包含之該等鰭式活化層上之該等閘電極應較佳地連接在一起。
該半導體裝置應較佳地包含虛設活化層，其適於維持該等鰭式活化層中之每一者之形狀。
該半導體裝置應較佳地包含虛設閘電極，其適於維持該等閘電極中之每一者之形狀。
若該第一及第二電晶體之大小不同，則該複數個鰭式電晶體應較佳地被劃分成第一及第二區。該第一區由該等鰭式電晶體以一在該第一與第二電晶體之間提供一1:1大小比例之方式形成。該第二區由除形成該第一區之彼等鰭式電晶體之外之剩餘鰭式電晶體形成。形成於該第二區中之該等鰭式電晶體之該等鰭式活化層以一對稱方式形成該第一或第二電晶體之汲極以使得自該第一或第二電晶體之該等汲極流動之電流彼此抵消。
該半導體裝置應較佳地包含複數個包含該第一及第二電晶體之電晶體。在該複數個電晶體中，該第一及第二電晶體之該等鰭式活化層定向成不同於其它電晶體之彼等鰭式活化層以減小因該半導體基板上之定向而產生之潛在影響。
一根據本發明之一實施例之半導體裝置包含第一及第二電晶體。該第一及第二電晶體中之每一者皆由複數個鰭式電晶體形成。該第一及第二電晶體並行連接以共享一源極。該複數個鰭式電晶體各自包含一鰭式活化層。該鰭式活化層自一半導體基板突出。一源極層充當一源極形成於一端上，且一汲極層在該鰭式活化層之另一端上以形成一通道區。該等鰭式活化層配置成並行地毗鄰於彼此以使得該等鰭式活化層之該等汲極層交替地形成該第一及第二電晶體之汲極。
本發明提供一種在經封裝之鰭式場效應電晶體之間提供一狹窄間距寬度及極佳匹配之半導體裝置。
下文將參照隨附圖式描述本發明之較佳實施例。
(第一實施例)
圖1係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。圖2A及2B係圖1中所示之半導體裝置之截面圖。應注意，圖2A係一在圖1中之線L1-L2上提取之截面圖，且圖2B係一在圖1中之線L3-L4上提取之截面圖。圖3係圖1中所示之半導體裝置之一等效電路圖。圖4係一圖解說明一根據本實施例之半導體裝置之一實例之立體視圖。
在圖1中所圖解說明之半導體裝置10中，八個鰭式活化層(在下文中簡稱為活化層)11以一橫跨一閘電極13之方式以一間距寬度H配置於其間。閘電極13連接至一閘觸點12。間距寬度H相依於毗鄰活化層11之間的距離。
應注意，在下文所給出之對較佳實施例之描述中，鰭式活化層及其它組件之數目僅係為便於解釋而提供之實例。為便利起見，圖1中之活化層11將在該頁上自左向右寫為活化層11(1)至11(8)(例如，活化層11(1)對應於圖1中一圓圈中所包封之數字)。類似地，鰭式FET及電流ID將視需要以相同方式書寫，亦即，鰭式FET(1)至鰭式FET(8)。
接著將主要參照圖2A給出對沿圖1中之線L1-L2提取之截面圖之一描述。
活化層11(1)至11(8)以一自一形成於一半導體基板A上之氧化矽(SiO2 )膜14突出之方式由矽(Si)形成。活化層11(1)至11(8)之表面被矽化。
活化層11中之每一者皆覆蓋有一閘電極13，除在具有氧化矽膜14之接觸表面上。一閘極絕緣膜15提供於活化層11與閘電極13之間。閘電極13由(例如)多晶矽(聚Si)形成。
在圖2A中，活化層11(8)經由一接觸孔17安置於連接至閘觸點12之端部處，該接觸孔形成於一覆蓋閘電極13之絕緣第一層間膜16之一部分中。
接觸孔17及稍後將描述之其它接觸孔(圖2B中之「110」、「115」、「117」及「118」)皆(例如)以鎢填充。此外，閘觸點12及其它電極(亦即，稍後描述之電極111、汲電極114及源電極116)以鋁填充。然而，該等電極之材料並不具體限於鋁，亦可使用任一其它材料，只要其導電。
接著將主要參照圖2B給出對沿圖1中之線L3-L4提取之截面圖之一描述。
一汲極擴散層18形成於一端上，且一源極擴散層19在圖1中所示之活化層11(3)之另一端上。
汲極擴散層18經由形成於第一層間膜16中之接觸孔110連接至電極111。
電極111經由一接觸孔113連接至汲電極114，該接觸孔形成於一覆蓋電極111之頂部之絕緣第二層間膜112中。
另一方面，源極擴散層19經由形成於第一層間膜16中之接觸孔115連接至源電極116。
如圖2B及4中所圖解說明，一個鰭式FET由如下組件形成：亦即，活化層11之汲極擴散層18及源極擴散層19、經由接觸孔連接至以上擴散層之電極(114及116)、形成於其間夾有閘極絕緣膜15之活化層11上之閘電極13及連接至此佈線之閘觸點12。
假定，汲極擴散層18及源極擴散層19兩者皆由一n型層形成。若將一閘電壓VGS 施加至閘觸點12，且一電壓VDS 在汲電極與源電極114及116之間以便將一正電壓施加至汲極擴散層18，則一通道將形成於源極擴散層與汲極擴散層19及18之間，從而致使一汲極電流自汲極擴散層18流動至源極擴散層19。
另一方面，源極擴散層19形成於圖2B中之L3側上所示之活化層11中。源極擴散層19形成圖1中所示之一共同源極區S(A)之部分。活化層11之源極擴散層19經由形成於第一層間膜16中之接觸孔118連接至一源電極119。
接著將參照圖3中所示之等效電路圖給出對圖1中所圖解說明之鰭式FET之配置之一描述。
電晶體Tr1及Tr2包含八個圖1中所圖解說明之鰭式FET。該電晶體Tr1及Tr2具有一共同閘極且如圖3中所圖解說明在其源極處並行連接。
更具體而言，第一電晶體包含鰭式FET(1)、(3)、(5)及(7)，且第二電晶體包含鰭式FET(2)、(4)、(6)及(8)。
電晶體Tr1之一汲極DL及電晶體Tr2之一汲極DR交替地包含相應的鰭式FET。
更詳細地，鰭式FET(1)及(3)之電極111經由接觸孔113藉由汲電極114連接在一起，因此形成一汲極區DL(A)。
類似地，鰭式FET(5)及(7)之電極111經由接觸孔113藉由汲電極114連接在一起，因此形成一汲極區DL(B)。
為描述圖1，汲極區單獨寫為「DL(A)」及「DL(B)」。然而，該等汲極區DL(A)及DL(B)於進一步上覆層上連接在一起，因此形成圖3中所示之電晶體Tr1之一汲極DL(汲極區DL)。
類似如上所述，一汲極區DR(A)由鰭式FET(2)及(4)之電極111形成，且一汲極區DR(B)具有鰭式FET(6)及(8)之電極111。
接著，該等汲極區DR(A)及DR(B)於進一步上覆層上連接在一起，因此形成圖3中所示之電晶體Tr2之汲極DR(汲極區DR)。
另一方面，鰭式FET(1)及(3)之源電極116連接在一起，且鰭式FET(5)及(7)之源電極116亦連接在一起，因此構成電晶體Tr1之源極。
類似地，鰭式FET(2)及(4)之源電極116連接在一起，且鰭式FET(6)及(8)之源電極116亦連接在一起，因此構成電晶體Tr2之源極。
為將圖3中所示之電晶體Tr1及Tr2之源極連接在一起，鰭式FET(1)及(3)之已連接在一起之源電極116及鰭式FET(6)及(8)之彼等已連接在一起之源電極連接在一起，因此形成一共同源極區S(A)。
類似地，一共同源極區S(B)由鰭式FET(2)、(4)、(5)及(7)形成。
雖然，為便於解釋，該等共同源極區寫為「S(A)」及「S(B)」，但電晶體Tr1及Tr2之源極如圖3中所圖解說明連接在一起。
應注意，圖1中所示之一區段X上方之連接可使用活化層11而非鰭式FET(1)、(3)、(6)及(8)之源電極116形成。對於圖1中所示之一區段Y上方之連接同樣如此。
如上所述成對且並行連接之電晶體Tr1及Tr2稱為一輸入閘成對電晶體。
接著將參照圖5給出對圖1中所示之半導體裝置10之運作之一描述。圖5係一用於描述根據本實施例之半導體裝置之運作之視圖。
若將閘電壓VGS 施加至閘觸點12，且電壓VDS 在汲極區DL及DR之汲電極114與共同源極區S(A)及S(B)之間以便將一正電壓施加至活化層11中之每一者之汲極擴散層18，則一通道將形成於源極擴散層與汲極擴散層19及18之間，從而致使電流ID自汲極擴散層18流至源極擴散層19(圖5中之箭頭指示電流ID之方向)。
更具體而言，一電流ID(1)流過鰭式FET(1)，且一電流ID(3)通過鰭式FET(3)，兩者皆自汲極區DL(A)流至共同源極區S(A)。
一電流ID(2)流過鰭式FET(2)，且一電流ID(4)通過鰭式FET(4)，兩者皆自汲極區DR(A)流至共同源極區S(B)。
一電流ID(5)流過鰭式FET(5)，且一電流ID(7)通過鰭式FET(7)，兩者皆自汲極區DL(B)流至共同源極區S(B)。
一電流ID(6)流過鰭式FET(6)，且一電流ID(8)通過鰭式FET(8)，兩者皆自汲極區DR(B)流至共同源極區S(A)。
然而，電流ID(1)及ID(3)之方向與電流ID(5)及ID(7)之方向相反。類似地，電流ID(2)及ID(4)之方向與電流ID(6)及ID(8)之方向相反。
如圖1中所圖解說明之鰭式FET之配置及連接確保構成電晶體Tr1及Tr2對之成對電晶體中電流方向之總體匹配。
本實施例防止因由於電流流動方向之差別而引起之該過程而產生之潛在影響。此准許鰭式FET以一無浪費方式之配置，因此在該等電晶體之間提供一小間距寬度。
(第一實施例之修改實例)
接著將給出對第一實施例之一修改實例之一描述。圖6係一圖解說明根據本實施例之半導體裝置之一修改實例之平面圖。
如在圖6中所示一半導體裝置10a之情形中，閘觸點12及一閘觸點12a可各自連接於閘電極13之每一個側上。因此，閘觸點12a經由一接觸孔17b連接至閘電極13。
在本實施例中，已描述一其中兩個鰭式FET之源極及汲極連接在一起之情形。然而，兩個或更多個鰭式FET之源極及汲極可連接在一起。在此情形下，橫跨閘電極13之鰭式FET數目至少為12。
(第二實施例)
圖7係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。圖8係圖7中所示之半導體裝置之一等效電路圖。
一半導體裝置10b包含具有兩個閘觸點12a1 及12a2 之成對電晶體。如圖8中所圖解說明，該成對電晶體獨立於彼此控制兩個閘極。本實施例藉由提供三個共同源極區S(A)、S(B)及S(C)提供圖8中所示之成對電晶體。下文將給出對本實施例與第一實施例之差別之一描述。
如圖8中所圖解說明，電晶體Tr1及Tr2使其閘極輸入獨立於彼此且於其源極處並行連接。
更具體而言，一電晶體Tr1a包含鰭式FET(1)、(3)、(5)及(7)，且一電晶體Tr2a包含鰭式FET(2)、(4)、(6)及(8)。
汲極區DL(A)、DL(B)、DR(A)及DR(B)形成於與第一實施例中之彼等位置不同的位置處。然而，連接至該等汲極區中之每一者之鰭式FET與第一實施例中之彼等鰭式FET相同。
不像在第一實施例中，為將圖8中所示之電晶體Tr1a及Tr2a之源極連接在一起，鰭式FET(1)及(3)之已連接在一起之源電極116及鰭式FET(2)及(4)之彼等已連接在一起之源電極連接在一起，因此形成共同源極區S(A)。
類似地，共同源極區S(B)由鰭式FET(5)及(7)，且共同源極區S(C)具有鰭式FET(6)及(8)形成。
如圖7中所圖解說明之鰭式FET之配置及連接允許該兩個電晶體之源極如圖8中所圖解說明連接在一起作為源極S。
圖8中所示之電晶體Tr1a之閘極係藉由將鰭式FET(1)、(3)、(5)及(7)之閘電極13a1 共同連接至閘觸點12a1 而形成。
類似地，圖8中所示之電晶體Tr2a之閘極係藉由將鰭式FET(2)、(4)、(6)及(8)之閘電極13a2 共同連接至閘觸點12a2 而形成。
如上所述成對之電晶體稱為兩輸入閘成對電晶體。
若將閘電壓VGS 施加至閘觸點12，且電壓VDS 如圖7中所圖解說明在汲極區DL(A)、DL(B)、DR(A)及DR(B)之汲電極114與共同源極區S(A)至S(C)之間以便將一正電壓施加至活化層11中之每一者之汲極擴散層18，則一通道將形成於源極擴散層與汲極擴散層19及18之間，從而致使電流ID自汲極擴散層18流至源極擴散層19。
更具體而言，電流ID(1)及ID(3)自汲極區DL(A)流至共同源極區S(A)，且電流ID(2)及ID(4)自汲極區DR(A)流至共同源極區S(A)。
電流ID(5)及ID(7)自汲極區DL(B)流至共同源極區S(B)，且電流ID(6)及ID(8)自汲極區DR(B)流至共同源極區S(C)。
然而，電流ID(1)及ID(3)之方向與電流ID(5)及ID(7)之方向相反。類似地，電流ID(2)及ID(4)之方向與電流ID(6)及ID(8)之方向相反。
如圖7中所圖解說明之鰭式FET之配置及連接確保構成電晶體Tr1a及Tr2a對之成對電晶體中電流方向之整體匹配。
本實施例防止因由於電流流動方向之差別而引起之該過程而產生之潛在影響。此准許鰭式FET以一無浪費方式之配置，因此在該等電晶體之間提供一小間距寬度H。
(第二實施例之修改實例)
接著將給出對第二實施例之一修改實例之一描述。圖9係一圖解說明根據本實施例之半導體裝置之一修改實例之平面圖。
如在圖9中所示之一半導體裝置10c之情形中，閘觸點12a1 及12c1 各自連接於閘電極13a1 之每一個側上。閘觸點12a2 及12c2 可各自連接於閘電極13a2 之每一個側上。因此，一閘觸點12c1 經由一接觸孔17c1 連接至閘電極13a1 ，且一閘觸點12c2 經由一接觸孔17c2 通至閘電極13a2 。
(第三實施例)
圖10係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。圖11A係圖1中所示之半導體裝置之一截面圖。圖11B係圖10中所示之半導體裝置之一截面圖。然而，應注意，圖11A及11B中之截面圖係如自圖10中所示之一方向A所見且僅顯示半導體基板A上之活化層11。
一半導體裝置10d具有虛設活化層120a及120b，該等虛設活化層各自形成於圖1中所示之半導體裝置10(一輸入閘極成對電晶體)之活化層11之每一個端上。虛設活化層120a及120b如同其它活化層11一樣形成於閘電極13之下伏層上。
在缺少如圖11A中所圖解說明之兩個虛設活化層120a及120b之情形下，活化層11之圖案重複被中斷，因此使活化層11(1)及11(8)圖案因微影原因而比其它活化層更潛在崩解。
為此，虛設活化層120a形成在活化層11(1)之一個側上，且虛設活化層120b在活化層11(8)之一個側上，如圖11B中所圖解說明。此防止兩端上活化層11(1)及11(8)圖案之潛在崩解。
(第四實施例)
圖12係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。
處於與第三實施例中相同的原因，半導體裝置10e具有虛設活化層120a及120b，該等虛設活化層各自形成於圖7中所示之半導體裝置10b(兩輸入閘極成對電晶體)之活化層11之每一個端上。虛設活化層120如同其它活化層11一樣形成於閘電極13之下伏層上。
本實施例亦藉由提供如第三實施例中之虛設活化層120a及120b來防止兩端處活化層11(1)及11(8)圖案之潛在崩解。
(第五實施例)
圖13係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。圖14A係圖1中所示之半導體裝置之一截面圖。圖14B係圖13中所示之半導體裝置之一截面圖。然而，應注意，圖14A及14B中之截面圖係如自圖13中所示之方向A所見且僅顯示半導體基板A上之閘電極13。
一半導體裝置10f具有虛設閘電極121a及121b，該等虛設閘電極形成於圖1中所示之半導體裝置10(一輸入閘極成對電晶體)中。虛設閘電極121a及121b形成為平行於閘電極13且在共同源極區S(A)及S(B)旁邊。
在缺少如圖14A中所圖解說明之兩個虛設閘電極121a及121b之情形下，閘電極13被隔離，因此使圖案因微影原因而潛在崩解。
為此，虛設閘電極121a及121b形成於閘電極13旁邊，每一個側上一個，如圖14B中所圖解說明，此防止閘電極13之圖案之潛在崩解。
(第六實施例)
圖15係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。
一半導體裝置10g具有虛設閘電極121a及121b，該等虛設閘電極形成於圖7中所示之半導體裝置10a中。虛設閘電極121a及121b形成為平行於閘電極13a1 及13a2 且在共同源極區S(A)及S(B)旁邊。
本實施例亦藉由提供如第五實施例中之虛設閘電極121a及121b來防止閘電極13a1 及13a2 圖案之潛在崩解。
(第七實施例)
圖16係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。
在第一至第六實施例中，形成電晶體Tr1之汲極DL之汲極區DL(參照圖3)與形成電晶體Tr2之汲極DR之汲極DR大小相等。因此，電晶體Tr1及Tr2亦大小相等。然而，活化層11之數目不可端視鰭式FET之配置加以調整。此導致一其中大小比例非係1比1之情形。因此，在某些區中，電流ID不彼此抵消。
對於一半導體裝置10h而言，將藉由採用一在電晶體Tr1與Tr2之間具有3:1之大小比例之輸入閘成對電晶體作為一實例來給出對怎樣達成電流方向之總體匹配之一描述。
在本實施例中，若大小比例為3:1，則該等鰭式FET被劃分成兩個區：一區REG1，其包含該等鰭式FET以使得大小比例為1:1；及一區REG2，其比區REG1大(或小)且包含剩餘鰭式FET。
圖16中所示之參考編號L表示自汲極區DL流動之電流ID，且參考編號R表示自汲極區DR流動之電流ID。電晶體Tr1由鰭式FET(1)、(3)及(5)至(8)形成。電晶體Tr2由鰭式FET(2)及(4)形成。
因此，電晶體Tr1及Tr2之大小不同。然而，該兩個電晶體之間的大小比例為1:1，此乃因區REG1中之鰭式FET形成彼此不同的汲極區，因為鰭式FET(1)及(4)形成共同源極區S(A)，且因為鰭式FET(2)及(3)形成共同源極區S(B)。
在區REG2中，所有鰭式FET形成電晶體Tr1之汲極區DL。然而，鰭式FET(5)及(7)形成共同源極區S(C)，且鰭式FET(6)及(8)以一對稱方式形成一共同源極區S(D)以使得自電晶體Tr1之汲極區DL流動之電流ID極性為零。
如上所述，在電流ID極性之考量中，鰭式FET之配置及連接防止因該過程而產生之潛在影響，因此確保區REG2中電流方向之總體匹配。
應注意，本實施例即使在電晶體Tr1與Tr2之間的大小比例為1:4之情形下亦較佳可適用。
(第七實施例之修改實例)
將給出對本實施例之一修改實例之一描述。圖17係一圖解說明一根據本實施例之半導體裝置之一修改實例之平面圖。
如在圖17中所示之一半導體裝置10i中，鰭式FET可在區REG2中配置並連接。
更具體而言，在區REG2中，鰭式FET(5)及(6)形成共同源極區S(C)，且鰭式FET(7)及(8)以一對稱方式形成共同源極區S(D)以使得自電晶體Tr1之汲極區DL流動之電流ID極性為0。
如圖16及17中所圖解說明之鰭式FET之配置及連接確保在兩個電晶體之間不具有一1:1大小比例之成對電晶體中電流方向之總體匹配。
(第八實施例)
圖18係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。
將如在第七實施例中採用作為一其中汲極區DL與DR之間的大小比例為3：1之實例兩輸入閘成對電晶體來描述本實施例。
如圖18中所圖解說明，電晶體Tr1a由鰭式FET(1)、(3)及(5)至(8)形成，且電晶體Tr2a具有鰭式FET(2)及(4)。
在區REG1中，鰭式FET形成彼此不同的汲極區。鰭式FET(1)及(2)形成共同源極區S(A)。鰭式FET(3)形成共同源極區S(B)。鰭式FET(4)形成共同源極區S(C)。
在區REG2，所有鰭式FET形成相同汲極區DL。鰭式FET(5)及(7)形成共同源極區S(D)，且鰭式FET(6)及(8)以一對稱方式形成一共同源極區S(E)以使得自電晶體Tr1a之汲極區DL流動之電流ID極性為0。
如上所述，在電流ID極性之考量中，鰭式FET之配置及連接防止因該過程而引起之潛在影響，因此亦確保區REG2中電流方向之總體匹配。
(第八實施例之修改實例)
下文將給出對本實施例之一修改實例之一描述。圖19係一圖解說明根據本實施例之半導體裝置之一修改實例之平面圖。
如在圖19中所示之一半導體裝置10k中，鰭式FET可在區REG2中配置並連接。
更具體而言，在區REG1中，鰭式FET以與圖7中所示之 鰭式FET(1)至(4)相同之方式配置並連接。
在區REG2中，鰭式FET(5)及(6)形成區REG1之共同源極區S(A)及一共同汲極區D(B)，且鰭式FET(7)及(8)以一對稱方式形成共同源極區S(B)及一汲極區D(C)以使得自電晶體Tr1a之汲極區DL流動之電流ID極性為0。
如圖18及19中所圖解說明之鰭式FET之配置及連接防止因該過程而產生之潛在影響，因此確保在兩個電晶體之間不具有一1：1大小比例之成對電晶體中電流方向之總體匹配。
(第九實施例)
圖20係一圖解說明一根據本實施例之半導體裝置之一實例之平面圖。
在本實施例中，圖1中所示之兩個半導體裝置10以一提供因基板定向而產生之減小之影響之方式配置。
更具體而言，圖20中所示之一半導體裝置20形成於一半導體基板上以使得形成包含於半導體裝置10中之成對電晶體之鰭式活化層11垂直於彼此定向。
此一配置提供因由電流引起之基板定向而產生之減小之影響。
在本實施例，採用一具有一輸入閘成對電晶體之半導體裝置作為一實例。然而，本實施例亦可用於一具有兩輸入閘成對電晶體、虛設活化層或虛設佈線層之半導體裝置。 因此，各種組合皆可行。
因此，根據本實施例之半導體裝置包含第一及第二電晶 體Tr1及Tr2。該第一及第二電晶體中之每一者皆由複數個鰭式電晶體形成。該第一及第二電晶體並行連接以電性地共享一源極。該複數個鰭式電晶體鰭式FET各自包含一鰭式活化層11。鰭式活化層11自半導體基板A突出。充當源極之源極擴散層19形成於一端上，且汲極擴散層18在鰭式活化層11之另一端上以形成一通道區。
鰭式活化層11配置成並行地毗鄰於彼此。汲極層DL及DR經安置以使得電流在該第一與第二電晶體Tr1及Tr2之間沿相反方向流過該複數個鰭式電晶體鰭式FET。此不僅准許鰭式FET以一無浪費方式之配置且亦在該等活化層之間提供一小間距寬度。
因此，可消除因形成成對電晶體之電晶體之間的電流流動方向而引起之該過程而產生之潛在影響，因此提供經改良之匹配。
應注意，鰭式FET之配置及連接並不限於以上實施例，但可在本發明之範疇內加以修改。
本發明涵蓋與於2008年3月12日在日本專利局申請之日本優先專利申請案JP 2008-063006中所揭示之內容有關之標的物，該案之全部內容藉此以引用方式併入。
熟習此項技術者應理解，可端視設計要求及其它因素想起各種修改、組合、子組合及變更，只要其歸屬於隨附申請專利範圍及其等效範圍之範疇內即可。
10．．．半導體裝置
10a．．．半導體裝置
10b．．．半導體裝置
10c．．．半導體裝置
10d．．．半導體裝置
10e．．．半導體裝置
10f．．．半導體裝置
10g．．．半導體裝置
10h．．．半導體裝置
10i．．．半導體裝置
10j．．．半導體裝置
10k．．．半導體裝置
11．．．鰭式活化層
12．．．閘觸點
12a．．．閘觸點
12a1 ．．．閘觸點
12a2 ．．．閘觸點
12c1 ．．．閘觸點
12c2 ．．．閘觸點
13．．．閘電極
13a1 ．．．閘電極
13a2 ．．．閘電極
14．．．氧化矽膜
15．．．閘極絕緣膜
16．．．絕緣第一層間膜
17．．．接觸孔
17c1 ．．．接觸孔
17c2 ．．．接觸孔
18．．．汲極擴散層
19．．．源極擴散層
20．．．半導體裝置
110．．．接觸孔
111．．．電極
112．．．絕緣第二層間膜
113．．．接觸孔
114．．．汲電極
115．．．接觸孔
116．．．源電極
117．．．接觸孔
118．．．接觸孔
119．．．源電極
120a．．．虛設活化層
120b．．．虛設活化層
121a．．．虛設閘電極
121b．．．虛設閘電極
500-1．．．電晶體
500-2．．．電晶體
510．．．活化層
520．．．源極擴散層
530．．．汲極擴散層
540．．．共同閘觸點
540-1．．．閘觸點
540-2．．．閘觸點
550．．．閘電極
550-1．．．閘電極
550-2．．．閘電極
圖1係一圖解說明一根據一第一實施例之半導體裝置之 一實例之平面圖；圖2A及2B係圖解說明圖1中所示之半導體裝置之截面圖；圖3係圖1中所示之半導體裝置之一等效電路圖；圖4係一圖解說明一根據該第一實施例之半導體裝置之一實例之立體視圖；圖5係一用於描述該根據該第一實施例之半導體裝置之運作之視圖；圖6係一圖解說明該根據該第一實施例之半導體裝置之一修改實例之平面圖；圖7係一圖解說明一根據一第二實施例之半導體裝置之一實例之平面圖；圖8係圖7中所示之半導體裝置之一等效電路圖；圖9係一圖解說明該根據該第二實施例之半導體裝置之一修改實例之平面圖；圖10係一圖解說明一根據一第三實施例之半導體裝置之一實例之平面圖；圖11A及11B係用於描述該根據該第三實施例之半導體裝置之一實例之截面圖；圖12係一圖解說明一根據一第四實施例之半導體裝置之一實例之平面圖；圖13係一圖解說明一根據一第五實施例之半導體裝置之一實例之平面圖；圖14A及14B係用於描述該根據該第五實施例之半導體裝置之一實例之截面圖；圖15係一圖解說明一根據一第六實施例之半導體裝置之一實例之平面圖；圖16係一圖解說明一根據一第七實施例之半導體裝置之一實例之平面圖；圖17係一圖解說明該根據該第七實施例之半導體裝置之一修改實例之平面圖；圖18係一圖解說明一根據一第八實施例之半導體裝置之一實例之平面圖；圖19係一圖解說明該根據該第八實施例之半導體裝置之一修改實例之平面圖；圖20係一圖解說明一根據一第九實施例之半導體裝置之一實例之平面圖；圖21A至21C係圖解說明一輸入閘成對電晶體之一實例之視圖；且圖22A至22C係圖解說明兩輸入閘成對電晶體之一實例之視圖。
10．．．半導體裝置
11．．．鰭式活化層
12．．．閘觸點
13．．．閘電極
17．．．接觸孔
110．．．接觸孔
111．．．電極
113．．．接觸孔
114．．．汲電極
115．．．接觸孔
116．．．源電極
117．．．接觸孔
118．．．接觸孔
119．．．源電極

Claims (9)

  1. 一種半導體裝置，其包括：第一及第二電晶體，該第一及第二電晶體中之每一者皆由複數個鰭式電晶體形成，且該第一及第二電晶體連接以電性地共享一源極，其中該複數個鰭式電晶體各自包含一鰭式活化層，該鰭式活化層自一半導體基板突出，一源極層，其充當源極形成於該鰭式活化層之一端上，及一汲極層，其在該鰭式活化層之另一端上以形成一通道區，該第一及該第二電晶體之該等鰭式活化層配置成沿一第一方向彼此並列，且互相平行，且該等汲極層經安置以使得該第一電晶體中之至少一鰭式電晶體之汲極層與源極層之間的一定向係不同於該第二電晶體中之至少一鰭式電晶體之汲極層與源極層之間的定向，且該第一及該第二電晶體中之至少一者中之至少一鰭式電晶體之汲極層與源極層之間的一定向係不同於同一電晶體中之另一鰭式電晶體之汲極層與源極層之間的定向。
  2. 如請求項1之半導體裝置，其中一閘電極經由一絕緣膜形成於該汲極層與源極層之間的該等鰭式活化層中之每一者上，且 該等鰭式活化層上之該等閘電極連接在一起。
  3. 如請求項1之半導體裝置，其中一閘電極經由一絕緣膜形成於該汲極層與源極層之間的該等鰭式活化層中之每一者上，包含於該第一電晶體中之該等鰭式活化層上之該等閘電極連接在一起，且包含於該第二電晶體中之該等鰭式活化層上之該等閘電極連接在一起。
  4. 如請求項2之半導體裝置，其包括：虛設活化層，其沿該第一方向而平行於該等鰭式活化層而形成。
  5. 如請求項3之半導體裝置，其包括：虛設活化層，其沿該第一方向而平行於該等鰭式活化層而形成。
  6. 如請求項2之半導體裝置，其包括：虛設閘電極，其沿垂直於一第三方向之一第二方向而平行於該等閘電極而形成，該等閘電極沿該第三方向延伸。
  7. 如請求項3之半導體裝置，其包括：虛設閘電極，其沿垂直於一第三方向之一第二方向而平行於該等閘電極而形成，該等閘電極沿該第三方向延伸。
  8. 如請求項1至7之任一者之半導體裝置，其中若該第一電晶體所包含的一第一數目之鰭式電晶體不 同於該第二電晶體所包含的一第二數目之鰭式電晶體，則該複數個鰭式電晶體被配置成一第一區及一第二區，其中該第一電晶體及該第二電晶體所包含的一相同數目的鰭式電晶體形成於該第一區內，且其中形成於該第一區中之彼等鰭式電晶體之外之剩餘鰭式電晶體形成於該第二區內，且在形成於該第二區中之該第一電晶體或該第二電晶體之該等鰭式電晶體的一半中的汲極層與源極層之間的一定向係不同於該第二區內同一電晶體之該等鰭式電晶體的另一半中的汲極層與源極層之間的定向。
  9. 一種半導體裝置，其包含複數個如請求項1至8之包括第一及第二電晶體之半導體裝置，其中：在該複數個半導體裝置中之至少一者中，該第一及第二電晶體之該等鰭式活化層並未配置成平行於該複數個半導體裝置中之至少另一者之該等鰭式活化層以減小因該半導體基板上之定向而產生之潛在影響。
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