[go: up one dir, main page]

CN102664179A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN102664179A
CN102664179A CN2012101149438A CN201210114943A CN102664179A CN 102664179 A CN102664179 A CN 102664179A CN 2012101149438 A CN2012101149438 A CN 2012101149438A CN 201210114943 A CN201210114943 A CN 201210114943A CN 102664179 A CN102664179 A CN 102664179A
Authority
CN
China
Prior art keywords
fin
transistor
type active
active layer
active layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012101149438A
Other languages
English (en)
Other versions
CN102664179B (zh
Inventor
水村章
安茂博章
大石哲也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN102664179A publication Critical patent/CN102664179A/zh
Application granted granted Critical
Publication of CN102664179B publication Critical patent/CN102664179B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体装置，其包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管各由多个鳍式晶体管形成，并且所述第一晶体管和所述第二晶体管被并联连接从而在电气方面共用源极，其中所述多个鳍式晶体管各自包括鳍式活性层，所述鳍式活性层从半导体基板上突出，在所述鳍式活性层的一端上形成有用作所述源极的源极层且在所述鳍式活性层的另一端上形成有漏极层，从而形成沟道区域，所述鳍式活性层被配置为平行地彼此相邻，并且所述漏极层被布置为使电流在所述第一晶体管与所述第二晶体管中以相反的方向流过所述多个鳍式晶体管。该半导体装置提供了集成的鳍式场效应晶体管之间的窄间距宽度和极好匹配。

Description

半导体装置
本申请是申请日为2009年3月11日、发明名称为“半导体装置”的申请号为200910118762.0专利申请的分案申请。
相关申请的交叉参考
本申请包含与2008年3月12日向日本专利局提交的日本在先专利申请JP 2008-063006相关的主题，在此将该在先专利申请的全部内容并入本文作为参考。
技术领域
本发明涉及半导体装置，在该半导体装置上例如集成有鳍式场效应晶体管(fin field effect transistor)。
背景技术
由场效应晶体管(下文称作FET)的尺寸日益减小而造成的栅极长度减小会导致短沟道效应。这种效应即使在没有任何源极漏极沟道(source-to-drain channel)的情况下，也会引起漏极电流流动。为了抑制这种效应，提出了鳍型FET(下文称作FinFET)。这种FinFET已经被含有记忆的逻辑学主要地研究和开发(例如参照日本专利特开公报No.2006-310847)。
下面参照图21A～图22C来说明迄今已经提出的FinFET的结构。图21A～21C是图示了单输入栅极成对晶体管的示例的图。图22A～22C是图示了双输入栅极成对晶体管的示例的图。
如图21A所示，在各个(鳍式)活性层510(1)～510(6)的一端上形成有源极扩散层520，在各个(鳍式)活性层510(1)～510(6)的另一端上形成有漏极扩散层530。活性层510(1)～510(6)从半导体基板上突出。FinFET(1)～FinFET(6)由在源极扩散层520与漏极扩散层530之间形成的栅极电极550形成。
于是，漏极区域Drain_1由活性层510(1)～510(3)的漏极扩散层530形成，并且漏极区域Drain_2由活性层510(4)～510(6)的漏极扩散层530形成。活性层510(1)～510(6)的源极扩散层520被共源极区域S连接在一起。栅极电极550还与共栅极接触器540连接。
图21C的等效电路图中所示的晶体管500-1由FinFET(1)～FinFET(3)形成，并且晶体管500-2由FinFET(4)～FinFET(6)形成。
图21C所示的具有共源极和共栅极且并联连接的成对晶体管500-1和500-2被称为单输入栅极成对晶体管。
图21B图示了图21A所示的FinFET(1)～FinFET(3)和FinFET(4)～FinFET(6)被配置为关于共源极区域S在垂直方向上彼此相对的示例。
另一方面，图22A图示了双输入栅极成对晶体管的示例。在这些成对晶体管中，FinFET(1)～FinFET(3)通过栅极电极550-1与栅极接触器540-1连接，并且FinFET(4)～FinFET(6)通过栅极电极550-2与栅极接触器540-2连接。
图22B图示了FinFET(1)～FinFET(3)和FinFET(4)～FinFET(6)被配置为关于共源极区域S在垂直方向上彼此相对的示例。
图22C图示了上述示例的等效电路图。
图21A和22A所示的示例的缺点在于，晶体管之间的间距宽度(pitchwidth)很长。晶体管之间的最短可能间距宽度是提供晶体管之间良好匹配的最佳方法。然而，这种方法包含要使间距宽度减小的技术困难。
在图21B和图22B所示的示例中，源极扩散层520为各晶体管共用。为此，电流以彼此相反的方向流过在两个晶体管的活性层510中形成的沟道。结果，由该过程产生的影响会对晶体管造成不利的影响(例如，离子注入的阴影效果)，从而导致晶体管之间的不良匹配。
发明内容
期望提供一种半导体装置，该半导体装置能提供集成的鳍式场效应晶体管之间窄的间距宽度和极好的匹配。
本发明第一实施例的半导体装置包括第一晶体管和第二晶体管。所述第一晶体管和所述第二晶体管各由多个鳍式晶体管形成。所述第一晶体管和所述第二晶体管被并联连接从而在电气方面共用源极。所述多个鳍式晶体管各自包括鳍式活性层。所述鳍式活性层从半导体基板上突出。在所述鳍式活性层的一端上形成有用作所述源极的源极层且在所述鳍式活性层的另一端上形成有漏极层，从而形成沟道区域。所述鳍式活性层被配置为平行地彼此相邻。所述漏极层被布置为使电流在所述第一晶体管与所述第二晶体管中以相反的方向流过所述多个鳍式晶体管。
栅极电极应优选隔着绝缘膜而被形成在所述漏极层与所述源极层之间的各个所述鳍式活性层上。各个所述鳍式活性层上的所述栅极电极应优选被连接在一起。
栅极电极应优选隔着绝缘膜而被形成在所述漏极层与所述源极层之间的各个所述鳍式活性层上。在所述第一晶体管中的各个所述鳍式活性层上的所述栅极电极应优选被连接在一起。在所述第二晶体管中的各个所述鳍式活性层上的所述栅极电极应优选被连接在一起。
所述半导体装置应优选包括适于维持各个所述鳍式活性层的形态的伪活性层。
所述半导体装置应优选适于维持各个所述栅极电极的形态的伪栅极电极。
如果所述第一晶体管和所述第二晶体管的尺寸不同，则应优选将所述多个鳍式晶体管划分成第一区域和第二区域。所述第一区域由使得所述第一晶体管与所述第二晶体管之间的尺寸比为1∶1的鳍式晶体管形成。所述第二区域由除了用于形成所述第一区域的鳍式晶体管之外的剩余鳍式晶体管形成。在所述第二区域中所形成的各个鳍式晶体管的鳍式活性层按照对称的方式形成所述第一晶体管或所述第二晶体管的漏极，使得从所述第一晶体管或所述第二晶体管的漏极流出的电流相互抵消掉。
所述半导体装置应优选包括多个晶体管，所述多个晶体管包括所述第一晶体管和所述第二晶体管。在所述多个晶体管中，为了减少由所述半导体基板上的方位产生的潜在影响，将所述第一晶体管和所述第二晶体管的鳍式活性层按照与其它晶体管的鳍式活性层不同的方位定位。
本发明实施例的半导体装置包括第一晶体管和第二晶体管。所述第一晶体管和所述第二晶体管各由多个鳍式晶体管形成。所述第一晶体管和所述第二晶体管被并联连接从而共用源极。所述多个鳍式晶体管各自包括鳍式活性层。所述鳍式活性层从半导体基板上突出。在所述鳍式活性层的一端上形成有用作所述源极的源极层且在所述鳍式活性层的另一端上形成有漏极层，从而形成沟道区域。各个所述鳍式活性层被配置为平行地彼此相邻，因此各个所述鳍式活性层的漏极层交替地形成所述第一晶体管和所述第二晶体管的漏极。
本发明提供了一种半导体装置，该半导体装置提供了集成的鳍式场效应晶体管之间的窄间距宽度和极好匹配。
附图说明
图1是图示了第一实施例的半导体装置的示例的平面图；
图2A和图2B是图示了图1所示的半导体装置的截面图；
图3是图1所示的半导体装置的等效电路图；
图4是图示了第一实施例的半导体装置的示例的立体图；
图5是用于说明第一实施例的半导体装置的工作的图；
图6是图示了第一实施例的半导体装置的变形例的平面图；
图7是图示了第二实施例的半导体装置的示例的平面图；
图8是图7所示的半导体装置的等效电路图；
图9是图示了第二实施例的半导体装置的变形例的平面图；
图10是图示了第三实施例的半导体装置的示例的平面图；
图11A和图11B是用于说明第三实施例的半导体装置的示例的截面图；
图12是图示了第四实施例的半导体装置的示例的平面图；
图13是图示了第五实施例的半导体装置的示例的平面图；
图14A和图14B是用于说明第五实施例的半导体装置的示例的截面图；
图15是图示了第六实施例的半导体装置的示例的平面图；
图16是图示了第七实施例的半导体装置的示例的平面图；
图17是图示了第七实施例的半导体装置的变形例的平面图；
图18是图示了第八实施例的半导体装置的示例的平面图；
图19是图示了第八实施例的半导体装置的变形例的平面图；
图20是图示了第九实施例的半导体装置的示例的平面图；
图21A～21C是图示了单输入栅极成对晶体管的示例的图；以及
图22A～22C是图示了双输入栅极成对晶体管的示例的图。
具体实施方式
下面参照附图说明本发明的优选实施例。
第一实施例
图1是图示了本实施例的半导体装置的示例的平面图。图2A和图2B是图1所示的半导体装置的截面图。应注意的是，图2A是沿图1中的线L 1-L2的截面图，并且图2B是沿图1中的线L3-L4的截面图。图3是图1所示的半导体装置的等效电路图。图4是图示了本实施例的半导体装置的示例的立体图。
在图1所示的半导体装置10中，八个鳍式活性层(下文简称为活性层)11按照相互之间的间距宽度为H的关系被配置着，并使得这八个鳍式活性层与栅极电极13交叉。栅极电极13与栅极接触器12连接。间距宽度H取决于相邻的活性层11之间的距离。
应注意的是，在下面给出的优选实施例的说明中，鳍式活性层和其它元件的数量仅是为了便于说明而提供的示例。为方便起见，可将图1中的活性层11在纸面上从左至右表示为活性层11(1)～11(8)(例如，活性层11(1)对应于图1中一圆圈内的数字)。类似地，按照相同的方式适当地表示出FinFET和电流ID，即FinFET(1)～FinFET(8)。
接着，主要参照图2A说明沿图1中的线L1-L2的截面图。
由硅(Si)形成的活性层11(1)～11(8)从形成于半导体基板A上的氧化硅(SiO2)膜14上突出。活性层11(1)～11(8)的表面是被硅化的。
除了与氧化硅膜14接触的表面之外，各活性层11被栅极电极13覆盖。在活性层11与栅极电极13之间设有栅极绝缘膜15。栅极电极13例如由多晶硅(poly Si)形成。
在图2A中，配置在端部处的活性层11(8)通过接触孔17与栅极接触器12连接，该接触孔17是在覆盖着栅极电极13的绝缘性第一层间膜16的一部分中被制成的。
例如，使用钨将接触孔17和后面说明的其它接触孔(图2B中的“110”、“115”、“117”和“118”)全部填满。此外，栅极接触器12以及其它电极，即后面说明的电极111、漏极电极114和源极电极116是由铝形成的。然而，这些电极的材料不是特定地局限于铝，而是可以使用任何其它的导电材料。
接着，主要参照图2B说明沿图1中线L3-L4的截面图。
在图1所示的活性层11(3)的一端上形成有漏极扩散层18，在另一端上形成有源极扩散层19。
漏极扩散层18通过在第一层间膜16中制成的接触孔110与电极111连接。
电极111通过在覆盖着电极111顶部的绝缘性第二层间膜112中制成的接触孔113与漏极电极114连接。
另一方面，源极扩散层19通过在第一层间膜16中制成的接触孔115与源极电极116连接。
如图2B和图4所示，一个FinFET由如下单元形成：活性层11的漏极扩散层18和源极扩散层19，通过接触孔与上述扩散层连接的电极(114和116)，隔着栅极绝缘膜15在活性层11上形成的栅极电极13，以及与该布线连接的栅极接触器12。
假设漏极扩散层18和源极扩散层19均由n型层形成。如果向栅极接触器12施加栅极电压VGS，并向漏极电极114与源极电极116之间施加电压VDS，因此向漏极扩散层18施加正电压，则会在源极扩散层19与漏极扩散层18之间形成沟道，从而使漏极电流从漏极扩散层18流向源极扩散层19。
另一方面，在图2B中的L3侧上所示的活性层11中形成有源极扩散层19。该源极扩散层19形成了图1所示的共源极区域S(A)的一部分。该活性层11的源极扩散层19通过在第一层间膜16中制成的接触孔118与源极电极119连接。
接着参照图3所示的等效电路图说明图1所示的FinFET的配置。
图1所示的晶体管Tr1和Tr2包括八个FinFET。如图3所示，晶体管Tr1和Tr2具有共栅极并且在它们的源极处并联连接。
更具体地，第一晶体管包括FinFET(1)、FinFET(3)、FinFET(5)和FinFET(7)，并且第二晶体管包括FinFET(2)、FinFET(4)、FinFET(6)和FinFET(8)。
由各个FinFET交替地构成晶体管Tr1的漏极DL和晶体管Tr2的漏极DR。
更详细地说，FinFET(1)和FinFET(3)的电极111通过接触孔113被漏极电极114连接在一起，从而形成漏极区域DL(A)。
同样地，FinFET(5)和FinFET(7)的电极111通过接触孔113被漏极电极114连接在一起，从而形成漏极区域DL(B)。
为了说明图1，将漏极区域分别表示为“DL(A)”和“DL(B)”。然而，在更上面的层上将漏极区域DL(A)和DL(B)连接在一起，从而形成图3所示的晶体管Tr1的漏极DL(漏极区域DL)。
类似于如上所述，利用FinFET(2)和FinFET(4)的电极111形成了漏极区域DR(A)，并且利用FinFET(6)和FinFET(8)的电极111形成了漏极区域DR(B)。
然后，在更上面的层上将该漏极区域DR(A)和DR(B)连接在一起，从而形成图3所示的晶体管Tr2的漏极DR(漏极区域DR)。
另一方面，FinFET(1)和FinFET(3)的源极电极116连接在一起，并且FinFET(5)和FinFET(7)的源极电极119也连接在一起，从而构成晶体管Tr1的源极。
同样地，FinFET(2)和FinFET(4)的源极电极119连接在一起，并且FinFET(6)和FinFET(8)的源极电极116也连接在一起，从而构成晶体管Tr2的源极。
为了使图3所示的晶体管Tr1和Tr2的源极连接在一起，将已连接在一起的FinFET(1)和FinFET(3)的源极电极116与已连接在一起的FinFET(6)和FinFET(8)的源极电极116连接在一起，从而形成共源极区域S(A)。
同样地，利用FinFET(2)、FinFET(4)、FinFET(5)和FinFET(7)形成了共源极区域S(B)。
尽管为了便于说明而将共源极区域表示为“S(A)”和“S(B)”，但如图3所示，晶体管Tr1和Tr2的源极连接在一起。
应注意的是，图1所示的区间X上的连接可以不用FinFET(1)、FinFET(3)、FinFET(6)和FinFET(8)的源极电极116来形成，而用活性层11来形成。图1所示的区间Y上的连接也是如此。
上述成对的且并联连接的晶体管Tr1和Tr2被称为单输入栅极成对晶体管。
接着参照图5说明图1所示的半导体装置10的工作。图5是说明本实施例的半导体装置的工作的图。
如果向栅极接触器12施加栅极电压VGS，并向漏极区域DL和DR的漏极电极114与共源极区域S(A)和S(B)之间施加电压VDS，因此向各活性层11的漏极扩散层18施加正电压，则会在源极扩散层19与漏极扩散层18之间形成沟道，从而使电流ID从漏极扩散层18流向源极扩散层19(图5中的箭头表示电流ID的流动方向)。
更具体地，电流ID(1)流过FinFET(1)，并且电流ID(3)流过FinFET(3)，电流ID(1)和电流ID(3)都从漏极区域DL(A)流向共源极区域S(A)。
电流ID(2)流过FinFET(2)，并且电流ID(4)流过FinFET(4)，电流ID(2)和电流ID(4)都从漏极区域DR(A)流向共源极区域S(B)。
电流ID(5)流过FinFET(5)，并且电流ID(7)流过FinFET(7)，电流ID(5)和电流ID(7)都从漏极区域DL(B)流向共源极区域S(B)。
电流ID(6)流过FinFET(6)，并且电流ID(8)流过FinFET(8)，电流ID(6)和电流ID(8)都从漏极区域DR(B)流向共源极区域S(A)。
然而，电流ID(1)和ID(3)的方向与电流ID(5)和ID(7)的方向相反。同样地，电流ID(2)和ID(4)的方向与电流ID(6)和ID(8)的方向相反。
图1所示的FinFET的配置和连接确保了由成对的晶体管Tr1和Tr2构成的成对晶体管中的全体电流方向的匹配。
本实施例防止了由于电流流动方向的不同而从该过程中产生的潜在影响。这使得能够以无浪费的方式来配置FinFET，从而提供了晶体管之间的小间距宽度。
第一实施例的变形例
下面说明第一实施例的变形例。图6是图示了本实施例的半导体装置的变形例的平面图。
在如图6所示的半导体装置10a的情况下，可将栅极接触器12和栅极接触器12a分别连接在栅极电极13的各侧上。结果，栅极接触器12a通过接触孔17a与栅极电极13连接。
在本实施例中，已经说明了两个FinFET的源极及漏极被连接在一起的情况。然而，也可将两个以上FinFET的源极及漏极连接在一起。在此情况下，与栅极电极13交叉的FinFET的数量至少为12。
第二实施例
图7是图示了本实施例的半导体装置的示例的平面图。图8是图7所示的半导体装置的等效电路图。
半导体装置10b包括具有两个栅极接触器12a1和12a2的成对晶体管。如图8所示，该成对晶体管相互独立地控制两个栅极。本实施例通过设置三个共源极区域S(A)、S(B)和S(C)来提供图8所示的成对晶体管。下面说明本实施例与第一实施例的区别。
如图8所示，晶体管Tr1和Tr2具有相互独立的栅极输入，并在晶体管Tr1和Tr2的源极处并联连接。
更具体地，晶体管Tr1a包括FinFET(1)、FinFET(3)、FinFET(5)和FinFET(7)，并且晶体管Tr2a包括FinFET(2)、FinFET(4)、FinFET(6)和FinFET(8)。
在与第一实施例中漏极区域的位置不同的位置处，形成了漏极区域DL(A)、DL(B)、DR(A)和DR(B)。然而，与各个漏极区域连接的FinFET与第一实施例中的FinFET相同。
与第一实施例不同的是，为了将图8所示晶体管Tr1a和Tr2a的源极连接在一起，将已连接在一起的FinFET(1)和FinFET(3)的源极电极116与已连接在一起的FinFET(2)和FinFET(4)的源极电极116连接在一起，从而形成共源极区域S(A)。
同样地，利用FinFET(5)和FinFET(7)形成共源极区域S(B)，并利用FinFET(6)和FinFET(8)形成共源极区域S(C)。
图7所示的FinFET的配置和连接允许将两个晶体管的源极连接在一起以作为图8所示的源极S。
通过将FinFET(1)、FinFET(3)、FinFET(5)和FinFET(7)的栅极电极13a1一起连接至栅极接触器12a1，来形成图8所示的晶体管Tr1a的栅极。
同样地，通过将FinFET(2)、FinFET(4)、FinFET(6)和FinFET(8)的栅极电极13a2一起连接至栅极接触器12a2，来形成图8所示的晶体管Tr2a的栅极。
上述说明的成对的晶体管被称为双输入栅极成对晶体管。
如果向栅极接触器12施加栅极电压VGS，并向图7所示的漏极区域DL(A)、DL(B)、DR(A)和DR(B)的漏极电极114与共源极区域S(A)～S(C)之间施加电压VDS，因此向各活性层11的漏极扩散层18施加正电压，则会在源极扩散层19与漏极扩散层18之间形成沟道，从而使电流ID从漏极扩散层18流向源极扩散层19。
更具体地，电流ID(1)和ID(3)从漏极区域DL(A)流向共源极区域S(A)，并且电流ID(2)和ID(4)从漏极区域DR(A)流向共源极区域S(A)。
电流ID(5)和ID(7)从漏极区域DL(B)流向共源极区域S(B)，并且电流ID(6)和ID(8)从漏极区域DR(B)流向共源极区域S(C)。
然而，电流ID(1)和ID(3)的方向与电流ID(5)和ID(7)的方向相反。同样地，电流ID(2)和ID(4)的方向与电流ID(6)和ID(8)的方向相反。
图7所示的FinFET的配置和连接确保了由成对的晶体管Tr1和Tr2构成的成对晶体管中的全体电流方向的匹配。
本实施例防止了由于电流流动方向的不同而从该过程中产生的潜在影响。这使得能够以无浪费的方式配置FinFET，从而提供了晶体管之间的小间距宽度H。
第二实施例的变形例
下面说明第二实施例的变形例。图9是图示了第二实施例的半导体装置的变形例的平面图。
在如图9所示的半导体装置10c的情况下，可将栅极接触器12a1和12c1分别连接在栅极电极13a1的各侧上。可将栅极接触器12a2和12c2分别连接在栅极电极13a2的各侧上。结果，栅极接触器12c1通过接触孔17c1与栅极电极13a1连接，并且栅极接触器12c2通过接触孔17c2与栅极电极13a2连接。
第三实施例
图10图示了本实施例的半导体装置的示例的平面图。图11A是图1所示的半导体装置的截面图。图11B是图10所示的半导体装置的截面图。然而应注意的是，图11A和图11B所示的截面图是从图10中所示的方向A观看的并且仅示出了在半导体基板A上的活性层11。
半导体装置10d具有分别在图1所示半导体装置10(单输入栅极成对晶体管)的活性层11各侧端上形成的伪活性层120a和120b。与其它活性层11一样，伪活性层120a和120b被形成在栅极电极13的下面层上。
在如图11A所示的不含两个伪活性层120a和120b的情况下，活性层11的图形重复性被中断，因此由于光刻的原因而使得活性层11(1)和11(8)的图形比其它活性层更易于崩塌。
为此，如图11B所示，在活性层11(1)一侧上形成有伪活性层120a，并在活性层11(8)一侧上形成有伪活性层120b。这防止了在两端处的活性层11(1)和11(8)的图形的潜在崩塌。
第四实施例
图12是图示了本实施例的半导体装置的示例的平面图。
与第三实施例的原因相同，半导体装置10e具有分别在图7所示半导体装置10b(双输入栅极成对晶体管)的活性层11各侧端上形成的伪活性层120a和120b。与其它活性层11一样，伪活性层120a和120b被形成在栅极电极13的下面层上。
与第三实施例一样，本实施例通过设置伪活性层120a和120b，也防止了在两端处的活性层11(1)和11(8)的图形的潜在崩塌。
第五实施例
图13是图示了本实施例的半导体装置的示例的平面图。图14A是图1所示的半导体装置的截面图。图14B是图13所示的半导体装置的截面图。然而应注意的是，图14A和图14B所示的截面图是从图13中所示的方向A观看的并且仅示出了在半导体基板A上的栅极电极13。
半导体装置10f具有在图1所示的半导体装置10(单输入栅极成对晶体管)中形成的伪栅极电极121a和121b。伪栅极电极121a和121b被形成为与栅极电极13平行并位于共源极区域S(A)和S(B)的旁边。
在如图14A所示的不含两个伪栅极电极121a和121b的情况下，栅极电极13是孤立的，因此由于光刻的原因而使得图形很可能崩塌。
为此，如图14B所示，分别在栅极电极13旁边的各侧上形成有伪栅极电极121a和121b。这防止了栅极电极13的图形的潜在崩塌。
第六实施例
图15是图示了本实施例的半导体装置的示例的平面图。
半导体装置10g具有在图7所示的半导体装置10b中形成的伪栅极电极121a和121b。伪栅极电极121a和121b被形成为与栅极电极13a1和13a2平行，并位于共源极区域S(B)和S(C)的旁边。
与第五实施例一样，本实施例通过设置伪栅极电极121a和121b，也防止了栅极电极13a1和13a2的图形的潜在崩塌。
第七实施例
图16是图示了本实施例的半导体装置的示例的平面图。
在第一～第六实施例中，用于形成晶体管Tr1的漏极DL的漏极区域DL(参照图3)与用于形成晶体管Tr2的漏极DR的漏极区域DR的尺寸相等。因此，晶体管Tr1和Tr2的尺寸也相等。然而，不能依据FinFET的配置来调整活性层11的数量。这会发生尺寸比不是1比1的情况。结果，在一些区域中电流ID不会相互抵消。
对于半导体装置10h，下面通过以晶体管Tr1与Tr2之间的尺寸比为3∶1的单输入栅极成对晶体管作为示例，来说明怎样实现全体电流方向的匹配。
在本实施例中，如果尺寸比是3∶1，则将FinFET分成两个区域：区域REG1和区域REG2，区域REG1包括使尺寸比为1∶1的FinFET，区域REG2比区域REG1大(或小)并包括剩余的FinFET。
图16中所示的附图标记L表示从漏极区域DL流出的电流ID，并且附图标记R表示从漏极区域DR流出的电流ID。晶体管Tr1由FinFET(1)、FinFET(3)和FinFET(5)～FinFET(8)形成。晶体管Tr2由FinFET(2)和FinFET(4)形成。
因此，晶体管Tr1和Tr2在尺寸上有所不同。然而，由于区域REG1中的FinFET形成了互不相同的漏极区域，由于FinFET(1)和FinFET(4)形成了共源极区域S(A)，并且由于FinFET(2)和FinFET(3)形成了共源极区域S(B)，因此该区域中晶体管Tr1与Tr2之间的尺寸比为1∶1。
在区域REG2中，全部的FinFET形成了晶体管Tr1的漏极区域DL。然而，FinFET(5)和FinFET(7)形成了共源极区域S(C)，并且FinFET(6)和FinFET(8)按照对称的方式形成了共源极区域S(D)，从而使从晶体管Tr1的漏极区域DL流出的电流ID的极性为0。
如上所述，考虑了电流ID之极性的FinFET的配置和连接防止了从该过程中产生的潜在影响，因此确保了区域REG2中的全体电流方向的匹配。
应注意的是，即使晶体管Tr1与Tr2之间的尺寸比为1∶4，本实施例也是优选适用的。
第七实施例的变形例
下面说明本实施例的变形例。图17是图示了本实施例的半导体装置的变形例的平面图。
可按照图17所示的半导体装置10i那样，在区域REG2中配置并连接FinFET。
更具体地，在区域REG2中，FinFET(5)和FinFET(6)形成了共源极区域S(C)，并且FinFET(7)和FinFET(8)按照对称的方式形成了共源极区域S(D)，因此从晶体管Tr1的漏极区域DL流出的电流ID的极性为0。
如图16和图17所示的FinFET的配置和连接确保了两个晶体管之间的尺寸比不为1∶1的成对晶体管中的全体电流方向的匹配。
第八实施例
图18是图示了本实施例的半导体装置10j的示例的平面图。
与第七实施例一样，通过以漏极区域DL与DR之间的尺寸比为3∶1的双输入栅极成对晶体管作为示例，来说明本实施例。
如图18所示，晶体管Tr1a由FinFET(1)、FinFET(3)和FinFET(5)～FinFET(8)形成，并且晶体管Tr2a由FinFET(2)和FinFET(4)形成。
在区域REG1中，FinFET形成了互不相同的漏极区域。FinFET(1)和FinFET(2)形成了共源极区域S(A)。FinFET(3)形成了共源极区域S(B)。FinFET(4)形成了共源极区域S(C)。
在区域REG2中，全部的FinFET形成了相同的漏极区域DL。FinFET(5)和FinFET(7)形成了共源极区域S(C)，并且FinFET(6)和FinFET(8)按照对称的方式形成了共源极区域S(E)，因此从晶体管Tr1a的漏极区域DL流出的电流ID的极性为0。
如上所述，考虑了电流ID之极性的FinFET的配置和连接防止了从该过程中产生的潜在影响，因此也确保了区域REG2中的全体电流方向的匹配。
第八实施例的变形例
下面说明本实施例的变形例。图19是图示了本实施例的半导体装置的变形例的平面图。
可按照图19所示的半导体装置10k那样，在区域REG2中配置并连接FinFET。
更具体地，在区域REG1中，按照与图7所示的FinFET(1)～FinFET(4)相同的方式来配置并连接各FinFET。
在区域REG2中，FinFET(5)和FinFET(6)用于形成区域REG1的共源极区域S(A)和共漏极区域D(B)，并且FinFET(7)和FinFET(8)按照对称的方式形成了共源极区域S(B)和共漏极区域D(C)，因此从晶体管Tr1a的漏极区域DL流出的电流ID的极性为0。
图18和图19所示的FinFET的配置和连接防止了从该过程中产生的潜在影响，因此确保了两个晶体管之间的尺寸比不为1∶1的成对晶体管中的全体电流方向的匹配。
第九实施例
图20是图示了本实施例的半导体装置的示例的平面图。
在本实施例中，配置有两个如图1所示的半导体装置10，从而减小由基板方位产生的影响。
更具体地，在半导体基板上形成了如图20所示的半导体装置20，并使得用于形成两个半导体装置10中所包含的成对晶体管的鳍式活性层11被定位为相互垂直(两对晶体管连接在一起，其中的一对被垂直布置着，另一对被水平布置着)。
这种配置使得由电流引起的从基板方位产生的影响减小。
在本实施例中，是将具有单输入栅极成对晶体管的半导体装置作为示例。然而，也可将本实施例应用于具有双输入栅极成对晶体管、伪活性层或伪布线层的半导体装置上。因此，可能有各种组合。
因此，本实施例的半导体装置包括第一晶体管Tr1和第二晶体管Tr2。第一晶体管和第二晶体管各由多个鳍式晶体管形成。第一晶体管和第二晶体管被并联连接从而在电气方面共用源极。多个鳍式晶体管FinFET各自包括鳍式活性层11。鳍式活性层11从半导体基板A上突出。在鳍式活性层11的一端上形成有作为源极的源极扩散层19，并且在鳍式活性层11的另一端上形成有漏极扩散层18，从而形成沟道区域。
鳍式活性层11被配置为平行地彼此相邻。漏极层DL和DR被配置为使电流在第一晶体管Tr1与第二晶体管Tr2中以相反的方向流过多个鳍式晶体管FinFET。这不仅得到了无浪费的FinFET的配置，还提供了活性层之间的小间距宽度。
结果，可以消除由于用于形成成对晶体管的各晶体管之间的电流流动方向而从该过程中产生的潜在影响，从而提供了良好的匹配。
应注意的是，FinFET的配置和连接不限于上述各实施例，而是在本发明的范围内可进行修改。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (11)

1.一种半导体装置，其包括单输入栅极成对晶体管，所述半导体装置包括由第一晶体管和第二晶体管形成的成对晶体管，所述第一晶体管和所述第二晶体管采用鳍式晶体管，
其中，由奇数编号的所述鳍式晶体管形成的所述第一晶体管的源极和由偶数编号的所述鳍式晶体管形成的所述第二晶体管的源极连接在一起，所述第一晶体管的栅极和所述第二晶体管的栅极也连接在一起；
各个所述鳍式晶体管具有从半导体基板上突出的鳍式活性层；
各个所述鳍式活性层具有设于所述鳍式活性层的表面区域中的源极区域和设于所述表面区域中与所述源极区域分离的位置处的漏极区域，从而形成沟道区域；
所述鳍式活性层以相同间距布置在一行，以使在所述鳍式活性层的所述源极区域和所述漏极区域之间的各个所述沟道区域中流过的电流彼此平行，所述鳍式活性层的尺寸相同或基本相同；
各个所述第一晶体管和所述第二晶体管由2m个所述鳍式活性层形成，并且所述成对晶体管整体由4m个所述鳍式活性层形成，其中m表示2以上的整数；
所述漏极区域和所述源极区域布置在形成所述第一晶体管的各个所述鳍式活性层中，以使流过第1至第(2m-1)个所述鳍式活性层的各个所述沟道区域的所述电流的方向与流过第(2m+1)至第(4m-1)个所述鳍式活性层的各个所述沟道区域的所述电流的方向相反；
所述漏极区域和所述源极区域布置在形成所述第二晶体管的各个所述鳍式活性层中，以使流过第2至第2m个所述鳍式活性层的各个所述沟道区域的所述电流的方向与流过第(2m+2)至第4m个所述鳍式活性层的各个所述沟道区域的所述电流的方向相反；
形成所述第一晶体管的所述鳍式活性层的所述漏极区域连接在一起；
形成所述第二晶体管的所述鳍式活性层的所述漏极区域连接在一起；并且
所述鳍式活性层的所述源极区域连接在一起。
2.如权利要求1所述的半导体装置，其中，
各个所述鳍式晶体管具有栅极电极，所述栅极电极隔着绝缘膜设置在所述源极区域与所述漏极区域之间的所述鳍式活性层上；
所述栅极电极连接在一起，以使其在配置所述鳍式活性层的方向上延伸。
3.如权利要求2所述的半导体装置，其包括第一伪栅极电极和第二伪栅极电极，所述第一伪栅极电极和所述第二伪栅极电极与所述鳍式活性层电绝缘，且设置为用于维持所述栅极电极的形态，其中，
各个所述第一伪栅极电极和所述第二伪栅极电极布置为平行于所述栅极电极延伸的方向，从而将所述鳍式晶体管夹在中间。
4.如权利要求1所述的半导体装置，其包括第一伪活性层和第二伪活性层，所述第一伪活性层和所述第二伪活性层与所述鳍式活性层电绝缘，且设置为用于维持所述鳍式活性层的形态，其中，
所述第一伪活性层布置为平行于布置在一端的所述鳍式活性层，并且当从配置所述鳍式活性层的方向上观看时，相对于布置在所述一端的所述鳍式活性层，所述第一伪活性层布置在与所述鳍式活性层相反的方向，
所述第二伪活性层布置为平行于布置在另一端的所述鳍式活性层，并且当从配置所述鳍式活性层的方向上观看时，相对于布置在所述另一端的所述鳍式活性层，所述第二伪活性层布置在与所述鳍式活性层相反的方向。
5.一种半导体装置，其包括双输入栅极成对晶体管，所述半导体装置包括由第一晶体管和第二晶体管形成的成对晶体管，所述第一晶体管和所述第二晶体管采用鳍式晶体管，
其中，由奇数编号的所述鳍式晶体管形成的所述第一晶体管的源极和由偶数编号的所述鳍式晶体管形成的所述第二晶体管的源极连接在一起；
各个所述鳍式晶体管具有从半导体基板上突出的鳍式活性层；
各个所述鳍式活性层具有设于所述鳍式活性层的表面区域中的源极区域和设于所述表面区域中与所述源极区域分离的位置处的漏极区域，从而形成沟道区域；
所述鳍式活性层以相同间距布置在一行，以使在所述鳍式活性层的所述源极区域和所述漏极区域之间的各个所述沟道区域中流过的电流彼此平行，所述鳍式活性层的尺寸相同或基本相同；
各个所述第一晶体管和所述第二晶体管由2m个所述鳍式活性层形成，并且所述成对晶体管整体由4m个所述鳍式活性层形成，其中m表示2以上的整数；
所述漏极区域和所述源极区域布置在形成所述第一晶体管的各个所述鳍式活性层中，以使流过第1至第(2m-1)个所述鳍式活性层的各个所述沟道区域的所述电流的方向与流过第(2m+1)至第(4m-1)个所述鳍式活性层的各个所述沟道区域的所述电流的方向相反；
所述漏极区域和所述源极区域布置在形成所述第二晶体管的各个所述鳍式活性层中，以使流过第2至第2m个所述鳍式活性层的各个所述沟道区域的所述电流的方向与流过第(2m+2)至第4m个所述鳍式活性层的各个所述沟道区域的所述电流的方向相反；
形成所述第一晶体管的所述鳍式活性层的所述漏极区域连接在一起；
形成所述第二晶体管的所述鳍式活性层的所述漏极区域连接在一起；并且
所述鳍式活性层的所述源极区域连接在一起。
6.如权利要求5所述的半导体装置，其中，
各个所述鳍式晶体管具有栅极电极，所述栅极电极隔着绝缘膜设置在所述源极区域与所述漏极区域之间的所述鳍式活性层上；
形成所述第一晶体管的所述鳍式晶体管的所述栅极电极连接在一起，以使其在配置所述鳍式活性层的方向上延伸；并且
形成所述第二晶体管的所述鳍式晶体管的所述栅极电极连接在一起，以使其在配置所述鳍式活性层的方向上延伸。
7.一种半导体装置，其包括单输入栅极成对晶体管，所述半导体装置包括由第一晶体管和第二晶体管形成的成对晶体管，所述第一晶体管和所述第二晶体管采用鳍式晶体管，其中，
由所述鳍式晶体管形成的所述第一晶体管的源极和由所述鳍式晶体管形成的所述第二晶体管的源极连接在一起，所述第一晶体管的栅极和所述第二晶体管的栅极也连接在一起；
各个所述鳍式晶体管具有从半导体基板上突出的鳍式活性层；
各个所述鳍式活性层具有设于所述鳍式活性层的表面区域中的源极区域和设于所述表面区域中与所述源极区域分离的位置处的漏极区域，从而形成沟道区域；
所述鳍式活性层以相同间距布置在一行，以使在所述鳍式活性层的所述源极区域和所述漏极区域之间的各个所述沟道区域中流过的电流彼此平行，所述鳍式活性层的尺寸相同或基本相同；
所述第一晶体管的尺寸不同于所述第二晶体管的尺寸；
包含在所述鳍式活性层中的用于形成所述第一晶体管的所述鳍式活性层的数量大于用于形成所述第二晶体管的鳍式活性层的数量；
所述鳍式活性层分组为第一组和第二组，所述第一组包括数量相同的用于形成所述第一晶体管的所述鳍式活性层和用于形成所述第二晶体管的所述鳍式活性层，所述第二组由剩余的所述鳍式活性层或不包括在所述第一组中的所述鳍式活性层形成，所述第二组包括偶数个所述鳍式活性层；
所述第二组由用于形成所述第一晶体管的所述鳍式活性层构成；
所述漏极区域和所述源极区域布置在所述第一组的各个所述鳍式活性层中，以提供用于形成所述第一晶体管的所述鳍式活性层和用于形成所述第二晶体管的所述鳍式活性层，以使所述第一晶体管设有相同数量的具有在第一方向上流动的电流的沟道区域和具有在与所述第一方向相反的第二方向上流动的电流的沟道区域，并且所述第二晶体管设有相同数量的具有在所述第一方向上流动的电流的沟道区域和具有在所述第二方向上流动的电流的沟道区域，包含在所述第一组中的用于所述第一晶体管的所述鳍式活性层和用于所述第二晶体管的所述鳍式活性层交替布置；
所述漏极区域和所述源极区域设置在所述第二组的各个所述鳍式活性层中，以提供用于形成所述第一晶体管的所述鳍式活性层，以使所述第一晶体管设有相同数量的具有在所述第一方向上流动的电流的沟道区域和具有在所述第二方向上流动的电流的沟道区域；
包含在所述第一组中的用于形成所述第一晶体管的所述鳍式活性层的所述漏极区域和包含在所述第二组中的用于形成所述第一晶体管的所述鳍式活性层的所述漏极区域连接在一起；
包含在所述第一组中的用于形成所述第二晶体管的所述鳍式活性层的所述漏极区域连接在一起；并且
所述鳍式活性层的所述源极区域连接在一起。
8.如权利要求7所述的半导体装置，其中，
各个所述鳍式活性层包括栅极电极，所述栅极电极隔着绝缘膜设置在所述源极区域与所述漏极区域之间的所述鳍式活性层上；并且
所述栅极电极连接在一起，以使其在配置所述鳍式活性层的方向上延伸。
9.一种半导体装置，其包括双输入栅极成对晶体管，所述半导体装置包括由第一晶体管和第二晶体管形成的成对晶体管，所述第一晶体管和所述第二晶体管采用鳍式晶体管，
其中，由所述鳍式晶体管形成的所述第一晶体管的源极和由所述鳍式晶体管形成的所述第二晶体管的源极连接在一起；
各个所述鳍式晶体管具有从半导体基板上突出的鳍式活性层；
各个所述鳍式活性层具有设于所述鳍式活性层的表面区域中的源极区域和设于所述表面区域中与所述源极区域分离的位置处的漏极区域，从而形成沟道区域；
所述鳍式活性层以相同间距配置在一行，以使在所述鳍式晶体管的所述源极区域和所述漏极区域之间的各个所述沟道区域中流过的电流彼此平行，所述鳍式活性层的尺寸相同或基本相同；
所述第一晶体管的尺寸不同于所述第二晶体管的尺寸；
包含在所述鳍式活性层中的用于形成所述第一晶体管的所述鳍式活性层的数量大于用于形成所述第二晶体管的所述鳍式活性层的数量；
所述鳍式活性层分组为第一组和第二组，所述第一组包括数量相同的用于形成所述第一晶体管的所述鳍式活性层和用于形成所述第二晶体管的所述鳍式活性层，所述第二组由剩余的所述鳍式活性层或不包括在所述第一组中的所述鳍式活性层形成，所述第二组包括偶数个所述鳍式活性层；
所述第二组由用于形成所述第一晶体管的所述鳍式活性层构成；
所述漏极区域和所述源极区域布置在所述第一组的各个所述鳍式活性层中，以提供用于形成所述第一晶体管的所述鳍式活性层和用于形成所述第二晶体管的鳍式活性层，以使所述第一晶体管设有相同数量的具有在第一方向上流动的电流的沟道区域和具有在与所述第一方向相反的第二方向上流动的电流的沟道区域，并且所述第二晶体管设有相同数量的具有在所述第一方向上流动的电流的沟道区域和具有在所述第二方向上流动的电流的沟道区域，包含在所述第一组中的用于所述第一晶体管的所述鳍式活性层和用于所述第二晶体管的所述鳍式活性层交替布置；
所述漏极区域和所述源极区域设置在所述第二组的各个所述鳍式活性层中，以提供用于形成所述第一晶体管的所述鳍式活性层，以使所述第一晶体管设有相同数量的具有在所述第一方向上流动的电流的沟道区域和具有在所述第二方向上流动的电流的沟道区域；
包含在所述第一组中的用于形成所述第一晶体管的所述鳍式活性层的所述漏极区域和包含在所述第二组中的用于形成所述第一晶体管的所述鳍式活性层的所述漏极区域连接在一起；
包含在所述第一组中的用于形成所述第二晶体管的所述鳍式活性层的所述漏极区域连接在一起；并且
所述鳍式活性层的所述源极区域连接在一起。
10.如权利要求9所述的半导体装置，其中，
各个所述鳍式晶体管包括栅极电极，所述栅极电极隔着绝缘膜设置在所述源极区域与所述漏极区域之间的所述鳍式活性层上；
形成所述第一晶体管的所述鳍式晶体管的所述栅极电极连接在一起，以使其在配置所述鳍式活性层的方向上延伸；并且
形成所述第二晶体管的所述鳍式晶体管的所述栅极电极连接在一起，以使其在配置所述鳍式活性层的方向上延伸。
11.一种半导体装置，其包括如权利要求1所述的多个成对晶体管，其中，所述多个成对晶体管中的第一成对晶体管和第二成对晶体管布置在所述半导体基板上，以使配置包括在所述第一成对晶体管中的所述鳍式活性层的方向与配置包括在所述第二成对晶体管中的所述鳍式活性层的方向互相垂直。
CN201210114943.8A 2008-03-12 2009-03-11 半导体装置 Expired - Fee Related CN102664179B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-063006 2008-03-12
JP2008063006A JP4591525B2 (ja) 2008-03-12 2008-03-12 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2009101187620A Division CN101533843B (zh) 2008-03-12 2009-03-11 半导体装置

Publications (2)

Publication Number Publication Date
CN102664179A true CN102664179A (zh) 2012-09-12
CN102664179B CN102664179B (zh) 2015-05-20

Family

ID=40791498

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2009101187620A Active CN101533843B (zh) 2008-03-12 2009-03-11 半导体装置
CN201210114943.8A Expired - Fee Related CN102664179B (zh) 2008-03-12 2009-03-11 半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2009101187620A Active CN101533843B (zh) 2008-03-12 2009-03-11 半导体装置

Country Status (6)

Country Link
US (2) US7932567B2 (zh)
EP (1) EP2101353B1 (zh)
JP (1) JP4591525B2 (zh)
KR (1) KR20090097803A (zh)
CN (2) CN101533843B (zh)
TW (1) TWI405327B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616445A (zh) * 2013-09-27 2019-04-12 株式会社索思未来 半导体集成电路及逻辑电路

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4591525B2 (ja) * 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
US8659072B2 (en) * 2010-09-24 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Series FinFET implementation schemes
TWI538215B (zh) 2011-03-25 2016-06-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US8595661B2 (en) * 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US8561003B2 (en) 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US8513078B2 (en) 2011-12-22 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for fabricating fin devices
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US8735993B2 (en) * 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US10515956B2 (en) 2012-03-01 2019-12-24 Taiwan Semiconductor Manufacturing Company Semiconductor devices having Fin Field Effect Transistor (FinFET) structures and manufacturing and design methods thereof
US9105744B2 (en) 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8803241B2 (en) * 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate electrode of semiconductor device
US8815739B2 (en) * 2012-07-10 2014-08-26 Globalfoundries Inc. FinFET device with a graphene gate electrode and methods of forming same
KR101953240B1 (ko) 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
JP6204145B2 (ja) * 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
CN108493253B (zh) 2012-11-30 2023-04-25 株式会社半导体能源研究所 半导体装置
CN103187272B (zh) * 2013-02-28 2015-07-15 溧阳市宏达电机有限公司 一种鳍型pin二极管的制造方法
CN108630607B (zh) 2013-08-23 2022-04-26 株式会社索思未来 半导体集成电路装置
JP6281571B2 (ja) * 2013-08-28 2018-02-21 株式会社ソシオネクスト 半導体集積回路装置
JP6281572B2 (ja) * 2013-09-04 2018-02-21 株式会社ソシオネクスト 半導体装置
KR102193674B1 (ko) 2014-01-22 2020-12-21 삼성전자주식회사 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템
US9299692B2 (en) * 2014-02-07 2016-03-29 Analog Devices Global Layout of composite circuit elements
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102481480B1 (ko) * 2015-11-13 2022-12-26 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US10269784B2 (en) 2016-07-01 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layout and method of configuring the same
KR102320047B1 (ko) 2017-07-05 2021-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10861849B2 (en) * 2018-08-14 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Trimmable resistor circuit and method for operating the trimmable resistor circuit
US12080711B2 (en) * 2020-12-29 2024-09-03 Nuvolta Technologies (Hefei) Co., Ltd. Induced super-junction transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1231512A (zh) * 1998-04-09 1999-10-13 松下电子工业株式会社 金属氧化物半导体晶体管对装置
JP2001274258A (ja) * 2000-03-23 2001-10-05 Fuji Electric Co Ltd ペアトランジスタ回路
JP2005086120A (ja) * 2003-09-11 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置
US20070241400A1 (en) * 2006-04-12 2007-10-18 Elpida Memory, Inc. Semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2784615B2 (ja) * 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JP3795606B2 (ja) * 1996-12-30 2006-07-12 株式会社半導体エネルギー研究所 回路およびそれを用いた液晶表示装置
US6090650A (en) * 1997-09-30 2000-07-18 Intel Corporation Method to reduce timing skews in I/O circuits and clock drivers caused by fabrication process tolerances
JP3758876B2 (ja) * 1999-02-02 2006-03-22 Ｎｅｃマイクロシステム株式会社 半導体装置のレイアウト方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6831299B2 (en) * 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2002059734A1 (en) 2001-01-24 2002-08-01 Firespout, Inc. Interactive marking and recall of a document
JP3618323B2 (ja) * 2001-04-02 2005-02-09 松下電器産業株式会社 アナログｍｏｓ半導体装置、その製造方法、製造プログラム及びプログラム装置
CN1277148C (zh) * 2002-05-22 2006-09-27 友达光电股份有限公司 主动式有机电致发光显示器及其制作方法
US6974729B2 (en) * 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
JP2005056870A (ja) * 2003-06-12 2005-03-03 Toyota Industries Corp ダイレクトコンバージョン受信の周波数変換回路、その半導体集積回路及びダイレクトコンバージョン受信機
US7916447B2 (en) * 2003-07-08 2011-03-29 Future Vision Inc. Electrostatic chuck for substrate stage, electrode used for the chuck, and treating system having the chuck and electrode
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
JPWO2005091374A1 (ja) * 2004-03-19 2008-02-07 日本電気株式会社 半導体装置及びその製造方法
US7208815B2 (en) * 2004-05-28 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof
US7105934B2 (en) * 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
DE102004059396B3 (de) * 2004-12-09 2006-09-14 Polyic Gmbh & Co. Kg Integrierte Schaltung aus vorwiegend organischem Material
KR100724563B1 (ko) 2005-04-29 2007-06-04 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들
JP2006318948A (ja) * 2005-05-10 2006-11-24 Seiko Epson Corp Ｉｃチップ、差動増幅回路、ｃｍｏｓトランジスタ、ｇｐｓ端末及びｉｃチップの製造方法
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP4984316B2 (ja) * 2005-08-18 2012-07-25 セイコーエプソン株式会社 半導体装置、電気光学装置及び電子機器
DE102006027178A1 (de) * 2005-11-21 2007-07-05 Infineon Technologies Ag Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung
JP2008004664A (ja) * 2006-06-21 2008-01-10 Matsushita Electric Ind Co Ltd 半導体装置
JP5103090B2 (ja) 2006-08-10 2012-12-19 治雄 峯岸 ゲル状流体の充填容器とその搾り出し装置
JP4591525B2 (ja) * 2008-03-12 2010-12-01 ソニー株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1231512A (zh) * 1998-04-09 1999-10-13 松下电子工业株式会社 金属氧化物半导体晶体管对装置
JP2001274258A (ja) * 2000-03-23 2001-10-05 Fuji Electric Co Ltd ペアトランジスタ回路
JP2005086120A (ja) * 2003-09-11 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置
US20070241400A1 (en) * 2006-04-12 2007-10-18 Elpida Memory, Inc. Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616445A (zh) * 2013-09-27 2019-04-12 株式会社索思未来 半导体集成电路及逻辑电路

Also Published As

Publication number Publication date
US7932567B2 (en) 2011-04-26
JP2009218499A (ja) 2009-09-24
CN101533843B (zh) 2012-06-27
EP2101353A1 (en) 2009-09-16
CN102664179B (zh) 2015-05-20
US8178933B2 (en) 2012-05-15
JP4591525B2 (ja) 2010-12-01
EP2101353B1 (en) 2024-02-28
TW200945559A (en) 2009-11-01
US20090230483A1 (en) 2009-09-17
KR20090097803A (ko) 2009-09-16
TWI405327B (zh) 2013-08-11
US20110186932A1 (en) 2011-08-04
CN101533843A (zh) 2009-09-16

Similar Documents

Publication Publication Date Title
CN102664179B (zh) 半导体装置
US10002943B2 (en) Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
CN108428734B (zh) 包括在有源鳍之间的突出绝缘部分的半导体器件
CN100466258C (zh) 半导体器件及其制造方法
US7112858B2 (en) Semiconductor device and manufacturing method of the same
TWI748827B (zh) 用於閘極斷開的新穎的標準單元架構
CN109585527B (zh) 集成电路器件
CN116344582A (zh) 半导体器件及其制造方法
CN107248503A (zh) 具有3d 沟道的半导体器件及其制造方法
US20110018064A1 (en) Sram cell comprising finfets
TWI613792B (zh) 半導體元件
US7482663B2 (en) Semiconductor circuit arrangement
KR20160113989A (ko) 반도체 장치
CN114503256A (zh) 半导体集成电路装置
CN103579242A (zh) 具有埋藏鞍形鳍式场效晶体管的sram集成电路及其制造方法
KR20210013447A (ko) 반도체 소자
CN102956483A (zh) 半导体器件结构及其制作方法
JP2007287728A (ja) 半導体装置
JP5544715B2 (ja) 半導体装置及びその製造方法
CN112216695A (zh) 半导体装置及形成半导体装置的方法
TWI463655B (zh) 具有合併式源汲極的鰭式場效電晶體結構及形成該結構的方法
JP2012079992A (ja) 半導体装置
CN110326099A (zh) 半导体集成电路装置
JPS62131573A (ja) 半導体装置
JP6818107B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150520