JP3618323B2 - アナログｍｏｓ半導体装置、その製造方法、製造プログラム及びプログラム装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オペアンプ、コンパレータ、アナログスイッチ、メモリ用センスアンプ、ローノイズアンプ、ミキサ等を、ＭＯＳトランジスタ、容量、抵抗、インダクタ、ダイオード等を用いて構成したアナログＭＯＳ半導体装置やその製造方法に関する。
【０００２】
【従来の技術】
近年、システム・オン・チップに関する技術の進展に伴い、アナログ回路とデジタル回路とを混載したＬＳＩが年々増加しており、その開発期間及び開発工数の大幅な削減や高性能化が望まれている。また、アナログＭＯＳ半導体回路のレイアウトの自動化も望まれている。
【０００３】
以下、従来のアナログＭＯＳ半導体装置について説明する。図２３は、アナログＭＯＳ半導体装置としてのオペアンプの回路構成を示す。同図のオペアンプは、Ｐチャネル型トランジスタＭＰ１（２１）、Ｐチャネル型トランジスタＭＰ２（２２）、Ｐチャネル型トランジスタＭＰ５（２５）、Ｐチャネル型トランジスタＭＰ６（２６）、Ｎチャネル型トランジスタＭＮ３（２３）、Ｎチャネル型トランジスタＭＮ４（２４）、Ｎチャネル型トランジスタＭＮ７（２７）と、容量Ｃｃ（２８）と抵抗Ｒｃ（２９）とから構成されており、正側入力端子Ｖ＋（３０）、負側入力端子Ｖ−（３１）、出力端子Ｖｏ（３２）、バイアス電圧入力端子ＶＢＩＡＳ（３３）、正側電源ＶＤＤ（３４）、負側電源ＶＳＳ（３５）を備える。
【０００４】
図２３のオペアンプの設計結果の一例として、各ＭＯＳトランジスタＭＰ１〜ＭＮ７のチャネル幅Ｗ及びチャネル長Ｌの各値、及び抵抗Ｒｃの抵抗値、容量Ｃｃの容量値は次の表１の通りである。
【０００５】
【表１】
【０００６】
図２４は、図２３のオペアンプの従来のレイアウト構成を示す。図２４に示した７個のトランジスタＭＰ１（２１）〜ＭＮ７（２７）の大きさは、そのトランジスタが有するチャネル幅Ｗ及びチャネル長Ｌの下で占めるレイアウト範囲を示している。容量Ｃｃ及び抵抗Ｒｃについても同様である。
【０００７】
オペアンプの回路設計において、システマティックオフセット電圧ＳＶｏｆｆ＝０となる条件は、文献「アナログＭＯＳインテグレーテッド サーキット フォ シグナル プロセッシング」（Ａｎａｌｏｇ ＭＯＳ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ Ｆｏｒ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、Ｒ．Ｇｒｅｇｏｒｉａｎ，Ｇ．Ｃ．Ｔｅｍｅｓ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ ）の２１０ページの式（４．１８２）に示されている。この式を図２３のオペアンプにあてはめると、次式が成立する必要がある。
【０００８】
（Ｗ／Ｌ）ＭＮ３／（Ｗ／Ｌ）ＭＮ７
＝（Ｗ／Ｌ）ＭＮ４／（Ｗ／Ｌ）ＭＮ７
＝（Ｗ／Ｌ）ＭＰ５／（Ｗ／Ｌ）ＭＰ６／２ （１）
前記条件式（１）を満足するように、前記各トランジスタのＷ値とチャネル長Ｌが決定されている。
【０００９】
更に、オペアンプの回路設計において、ランダムオフセット電圧ＲＶｏｆｆ＝０の条件は、前記文献の２１１ページの式（４．１８５）に示されている。この式を図２３のオペアンプにあてはめると、次式が成立する必要がある。
【００１０】
（Ｗ／Ｌ）ＭＰ１＝（Ｗ／Ｌ）ＭＰ２ （２）
ここで、オペアンプの構造上、Ｐチャネル型トランジスタＭＰ１（２１）とＰチャネル型トランジスタＭＰ２（２２）とは、対を成すトランジスタであって差動入力回路を形成している。
【００１１】
同様に、他のランダムオフセット電圧ＲＶｏｆｆ＝０の条件は、前記文献中の２１１ページの式（４．１８３）に示されている。前記文献中のこの式に対する前提条件をも加味して、この式に図２３のオペアンプをあてはめると、次式が成立する必要がある。
【００１２】
（Ｗ／Ｌ）ＭＮ３＝（Ｗ／Ｌ）ＭＮ４ （３）
ここで、オペアンプの構造上、Ｎチャネル型トランジスタＭＮ３（２３）とＮチャネル型トランジスタＭＮ４（２４）とは、対を成すトランジスタであって、カレントミラーを形成している。容量Ｃｃの値と抵抗Ｒｃの値は、前記文献中に記載されているようにオペアンプの位相余裕を満足するような値に決定されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、以上のようにシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）を満足するように、前記７個のトランジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗ及びチャネル長Ｌを設計しても、半導体製造時の種々の加工誤差に起因して、各トランジスタのチャネル幅Ｗは僅かながら前記設計値とずれることになる。その結果、実際に得られた前記７個のトランジスタでは、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）を満たさず、システマティックオフセット電圧ＳＶｏｆｆが発生することになる。以下、システマティックな均一なずれについて述べる。このずれをＰチャネル型トランジスタＭＰ５（２５）を例にとって、図２５を用いて示す。
【００１４】
図２５において、左側には、上述した設計値によるＰチャネル型トランジスタＭＰ５（２５）のレイアウトの一例が示される。このトランジスタでは、中央位置にゲート７が、その両側方にソース６及びドレイン８が配置されていて、ソース６及びドレイン８は各々コンタクト１０によりアルミ配線９、９に接続されている。また、Ｐチャネル型トランジスタのチャネル形成のためにＰ型不純物拡散領域１１が配置されていて、この左側に描かれたＰチャネル型トランジスタＭＰ５（２５）のチャネル幅Ｗは、Ｐ型不純物拡散領域１１の幅と同一にレイアウトされている。
【００１５】
一例として、半導体製造時の加工誤差が均一にΔＷだけ減少する方向に生じると仮定して、説明を進める。図２５の右側には、製造後のＰチャネル型トランジスタＭＰ５（２５）が示される。この右側に描かれたＰチャネル型トランジスタＭＰ５（２５）のＰ型不純物拡散領域１１の一端がΔＷだけ減少するため、両端を合計すると、２ΔＷ減少することになる。従って、半導体製造後のＰチャネル型トランジスタＭＰ５（２５）の実寸チャネル幅Ｗは、次式となる。
【００１６】
（Ｗ−２ΔＷ）ＭＰ５ （４）
同様に、図２３に示したオペアンプの他のトランジスタについても半導体製造時の加工誤差が均一に発生するので、製造された各トランジスタの実寸チャネル幅Ｗは、次式で示される。
【００１７】
（Ｗ−２ΔＷ）ＭＮ３ （５）
（Ｗ−２ΔＷ）ＭＮ４ （６）
（Ｗ−２ΔＷ）ＭＰ６ （７）
（Ｗ−２ΔＷ）ＭＮ７ （８）
従って、前記式（３）〜式（８）を式（１）に代入すると、次式となる。
【００１８】
即ち、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式は成立しなくなる。従って、半導体製造時の種々のシステマティックな加工誤差に起因してシステマティックオフセット電圧ＳＶｏｆｆが発生してしまうことになる。
【００１９】
一方、アナログＭＯＳ半導体装置の回路構成において、前記文献の２１０ページの下から第１５行目〜第１２行目には、「２つのトランジスタのチャネル幅Ｗの比率が比較的大きい場合には、最小チャネル幅Ｗのトランジスタを単位トランジスタ（ｕｎｉｔ ｔｒａｎｓｉｓｔｏｒ）として、他方の大きいチャネル幅Ｗのトランジスタをこの単位トランジスタを２個（又はそれ以上）を並列接続させる」ことにより、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）を満足させることができると記載されている。即ち、最小チャネル幅Ｗのトランジスタ（第１のトランジスタ）を単位トランジスタとした場合に、その最小チャネル幅Ｗの整数倍のチャネル幅ｋＷ（ｋは整数）を持つ第２のトランジスタでは、単位トランジスタを整数個並列接続して構成すると、単位トランジスタにシステマティックな加工誤差が生じても、その加工誤差の整数倍の誤差が第２のトランジスタに生じるので、両トランジスタのチャネル幅の比率は整数倍に維持され、システマティックオフセット電圧ＳＶｏｆｆは発生しないことになる。
【００２０】
しかしながら、実際の回路設計において最小チャネル幅Ｗのトランジスタを基本とした場合、それ以外のトランジスタが整数倍のチャネル幅Ｗを持つことは、前記文献にも記載されている通り、「２つのトランジスタのチャネル幅Ｗの比率が比較的大きい場合…」と極めてまれな条件の下でしか実現できないという問題点があった。
【００２１】
次に、前述したシステマティックな均一なずれではなく、ランダムなずれについて述べる。このずれによる影響の説明を、対を成す２個のＮチャネル型トランジスタＭＮ３（２３）、ＭＮ４（２４）を例に挙げて、図２６を用いて行う。
【００２２】
図２６（ａ）は、前記表１に示した設計値通りに製造されたＮチャネル型トランジスタＭＮ３（２３）及びＭＮ４（２４）のレイアウトの一例を示す。同図（ａ）では、Ｎチャネル型トランジスタのチャネル形成のためのＮ型不純物拡散領域１２が配置されていて、両トランジスタＭＮ３（２３）、ＭＮ４（２４）のチャネル幅Ｗは、前記Ｎ型不純物拡散領域１２の幅と同一にレイアウトされている。
【００２３】
図２６（ｂ）は、半導体製造後の前記対を成す２個のＮチャネル型トランジスタＭＮ３（２３）、ＭＮ４（２４）の一例を示しており、半導体製造時の加工誤差がランダムに発生して、前記対を成すトランジスタのうちトランジスタＭＮ３（２３）のみチャネル幅ＷがΔＷだけ増加した場合のレイアウトを示す。Ｎチャネル型トランジスタＭＮ３（２３）のＮ型不純物拡散領域１２の一端がΔＷだけ増加し、Ｎチャネル型トランジスタＭＮ４（２４）のＮ型不純物拡散領域１２は増減がないものとすると、半導体製造後の２個のＮチャネル型トランジスタＭＮ３（２３）、ＭＮ４（２４）の実寸チャネル幅Ｗは、次式となる。
【００２４】
（Ｗ＋ΔＷ）ＭＮ３ （１０）
（Ｗ）ＭＮ４ （１１）
従って、前記式（１０）及び式（１１）をランダムオフセット電圧ＲＶｏｆｆ＝０の条件式（３）に代入すると、次式となる。
【００２５】
｛（Ｗ＋ΔＷ）／Ｌ｝ＭＮ３≠（Ｗ／Ｌ）ＭＮ４ （１２）
即ち、等号が成立しなくなり、半導体製造時の種々のランダムな加工誤差に起因して、ランダムオフセット電圧ＲＶｏｆｆが発生してしまうことになる。
【００２６】
本発明は既述した従来技術の問題点を解決するものであり、その目的は、半導体製造時に加工誤差が生じた場合であっても、システマティックオフセット電圧ＳＶｏｆｆ及びランダムオフセット電圧ＲＶｏｆｆを十分に抑制できるアナログＭＯＳ半導体装置を提供することにある。
【００２７】
【課題を解決するための手段】
前記目的を達成するために、本発明では、アナログＭＯＳ半導体装置に含まれる複数のＭＯＳトランジスタのうち、チャネル幅が最も小さいトランジスタを単位トランジスタとはせず、この最小のチャネル幅の整数分の１のチャネル幅を持つトランジスタをミクロ単位トランジスタとし、複数個のＭＯＳトランジスタを、各々、前記ミクロ単位トランジスタを複数個用いて構成する。
【００２８】
すなわち、請求項１記載の発明のアナログＭＯＳ半導体装置は、チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置であって、前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つミクロ単位トランジスタを単位として、前記複数個のＭＯＳトランジスタが、各々、前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅のトランジスタとして構成されていることを特徴とする。
【００２９】
請求項２記載の発明は、前記請求項１記載のアナログＭＯＳ半導体装置において、前記複数個のＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２種から成り、前記ミクロ単位トランジスタは、Ｐ型ミクロ単位トランジスタと、Ｎ型ミクロ単位トランジスタとの２種から成ることを特徴とする。
【００３０】
請求項３記載の発明は、前記請求項２記載のアナログＭＯＳ半導体装置において、システマティックオフセット電圧が”０”となる条件式に含まれる複数個のＭＯＳトランジスタは、各々、自己のＭＯＳトランジスタを構成するミクロ単位トランジスタの個数が、前記システマティックオフセット電圧が”０”となる条件式を満たす個数に設定されていることを特徴とする。
【００３１】
請求項４記載の発明は、前記請求項１記載のアナログＭＯＳ半導体装置において、１つのＭＯＳトランジスタを構成する複数個の前記ミクロ単位トランジスタは、相互に一部が重なったレイアウト構成を持つことを特徴とする。
【００３２】
請求項５記載の発明は、前記請求項１記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、偶数個の小トランジスタから成り、前記偶数個の小トランジスタは並列に接続され、前記偶数個の並列接続された小トランジスタのうち、端に位置する２個の小トランジスタは、各々、そのソ−スが端部に位置することを特徴とする。
【００３３】
請求項６記載の発明は、前記請求項５記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、並列接続された２個の小トランジスタのペアトランジスタから成り、前記ペアトランジスタの一端部に一方の小トランジスタのソースが位置し、前記ペアトランジスタの他端部に他方の小トランジスタのソースが位置することを特徴とする。
【００３４】
請求項７記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、その有する何れかの電極を半導体基板に接続するための基板コンタクトを有することを特徴とする。
【００３５】
請求項８記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、そのゲートに接続されるゲートコンタクトと、前記ゲートコンタクトに接続されて、ゲート電圧を前記ゲートに与えるゲート配線を有することを特徴とする。
【００３６】
請求項９記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、含まれる複数個のＭＯＳトランジスタのうち何れかのＭＯＳトランジスタの能力を調整するためのダミーミクロ単位トランジスタが備えられることを特徴とする。
【００３７】
請求項１０記載の発明は、前記請求項９記載のアナログＭＯＳ半導体装置において、ダミーミクロ単位トランジスタは、Ｐ型ダミーミクロ単位トランジスタと、Ｎ型ダミーミクロ単位トランジスタとの２種から成ることを特徴とする。
【００３８】
請求項１１記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、含まれる複数個のＭＯＳトランジスタのうち対をなす２個のＭＯＳトランジスタは、各々、４の倍数個のミクロ単位トランジスタから成ることを特徴としている。
【００３９】
請求項１２記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、含まれる複数個のＭＯＳトランジスタは、ＳＯＩ構造又はＳＯＳ構造であることを特徴とする。
【００４０】
請求項１３記載の発明のアナログＭＯＳ半導体装置の製造方法は、チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置の製造方法であって、前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つミクロ単位トランジスタを複数個用意し、前記複数個のミクロ単位トランジスタを用いて、前記複数個のＭＯＳトランジスタの各々が前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅のトランジスタとして構成されるように、前記複数個のＭＯＳトランジスタを製造することを特徴とする。
【００４１】
請求項１４記載の発明は、前記請求項１３記載のアナログＭＯＳ半導体装置の製造方法において、前記複数個のＭＯＳトランジスタがＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２種から成る場合には、前記ミクロ単位トランジスタとして、Ｐ型ミクロ単位トランジスタとＮ型ミクロ単位トランジスタとの２種を用意し、前記Ｐ型ＭＯＳトランジスタを複数個のＰ型ミクロ単位トランジスタにより構成し、前記Ｎ型ＭＯＳトランジスタを複数個のＮ型ミクロ単位トランジスタにより構成することを特徴とする。
【００４２】
請求項１５記載の発明は、前記請求項１４記載のアナログＭＯＳ半導体装置の製造方法において、システマティックオフセット電圧が”０”となる条件式に含まれる複数個のＭＯＳトランジスタを製造する場合には、前記各ＭＯＳトランジスタを構成するミクロ単位トランジスタの個数を、前記システマティックオフセット電圧が”０”となる条件式を満たす個数に設定することを特徴とする。
【００４３】
請求項１６記載の発明のアナログＭＯＳ半導体装置の製造プログラムは、チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置を製造するためのプログラムであって、前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つトランジスタをミクロ単位トランジスタとして決定し、前記ミクロ単位トランジスタを単位として、前記複数個のＭＯＳトランジスタを、各々、前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅を持つトランジスタとして構成することを特徴とする。
【００４４】
請求項１７記載の発明のプログラム装置は、請求項１６記載の製造プログラムを有し、前記製造プログラムに基づいて、複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置を製造するＥＤＡ機能又はＣＡＤ機能を備えたことを特徴とする。
【００４５】
以上により、請求項１〜１７記載の発明では、ミクロ単位トランジスタを単位とし、このミクロ単位トランジスタを複数個用いて各ＭＯＳトランジスタが構成されるので、複数個のＭＯＳトランジスタのチャネル幅の比率が整数倍の比率でない場合であっても、システマティックな加工誤差が生じたときにシステマティックオフセット電圧ＳＶｏｆｆが発生することが十分に抑制される。
【００４６】
特に、請求項４記載の発明では、複数個のミクロ単位トランジスタがレイアウト上、一部が重なった構成を持つので、システマティックオフセット電圧ＳＶｏｆｆ＝０とする条件を満足しながら、各ＭＯＳトランジスタのレイアウト面積が縮小される。
【００４７】
また、請求項５、６記載の発明では、ミクロ単位トランジスタを偶数個の並列接続された小トランジスタにより構成する場合に、端に位置する２個の小トランジスタのソースが端部に位置するので、ミクロ単位トランジスタの周囲にそのソ−スに接続される基板コンタクトを配置するときには、前記小トランジスタのソースと基板コンタクトとの位置が近接し、両者の離隔が短くなって、レイアウト面積が小さくなる。しかも、偶数個の小トランジスタのドレインを共用できるので、ドレイン面積が小さくなって、ドレインに寄生する容量成分が少なくなり、ミクロ単位トランジスタの動作スピードが高速化する。
【００４８】
更に、請求項７記載の発明では、１つのＭＯＳトランジスタが複数個のミクロ単位トランジスタで構成される場合に、その複数個のミクロ単位トランジスタが各々基板コンタクトを有するので、ＭＯＳトランジスタの基板はどの位置でも同一電位に安定して、ラッチアップ現象の発生確率が低くなる。
【００４９】
加えて、請求項８記載の発明では、チャネル幅の長いＭＯＳトランジスタを多数個のミクロ単位トランジスタで構成する場合に、その多数個のミクロ単位トランジスタのゲートには、各々、対応するゲート配線を介してゲート電圧が個別に与えられる。従って、ＭＯＳトランジスタ全体としては所定のゲート電圧が印加されるので、設計値とほぼ同一のトランジスタ駆動能力が得られる。
【００５０】
更に加えて、請求項９、１０記載の発明では、ＭＯＳトランジスタの能力調整用のダミーミクロ単位トランジスタを備えるので、そのＭＯＳトランジスタのチャネル幅を微調整する場合には、配線修正により前記ダミーミクロ単位トランジスタを接続すれば良く、再試作時でのアナログＭＯＳ半導体装置の開発期間を短縮することができる。
【００５１】
また、請求項１１記載の発明では、対をなす２個のＭＯＳトランジスタが、各々、４の倍数個のミクロ単位トランジスタから成るので、対をなす２個のＭＯＳトランジスタをセントロイド構造とすることができ、システマティックオフセット電圧を一層有効に抑制することができる。
【００５２】
更に、請求項１２記載の発明では、含まれる複数個のＭＯＳトランジスタがＳＯＩ構造又はＳＯＳ構造であるので、極く低電圧での動作が可能になると共に、α線などの放射線に起因するショット雑音の影響が低減され、更には、アナログ− デジタル混載半導体装置では、デジタル部からアナログ部へ回り込む雑音の影響が有効に低減されることになる。
【００５３】
加えて、請求項１６、１７記載の発明では、各々が複数個のミクロ単位トランジスタから成る複数個のＭＯＳトランジスタの回路設計を自動で行うことができ、アナログＭＯＳ半導体装置の設計開発期間が有効に短縮されると共に、開発費用が効果的に削減されることになる。
【００５４】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００５５】
（第１の実施の形態）
図１〜図７及び図２３は本発明の第１の実施の形態のアナログＭＯＳ半導体装置を示す。図２３はアナログＭＯＳ半導体装置としてのオペアンプを示す。同図のオペアンプは、４個のＰチャネル型ＭＯＳトランジスタＭＰ１（２１）、ＭＰ２（２２）、ＭＰ５（２５）、ＭＰ６（２６）と、３個のＮチャネル型ＭＯＳトランジスタＭＮ３（２３）、ＭＮ４（２４）、ＭＮ７（２７）と、容量Ｃｃ（２８）と、抵抗Ｒｃ（２９）とを備える。
【００５６】
本実施の形態では、前記各トランジスタＭＰ１（２１）〜ＭＮ７（２７）を、各々、Ｐ型及びＮ型別に、複数個のミクロ単位トランジスタで構成する点に特徴を有する。以下、トランジスタＭＰ１（２１）〜ＭＮ７（２７）を各々何個のミクロ単位トランジスタを用いて構成するかを検討する。用いるミクロ単位トランジスタは、Ｐチャネル型ＭＯＳトランジスタ用としてＰ型ミクロ単位トランジスタを、Ｎチャネル型ＭＯＳトランジスタ用としてＮ型ミクロ単位トランジスタを各々用いることとする。
【００５７】
【表２】
【００５８】
【表３】
【００５９】
前記図２３に示したオペアンプを構成するトランジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗ及びチャネル長Ｌは表３に示す通りであるとして検討を進める。表３に示されたトランジスタＭＰ１（２１）〜ＭＮ７（２７）を各々構成するミクロ単位トランジスタの個数をＮＸ（Ｘ＝１〜７）と表すと、各トランジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗは、次式を満足する。
【００６０】
（Ｗ／Ｌ）ＭＮ３＝Ｎ３×（Ｗ／Ｌ）ＭＵＮＢ （１３）
（Ｗ／Ｌ）ＭＮ４＝Ｎ４×（Ｗ／Ｌ）ＭＵＮＢ （１４）
（Ｗ／Ｌ）ＭＰ５＝Ｎ５×（Ｗ／Ｌ）ＭＵＰＢ （１５）
（Ｗ／Ｌ）ＭＰ６＝Ｎ６×（Ｗ／Ｌ）ＭＵＰＢ （１６）
（Ｗ／Ｌ）ＭＮ７＝Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ （１７）
但し、ＮＸ（Ｘ＝１〜７）は整数である。また、ＭＵＮＢはＮ型ミクロ単位トランジスタを、ＭＵＰＢはＰ型ミクロ単位トランジスタを各々示す。
【００６１】
図２３のオペアンプにおけるシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（即ち、前記式（１））にこの式（１３）〜式（１７）を代入すると、次式が得られる。
【００６２】
［Ｎ３×（Ｗ／Ｌ）ＭＵＮＢ］／［Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ］
＝ ［Ｎ４×（Ｗ／Ｌ）ＭＵＮＢ］／［Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ］
＝ ［Ｎ５×（Ｗ／Ｌ）ＭＵＰＢ］／［Ｎ６×（Ｗ／Ｌ）ＭＵＰＢ］／２ （１８）
整理すると、最終的には次式が得られる。
【００６３】
Ｎ３／Ｎ７＝Ｎ４／Ｎ７＝Ｎ５／Ｎ６／２ （１９）
この式（１９）が、Ｐ型及びＮ型ミクロ単位トランジスタを用いた場合での図２３のオペアンプのシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式となる。
【００６４】
表３から判るように、チャネル長ＬがＬ＝１．００（μｍ）のＰチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ２では、各々、チャネル幅Ｗ＝１３０．００（μｍ）の１３分の１（＝１０．００（μｍ））のチャネル幅Ｗを持つＰ型ミクロ単位トランジスタＭＵＰＡを１３個用いて構成される。また、チャネル長ＬがＬ＝０．５０（μｍ）のＰチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６では、この両トランジスタのうち最小のチャネル幅Ｗ＝９０．００（μｍ）の９分の１（＝１０．００（μｍ））のチャネル幅Ｗを持つＰ型ミクロ単位トランジスタＭＵＰＢを、各々、９個、４２個用いて構成される。更に、チャネル長ＬがＬ＝０．５０（μｍ）のＮチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ７では、これ等のトランジスタのうち最小のチャネル幅Ｗ＝３０．００（μｍ）の６分の１（＝５．００（μｍ））のチャネル幅Ｗを持つＮ型ミクロ単位トランジスタＭＵＮＢを、各々、６個、６個、５６個用いて構成される。即ち、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）において、この式中に含まれるトランジスタＭＮ３、ＭＮ４、ＭＰ５、ＭＰ６、ＭＮ７を構成するミクロ単位トランジスタの個数は、前記条件式（１９）を満足するように、Ｎ３＝Ｎ４＝６、Ｎ５＝９、Ｎ６＝４２、Ｎ７＝５６に設定されている。
【００６５】
前記表３において、抵抗Ｒｃ（２９）は７．００（ｋΩ）、容量Ｃｃ（２８）は３．５０（ｐＦ）であり、この抵抗Ｒｃ及び容量Ｃｃを構成する単位抵抗ＵＲ及び単位容量ＵＣは各々１．００（ｋΩ）、０．５０（ｐＦ）に設定されている。前記各ミクロ単位トランジスタＭＵＰＡ、ＭＵＰＢ、ＭＵＮＢ、単位容量ＵＣ及び単位抵抗ＵＲをまとめて表２に示している。
【００６６】
図１は前記Ｐ型ミクロ単位トランジスタＭＵＰＡ（１）を、図２は前記Ｐ型ミクロ単位トランジスタＭＵＰＢ（２）を、図３は前記Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）を、図４は単位抵抗ＵＲ（４）を、図５は単位容量ＵＣ（５）を各々示している。図１〜図３のミクロ単位トランジスタは、チャネル幅Ｗ及びチャネル長Ｌの組合せが相互に異なるが、構成は同様である。即ち、これらのミクロ単位トランジスタは、各々、チャネル幅Ｗが半分幅Ｗ／２に２等分された２個の小トランジスタ（１ａ、１ｂ）、（２ａ、２ｂ）、（３ａ、３ｂ）から成るペアトランジスタにより構成される。この２個の小トランジスタ（１ａ、１ｂ）、（２ａ、２ｂ）、（３ａ、３ｂ）は並列接続されていて、中央位置にこの２個の小トランジスタで共用するドレイン８が位置し、左端には小トランジスタ１ａ、２ａ、３ａのソース６が位置し、右端には小トランジスタ１ｂ、２ｂ、３ｂのソース６が位置する。前記各ソース６、６とドレイン８との間には、各小トランジスタのゲート７、７が位置している。前記各ソース６にはコンタクト１０が形成され、このコンタクト１０を介して所定配線層のアルミ配線９、９が接続されていて、アルミ配線９からソース電圧が各ソース６に供給される。尚、図１〜図３において、１１はＰチャネル型トランジスタのチャネル形成のためのＰ型不純物拡散領域、１２はＮチャネル型トランジスタのチャネル形成のためのＮ型不純物拡散領域である。
【００６７】
図４は、表２に示した単位抵抗ＵＲ（４）をポリシリコン抵抗で形成されたレイアウトの一例を示す。また、図５は表２に示した単位容量ＵＣ（５）を２層ポリシリコンで形成されたレイアウトの一例を示す。
【００６８】
図６はオペアンプを構成するトランジスタＭＰ１〜ＭＮ７、容量Ｃｃ、抵抗Ｒｃのレイアウト例を示す。これらのトランジスタ、容量及び抵抗は、図１〜図５に示したミクロ単位トランジスタＭＵＰＡ、ＭＵＰＢ、ＭＵＮＢ、単位抵抗ＵＲ及び単位容量ＵＣを前記表３に示した個数用いて構成されている。図中の鎖線は、各ミクロ単位トランジスタ、単位抵抗、単位容量のレイアウト境界を示している。
【００６９】
図７は、前記図６に示したＮチャネル型トランジスタＭＮ３（２３）を図３のＮ型ミクロ単位トランジスタＭＵＮＢ（３）を６個（表３参照）用いて配置したレイアウトの詳細を示す。同図では、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）を２行３列に配置している。同図に示す太鎖線は、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）のレイアウト境界を示している。
【００７０】
次に、本実施の形態では加工誤差が生じた場合であっても、システマティックオフセット電圧ＳＶｏｆｆがＳＶｏｆｆ＝０になることを説明する。従来例と同様に半導体製造時の加工誤差が均一にΔＷだけ減少する方向に生じると仮定して、説明する。
【００７１】
図２に示したＰ型ミクロ単位トランジスタＭＵＰＢ（２）は、従来例と同様に半導体製造時の種々の加工誤差によって、Ｐ型ミクロ単位トランジスタＭＵＰＢ（２）の一端がΔＷだけ減少するため、両端を合計すると、２ΔＷ減少することになる。従って、半導体製造後のＰ型ミクロ単位トランジスタＭＵＰＢ（２）の実寸チャネル幅Ｗは次式となる。
【００７２】
（Ｗ−２ΔＷ）ＭＵＰＢ （２０）
Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）についても、同様に、半導体製造後のＮ型ミクロ単位トランジスタＭＵＮＢ（３）の実寸チャネル幅Ｗは次式となる。
【００７３】
（Ｗ−２ΔＷ）ＭＵＮＢ （２１）
従って、半導体製造後の各トランジスタの実寸チャネル幅Ｗは式（２０）、（２１）を式（１３）〜（１７）に代入すると、次式となる。
【００７４】
（Ｗ／Ｌ）ＭＮ３＝Ｎ３×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２２）
（Ｗ／Ｌ）ＭＮ４＝Ｎ４×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２３）
（Ｗ／Ｌ）ＭＰ５＝Ｎ５×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ （２４）
（Ｗ／Ｌ）ＭＰ６＝Ｎ６×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ （２５）
（Ｗ／Ｌ）ＭＮ７＝Ｎ７×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２６）
従って、式（２２）〜式（２６）をシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）に代入すると、次式となる。
【００７５】
整理すると、最終的には、次式が得られる。
【００７６】
Ｎ３／Ｎ７＝Ｎ４／Ｎ７＝Ｎ５／Ｎ６／２ （２８）
この最終式（２８）は、ミクロ単位トランジスタを用いた場合のシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）と同一となる。
【００７７】
従って、本実施の形態では、ミクロ単位トランジスタを用いたレイアウト構成により、製造時の種々の加工誤差が発生しても、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式が成立して、システマティックオフセット電圧ＳＶｏｆｆが全く発生しない。
【００７８】
尚、本実施の形態では、単位抵抗ＵＲ（４）として、ポリシリコン抵抗で形成された一例を示したが、拡散抵抗であっても良い。更に、単位容量ＵＣ（５）として２層ポリシリコンで形成された一例を示したが、層間膜容量やＭＩＭ容量で構成しても良い。
【００７９】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図８に基づき説明する。
【００８０】
図８は、図７に示したＮチャネル型トランジスタＭＮ３（２３）の変形例を示した詳細レイアウトである。表３に示したＮ型ミクロ単位トランジスタＭＵＮＢ（３）を６個用いて配置されていて、そのレイアウト境界を太鎖線で示している。尚、図７と同一の構成要素に同一の符号を付している。
【００８１】
図７では、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）のレイアウト境界を一致させたが、本実施の形態では、図８から判るように、レイアウト境界を上下方向及び左右方向に半導体装置のデザインルールを満足しつつ、重ね合わせたレイアウト構成を有している。
【００８２】
従って、前記実施の形態と同様に、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）を満足しつつ、Ｎチャネル型トランジスタＭＮ３（２３）のレイアウトの小面積化を実現することができる。
【００８３】
尚、本実施の形態では、Ｎチャネル型トランジスタＭＮ３（２３）に適用したが、オペアンプを構成する他のトランジスタＭＰ１（２１）、ＭＰ２（２２）、ＭＮ４（２４）、ＭＰ５（２５）、ＭＰ６（２６）、ＭＮ７（２７）に対しても同様に適用できるのは勿論である。また、ミクロ単位トランジスタとしてＮ型ミクロ単位トランジスタＭＵＮＢ（３）を用いた場合を例示したが、他のＰ型ミクロ単位トランジスタＭＵＰＡ（１）、ＭＵＰＢ（２）を用いても良いのは言うまでもない。
【００８４】
（第３の実施の形態）
次に、本発明の第３の実施の形態を図９及び図１０に基いて説明する。
【００８５】
図９は、図７に示したＮチャネル型トランジスタＭＮ３（２３）の周囲にベース（基板コンタクト）１３を配置し、このベース１３を端部に位置するソース６と接続可能とすると共に、内部に位置するソース６もアルミ配線９により周囲のベース１３に接続可能として、半導体基板（図示せず）をソース６の電位と同一電位にできるようにしたレイアウト構成の一例を示す。
【００８６】
図１０は、図９に示したＮチャネル型トランジスタＭＮ３（２３）に代えて、図８に示したレイアウトの一部を重ね合わせたＮチャネル型トランジスタＭＮ３（２３）を採用したレイアウト構成の一例を示す。
【００８７】
従って、本実施の形態では、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）を満足できるのは勿論のこと、Ｎチャネル型トランジスタＭＮ３（２３）の図中左右の両端部にソース６、６がレイアウト配置された構成であるので、Ｎチャネル型トランジスタＭＮ３（２３）の周囲にベース１３を配置すると、このベース１３と前記端部のソース６、６とが近接する。従って、半導体基板の電位をソース６の電位と同一にする場合には、レイアウト面積を効率的に小さくすることができる。
【００８８】
また、図３から判るように、２個の小トランジスタ３ａ、３ｂを並列接続したミクロ単位トランジスタＭＵＮＢ（３）を使用すると、その２つの小トランジスタでドレインを共用できるので、Ｎチャネル型トランジスタＭＮ３（２３）のドレイン面積とソース面積とは、次式の関係にある。
【００８９】
ドレイン面積 ＜ ソース面積 （２９）
従って、ドレイン８に寄生する容量成分を少なくできるので、Ｎチャネル型トランジスタＭＮ３（２３）の動作スピードの高速化を図ることができる。
【００９０】
尚、図３では、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）のチャネル幅を２等分し、その２個の小トランジスタ３ａ、３ｂを並列接続してＮ型ミクロ単位トランジスタＭＵＮＢ（３）を構成したが、チャネル幅を偶数等分し、その偶数個の小トランジスタを並列接続して、端に位置する２個の小トランジスタのソースを端部に位置させるレイアウトを採用しても良い。このことは、図１及び図２に示したＰ型ミクロ単位トランジスタＭＵＰＡ（１）、ＭＵＰＢ（２）に関しても同様であり、そのチャネル幅を”２”以外の偶数で等分し、その偶数個のトランジスタを並列接続したレイアウトを採用しても良い。
【００９１】
（第４の実施の形態）
続いて、本発明の第４の実施の形態を図１１〜図１５に基いて説明する。
【００９２】
図１１に示すＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）は、第１の実施の形態において説明した図３のＮ型ミクロ単位トランジスタＭＵＮＢ（３）に、基板コンタクト１３を配置した構成の一例を示す。前記基板コンタクト１３は、左右両端に位置する２つのソース（電極）６、６において、各々、その幅方向の両端部に形成されている。
【００９３】
図１２は、前記図１１に示したＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）を６個用いて、図７と同様にＮチャネル型トランジスタＭＮ３（２３）を構成したものである。図１３は、前記図１１に示したＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）を６個用いて、図８と同様に、Ｎ型ミクロ単位トランジスタＭＵＮＸＢ（１４）同士で一部を重ね合わせたレイアウトに構成した一例を示す。図１４は、図９と同様に、図１２に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。図１５は、図１０と同様に、図１３に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。
【００９４】
多数個のミクロ単位トランジスタで構成されたトランジスタでは、図９又は図１０に示すようにＮチャネル型トランジスタＭＮ３（２３）の両端に位置するミクロ単位トランジスタＭＵＮＢ（３）の小トランジスタのソース６のみを基板コンタクト１３に接続するレイアウト構成では、基板抵抗によりＮチャネル型トランジスタＭＮ３（２３）の中央部の基板電位が所定電位から若干ずれるため、ラッチアップ現象が発生する確率が高くなる。
【００９５】
しかし、本実施の形態では、図１１に示したように、Ｎ型ミクロ単位トランジスタＭＵＮＸＢ（１４）自体にも基板コンタクト１３が備えられるので、多数個のミクロ単位トランジスタで構成されたトランジスタであっても、その基板の中央部の電位をもその周囲の基板電位と同様に所定電位に安定させて、ラッチアップ現象が発生する確率を低くすることが可能である。
【００９６】
尚、図１１ではＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）を例示したが、Ｐ型ミクロ単位トランジスタに本発明を適用して、そのソースに基板コンタクトを配置しても良いのは勿論である。
【００９７】
（第５の実施の形態）
次に、本発明の第５の実施の形態を図１６〜図２０に基いて説明する。
【００９８】
図１６に示したＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）は、前記第４の実施の形態で説明した図１１のＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）の２つのゲート７、７の幅方向の両端にコンタクト１０、１０を配置すると共に、その２個のコンタクト１０をアルミニュームで構成されたゲート配線９により接続して、ゲート電圧をこのゲート配線９を介してゲート７に供給するように構成したものである。
【００９９】
図１７は、前記図１６に示すＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）を６個用いて、図７と同様に、Ｎチャネル型トランジスタＭＮ３（２３）を構成したものである。図１８は、前記図１６に示したＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）を６個用いて、図８と同様に、Ｎ型ミクロ単位トランジスタＭＵＮＳＢ（１５）同士で一部を重ね合わせたレイアウトに構成した一例を示す。図１９は、図９と同様に、図１７に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。図２０は、図１０と同様に、図１８に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。
【０１００】
従来例として示した図２４のＮチャネル型トランジスタＭＮ３（２３）は、１個のトランジスタで構成されるため、そのチャネル幅Ｗが長い場合には、そのゲートの一端にゲートコンタクトを配置し、このゲートコンタクトを介してゲート電位を与えても、その扱う周波数がＧＨｚ以上の無線周波数であるときには、ゲート抵抗成分の影響によってそのゲートコンタクトから遠ざかるほどゲート電位が減衰して、トランジスタ駆動能力が設計値よりも低下すると共に、ゲート自体の抵抗による熱雑音が発生してＳ／Ｎ比を悪化させてしまう問題点がある。
【０１０１】
しかし、本実施の形態では、Ｎチャネル型トランジスタＭＮ３（２３）がたとえチャネル幅Ｗの長いトランジスタであっても、そのゲート電位は、これを構成する複数個のＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）毎に印加されているので、ゲート抵抗成分に起因する減衰を抑制できる。従って、その扱う周波数がＧＨｚ以上の無線周波数である場合であっても、設計値とほぼ同一のトランジスタ駆動能力を実現することが可能である。また、同時に、ゲート抵抗成分が小さくなるので、熱雑音が低下して、このアナログＭＯＳ半導体装置を用いた信号処理装置におけるＳ／Ｎ比を増大させることが可能である。
【０１０２】
尚、図１６ではＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）に適用し、図１７〜図２０ではこのＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）を用いた例を示したが、その他、Ｐ型ミクロ単位トランジスタに対して本発明を適用しても良い。
【０１０３】
また、ゲート配線９はアルミ配線で構成された一例を示したが、銅配線等の低抵抗の配線で構成しても良い。
【０１０４】
（第６の実施の形態）
次に、本発明の第６の実施の形態を図２１に基づき説明する。
【０１０５】
図２１は、図６に示したオペアンプのレイアウト配置に対して、修正用にダミーミクロ単位トランジスタ、ダミー抵抗及びダミー容量を更に追加したものである。同図では、これらダミーにハッチングを付している。同図では、オペアンプを構成するＰチャネル型ＭＯＳトランジスタＭＰ１（２１）、ＭＰ２（２２）に対して、各々、Ｐ型ミクロ単位トランジスタＭＵＰＡと同一のダミーＰ型ミクロ単位トランジスタＤＰＡ（４１）を１個追加し、Ｐチャネル型ＭＯＳトランジスタＭＰ５（２５）、ＭＰ６（２６）に対して、各々、Ｐ型ミクロ単位トランジスタＭＵＰＢと同一のダミーＰ型ミクロ単位トランジスタＤＰＢ（４２）を１個及び４個追加し、３個のＮチャネル型ＭＯＳトランジスタＭＮ３（２３）、ＭＮ４（２４）、ＭＮ７（２７）に対して、各々、Ｎ型ミクロ単位トランジスタＭＵＮＢと同一のダミーＮ型ミクロ単位トランジスタＤＮＢ（４３）を３個、３個、１０個追加している。更に、抵抗Ｒｃに対しては単位抵抗ＵＲと同一のダミー抵抗ＤＲ（４４）を１個追加し、容量Ｃｃに対しては単位容量ＵＣと同一のダミー容量ＤＣ（４５）を１個追加している。これらのダミーは、空き領域を利用して配置される。
【０１０６】
従って、本実施の形態では、試作されたアナログ半導体装置の不具合を改良する場合において、トランジスタの能力を調整するために、そのチャネル幅Ｗを僅かに増大させる修正が必要となった際には、ダミーミクロ単位トランジスタＤＰＡ（４１）、ＤＰＢ（４２）、ＤＮＢ（４３）を配線修正により追加することにより、簡易に能力調整が可能になる。よって、配線工程直前で待機されたウエハが保管されている場合には、このような待機ウエハに対して、配線修正を施したマスクを用いて再試作することにより、所望のアナログＭＯＳ半導体装置を短期間で開発することができ、開発期間の短縮が可能となる。
【０１０７】
（第７の実施の形態）
続いて、本発明の第７の実施の形態を図２２及び図２３に基いて説明する。
【０１０８】
図２３のオペアンプにおいて、その回路構成上、対を成すトランジスタは、Ｐチャネル型トランジスタＭＰ１（２１）とＰチャネル型トランジスタＭＰ２（２２）とから成る１対と、Ｎチャネル型トランジスタＭＮ３（２３）とＮチャネル型トランジスタＭＮ４（２４）とから成る１対との合計２対である。
【０１０９】
下記に示す表４は、前記２対のトランジスタ（ＭＰ１（２１）、ＭＰ２（２２））、（ＭＮ３（２３）、ＭＮ４（２４））を各々４の倍数個のミクロ単位トランジスタＭＵＰＡ、ＭＵＮＢにより構成した場合を示す。同表では、この場合において、他のトランジスタＭＰ５、ＭＰ６、ＭＮ７及び抵抗Ｒｃ、容量Ｃｃが各々何個の単位トランジスタＭＵＰＢ、ＭＵＮＢ、単位抵抗ＵＲ、及び単位容量ＵＣにより構成されるか、並びにこれらトランジスタのチャネル幅Ｗ及びチャネル長Ｌ、抵抗値、容量値をも示している。
【０１１０】
【表４】
【０１１１】
図２２は、図２３に示したオペアンプを前記表４の通りにレイアウトした結果を示す。同図において、メッシュを施した箇所はＰチャネル型トランジスタＭＰ２（２２）を構成するＰ型ミクロ単位トランジスタＭＵＰＢが配置された領域、及びＮチャネル型トランジスタＭＮ（２４）を構成するＮ型ミクロ単位トランジスタＭＵＮＢが配置された領域を示す。
【０１１２】
本実施の形態では、図２２から判るように、対を成すトランジスタ（ＭＰ１（２１）、ＭＰ２（２２））、（ＭＮ３（２３）、ＭＮ４（２４））において、その各々のトランジスタを構成するミクロ単位トランジスタが、同図に示す点Ｐ１、Ｐ２を点対称の点となるセントロイド構造を持つ配置とされているので、ランダムオフセット電圧ＲＶｏｆｆを有効に抑制することが可能である。
【０１１３】
（第８の実施の形態）
次に、本発明の第８の実施の形態のアナログＭＯＳ半導体装置を図２７に基づいて説明する。
【０１１４】
本実施の形態では、アナログＭＯＳ半導体装置に含まれる複数個のＭＯＳトランジスタがＳＯＩ構造又はＳＯＳ構造に形成されることを特徴とする。図２７は、ミクロ単位トランジスタ６０のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を示す。同図において、シリコン基板６２の上方には絶縁体６１が配置され、この絶縁体の上層にドレイン６３及びソース６５が形成されると共に、このドレイン６３とソース６５との間にチャネル６６が形成され、このチャネル６６の上方にゲート６４が形成配置される。図２７に示したＳＯＩ構造に置いて、絶縁体６１に代えてサファイアを用いると、ＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）構造となる。
【０１１５】
従って、本実施の形態では、極く低電圧での動作の実現とα線などの放射線によるショット雑音による影響の低減、更に、アナログ回路とデジタル回路との混載半導体装置においてはデジタル部からの回り込み雑音による影響の低減を実現できる。
【０１１６】
（第９の実施の形態）
続いて、本発明の第９の実施の形態のアナログＭＯＳ半導体装置を図２８に基づいて説明する。以上の説明では、図２３に示したオペアンプを例示して、加工誤差があってもシステマティックオフセット電圧ＳＶｏｆｆ＝０を満たすようにする場合を説明したが、本実施の形態では、バイアス電圧発生回路に適用して、出力する２種のバイアス電圧の比率が予め定めた所定比率となるようにミクロ単位トランジスタを用いる場合を説明する。
【０１１７】
図２８のバイアス電圧発生回路は、図２３に示したオペアンプに与えるバイアス電圧ＶＢＩＡＳを発生する回路であって、カレントミラー回路８０と、Ｐ型ＭＯＳトランジスタより成る２個の出力トランジスタＭＰ５１（５１）、ＭＰ５３（５３）とを備える。出力トランジスタＭＰ５１（５１）の出力はバイアス電圧ＶＢＩＡＳとして図２３のオペアンプに与えられ、他の出力トランジスタＭＰ５３（５３）の出力は他のバイアス電圧ＶＢＩＡＳ２として他のオペアンプに与えられる。前記カレントミラー回路８０は、定電流源５６と、３個のＮ型ＭＯＳトランジスタＭＮ５２（５２）、ＭＮ５４（５４）、ＭＮ５５（５５）とを備える。
【０１１８】
前記５個のＭＯＳトランジスタＭＰ５１（５１）〜ＭＮ５５（５５）のチャネル幅及びチャネル長は下記の表５に示す通りである。
【０１１９】
【表５】
【０１２０】
ここで、カレントミラー回路８０は、Ｎ型ＭＯＳトランジスタＭＮ５５（５５）に流れる電流Ｉｓｃと、Ｎ型ＭＯＳトランジスタＭＮ５４（５４）に流れる電流Ｉｓ２と、Ｎ型ＭＯＳトランジスタＭＮ５２（５２）に流れる電流Ｉｓとの比率が２：３：４の比率を実現することが設計標である場合には、カレントミラー回路８０の３個のＮ型ＭＯＳトランジスタＭＮ５５（５５）、ＭＮ５４（５４）、ＭＮ５２（５２）は、各々、Ｎ型ミクロ単位トランジスタＭＵＮＢを２個、３個、４個用いて、前記表５の通りに構成される。前記表５では、２個のＰ型出力トランジスタＭＰ５１（５１）、ＭＰ５３（５３）については、Ｐ型ミクロ単位トランジスタＭＵＰＢＢを６個ずつ用いて構成される。
【０１２１】
従って、本実施の形態では、Ｐ型及びＮ型のミクロ単位トランジスタを複数個用いて各ＭＯＳトランジスタを構成することにより、電流比率を所定比率に設定できると共に、加工誤差が生じてもランダムオフセット電圧ＲＶｏｆｆを小さく抑制することができる。
【０１２２】
（第１０の実施の形態）
次に本発明の第１０の実施の形態のプログラム装置を図２９に基づいて説明する。
【０１２３】
同図は、アナログＭＯＳ半導体装置の製造の概略的な工程を示すフローチャートであって、アナログＭＯＳ半導体装置をレイアウト設計するＥＤＡ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）機能、又はＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）機能を示す。
【０１２４】
同図において、ステップＳ１では、製造すべきアナログＭＯＳ半導体装置の仕様を入力する。ステップＳ２では、前記アナログＭＯＳ半導体装置の仕様に基づいて、その半導体装置に含まれる複数個のＭＯＳトランジスタの駆動能力を計算するなど、各種の理論設計処理をする。その後、ステップＳ３では、前記複数個のＭＯＳトランジスタを構成するミクロ単位トランジスタをＰ型、Ｎ型別に設計し、ミクロ単位トランジスタのチャネル幅Ｗ及びチャネル長Ｌを決定し、その後、前記複数個のＭＯＳトランジスタを各々前記ミクロ単位トランジスタを複数個用いて構成する。次いで、ステップＳ４では、前記複数個のミクロ単位トランジスタにより構成された各々のＭＯＳトランジスタを具体的にレイアウトする。
【０１２５】
従って、本実施の形態では、各ミクロ単位トランジスタの個数を算出する機能を有したプログラムによりアナログＭＯＳ半導体装置を設計することを特徴とするものであって、前記の構成により、設計計算ミスの撲滅、更にはＥＤＡ機能又はＣＡＤ機能を有するプログラム装置により、使い勝手のよいマン・マシン・インタフェースが提供できるので、開発期間の短縮及び開発費用の削減を実現できる。
【０１２６】
【発明の効果】
以上説明したように、請求項１〜１７記載の発明によれば、ミクロ単位トランジスタを複数個用いて各ＭＯＳトランジスタを構成したので、システマティックな加工誤差が生じた場合であっても、システマティックオフセット電圧ＳＶｏｆｆが生じることを防止できる効果を奏する。
【０１２７】
特に、請求項４記載の発明によれば、複数個のミクロ単位トランジスタの一部をレイアウト上重ねた構成としたので、システマティックオフセット電圧ＳＶｏｆｆ＝０とする条件を満足しながら、各ＭＯＳトランジスタのレイアウト面積の縮小化を図ることができる。
【０１２８】
また、請求項５、６記載の発明によれば、ミクロ単位トランジスタを構成する偶数個の小トランジスタのうち、端に位置する２個の小トランジスタのソースを端部に位置させたので、ミクロ単位トランジスタの周囲に配置する基板コンタクトと、小トランジスタのソースとの離隔を短くして、レイアウト面積の縮小化が可能である。しかも、偶数個の小トランジスタの共用ドレインに寄生する容量成分を少なくでき、ミクロ単位トランジスタの動作スピードの高速化を図ることができる。
【０１２９】
更に、請求項７記載の発明によれば、ＭＯＳトランジスタの基板電位をそのどの位置でも同一電位に安定させることができるので、ラッチアップ現象の発生確率を低くすることができる。
【０１３０】
加えて、請求項８記載の発明によれば、チャネル幅の長いＭＯＳトランジスタを構成す多数個のミクロ単位トランジスタのゲートに、各々、対応するゲート配線を介してゲート電圧を個別に与える構成としたので、ＭＯＳトランジスタとして設計値とほぼ同一のトランジスタ駆動能力を得ることができる。
【０１３１】
更に加えて、請求項９、１０記載の発明によれば、ＭＯＳトランジスタの能力調整用のダミーミクロ単位トランジスタを備えたので、再試作時でのアナログＭＯＳ半導体装置の開発期間を短縮することができる。
【０１３２】
また、請求項１１記載の発明によれば、対をなす２個のＭＯＳトランジスタをセントロイド構造にできて、システマティックオフセット電圧を有効に抑制することができる。
【０１３３】
更に、請求項１２記載の発明によれば、含まれる複数個のＭＯＳトランジスタをＳＯＩ構造又はＳＯＳ構造としたので、極低電圧での動作を可能とし、放射線に起因するショット雑音の影響を低減できると共に、アナログ− デジタル混載半導体装置でのデジタル部からアナログ部への回り込み雑音の影響を有効に低減できる。
【０１３４】
加えて、請求項１６、１７記載の発明によれば、各々が複数個のミクロ単位トランジスタから成る複数個のＭＯＳトランジスタの回路設計を自動で行うことができ、アナログＭＯＳ半導体装置の設計開発期間を短縮できると共に、開発費用を有効に削減できる効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のオペアンプを構成するためのＰ型ミクロ単位トランジスタのレイアウト図である。
【図２】同オペアンプを構成するための他のＰ型ミクロ単位トランジスタのレイアウトを示す図である。
【図３】同オペアンプを構成するためのＮ型ミクロ単位トランジスタのレイアウトを示す図である。
【図４】同オペアンプを構成するための単位抵抗のレイアウトを示す図である。
【図５】同オペアンプを構成するための単位容量のレイアウトを示す図である。
【図６】同オペアンプのレイアウトを示す図である。
【図７】同オペアンプに備える１つのＭＯＳトランジスタを６個のミクロ単位トランジスタにより構成したレイアウトを示す図である。
【図８】本発明の第２の実施の形態のアナログ半導体装置に備える１つのＭＯＳトランジスタの詳細なレイアウトを示す図である。
【図９】本発明の第３の実施の形態のアナログ半導体装置に備える１つのＭＯＳトランジスタの詳細なレイアウトを示す図である。
【図１０】同ＭＯＳトランジスタの他の詳細なレイアウトを示す図である。
【図１１】本発明の第４の実施の形態のアナログ半導体装置を構成するためのミクロ単位トランジスタのレイアウトを示す図である。
【図１２】同アナログ半導体装置に備える１つのＭＯＳトランジスタを６個のミクロ単位トランジスタにより構成したレイアウトを示す図である。
【図１３】同ＭＯＳトランジスタの他の詳細なレイアウトを示す図である。
【図１４】同ＭＯＳトランジスタの更に他の詳細なレイアウトを示す図である。
【図１５】同ＭＯＳトランジスタの別の詳細なレイアウトを示す図である。
【図１６】本発明の第５の実施の形態のアナログ半導体装置を構成するためのミクロ単位トランジスタのレイアウトを示す図である。
【図１７】同アナログ半導体装置に備える１つのＭＯＳトランジスタを６個のミクロ単位トランジスタにより構成したレイアウトを示す図である。
【図１８】同ＭＯＳトランジスタの他の詳細なレイアウトを示す図である。
【図１９】同ＭＯＳトランジスタの更に他の詳細なレイアウトを示す図である。
【図２０】同ＭＯＳトランジスタの別の詳細なレイアウトを示す図である。
【図２１】本発明の第６の実施の形態のオペアンプのレイアウトを示す図である。
【図２２】本発明の第７の実施の形態のオペアンプのレイアウトを示す図である。
【図２３】アナログ半導体装置としてのオペアンプを示す回路図である。
【図２４】従来のオペアンプのレイアウトを示す図である。
【図２５】同オペアンプにおいて、ＭＯＳトランジスタに加工誤差が生じた場合の説明図である。
【図２６】（ａ）は製造時の加工誤差が生じていない場合のＭＯＳトランジスのレイアウトを示す図、（ｂ）は製造時に加工誤差が生じた場合のＭＯＳトランジスのレイアウトを示す図である。
【図２７】本発明の第８の実施の形態のミクロ単位トランジスタの構造を示す図である。
【図２８】本発明の第９の実施の形態のバイアス電圧発生回路を示す図である。
【図２９】本発明の第１０の実施の形態のプログラム装置に基づくアナログＭＯＳ半導体装置の設計工程を示す図である。
【符号の説明】
１、２ Ｐ型ミクロ単位トランジスタ
３、１４、１５ Ｎ型ミクロ単位トランジスタ
４ 単位抵抗
５ 単位容量
６ ソース（電極）
７ ゲート
８ ドレイン
９ アルミ配線（ゲート配線）
１０ コンタクト（ゲートコンタクト）
１１ Ｐ型不純物拡散領域
１２ Ｎ型不純物拡散領域
１３ 基板コンタクト
２１、２２、２５、２６ Ｐチャネル型トランジスタ
２３、２４、２７ Ｎチャネル型トランジスタ
２８ 抵抗
２９ 容量
４１、４２ ダミーＰ型ミクロ単位トランジスタ
４３ ダミーＮ型ミクロ単位トランジスタ
４４ ダミー単位抵抗
４５ ダミー単位容量
【発明の属する技術分野】
本発明は、オペアンプ、コンパレータ、アナログスイッチ、メモリ用センスアンプ、ローノイズアンプ、ミキサ等を、ＭＯＳトランジスタ、容量、抵抗、インダクタ、ダイオード等を用いて構成したアナログＭＯＳ半導体装置やその製造方法に関する。
【０００２】
【従来の技術】
近年、システム・オン・チップに関する技術の進展に伴い、アナログ回路とデジタル回路とを混載したＬＳＩが年々増加しており、その開発期間及び開発工数の大幅な削減や高性能化が望まれている。また、アナログＭＯＳ半導体回路のレイアウトの自動化も望まれている。
【０００３】
以下、従来のアナログＭＯＳ半導体装置について説明する。図２３は、アナログＭＯＳ半導体装置としてのオペアンプの回路構成を示す。同図のオペアンプは、Ｐチャネル型トランジスタＭＰ１（２１）、Ｐチャネル型トランジスタＭＰ２（２２）、Ｐチャネル型トランジスタＭＰ５（２５）、Ｐチャネル型トランジスタＭＰ６（２６）、Ｎチャネル型トランジスタＭＮ３（２３）、Ｎチャネル型トランジスタＭＮ４（２４）、Ｎチャネル型トランジスタＭＮ７（２７）と、容量Ｃｃ（２８）と抵抗Ｒｃ（２９）とから構成されており、正側入力端子Ｖ＋（３０）、負側入力端子Ｖ−（３１）、出力端子Ｖｏ（３２）、バイアス電圧入力端子ＶＢＩＡＳ（３３）、正側電源ＶＤＤ（３４）、負側電源ＶＳＳ（３５）を備える。
【０００４】
図２３のオペアンプの設計結果の一例として、各ＭＯＳトランジスタＭＰ１〜ＭＮ７のチャネル幅Ｗ及びチャネル長Ｌの各値、及び抵抗Ｒｃの抵抗値、容量Ｃｃの容量値は次の表１の通りである。
【０００５】
【表１】
図２４は、図２３のオペアンプの従来のレイアウト構成を示す。図２４に示した７個のトランジスタＭＰ１（２１）〜ＭＮ７（２７）の大きさは、そのトランジスタが有するチャネル幅Ｗ及びチャネル長Ｌの下で占めるレイアウト範囲を示している。容量Ｃｃ及び抵抗Ｒｃについても同様である。
【０００７】
オペアンプの回路設計において、システマティックオフセット電圧ＳＶｏｆｆ＝０となる条件は、文献「アナログＭＯＳインテグレーテッド サーキット フォ シグナル プロセッシング」（Ａｎａｌｏｇ ＭＯＳ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ Ｆｏｒ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、Ｒ．Ｇｒｅｇｏｒｉａｎ，Ｇ．Ｃ．Ｔｅｍｅｓ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ ）の２１０ページの式（４．１８２）に示されている。この式を図２３のオペアンプにあてはめると、次式が成立する必要がある。
【０００８】
（Ｗ／Ｌ）ＭＮ３／（Ｗ／Ｌ）ＭＮ７
＝（Ｗ／Ｌ）ＭＮ４／（Ｗ／Ｌ）ＭＮ７
＝（Ｗ／Ｌ）ＭＰ５／（Ｗ／Ｌ）ＭＰ６／２ （１）
前記条件式（１）を満足するように、前記各トランジスタのＷ値とチャネル長Ｌが決定されている。
【０００９】
更に、オペアンプの回路設計において、ランダムオフセット電圧ＲＶｏｆｆ＝０の条件は、前記文献の２１１ページの式（４．１８５）に示されている。この式を図２３のオペアンプにあてはめると、次式が成立する必要がある。
【００１０】
（Ｗ／Ｌ）ＭＰ１＝（Ｗ／Ｌ）ＭＰ２ （２）
ここで、オペアンプの構造上、Ｐチャネル型トランジスタＭＰ１（２１）とＰチャネル型トランジスタＭＰ２（２２）とは、対を成すトランジスタであって差動入力回路を形成している。
【００１１】
同様に、他のランダムオフセット電圧ＲＶｏｆｆ＝０の条件は、前記文献中の２１１ページの式（４．１８３）に示されている。前記文献中のこの式に対する前提条件をも加味して、この式に図２３のオペアンプをあてはめると、次式が成立する必要がある。
【００１２】
（Ｗ／Ｌ）ＭＮ３＝（Ｗ／Ｌ）ＭＮ４ （３）
ここで、オペアンプの構造上、Ｎチャネル型トランジスタＭＮ３（２３）とＮチャネル型トランジスタＭＮ４（２４）とは、対を成すトランジスタであって、カレントミラーを形成している。容量Ｃｃの値と抵抗Ｒｃの値は、前記文献中に記載されているようにオペアンプの位相余裕を満足するような値に決定されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、以上のようにシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）を満足するように、前記７個のトランジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗ及びチャネル長Ｌを設計しても、半導体製造時の種々の加工誤差に起因して、各トランジスタのチャネル幅Ｗは僅かながら前記設計値とずれることになる。その結果、実際に得られた前記７個のトランジスタでは、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）を満たさず、システマティックオフセット電圧ＳＶｏｆｆが発生することになる。以下、システマティックな均一なずれについて述べる。このずれをＰチャネル型トランジスタＭＰ５（２５）を例にとって、図２５を用いて示す。
【００１４】
図２５において、左側には、上述した設計値によるＰチャネル型トランジスタＭＰ５（２５）のレイアウトの一例が示される。このトランジスタでは、中央位置にゲート７が、その両側方にソース６及びドレイン８が配置されていて、ソース６及びドレイン８は各々コンタクト１０によりアルミ配線９、９に接続されている。また、Ｐチャネル型トランジスタのチャネル形成のためにＰ型不純物拡散領域１１が配置されていて、この左側に描かれたＰチャネル型トランジスタＭＰ５（２５）のチャネル幅Ｗは、Ｐ型不純物拡散領域１１の幅と同一にレイアウトされている。
【００１５】
一例として、半導体製造時の加工誤差が均一にΔＷだけ減少する方向に生じると仮定して、説明を進める。図２５の右側には、製造後のＰチャネル型トランジスタＭＰ５（２５）が示される。この右側に描かれたＰチャネル型トランジスタＭＰ５（２５）のＰ型不純物拡散領域１１の一端がΔＷだけ減少するため、両端を合計すると、２ΔＷ減少することになる。従って、半導体製造後のＰチャネル型トランジスタＭＰ５（２５）の実寸チャネル幅Ｗは、次式となる。
【００１６】
（Ｗ−２ΔＷ）ＭＰ５ （４）
同様に、図２３に示したオペアンプの他のトランジスタについても半導体製造時の加工誤差が均一に発生するので、製造された各トランジスタの実寸チャネル幅Ｗは、次式で示される。
【００１７】
（Ｗ−２ΔＷ）ＭＮ３ （５）
（Ｗ−２ΔＷ）ＭＮ４ （６）
（Ｗ−２ΔＷ）ＭＰ６ （７）
（Ｗ−２ΔＷ）ＭＮ７ （８）
従って、前記式（３）〜式（８）を式（１）に代入すると、次式となる。
【００１８】
【００１９】
一方、アナログＭＯＳ半導体装置の回路構成において、前記文献の２１０ページの下から第１５行目〜第１２行目には、「２つのトランジスタのチャネル幅Ｗの比率が比較的大きい場合には、最小チャネル幅Ｗのトランジスタを単位トランジスタ（ｕｎｉｔ ｔｒａｎｓｉｓｔｏｒ）として、他方の大きいチャネル幅Ｗのトランジスタをこの単位トランジスタを２個（又はそれ以上）を並列接続させる」ことにより、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）を満足させることができると記載されている。即ち、最小チャネル幅Ｗのトランジスタ（第１のトランジスタ）を単位トランジスタとした場合に、その最小チャネル幅Ｗの整数倍のチャネル幅ｋＷ（ｋは整数）を持つ第２のトランジスタでは、単位トランジスタを整数個並列接続して構成すると、単位トランジスタにシステマティックな加工誤差が生じても、その加工誤差の整数倍の誤差が第２のトランジスタに生じるので、両トランジスタのチャネル幅の比率は整数倍に維持され、システマティックオフセット電圧ＳＶｏｆｆは発生しないことになる。
【００２０】
しかしながら、実際の回路設計において最小チャネル幅Ｗのトランジスタを基本とした場合、それ以外のトランジスタが整数倍のチャネル幅Ｗを持つことは、前記文献にも記載されている通り、「２つのトランジスタのチャネル幅Ｗの比率が比較的大きい場合…」と極めてまれな条件の下でしか実現できないという問題点があった。
【００２１】
次に、前述したシステマティックな均一なずれではなく、ランダムなずれについて述べる。このずれによる影響の説明を、対を成す２個のＮチャネル型トランジスタＭＮ３（２３）、ＭＮ４（２４）を例に挙げて、図２６を用いて行う。
【００２２】
図２６（ａ）は、前記表１に示した設計値通りに製造されたＮチャネル型トランジスタＭＮ３（２３）及びＭＮ４（２４）のレイアウトの一例を示す。同図（ａ）では、Ｎチャネル型トランジスタのチャネル形成のためのＮ型不純物拡散領域１２が配置されていて、両トランジスタＭＮ３（２３）、ＭＮ４（２４）のチャネル幅Ｗは、前記Ｎ型不純物拡散領域１２の幅と同一にレイアウトされている。
【００２３】
図２６（ｂ）は、半導体製造後の前記対を成す２個のＮチャネル型トランジスタＭＮ３（２３）、ＭＮ４（２４）の一例を示しており、半導体製造時の加工誤差がランダムに発生して、前記対を成すトランジスタのうちトランジスタＭＮ３（２３）のみチャネル幅ＷがΔＷだけ増加した場合のレイアウトを示す。Ｎチャネル型トランジスタＭＮ３（２３）のＮ型不純物拡散領域１２の一端がΔＷだけ増加し、Ｎチャネル型トランジスタＭＮ４（２４）のＮ型不純物拡散領域１２は増減がないものとすると、半導体製造後の２個のＮチャネル型トランジスタＭＮ３（２３）、ＭＮ４（２４）の実寸チャネル幅Ｗは、次式となる。
【００２４】
（Ｗ＋ΔＷ）ＭＮ３ （１０）
（Ｗ）ＭＮ４ （１１）
従って、前記式（１０）及び式（１１）をランダムオフセット電圧ＲＶｏｆｆ＝０の条件式（３）に代入すると、次式となる。
【００２５】
｛（Ｗ＋ΔＷ）／Ｌ｝ＭＮ３≠（Ｗ／Ｌ）ＭＮ４ （１２）
即ち、等号が成立しなくなり、半導体製造時の種々のランダムな加工誤差に起因して、ランダムオフセット電圧ＲＶｏｆｆが発生してしまうことになる。
【００２６】
本発明は既述した従来技術の問題点を解決するものであり、その目的は、半導体製造時に加工誤差が生じた場合であっても、システマティックオフセット電圧ＳＶｏｆｆ及びランダムオフセット電圧ＲＶｏｆｆを十分に抑制できるアナログＭＯＳ半導体装置を提供することにある。
【００２７】
【課題を解決するための手段】
前記目的を達成するために、本発明では、アナログＭＯＳ半導体装置に含まれる複数のＭＯＳトランジスタのうち、チャネル幅が最も小さいトランジスタを単位トランジスタとはせず、この最小のチャネル幅の整数分の１のチャネル幅を持つトランジスタをミクロ単位トランジスタとし、複数個のＭＯＳトランジスタを、各々、前記ミクロ単位トランジスタを複数個用いて構成する。
【００２８】
すなわち、請求項１記載の発明のアナログＭＯＳ半導体装置は、チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置であって、前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つミクロ単位トランジスタを単位として、前記複数個のＭＯＳトランジスタが、各々、前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅のトランジスタとして構成されていることを特徴とする。
【００２９】
請求項２記載の発明は、前記請求項１記載のアナログＭＯＳ半導体装置において、前記複数個のＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２種から成り、前記ミクロ単位トランジスタは、Ｐ型ミクロ単位トランジスタと、Ｎ型ミクロ単位トランジスタとの２種から成ることを特徴とする。
【００３０】
請求項３記載の発明は、前記請求項２記載のアナログＭＯＳ半導体装置において、システマティックオフセット電圧が”０”となる条件式に含まれる複数個のＭＯＳトランジスタは、各々、自己のＭＯＳトランジスタを構成するミクロ単位トランジスタの個数が、前記システマティックオフセット電圧が”０”となる条件式を満たす個数に設定されていることを特徴とする。
【００３１】
請求項４記載の発明は、前記請求項１記載のアナログＭＯＳ半導体装置において、１つのＭＯＳトランジスタを構成する複数個の前記ミクロ単位トランジスタは、相互に一部が重なったレイアウト構成を持つことを特徴とする。
【００３２】
請求項５記載の発明は、前記請求項１記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、偶数個の小トランジスタから成り、前記偶数個の小トランジスタは並列に接続され、前記偶数個の並列接続された小トランジスタのうち、端に位置する２個の小トランジスタは、各々、そのソ−スが端部に位置することを特徴とする。
【００３３】
請求項６記載の発明は、前記請求項５記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、並列接続された２個の小トランジスタのペアトランジスタから成り、前記ペアトランジスタの一端部に一方の小トランジスタのソースが位置し、前記ペアトランジスタの他端部に他方の小トランジスタのソースが位置することを特徴とする。
【００３４】
請求項７記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、その有する何れかの電極を半導体基板に接続するための基板コンタクトを有することを特徴とする。
【００３５】
請求項８記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、前記ミクロ単位トランジスタは、そのゲートに接続されるゲートコンタクトと、前記ゲートコンタクトに接続されて、ゲート電圧を前記ゲートに与えるゲート配線を有することを特徴とする。
【００３６】
請求項９記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、含まれる複数個のＭＯＳトランジスタのうち何れかのＭＯＳトランジスタの能力を調整するためのダミーミクロ単位トランジスタが備えられることを特徴とする。
【００３７】
請求項１０記載の発明は、前記請求項９記載のアナログＭＯＳ半導体装置において、ダミーミクロ単位トランジスタは、Ｐ型ダミーミクロ単位トランジスタと、Ｎ型ダミーミクロ単位トランジスタとの２種から成ることを特徴とする。
【００３８】
請求項１１記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、含まれる複数個のＭＯＳトランジスタのうち対をなす２個のＭＯＳトランジスタは、各々、４の倍数個のミクロ単位トランジスタから成ることを特徴としている。
【００３９】
請求項１２記載の発明は、前記請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置において、含まれる複数個のＭＯＳトランジスタは、ＳＯＩ構造又はＳＯＳ構造であることを特徴とする。
【００４０】
請求項１３記載の発明のアナログＭＯＳ半導体装置の製造方法は、チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置の製造方法であって、前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つミクロ単位トランジスタを複数個用意し、前記複数個のミクロ単位トランジスタを用いて、前記複数個のＭＯＳトランジスタの各々が前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅のトランジスタとして構成されるように、前記複数個のＭＯＳトランジスタを製造することを特徴とする。
【００４１】
請求項１４記載の発明は、前記請求項１３記載のアナログＭＯＳ半導体装置の製造方法において、前記複数個のＭＯＳトランジスタがＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２種から成る場合には、前記ミクロ単位トランジスタとして、Ｐ型ミクロ単位トランジスタとＮ型ミクロ単位トランジスタとの２種を用意し、前記Ｐ型ＭＯＳトランジスタを複数個のＰ型ミクロ単位トランジスタにより構成し、前記Ｎ型ＭＯＳトランジスタを複数個のＮ型ミクロ単位トランジスタにより構成することを特徴とする。
【００４２】
請求項１５記載の発明は、前記請求項１４記載のアナログＭＯＳ半導体装置の製造方法において、システマティックオフセット電圧が”０”となる条件式に含まれる複数個のＭＯＳトランジスタを製造する場合には、前記各ＭＯＳトランジスタを構成するミクロ単位トランジスタの個数を、前記システマティックオフセット電圧が”０”となる条件式を満たす個数に設定することを特徴とする。
【００４３】
請求項１６記載の発明のアナログＭＯＳ半導体装置の製造プログラムは、チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置を製造するためのプログラムであって、前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つトランジスタをミクロ単位トランジスタとして決定し、前記ミクロ単位トランジスタを単位として、前記複数個のＭＯＳトランジスタを、各々、前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅を持つトランジスタとして構成することを特徴とする。
【００４４】
請求項１７記載の発明のプログラム装置は、請求項１６記載の製造プログラムを有し、前記製造プログラムに基づいて、複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置を製造するＥＤＡ機能又はＣＡＤ機能を備えたことを特徴とする。
【００４５】
以上により、請求項１〜１７記載の発明では、ミクロ単位トランジスタを単位とし、このミクロ単位トランジスタを複数個用いて各ＭＯＳトランジスタが構成されるので、複数個のＭＯＳトランジスタのチャネル幅の比率が整数倍の比率でない場合であっても、システマティックな加工誤差が生じたときにシステマティックオフセット電圧ＳＶｏｆｆが発生することが十分に抑制される。
【００４６】
特に、請求項４記載の発明では、複数個のミクロ単位トランジスタがレイアウト上、一部が重なった構成を持つので、システマティックオフセット電圧ＳＶｏｆｆ＝０とする条件を満足しながら、各ＭＯＳトランジスタのレイアウト面積が縮小される。
【００４７】
また、請求項５、６記載の発明では、ミクロ単位トランジスタを偶数個の並列接続された小トランジスタにより構成する場合に、端に位置する２個の小トランジスタのソースが端部に位置するので、ミクロ単位トランジスタの周囲にそのソ−スに接続される基板コンタクトを配置するときには、前記小トランジスタのソースと基板コンタクトとの位置が近接し、両者の離隔が短くなって、レイアウト面積が小さくなる。しかも、偶数個の小トランジスタのドレインを共用できるので、ドレイン面積が小さくなって、ドレインに寄生する容量成分が少なくなり、ミクロ単位トランジスタの動作スピードが高速化する。
【００４８】
更に、請求項７記載の発明では、１つのＭＯＳトランジスタが複数個のミクロ単位トランジスタで構成される場合に、その複数個のミクロ単位トランジスタが各々基板コンタクトを有するので、ＭＯＳトランジスタの基板はどの位置でも同一電位に安定して、ラッチアップ現象の発生確率が低くなる。
【００４９】
加えて、請求項８記載の発明では、チャネル幅の長いＭＯＳトランジスタを多数個のミクロ単位トランジスタで構成する場合に、その多数個のミクロ単位トランジスタのゲートには、各々、対応するゲート配線を介してゲート電圧が個別に与えられる。従って、ＭＯＳトランジスタ全体としては所定のゲート電圧が印加されるので、設計値とほぼ同一のトランジスタ駆動能力が得られる。
【００５０】
更に加えて、請求項９、１０記載の発明では、ＭＯＳトランジスタの能力調整用のダミーミクロ単位トランジスタを備えるので、そのＭＯＳトランジスタのチャネル幅を微調整する場合には、配線修正により前記ダミーミクロ単位トランジスタを接続すれば良く、再試作時でのアナログＭＯＳ半導体装置の開発期間を短縮することができる。
【００５１】
また、請求項１１記載の発明では、対をなす２個のＭＯＳトランジスタが、各々、４の倍数個のミクロ単位トランジスタから成るので、対をなす２個のＭＯＳトランジスタをセントロイド構造とすることができ、システマティックオフセット電圧を一層有効に抑制することができる。
【００５２】
更に、請求項１２記載の発明では、含まれる複数個のＭＯＳトランジスタがＳＯＩ構造又はＳＯＳ構造であるので、極く低電圧での動作が可能になると共に、α線などの放射線に起因するショット雑音の影響が低減され、更には、アナログ− デジタル混載半導体装置では、デジタル部からアナログ部へ回り込む雑音の影響が有効に低減されることになる。
【００５３】
加えて、請求項１６、１７記載の発明では、各々が複数個のミクロ単位トランジスタから成る複数個のＭＯＳトランジスタの回路設計を自動で行うことができ、アナログＭＯＳ半導体装置の設計開発期間が有効に短縮されると共に、開発費用が効果的に削減されることになる。
【００５４】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００５５】
（第１の実施の形態）
図１〜図７及び図２３は本発明の第１の実施の形態のアナログＭＯＳ半導体装置を示す。図２３はアナログＭＯＳ半導体装置としてのオペアンプを示す。同図のオペアンプは、４個のＰチャネル型ＭＯＳトランジスタＭＰ１（２１）、ＭＰ２（２２）、ＭＰ５（２５）、ＭＰ６（２６）と、３個のＮチャネル型ＭＯＳトランジスタＭＮ３（２３）、ＭＮ４（２４）、ＭＮ７（２７）と、容量Ｃｃ（２８）と、抵抗Ｒｃ（２９）とを備える。
【００５６】
本実施の形態では、前記各トランジスタＭＰ１（２１）〜ＭＮ７（２７）を、各々、Ｐ型及びＮ型別に、複数個のミクロ単位トランジスタで構成する点に特徴を有する。以下、トランジスタＭＰ１（２１）〜ＭＮ７（２７）を各々何個のミクロ単位トランジスタを用いて構成するかを検討する。用いるミクロ単位トランジスタは、Ｐチャネル型ＭＯＳトランジスタ用としてＰ型ミクロ単位トランジスタを、Ｎチャネル型ＭＯＳトランジスタ用としてＮ型ミクロ単位トランジスタを各々用いることとする。
【００５７】
【表２】
【表３】
前記図２３に示したオペアンプを構成するトランジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗ及びチャネル長Ｌは表３に示す通りであるとして検討を進める。表３に示されたトランジスタＭＰ１（２１）〜ＭＮ７（２７）を各々構成するミクロ単位トランジスタの個数をＮＸ（Ｘ＝１〜７）と表すと、各トランジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗは、次式を満足する。
【００６０】
（Ｗ／Ｌ）ＭＮ３＝Ｎ３×（Ｗ／Ｌ）ＭＵＮＢ （１３）
（Ｗ／Ｌ）ＭＮ４＝Ｎ４×（Ｗ／Ｌ）ＭＵＮＢ （１４）
（Ｗ／Ｌ）ＭＰ５＝Ｎ５×（Ｗ／Ｌ）ＭＵＰＢ （１５）
（Ｗ／Ｌ）ＭＰ６＝Ｎ６×（Ｗ／Ｌ）ＭＵＰＢ （１６）
（Ｗ／Ｌ）ＭＮ７＝Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ （１７）
但し、ＮＸ（Ｘ＝１〜７）は整数である。また、ＭＵＮＢはＮ型ミクロ単位トランジスタを、ＭＵＰＢはＰ型ミクロ単位トランジスタを各々示す。
【００６１】
図２３のオペアンプにおけるシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（即ち、前記式（１））にこの式（１３）〜式（１７）を代入すると、次式が得られる。
【００６２】
［Ｎ３×（Ｗ／Ｌ）ＭＵＮＢ］／［Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ］
＝ ［Ｎ４×（Ｗ／Ｌ）ＭＵＮＢ］／［Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ］
＝ ［Ｎ５×（Ｗ／Ｌ）ＭＵＰＢ］／［Ｎ６×（Ｗ／Ｌ）ＭＵＰＢ］／２ （１８）
整理すると、最終的には次式が得られる。
【００６３】
Ｎ３／Ｎ７＝Ｎ４／Ｎ７＝Ｎ５／Ｎ６／２ （１９）
この式（１９）が、Ｐ型及びＮ型ミクロ単位トランジスタを用いた場合での図２３のオペアンプのシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式となる。
【００６４】
表３から判るように、チャネル長ＬがＬ＝１．００（μｍ）のＰチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ２では、各々、チャネル幅Ｗ＝１３０．００（μｍ）の１３分の１（＝１０．００（μｍ））のチャネル幅Ｗを持つＰ型ミクロ単位トランジスタＭＵＰＡを１３個用いて構成される。また、チャネル長ＬがＬ＝０．５０（μｍ）のＰチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６では、この両トランジスタのうち最小のチャネル幅Ｗ＝９０．００（μｍ）の９分の１（＝１０．００（μｍ））のチャネル幅Ｗを持つＰ型ミクロ単位トランジスタＭＵＰＢを、各々、９個、４２個用いて構成される。更に、チャネル長ＬがＬ＝０．５０（μｍ）のＮチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ７では、これ等のトランジスタのうち最小のチャネル幅Ｗ＝３０．００（μｍ）の６分の１（＝５．００（μｍ））のチャネル幅Ｗを持つＮ型ミクロ単位トランジスタＭＵＮＢを、各々、６個、６個、５６個用いて構成される。即ち、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）において、この式中に含まれるトランジスタＭＮ３、ＭＮ４、ＭＰ５、ＭＰ６、ＭＮ７を構成するミクロ単位トランジスタの個数は、前記条件式（１９）を満足するように、Ｎ３＝Ｎ４＝６、Ｎ５＝９、Ｎ６＝４２、Ｎ７＝５６に設定されている。
【００６５】
前記表３において、抵抗Ｒｃ（２９）は７．００（ｋΩ）、容量Ｃｃ（２８）は３．５０（ｐＦ）であり、この抵抗Ｒｃ及び容量Ｃｃを構成する単位抵抗ＵＲ及び単位容量ＵＣは各々１．００（ｋΩ）、０．５０（ｐＦ）に設定されている。前記各ミクロ単位トランジスタＭＵＰＡ、ＭＵＰＢ、ＭＵＮＢ、単位容量ＵＣ及び単位抵抗ＵＲをまとめて表２に示している。
【００６６】
図１は前記Ｐ型ミクロ単位トランジスタＭＵＰＡ（１）を、図２は前記Ｐ型ミクロ単位トランジスタＭＵＰＢ（２）を、図３は前記Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）を、図４は単位抵抗ＵＲ（４）を、図５は単位容量ＵＣ（５）を各々示している。図１〜図３のミクロ単位トランジスタは、チャネル幅Ｗ及びチャネル長Ｌの組合せが相互に異なるが、構成は同様である。即ち、これらのミクロ単位トランジスタは、各々、チャネル幅Ｗが半分幅Ｗ／２に２等分された２個の小トランジスタ（１ａ、１ｂ）、（２ａ、２ｂ）、（３ａ、３ｂ）から成るペアトランジスタにより構成される。この２個の小トランジスタ（１ａ、１ｂ）、（２ａ、２ｂ）、（３ａ、３ｂ）は並列接続されていて、中央位置にこの２個の小トランジスタで共用するドレイン８が位置し、左端には小トランジスタ１ａ、２ａ、３ａのソース６が位置し、右端には小トランジスタ１ｂ、２ｂ、３ｂのソース６が位置する。前記各ソース６、６とドレイン８との間には、各小トランジスタのゲート７、７が位置している。前記各ソース６にはコンタクト１０が形成され、このコンタクト１０を介して所定配線層のアルミ配線９、９が接続されていて、アルミ配線９からソース電圧が各ソース６に供給される。尚、図１〜図３において、１１はＰチャネル型トランジスタのチャネル形成のためのＰ型不純物拡散領域、１２はＮチャネル型トランジスタのチャネル形成のためのＮ型不純物拡散領域である。
【００６７】
図４は、表２に示した単位抵抗ＵＲ（４）をポリシリコン抵抗で形成されたレイアウトの一例を示す。また、図５は表２に示した単位容量ＵＣ（５）を２層ポリシリコンで形成されたレイアウトの一例を示す。
【００６８】
図６はオペアンプを構成するトランジスタＭＰ１〜ＭＮ７、容量Ｃｃ、抵抗Ｒｃのレイアウト例を示す。これらのトランジスタ、容量及び抵抗は、図１〜図５に示したミクロ単位トランジスタＭＵＰＡ、ＭＵＰＢ、ＭＵＮＢ、単位抵抗ＵＲ及び単位容量ＵＣを前記表３に示した個数用いて構成されている。図中の鎖線は、各ミクロ単位トランジスタ、単位抵抗、単位容量のレイアウト境界を示している。
【００６９】
図７は、前記図６に示したＮチャネル型トランジスタＭＮ３（２３）を図３のＮ型ミクロ単位トランジスタＭＵＮＢ（３）を６個（表３参照）用いて配置したレイアウトの詳細を示す。同図では、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）を２行３列に配置している。同図に示す太鎖線は、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）のレイアウト境界を示している。
【００７０】
次に、本実施の形態では加工誤差が生じた場合であっても、システマティックオフセット電圧ＳＶｏｆｆがＳＶｏｆｆ＝０になることを説明する。従来例と同様に半導体製造時の加工誤差が均一にΔＷだけ減少する方向に生じると仮定して、説明する。
【００７１】
図２に示したＰ型ミクロ単位トランジスタＭＵＰＢ（２）は、従来例と同様に半導体製造時の種々の加工誤差によって、Ｐ型ミクロ単位トランジスタＭＵＰＢ（２）の一端がΔＷだけ減少するため、両端を合計すると、２ΔＷ減少することになる。従って、半導体製造後のＰ型ミクロ単位トランジスタＭＵＰＢ（２）の実寸チャネル幅Ｗは次式となる。
【００７２】
（Ｗ−２ΔＷ）ＭＵＰＢ （２０）
Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）についても、同様に、半導体製造後のＮ型ミクロ単位トランジスタＭＵＮＢ（３）の実寸チャネル幅Ｗは次式となる。
【００７３】
（Ｗ−２ΔＷ）ＭＵＮＢ （２１）
従って、半導体製造後の各トランジスタの実寸チャネル幅Ｗは式（２０）、（２１）を式（１３）〜（１７）に代入すると、次式となる。
【００７４】
（Ｗ／Ｌ）ＭＮ３＝Ｎ３×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２２）
（Ｗ／Ｌ）ＭＮ４＝Ｎ４×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２３）
（Ｗ／Ｌ）ＭＰ５＝Ｎ５×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ （２４）
（Ｗ／Ｌ）ＭＰ６＝Ｎ６×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ （２５）
（Ｗ／Ｌ）ＭＮ７＝Ｎ７×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２６）
従って、式（２２）〜式（２６）をシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）に代入すると、次式となる。
【００７５】
【００７６】
Ｎ３／Ｎ７＝Ｎ４／Ｎ７＝Ｎ５／Ｎ６／２ （２８）
この最終式（２８）は、ミクロ単位トランジスタを用いた場合のシステマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）と同一となる。
【００７７】
従って、本実施の形態では、ミクロ単位トランジスタを用いたレイアウト構成により、製造時の種々の加工誤差が発生しても、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式が成立して、システマティックオフセット電圧ＳＶｏｆｆが全く発生しない。
【００７８】
尚、本実施の形態では、単位抵抗ＵＲ（４）として、ポリシリコン抵抗で形成された一例を示したが、拡散抵抗であっても良い。更に、単位容量ＵＣ（５）として２層ポリシリコンで形成された一例を示したが、層間膜容量やＭＩＭ容量で構成しても良い。
【００７９】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図８に基づき説明する。
【００８０】
図８は、図７に示したＮチャネル型トランジスタＭＮ３（２３）の変形例を示した詳細レイアウトである。表３に示したＮ型ミクロ単位トランジスタＭＵＮＢ（３）を６個用いて配置されていて、そのレイアウト境界を太鎖線で示している。尚、図７と同一の構成要素に同一の符号を付している。
【００８１】
図７では、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）のレイアウト境界を一致させたが、本実施の形態では、図８から判るように、レイアウト境界を上下方向及び左右方向に半導体装置のデザインルールを満足しつつ、重ね合わせたレイアウト構成を有している。
【００８２】
従って、前記実施の形態と同様に、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）を満足しつつ、Ｎチャネル型トランジスタＭＮ３（２３）のレイアウトの小面積化を実現することができる。
【００８３】
尚、本実施の形態では、Ｎチャネル型トランジスタＭＮ３（２３）に適用したが、オペアンプを構成する他のトランジスタＭＰ１（２１）、ＭＰ２（２２）、ＭＮ４（２４）、ＭＰ５（２５）、ＭＰ６（２６）、ＭＮ７（２７）に対しても同様に適用できるのは勿論である。また、ミクロ単位トランジスタとしてＮ型ミクロ単位トランジスタＭＵＮＢ（３）を用いた場合を例示したが、他のＰ型ミクロ単位トランジスタＭＵＰＡ（１）、ＭＵＰＢ（２）を用いても良いのは言うまでもない。
【００８４】
（第３の実施の形態）
次に、本発明の第３の実施の形態を図９及び図１０に基いて説明する。
【００８５】
図９は、図７に示したＮチャネル型トランジスタＭＮ３（２３）の周囲にベース（基板コンタクト）１３を配置し、このベース１３を端部に位置するソース６と接続可能とすると共に、内部に位置するソース６もアルミ配線９により周囲のベース１３に接続可能として、半導体基板（図示せず）をソース６の電位と同一電位にできるようにしたレイアウト構成の一例を示す。
【００８６】
図１０は、図９に示したＮチャネル型トランジスタＭＮ３（２３）に代えて、図８に示したレイアウトの一部を重ね合わせたＮチャネル型トランジスタＭＮ３（２３）を採用したレイアウト構成の一例を示す。
【００８７】
従って、本実施の形態では、システマティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）を満足できるのは勿論のこと、Ｎチャネル型トランジスタＭＮ３（２３）の図中左右の両端部にソース６、６がレイアウト配置された構成であるので、Ｎチャネル型トランジスタＭＮ３（２３）の周囲にベース１３を配置すると、このベース１３と前記端部のソース６、６とが近接する。従って、半導体基板の電位をソース６の電位と同一にする場合には、レイアウト面積を効率的に小さくすることができる。
【００８８】
また、図３から判るように、２個の小トランジスタ３ａ、３ｂを並列接続したミクロ単位トランジスタＭＵＮＢ（３）を使用すると、その２つの小トランジスタでドレインを共用できるので、Ｎチャネル型トランジスタＭＮ３（２３）のドレイン面積とソース面積とは、次式の関係にある。
【００８９】
ドレイン面積 ＜ ソース面積 （２９）
従って、ドレイン８に寄生する容量成分を少なくできるので、Ｎチャネル型トランジスタＭＮ３（２３）の動作スピードの高速化を図ることができる。
【００９０】
尚、図３では、Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）のチャネル幅を２等分し、その２個の小トランジスタ３ａ、３ｂを並列接続してＮ型ミクロ単位トランジスタＭＵＮＢ（３）を構成したが、チャネル幅を偶数等分し、その偶数個の小トランジスタを並列接続して、端に位置する２個の小トランジスタのソースを端部に位置させるレイアウトを採用しても良い。このことは、図１及び図２に示したＰ型ミクロ単位トランジスタＭＵＰＡ（１）、ＭＵＰＢ（２）に関しても同様であり、そのチャネル幅を”２”以外の偶数で等分し、その偶数個のトランジスタを並列接続したレイアウトを採用しても良い。
【００９１】
（第４の実施の形態）
続いて、本発明の第４の実施の形態を図１１〜図１５に基いて説明する。
【００９２】
図１１に示すＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）は、第１の実施の形態において説明した図３のＮ型ミクロ単位トランジスタＭＵＮＢ（３）に、基板コンタクト１３を配置した構成の一例を示す。前記基板コンタクト１３は、左右両端に位置する２つのソース（電極）６、６において、各々、その幅方向の両端部に形成されている。
【００９３】
図１２は、前記図１１に示したＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）を６個用いて、図７と同様にＮチャネル型トランジスタＭＮ３（２３）を構成したものである。図１３は、前記図１１に示したＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）を６個用いて、図８と同様に、Ｎ型ミクロ単位トランジスタＭＵＮＸＢ（１４）同士で一部を重ね合わせたレイアウトに構成した一例を示す。図１４は、図９と同様に、図１２に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。図１５は、図１０と同様に、図１３に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。
【００９４】
多数個のミクロ単位トランジスタで構成されたトランジスタでは、図９又は図１０に示すようにＮチャネル型トランジスタＭＮ３（２３）の両端に位置するミクロ単位トランジスタＭＵＮＢ（３）の小トランジスタのソース６のみを基板コンタクト１３に接続するレイアウト構成では、基板抵抗によりＮチャネル型トランジスタＭＮ３（２３）の中央部の基板電位が所定電位から若干ずれるため、ラッチアップ現象が発生する確率が高くなる。
【００９５】
しかし、本実施の形態では、図１１に示したように、Ｎ型ミクロ単位トランジスタＭＵＮＸＢ（１４）自体にも基板コンタクト１３が備えられるので、多数個のミクロ単位トランジスタで構成されたトランジスタであっても、その基板の中央部の電位をもその周囲の基板電位と同様に所定電位に安定させて、ラッチアップ現象が発生する確率を低くすることが可能である。
【００９６】
尚、図１１ではＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）を例示したが、Ｐ型ミクロ単位トランジスタに本発明を適用して、そのソースに基板コンタクトを配置しても良いのは勿論である。
【００９７】
（第５の実施の形態）
次に、本発明の第５の実施の形態を図１６〜図２０に基いて説明する。
【００９８】
図１６に示したＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）は、前記第４の実施の形態で説明した図１１のＮ型ミクロ単位トランジスタＭＵＮＸＢ（１４）の２つのゲート７、７の幅方向の両端にコンタクト１０、１０を配置すると共に、その２個のコンタクト１０をアルミニュームで構成されたゲート配線９により接続して、ゲート電圧をこのゲート配線９を介してゲート７に供給するように構成したものである。
【００９９】
図１７は、前記図１６に示すＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）を６個用いて、図７と同様に、Ｎチャネル型トランジスタＭＮ３（２３）を構成したものである。図１８は、前記図１６に示したＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）を６個用いて、図８と同様に、Ｎ型ミクロ単位トランジスタＭＵＮＳＢ（１５）同士で一部を重ね合わせたレイアウトに構成した一例を示す。図１９は、図９と同様に、図１７に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。図２０は、図１０と同様に、図１８に示したＮチャネル型トランジスタＭＮ３（２３）の周囲に複数個のベース１３を配置した構成の一例を示している。
【０１００】
従来例として示した図２４のＮチャネル型トランジスタＭＮ３（２３）は、１個のトランジスタで構成されるため、そのチャネル幅Ｗが長い場合には、そのゲートの一端にゲートコンタクトを配置し、このゲートコンタクトを介してゲート電位を与えても、その扱う周波数がＧＨｚ以上の無線周波数であるときには、ゲート抵抗成分の影響によってそのゲートコンタクトから遠ざかるほどゲート電位が減衰して、トランジスタ駆動能力が設計値よりも低下すると共に、ゲート自体の抵抗による熱雑音が発生してＳ／Ｎ比を悪化させてしまう問題点がある。
【０１０１】
しかし、本実施の形態では、Ｎチャネル型トランジスタＭＮ３（２３）がたとえチャネル幅Ｗの長いトランジスタであっても、そのゲート電位は、これを構成する複数個のＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）毎に印加されているので、ゲート抵抗成分に起因する減衰を抑制できる。従って、その扱う周波数がＧＨｚ以上の無線周波数である場合であっても、設計値とほぼ同一のトランジスタ駆動能力を実現することが可能である。また、同時に、ゲート抵抗成分が小さくなるので、熱雑音が低下して、このアナログＭＯＳ半導体装置を用いた信号処理装置におけるＳ／Ｎ比を増大させることが可能である。
【０１０２】
尚、図１６ではＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）に適用し、図１７〜図２０ではこのＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）を用いた例を示したが、その他、Ｐ型ミクロ単位トランジスタに対して本発明を適用しても良い。
【０１０３】
また、ゲート配線９はアルミ配線で構成された一例を示したが、銅配線等の低抵抗の配線で構成しても良い。
【０１０４】
（第６の実施の形態）
次に、本発明の第６の実施の形態を図２１に基づき説明する。
【０１０５】
図２１は、図６に示したオペアンプのレイアウト配置に対して、修正用にダミーミクロ単位トランジスタ、ダミー抵抗及びダミー容量を更に追加したものである。同図では、これらダミーにハッチングを付している。同図では、オペアンプを構成するＰチャネル型ＭＯＳトランジスタＭＰ１（２１）、ＭＰ２（２２）に対して、各々、Ｐ型ミクロ単位トランジスタＭＵＰＡと同一のダミーＰ型ミクロ単位トランジスタＤＰＡ（４１）を１個追加し、Ｐチャネル型ＭＯＳトランジスタＭＰ５（２５）、ＭＰ６（２６）に対して、各々、Ｐ型ミクロ単位トランジスタＭＵＰＢと同一のダミーＰ型ミクロ単位トランジスタＤＰＢ（４２）を１個及び４個追加し、３個のＮチャネル型ＭＯＳトランジスタＭＮ３（２３）、ＭＮ４（２４）、ＭＮ７（２７）に対して、各々、Ｎ型ミクロ単位トランジスタＭＵＮＢと同一のダミーＮ型ミクロ単位トランジスタＤＮＢ（４３）を３個、３個、１０個追加している。更に、抵抗Ｒｃに対しては単位抵抗ＵＲと同一のダミー抵抗ＤＲ（４４）を１個追加し、容量Ｃｃに対しては単位容量ＵＣと同一のダミー容量ＤＣ（４５）を１個追加している。これらのダミーは、空き領域を利用して配置される。
【０１０６】
従って、本実施の形態では、試作されたアナログ半導体装置の不具合を改良する場合において、トランジスタの能力を調整するために、そのチャネル幅Ｗを僅かに増大させる修正が必要となった際には、ダミーミクロ単位トランジスタＤＰＡ（４１）、ＤＰＢ（４２）、ＤＮＢ（４３）を配線修正により追加することにより、簡易に能力調整が可能になる。よって、配線工程直前で待機されたウエハが保管されている場合には、このような待機ウエハに対して、配線修正を施したマスクを用いて再試作することにより、所望のアナログＭＯＳ半導体装置を短期間で開発することができ、開発期間の短縮が可能となる。
【０１０７】
（第７の実施の形態）
続いて、本発明の第７の実施の形態を図２２及び図２３に基いて説明する。
【０１０８】
図２３のオペアンプにおいて、その回路構成上、対を成すトランジスタは、Ｐチャネル型トランジスタＭＰ１（２１）とＰチャネル型トランジスタＭＰ２（２２）とから成る１対と、Ｎチャネル型トランジスタＭＮ３（２３）とＮチャネル型トランジスタＭＮ４（２４）とから成る１対との合計２対である。
【０１０９】
下記に示す表４は、前記２対のトランジスタ（ＭＰ１（２１）、ＭＰ２（２２））、（ＭＮ３（２３）、ＭＮ４（２４））を各々４の倍数個のミクロ単位トランジスタＭＵＰＡ、ＭＵＮＢにより構成した場合を示す。同表では、この場合において、他のトランジスタＭＰ５、ＭＰ６、ＭＮ７及び抵抗Ｒｃ、容量Ｃｃが各々何個の単位トランジスタＭＵＰＢ、ＭＵＮＢ、単位抵抗ＵＲ、及び単位容量ＵＣにより構成されるか、並びにこれらトランジスタのチャネル幅Ｗ及びチャネル長Ｌ、抵抗値、容量値をも示している。
【０１１０】
【表４】
図２２は、図２３に示したオペアンプを前記表４の通りにレイアウトした結果を示す。同図において、メッシュを施した箇所はＰチャネル型トランジスタＭＰ２（２２）を構成するＰ型ミクロ単位トランジスタＭＵＰＢが配置された領域、及びＮチャネル型トランジスタＭＮ（２４）を構成するＮ型ミクロ単位トランジスタＭＵＮＢが配置された領域を示す。
【０１１２】
本実施の形態では、図２２から判るように、対を成すトランジスタ（ＭＰ１（２１）、ＭＰ２（２２））、（ＭＮ３（２３）、ＭＮ４（２４））において、その各々のトランジスタを構成するミクロ単位トランジスタが、同図に示す点Ｐ１、Ｐ２を点対称の点となるセントロイド構造を持つ配置とされているので、ランダムオフセット電圧ＲＶｏｆｆを有効に抑制することが可能である。
【０１１３】
（第８の実施の形態）
次に、本発明の第８の実施の形態のアナログＭＯＳ半導体装置を図２７に基づいて説明する。
【０１１４】
本実施の形態では、アナログＭＯＳ半導体装置に含まれる複数個のＭＯＳトランジスタがＳＯＩ構造又はＳＯＳ構造に形成されることを特徴とする。図２７は、ミクロ単位トランジスタ６０のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を示す。同図において、シリコン基板６２の上方には絶縁体６１が配置され、この絶縁体の上層にドレイン６３及びソース６５が形成されると共に、このドレイン６３とソース６５との間にチャネル６６が形成され、このチャネル６６の上方にゲート６４が形成配置される。図２７に示したＳＯＩ構造に置いて、絶縁体６１に代えてサファイアを用いると、ＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）構造となる。
【０１１５】
従って、本実施の形態では、極く低電圧での動作の実現とα線などの放射線によるショット雑音による影響の低減、更に、アナログ回路とデジタル回路との混載半導体装置においてはデジタル部からの回り込み雑音による影響の低減を実現できる。
【０１１６】
（第９の実施の形態）
続いて、本発明の第９の実施の形態のアナログＭＯＳ半導体装置を図２８に基づいて説明する。以上の説明では、図２３に示したオペアンプを例示して、加工誤差があってもシステマティックオフセット電圧ＳＶｏｆｆ＝０を満たすようにする場合を説明したが、本実施の形態では、バイアス電圧発生回路に適用して、出力する２種のバイアス電圧の比率が予め定めた所定比率となるようにミクロ単位トランジスタを用いる場合を説明する。
【０１１７】
図２８のバイアス電圧発生回路は、図２３に示したオペアンプに与えるバイアス電圧ＶＢＩＡＳを発生する回路であって、カレントミラー回路８０と、Ｐ型ＭＯＳトランジスタより成る２個の出力トランジスタＭＰ５１（５１）、ＭＰ５３（５３）とを備える。出力トランジスタＭＰ５１（５１）の出力はバイアス電圧ＶＢＩＡＳとして図２３のオペアンプに与えられ、他の出力トランジスタＭＰ５３（５３）の出力は他のバイアス電圧ＶＢＩＡＳ２として他のオペアンプに与えられる。前記カレントミラー回路８０は、定電流源５６と、３個のＮ型ＭＯＳトランジスタＭＮ５２（５２）、ＭＮ５４（５４）、ＭＮ５５（５５）とを備える。
【０１１８】
前記５個のＭＯＳトランジスタＭＰ５１（５１）〜ＭＮ５５（５５）のチャネル幅及びチャネル長は下記の表５に示す通りである。
【０１１９】
【表５】
ここで、カレントミラー回路８０は、Ｎ型ＭＯＳトランジスタＭＮ５５（５５）に流れる電流Ｉｓｃと、Ｎ型ＭＯＳトランジスタＭＮ５４（５４）に流れる電流Ｉｓ２と、Ｎ型ＭＯＳトランジスタＭＮ５２（５２）に流れる電流Ｉｓとの比率が２：３：４の比率を実現することが設計標である場合には、カレントミラー回路８０の３個のＮ型ＭＯＳトランジスタＭＮ５５（５５）、ＭＮ５４（５４）、ＭＮ５２（５２）は、各々、Ｎ型ミクロ単位トランジスタＭＵＮＢを２個、３個、４個用いて、前記表５の通りに構成される。前記表５では、２個のＰ型出力トランジスタＭＰ５１（５１）、ＭＰ５３（５３）については、Ｐ型ミクロ単位トランジスタＭＵＰＢＢを６個ずつ用いて構成される。
【０１２１】
従って、本実施の形態では、Ｐ型及びＮ型のミクロ単位トランジスタを複数個用いて各ＭＯＳトランジスタを構成することにより、電流比率を所定比率に設定できると共に、加工誤差が生じてもランダムオフセット電圧ＲＶｏｆｆを小さく抑制することができる。
【０１２２】
（第１０の実施の形態）
次に本発明の第１０の実施の形態のプログラム装置を図２９に基づいて説明する。
【０１２３】
同図は、アナログＭＯＳ半導体装置の製造の概略的な工程を示すフローチャートであって、アナログＭＯＳ半導体装置をレイアウト設計するＥＤＡ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）機能、又はＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）機能を示す。
【０１２４】
同図において、ステップＳ１では、製造すべきアナログＭＯＳ半導体装置の仕様を入力する。ステップＳ２では、前記アナログＭＯＳ半導体装置の仕様に基づいて、その半導体装置に含まれる複数個のＭＯＳトランジスタの駆動能力を計算するなど、各種の理論設計処理をする。その後、ステップＳ３では、前記複数個のＭＯＳトランジスタを構成するミクロ単位トランジスタをＰ型、Ｎ型別に設計し、ミクロ単位トランジスタのチャネル幅Ｗ及びチャネル長Ｌを決定し、その後、前記複数個のＭＯＳトランジスタを各々前記ミクロ単位トランジスタを複数個用いて構成する。次いで、ステップＳ４では、前記複数個のミクロ単位トランジスタにより構成された各々のＭＯＳトランジスタを具体的にレイアウトする。
【０１２５】
従って、本実施の形態では、各ミクロ単位トランジスタの個数を算出する機能を有したプログラムによりアナログＭＯＳ半導体装置を設計することを特徴とするものであって、前記の構成により、設計計算ミスの撲滅、更にはＥＤＡ機能又はＣＡＤ機能を有するプログラム装置により、使い勝手のよいマン・マシン・インタフェースが提供できるので、開発期間の短縮及び開発費用の削減を実現できる。
【０１２６】
【発明の効果】
以上説明したように、請求項１〜１７記載の発明によれば、ミクロ単位トランジスタを複数個用いて各ＭＯＳトランジスタを構成したので、システマティックな加工誤差が生じた場合であっても、システマティックオフセット電圧ＳＶｏｆｆが生じることを防止できる効果を奏する。
【０１２７】
特に、請求項４記載の発明によれば、複数個のミクロ単位トランジスタの一部をレイアウト上重ねた構成としたので、システマティックオフセット電圧ＳＶｏｆｆ＝０とする条件を満足しながら、各ＭＯＳトランジスタのレイアウト面積の縮小化を図ることができる。
【０１２８】
また、請求項５、６記載の発明によれば、ミクロ単位トランジスタを構成する偶数個の小トランジスタのうち、端に位置する２個の小トランジスタのソースを端部に位置させたので、ミクロ単位トランジスタの周囲に配置する基板コンタクトと、小トランジスタのソースとの離隔を短くして、レイアウト面積の縮小化が可能である。しかも、偶数個の小トランジスタの共用ドレインに寄生する容量成分を少なくでき、ミクロ単位トランジスタの動作スピードの高速化を図ることができる。
【０１２９】
更に、請求項７記載の発明によれば、ＭＯＳトランジスタの基板電位をそのどの位置でも同一電位に安定させることができるので、ラッチアップ現象の発生確率を低くすることができる。
【０１３０】
加えて、請求項８記載の発明によれば、チャネル幅の長いＭＯＳトランジスタを構成す多数個のミクロ単位トランジスタのゲートに、各々、対応するゲート配線を介してゲート電圧を個別に与える構成としたので、ＭＯＳトランジスタとして設計値とほぼ同一のトランジスタ駆動能力を得ることができる。
【０１３１】
更に加えて、請求項９、１０記載の発明によれば、ＭＯＳトランジスタの能力調整用のダミーミクロ単位トランジスタを備えたので、再試作時でのアナログＭＯＳ半導体装置の開発期間を短縮することができる。
【０１３２】
また、請求項１１記載の発明によれば、対をなす２個のＭＯＳトランジスタをセントロイド構造にできて、システマティックオフセット電圧を有効に抑制することができる。
【０１３３】
更に、請求項１２記載の発明によれば、含まれる複数個のＭＯＳトランジスタをＳＯＩ構造又はＳＯＳ構造としたので、極低電圧での動作を可能とし、放射線に起因するショット雑音の影響を低減できると共に、アナログ− デジタル混載半導体装置でのデジタル部からアナログ部への回り込み雑音の影響を有効に低減できる。
【０１３４】
加えて、請求項１６、１７記載の発明によれば、各々が複数個のミクロ単位トランジスタから成る複数個のＭＯＳトランジスタの回路設計を自動で行うことができ、アナログＭＯＳ半導体装置の設計開発期間を短縮できると共に、開発費用を有効に削減できる効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のオペアンプを構成するためのＰ型ミクロ単位トランジスタのレイアウト図である。
【図２】同オペアンプを構成するための他のＰ型ミクロ単位トランジスタのレイアウトを示す図である。
【図３】同オペアンプを構成するためのＮ型ミクロ単位トランジスタのレイアウトを示す図である。
【図４】同オペアンプを構成するための単位抵抗のレイアウトを示す図である。
【図５】同オペアンプを構成するための単位容量のレイアウトを示す図である。
【図６】同オペアンプのレイアウトを示す図である。
【図７】同オペアンプに備える１つのＭＯＳトランジスタを６個のミクロ単位トランジスタにより構成したレイアウトを示す図である。
【図８】本発明の第２の実施の形態のアナログ半導体装置に備える１つのＭＯＳトランジスタの詳細なレイアウトを示す図である。
【図９】本発明の第３の実施の形態のアナログ半導体装置に備える１つのＭＯＳトランジスタの詳細なレイアウトを示す図である。
【図１０】同ＭＯＳトランジスタの他の詳細なレイアウトを示す図である。
【図１１】本発明の第４の実施の形態のアナログ半導体装置を構成するためのミクロ単位トランジスタのレイアウトを示す図である。
【図１２】同アナログ半導体装置に備える１つのＭＯＳトランジスタを６個のミクロ単位トランジスタにより構成したレイアウトを示す図である。
【図１３】同ＭＯＳトランジスタの他の詳細なレイアウトを示す図である。
【図１４】同ＭＯＳトランジスタの更に他の詳細なレイアウトを示す図である。
【図１５】同ＭＯＳトランジスタの別の詳細なレイアウトを示す図である。
【図１６】本発明の第５の実施の形態のアナログ半導体装置を構成するためのミクロ単位トランジスタのレイアウトを示す図である。
【図１７】同アナログ半導体装置に備える１つのＭＯＳトランジスタを６個のミクロ単位トランジスタにより構成したレイアウトを示す図である。
【図１８】同ＭＯＳトランジスタの他の詳細なレイアウトを示す図である。
【図１９】同ＭＯＳトランジスタの更に他の詳細なレイアウトを示す図である。
【図２０】同ＭＯＳトランジスタの別の詳細なレイアウトを示す図である。
【図２１】本発明の第６の実施の形態のオペアンプのレイアウトを示す図である。
【図２２】本発明の第７の実施の形態のオペアンプのレイアウトを示す図である。
【図２３】アナログ半導体装置としてのオペアンプを示す回路図である。
【図２４】従来のオペアンプのレイアウトを示す図である。
【図２５】同オペアンプにおいて、ＭＯＳトランジスタに加工誤差が生じた場合の説明図である。
【図２６】（ａ）は製造時の加工誤差が生じていない場合のＭＯＳトランジスのレイアウトを示す図、（ｂ）は製造時に加工誤差が生じた場合のＭＯＳトランジスのレイアウトを示す図である。
【図２７】本発明の第８の実施の形態のミクロ単位トランジスタの構造を示す図である。
【図２８】本発明の第９の実施の形態のバイアス電圧発生回路を示す図である。
【図２９】本発明の第１０の実施の形態のプログラム装置に基づくアナログＭＯＳ半導体装置の設計工程を示す図である。
【符号の説明】
１、２ Ｐ型ミクロ単位トランジスタ
３、１４、１５ Ｎ型ミクロ単位トランジスタ
４ 単位抵抗
５ 単位容量
６ ソース（電極）
７ ゲート
８ ドレイン
９ アルミ配線（ゲート配線）
１０ コンタクト（ゲートコンタクト）
１１ Ｐ型不純物拡散領域
１２ Ｎ型不純物拡散領域
１３ 基板コンタクト
２１、２２、２５、２６ Ｐチャネル型トランジスタ
２３、２４、２７ Ｎチャネル型トランジスタ
２８ 抵抗
２９ 容量
４１、４２ ダミーＰ型ミクロ単位トランジスタ
４３ ダミーＮ型ミクロ単位トランジスタ
４４ ダミー単位抵抗
４５ ダミー単位容量
Claims (17)
- チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置であって、
前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つミクロ単位トランジスタを単位として、
前記複数個のＭＯＳトランジスタが、各々、前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅のトランジスタとして構成されている
ことを特徴とするアナログＭＯＳ半導体装置。 - 前記複数個のＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２種から成り、
前記ミクロ単位トランジスタは、Ｐ型ミクロ単位トランジスタと、Ｎ型ミクロ単位トランジスタとの２種から成る
ことを特徴とする請求項１記載のアナログＭＯＳ半導体装置。 - システマティックオフセット電圧が”０”となる条件式に含まれる複数個のＭＯＳトランジスタは、
各々、自己のＭＯＳトランジスタを構成するミクロ単位トランジスタの個数が、前記システマティックオフセット電圧が”０”となる条件式を満たす個数に設定されている
ことを特徴とする請求項２記載のアナログＭＯＳ半導体装置。 - １つのＭＯＳトランジスタを構成する複数個の前記ミクロ単位トランジスタは、相互に一部が重なったレイアウト構成を持つ
ことを特徴とする請求項１記載のアナログＭＯＳ半導体装置。 - 前記ミクロ単位トランジスタは、偶数個の小トランジスタから成り、
前記偶数個の小トランジスタは並列に接続され、
前記偶数個の並列接続された小トランジスタのうち、端に位置する２個の小トランジスタは、各々、そのソースが端部に位置する
ことを特徴とする請求項１記載のアナログＭＯＳ半導体装置。 - 前記ミクロ単位トランジスタは、並列接続された２個の小トランジスタのペアトランジスタから成り、
前記ペアトランジスタの一端部に一方の小トランジスタのソースが位置し、前記ペアトランジスタの他端部に他方の小トランジスタのソースが位置する
ことを特徴とする請求項５記載のアナログＭＯＳ半導体装置。 - 前記ミクロ単位トランジスタは、その有する何れかの電極を半導体基板に接続するための基板コンタクトを有する
ことを特徴とする請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置。 - 前記ミクロ単位トランジスタは、
そのゲートに接続されるゲートコンタクトと、
前記ゲートコンタクトに接続されて、ゲート電圧を前記ゲートに与えるゲート配線を有する
ことを特徴とする請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置。 - 含まれる複数個のＭＯＳトランジスタのうち何れかのＭＯＳトランジスタの能力を調整するためのダミーミクロ単位トランジスタが備えられることを特徴とする請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置。
- ダミーミクロ単位トランジスタは、Ｐ型ダミーミクロ単位トランジスタと、Ｎ型ダミーミクロ単位トランジスタとの２種から成る
ことを特徴とする請求項９記載のアナログＭＯＳ半導体装置。 - 含まれる複数個のＭＯＳトランジスタのうち対をなす２個のＭＯＳトランジスタは、各々、４の倍数個のミクロ単位トランジスタから成る
ことを特徴とする請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置。 - 含まれる複数個のＭＯＳトランジスタは、ＳＯＩ構造又はＳＯＳ構造である
ことを特徴とする請求項１、２、３、４、５又は６記載のアナログＭＯＳ半導体装置。 - チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置の製造方法であって、
前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つミクロ単位トランジスタを複数個用意し、
前記複数個のミクロ単位トランジスタを用いて、前記複数個のＭＯＳトランジスタの各々が前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅のトランジスタとして構成されるように、前記複数個のＭＯＳトランジスタを製造する
ことを特徴とするアナログＭＯＳ半導体装置の製造方法。 - 前記複数個のＭＯＳトランジスタがＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２種から成る場合には、
前記ミクロ単位トランジスタとして、Ｐ型ミクロ単位トランジスタとＮ型ミクロ単位トランジスタとの２種を用意し、
前記Ｐ型ＭＯＳトランジスタを複数個のＰ型ミクロ単位トランジスタにより構成し、
前記Ｎ型ＭＯＳトランジスタを複数個のＮ型ミクロ単位トランジスタにより構成する
ことを特徴とする請求項１３記載のアナログＭＯＳ半導体装置の製造方法。 - システマティックオフセット電圧が”０”となる条件式に含まれる複数個のＭＯＳトランジスタを製造する場合には、
前記各ＭＯＳトランジスタを構成するミクロ単位トランジスタの個数を、前記システマティックオフセット電圧が”０”となる条件式を満たす個数に設定する
ことを特徴とする請求項１４記載のアナログＭＯＳ半導体装置の製造方法。 - チャネル幅が異なる複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置を製造するためのプログラムであって、
前記複数個のＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳトランジスタの前記チャネル幅のｎ（ｎは２以上の整数）分の１のチャネル幅を持つトランジスタをミクロ単位トランジスタとして決定し、
前記ミクロ単位トランジスタを単位として、前記複数個のＭＯＳトランジスタを、各々、前記ミクロ単位トランジスタを複数個備えて所期のチャネル幅を持つトランジスタとして構成する
ことを特徴とするアナログＭＯＳ半導体装置の製造プログラム。 - 請求項１６記載の製造プログラムを有し、
前記製造プログラムに基づいて、複数個のＭＯＳトランジスタを含んだアナログＭＯＳ半導体装置を製造するＥＤＡ機能又はＣＡＤ機能を備えた
ことを特徴とするプログラム装置。
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