JP2001274258A - ペアトランジスタ回路 - Google Patents
ペアトランジスタ回路Info
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Abstract
(57)【要約】
【課題】ほぼ同じ特性のＡ、Ｂ二つのペアトランジスタ
を有するペアトランジスタ回路において、製造プロセス
による特性ばらつきを低減する。 【解決手段】Ａ、Ｂトランジスタを並列接続されたほぼ
大きさの等しい四つの部分トランジスタ、ａ1 〜ａ4 ト
ランジスタ、ｂ1 〜ｂ4 トランジスタで構成し、上段の
外側にａ1 、ａ2 トランジスタを、その内側にｂ1 、ｂ
2 トランジスタを配置し、下段の外側にｂ3 、ｂ4 トラ
ンジスタを、その内側にａ3 、ａ4 トランジスタを配置
する。更に、ペアトランジスタ回路を構成するＡ、Ｂト
ランジスタの外側に、ほぼ同じディメンジョンのダミー
トランジスタを設ける。
を有するペアトランジスタ回路において、製造プロセス
による特性ばらつきを低減する。 【解決手段】Ａ、Ｂトランジスタを並列接続されたほぼ
大きさの等しい四つの部分トランジスタ、ａ1 〜ａ4 ト
ランジスタ、ｂ1 〜ｂ4 トランジスタで構成し、上段の
外側にａ1 、ａ2 トランジスタを、その内側にｂ1 、ｂ
2 トランジスタを配置し、下段の外側にｂ3 、ｂ4 トラ
ンジスタを、その内側にａ3 、ａ4 トランジスタを配置
する。更に、ペアトランジスタ回路を構成するＡ、Ｂト
ランジスタの外側に、ほぼ同じディメンジョンのダミー
トランジスタを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ほぼ同じ特性の二
つのトランジスタを含む、ペアトランジスタ回路、特に
その配置方法に関する。
つのトランジスタを含む、ペアトランジスタ回路、特に
その配置方法に関する。
【０００２】
【従来の技術】半導体回路として、同じ特性の半導体装
置をペアにして使用することが多々ある。今ペアとなる
半導体素子を仮にＭＯＳＦＥＴとして説明する。例え
ば、図３に示す差動増幅回路では、ほぼ同じ特性の二つ
のペアトランジスタ１をＡMOSFET、ＢMOSFETとすると
き、ＡMOSFET２、ＢMOSFET３が、ソースを共通にして接
続されている。４、５はそれぞれＡ、ＢMOSFET２、３の
ゲートである。ＡMOSFET２のゲート４の入力Ｖ1 の電位
がＢMOSFET３のゲート５のそれＶ2 より高ければ、出力
の電位は接地電位となり、逆にＡMOSFET２のゲート４の
入力Ｖ1 の電位がＢMOSFET３のゲート５のそれＶ2 より
低ければ、出力電位は高くなる。このようなペアトラン
ジスタ回路の配置方法としては、一般に次の方法が用い
られている。
置をペアにして使用することが多々ある。今ペアとなる
半導体素子を仮にＭＯＳＦＥＴとして説明する。例え
ば、図３に示す差動増幅回路では、ほぼ同じ特性の二つ
のペアトランジスタ１をＡMOSFET、ＢMOSFETとすると
き、ＡMOSFET２、ＢMOSFET３が、ソースを共通にして接
続されている。４、５はそれぞれＡ、ＢMOSFET２、３の
ゲートである。ＡMOSFET２のゲート４の入力Ｖ1 の電位
がＢMOSFET３のゲート５のそれＶ2 より高ければ、出力
の電位は接地電位となり、逆にＡMOSFET２のゲート４の
入力Ｖ1 の電位がＢMOSFET３のゲート５のそれＶ2 より
低ければ、出力電位は高くなる。このようなペアトラン
ジスタ回路の配置方法としては、一般に次の方法が用い
られている。
【０００３】ＡMOSFET、ＢMOSFETは、それぞれ大きさの
等しい二つの部分トランジスタａ1MOSFET とａ2MOSFET
、ｂ1MOSFET とｂ2MOSFET から構成されるものとし、
それらを二列、二段の漢字の田型に配置する。図４は、
その一例の電極配置を示す平面図である。上段左にａ1M
OSFET １２、上段右にｂ1MOSFET １３を、下段左にｂ2M
OSFET １４、下段右にａ2MOSFET １５というように互い
違いに配置する。ａ1D、ａ2Dはそれぞれａ1MOSFET １
２、ａ2MOSFET １５のドレイン電極であり、ａ1S、ａ2S
はそれぞれａ1MOSFET １２、ａ2MOSFET １５のソース電
極である。１１は電流のスイッチングがおこなわれる活
性領域である。活性領域１１内の各ソース電極、ドレイ
ン電極の下方には、半導体基板の表面層に図示されない
逆導電型の不純物領域が形成されている。ｂ1D、ｂ 2D、
ｂ1S、ｂ2Sも同様とする。
等しい二つの部分トランジスタａ1MOSFET とａ2MOSFET
、ｂ1MOSFET とｂ2MOSFET から構成されるものとし、
それらを二列、二段の漢字の田型に配置する。図４は、
その一例の電極配置を示す平面図である。上段左にａ1M
OSFET １２、上段右にｂ1MOSFET １３を、下段左にｂ2M
OSFET １４、下段右にａ2MOSFET １５というように互い
違いに配置する。ａ1D、ａ2Dはそれぞれａ1MOSFET １
２、ａ2MOSFET １５のドレイン電極であり、ａ1S、ａ2S
はそれぞれａ1MOSFET １２、ａ2MOSFET １５のソース電
極である。１１は電流のスイッチングがおこなわれる活
性領域である。活性領域１１内の各ソース電極、ドレイ
ン電極の下方には、半導体基板の表面層に図示されない
逆導電型の不純物領域が形成されている。ｂ1D、ｂ 2D、
ｂ1S、ｂ2Sも同様とする。
【０００４】そして、ａ1MOSFET １２とａ2MOSFET １５
のドレイン電極は、ドレイン配線７に接続され、また、
ｂ1MOSFET １３とｂ2MOSFET １４のドレイン電極は、ド
レイン配線８に接続されている。ａ1MOSFET １２、ａ2M
OSFET １５、ｂ1MOSFET １３とｂ2MOSFET １４のソース
電極はソース配線６に接続されている。４はａ1MOSFET
とａ2MOSFET のゲート配線であり、５はｂ1MOSFET １３
とｂ2MOSFET １４とのゲート配線である。ａ1MOSFET と
ａ2MOSFET 、ｂ1MOSFET とｂ2MOSFET を互いに入れ換え
てもよいことは容易に理解できる。
のドレイン電極は、ドレイン配線７に接続され、また、
ｂ1MOSFET １３とｂ2MOSFET １４のドレイン電極は、ド
レイン配線８に接続されている。ａ1MOSFET １２、ａ2M
OSFET １５、ｂ1MOSFET １３とｂ2MOSFET １４のソース
電極はソース配線６に接続されている。４はａ1MOSFET
とａ2MOSFET のゲート配線であり、５はｂ1MOSFET １３
とｂ2MOSFET １４とのゲート配線である。ａ1MOSFET と
ａ2MOSFET 、ｂ1MOSFET とｂ2MOSFET を互いに入れ換え
てもよいことは容易に理解できる。
【０００５】
【発明が解決しようとする課題】図３の差動増幅回路に
おいて、出力の動作点を電源電圧の中間に設定しようと
した時の、非反転入力端子であるゲート５および反転入
力端子であるゲート４間の電位差（以下オフセット電圧
と呼ぶ）は、入力段に用いるトランジスタ回路と負荷に
用いるカレントミラー回路のＭＯＳ型半導体素子、すな
わちＭＯＳＦＥＴ２、３の特性ばらつきに依存する。そ
して、そのＭＯＳＦＥＴ２、３の特性ばらつきは、主に
ＭＯＳＦＥＴ２、３の製造ばらつきに起因する。
おいて、出力の動作点を電源電圧の中間に設定しようと
した時の、非反転入力端子であるゲート５および反転入
力端子であるゲート４間の電位差（以下オフセット電圧
と呼ぶ）は、入力段に用いるトランジスタ回路と負荷に
用いるカレントミラー回路のＭＯＳ型半導体素子、すな
わちＭＯＳＦＥＴ２、３の特性ばらつきに依存する。そ
して、そのＭＯＳＦＥＴ２、３の特性ばらつきは、主に
ＭＯＳＦＥＴ２、３の製造ばらつきに起因する。
【０００６】ＭＯＳＦＥＴ２、３の製造ばらつきとは、
製造プロセス過程で発生するもので例えば、イオン注入
時のシャドウ効果による非対称性が挙げられる。他に、
例えば、多結晶シリコン膜からなるゲート電極、配線や
Ａｌ−Ｓｉ合金、Ａｌ−Ｓｉ−Ｃｕ合金などからなる配
線について、エッチング特にドライエッチングの際に起
こるパターンの疎密さの程度の違いによって、加工形
状、寸法に変化が発生する現象、いわゆるローディング
効果等による寸法ばらつきなども挙げられる。
製造プロセス過程で発生するもので例えば、イオン注入
時のシャドウ効果による非対称性が挙げられる。他に、
例えば、多結晶シリコン膜からなるゲート電極、配線や
Ａｌ−Ｓｉ合金、Ａｌ−Ｓｉ−Ｃｕ合金などからなる配
線について、エッチング特にドライエッチングの際に起
こるパターンの疎密さの程度の違いによって、加工形
状、寸法に変化が発生する現象、いわゆるローディング
効果等による寸法ばらつきなども挙げられる。
【０００７】本発明の目的は、例えば上記のオフセット
電圧を生じさせるような、製造プロセスによるＭＯＳ型
半導体素子の特性ばらつきを低減できるペアトランジス
タ回路を提供することにある。
電圧を生じさせるような、製造プロセスによるＭＯＳ型
半導体素子の特性ばらつきを低減できるペアトランジス
タ回路を提供することにある。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ほぼ同じ特性のＡ、Ｂ二つのペアトラン
ジスタを有するペアトランジスタ回路において、Ａ、Ｂ
トランジスタをそれぞれ並列接続されたほぼ大きさの等
しい四つの部分トランジスタ、ａ1 〜ａ4 トランジス
タ、ｂ1 〜ｂ4 トランジスタで構成し、それらを上下二
段に等間隔に四つずつ配置するとき、上段の外側に
ａ1 、ａ2 トランジスタを、その内側にｂ1 、ｂ2 トラ
ンジスタを配置し、下段の外側にｂ3 、ｂ4 トランジス
タを、その内側にａ3 、ａ4 トランジスタを配置するも
のとする。
めに本発明は、ほぼ同じ特性のＡ、Ｂ二つのペアトラン
ジスタを有するペアトランジスタ回路において、Ａ、Ｂ
トランジスタをそれぞれ並列接続されたほぼ大きさの等
しい四つの部分トランジスタ、ａ1 〜ａ4 トランジス
タ、ｂ1 〜ｂ4 トランジスタで構成し、それらを上下二
段に等間隔に四つずつ配置するとき、上段の外側に
ａ1 、ａ2 トランジスタを、その内側にｂ1 、ｂ2 トラ
ンジスタを配置し、下段の外側にｂ3 、ｂ4 トランジス
タを、その内側にａ3 、ａ4 トランジスタを配置するも
のとする。
【０００９】ペアトランジスタ回路の特性ばらつきの原
因となるローディング効果は、主に素子の外側部分と内
側部分とのパターンの疎密さによって引き起こされるの
で、これを低減するためには、部分トランジスタがそれ
ぞれ外側部分と内側部分とを含むようにすれば良い。従
って、上記のようにすれば、ローディング効果等による
寸法ばらつきが低減され、特性ばらつきも抑えられる。
因となるローディング効果は、主に素子の外側部分と内
側部分とのパターンの疎密さによって引き起こされるの
で、これを低減するためには、部分トランジスタがそれ
ぞれ外側部分と内側部分とを含むようにすれば良い。従
って、上記のようにすれば、ローディング効果等による
寸法ばらつきが低減され、特性ばらつきも抑えられる。
【００１０】特に、Ａ、ＢトランジスタがＭＯＳＦＥＴ
であるとき、同じ段の隣接する部分トランジスタのａト
ランジスタとｂトランジスタのソース領域を共通し、同
時に／または、それぞれ内側のｂ1 、ｂ2 トランジス
タ、ａ3 、ａ4 トランジスタのドレイン領域を共通とす
ることにより、ペアトランジスタ回路の素子面積を減ら
せる利点がある。
であるとき、同じ段の隣接する部分トランジスタのａト
ランジスタとｂトランジスタのソース領域を共通し、同
時に／または、それぞれ内側のｂ1 、ｂ2 トランジス
タ、ａ3 、ａ4 トランジスタのドレイン領域を共通とす
ることにより、ペアトランジスタ回路の素子面積を減ら
せる利点がある。
【００１１】全てのソース電極を接続すれば、ソースを
共通にしたペアトランジスタ回路が実現できる。全く同
様なことは、ドレインを共通にしたペアトランジスタ回
路についても言える。更に、上段および下段に配置した
それぞれ四つの部分トランジスタの両外側に、ａ、ｂ部
分トランジスタとほぼ同じ大きさの部分トランジスタ
（ｃ1 〜ｃ4 トランジスタ）を配置しても良い。
共通にしたペアトランジスタ回路が実現できる。全く同
様なことは、ドレインを共通にしたペアトランジスタ回
路についても言える。更に、上段および下段に配置した
それぞれ四つの部分トランジスタの両外側に、ａ、ｂ部
分トランジスタとほぼ同じ大きさの部分トランジスタ
（ｃ1 〜ｃ4 トランジスタ）を配置しても良い。
【００１２】そのようにすれば、ａ、ｂ部分トランジス
タはいずれも内側に配置されたことになるので、ローデ
ィング効果等による寸法ばらつきが一層低減され、特性
ばらつきも抑えられる。ｃ1 〜ｃ4 トランジスタがＭＯ
ＳＦＥＴであるとき、同じ段の隣接するｃトランジスタ
とａトランジスタ、ｃトランジスタとｂトランジスタの
ドレイン領域を共通とすれば、ペアトランジスタ回路の
素子面積を減らせる利点がある。ｃ1 〜ｃ4 トランジス
タのソース電極とゲート電極とを短絡して、電源と接続
しもしくは接地することによって、電位の安定化を図る
ことができる。
タはいずれも内側に配置されたことになるので、ローデ
ィング効果等による寸法ばらつきが一層低減され、特性
ばらつきも抑えられる。ｃ1 〜ｃ4 トランジスタがＭＯ
ＳＦＥＴであるとき、同じ段の隣接するｃトランジスタ
とａトランジスタ、ｃトランジスタとｂトランジスタの
ドレイン領域を共通とすれば、ペアトランジスタ回路の
素子面積を減らせる利点がある。ｃ1 〜ｃ4 トランジス
タのソース電極とゲート電極とを短絡して、電源と接続
しもしくは接地することによって、電位の安定化を図る
ことができる。
【００１３】
【発明の実施の形態】以下、図を参照しながら本発明の
実施形態を説明する。 ［実施例１］図１は、本発明の第一の実施形態を示すペ
アトランジスタ回路の電極配置図であり、保護膜や絶縁
膜を透視した状態で表されている。例えば図３の差動増
幅回路の入力段ペアトランジスタ回路１が本実施例のペ
アトランジスタ回路に相当する。
実施形態を説明する。 ［実施例１］図１は、本発明の第一の実施形態を示すペ
アトランジスタ回路の電極配置図であり、保護膜や絶縁
膜を透視した状態で表されている。例えば図３の差動増
幅回路の入力段ペアトランジスタ回路１が本実施例のペ
アトランジスタ回路に相当する。
【００１４】図１において、ペアＭＯＳＦＥＴをＡMOSF
ET、ＢMOSFETとするとき、ＡMOSFETは、同じ大きさに四
等分された部分ＭＯＳＦＥＴであるａ1MOSFET ３２、ａ
2MOSFET ３５、ａ3MOSFET ３７、ａ4MOSFET ３８からな
る。同様に、ＢMOSFETは、同じ大きさに四等分された部
分ＭＯＳＦＥＴであるｂ1MOSFET ３３、ｂ2MOSFET ３
４、ｂ3MOSFET ３６、ｂ4MOSFET ３９からなる。３１は
電流のスイッチングがおこなわれる活性領域である。
ET、ＢMOSFETとするとき、ＡMOSFETは、同じ大きさに四
等分された部分ＭＯＳＦＥＴであるａ1MOSFET ３２、ａ
2MOSFET ３５、ａ3MOSFET ３７、ａ4MOSFET ３８からな
る。同様に、ＢMOSFETは、同じ大きさに四等分された部
分ＭＯＳＦＥＴであるｂ1MOSFET ３３、ｂ2MOSFET ３
４、ｂ3MOSFET ３６、ｂ4MOSFET ３９からなる。３１は
電流のスイッチングがおこなわれる活性領域である。
【００１５】ａ1MOSFET ３２は、ドレイン電極ａ1D、ソ
ース電極ａ1 ｂ1Sとその間のゲート電極とを有する。ａ
2MOSFET ３５は ドレイン電極ａ2D、ソース電極ａ2 ｂ
2Sとその間のゲート電極とを有する。ｂ1MOSFET ３３
は、ドレイン電極ｂ1 ｂ2D、ソース電極ａ1 ｂ1Sとその
間のゲート電極とを有する。ｂ2MOSFET ３３は、ドレイ
ン電極ｂ1 ｂ2D、ソース電極ａ2 ｂ2Sとその間のゲート
電極とからなる。活性領域３１内の各ソース電極、ドレ
イン電極の下方には半導体基板と逆導電型のソース領
域、ドレイン領域が形成されているが、図では省略され
ている。各電極内の小さな四角形はコンタクトホールを
表している。
ース電極ａ1 ｂ1Sとその間のゲート電極とを有する。ａ
2MOSFET ３５は ドレイン電極ａ2D、ソース電極ａ2 ｂ
2Sとその間のゲート電極とを有する。ｂ1MOSFET ３３
は、ドレイン電極ｂ1 ｂ2D、ソース電極ａ1 ｂ1Sとその
間のゲート電極とを有する。ｂ2MOSFET ３３は、ドレイ
ン電極ｂ1 ｂ2D、ソース電極ａ2 ｂ2Sとその間のゲート
電極とからなる。活性領域３１内の各ソース電極、ドレ
イン電極の下方には半導体基板と逆導電型のソース領
域、ドレイン領域が形成されているが、図では省略され
ている。各電極内の小さな四角形はコンタクトホールを
表している。
【００１６】ソース電極ａ1 ｂ1Sはａ1MOSFET ３２とｂ
1MOSFET ３３とで共有されている。ソース電極ａ2 ｂ2S
はａ2MOSFET ３５とｂ2MOSFET ３４とで共有されてい
る。ドレイン電極ｂ1 ｂ2 D はｂ1MOSFET ３３とｂ2MOS
FET ３４とで共有されている。このようにしてペアトラ
ンジスタ回路の素子面積を低減することができる。下段
についても同様である。そして、ＡMOSFETとＢMOSFETと
は、中心について回転対称に構成されている。
1MOSFET ３３とで共有されている。ソース電極ａ2 ｂ2S
はａ2MOSFET ３５とｂ2MOSFET ３４とで共有されてい
る。ドレイン電極ｂ1 ｂ2 D はｂ1MOSFET ３３とｂ2MOS
FET ３４とで共有されている。このようにしてペアトラ
ンジスタ回路の素子面積を低減することができる。下段
についても同様である。そして、ＡMOSFETとＢMOSFETと
は、中心について回転対称に構成されている。
【００１７】２４はＡMOSFETを構成するａ1MOSFET ３
２、ａ2MOSFET ３５、ａ3MOSFET ３７、ａ4 MOSFET３８
のゲート電極をつないでいるゲート配線である。同様に
２５はＢMOSFETを構成するｂ1MOSFET ３３、ｂ2MOSFET
３４、ｂ3 MOSFET３６、ｂ4 MOSFET３９のゲート電極を
つないでいるゲート配線である。２７は、ＡMOSFETを構
成するａ1 MOSFET３２、ａ2 MOSFET３５、ａ3 MOSFET３
７、ａ4 MOSFET３８のドレイン電極をつないでいるドレ
イン配線である。同様に２８は、ＢMOSFETを構成するｂ
1 MOSFET３３、ｂ2 MOSFET３４、ｂ3 MOSFET３６、ｂ4
MOSFET３９のドレイン電極をつないでいるドレイン配線
である。
２、ａ2MOSFET ３５、ａ3MOSFET ３７、ａ4 MOSFET３８
のゲート電極をつないでいるゲート配線である。同様に
２５はＢMOSFETを構成するｂ1MOSFET ３３、ｂ2MOSFET
３４、ｂ3 MOSFET３６、ｂ4 MOSFET３９のゲート電極を
つないでいるゲート配線である。２７は、ＡMOSFETを構
成するａ1 MOSFET３２、ａ2 MOSFET３５、ａ3 MOSFET３
７、ａ4 MOSFET３８のドレイン電極をつないでいるドレ
イン配線である。同様に２８は、ＢMOSFETを構成するｂ
1 MOSFET３３、ｂ2 MOSFET３４、ｂ3 MOSFET３６、ｂ4
MOSFET３９のドレイン電極をつないでいるドレイン配線
である。
【００１８】２６は、全ての部分ＭＯＳＦＥＴのソース
電極をつないでいるソース配線である。ソース配線２
６、ドレイン配線２７、２８と、ゲート配線２４、２５
とは、図示されない絶縁膜で隔てられている。このよう
な配置とすることにより、外側のａ1 MOSFET３２、ａ2
MOSFET３５、、ｂ3 MOSFET３６、ｂ4 MOSFET３９の電極
は、内側のｂ1 MOSFET３３、ｂ2 MOSFET３４、ａ3 MOSF
ET３７、ａ4 MOSFET３８とは異なったローディング効果
を受けるが、ＡＭＯＳＦＥＴとＢＭＯＳＦＥＴとで、ほ
ぼ同じ影響を受けることになる。
電極をつないでいるソース配線である。ソース配線２
６、ドレイン配線２７、２８と、ゲート配線２４、２５
とは、図示されない絶縁膜で隔てられている。このよう
な配置とすることにより、外側のａ1 MOSFET３２、ａ2
MOSFET３５、、ｂ3 MOSFET３６、ｂ4 MOSFET３９の電極
は、内側のｂ1 MOSFET３３、ｂ2 MOSFET３４、ａ3 MOSF
ET３７、ａ4 MOSFET３８とは異なったローディング効果
を受けるが、ＡＭＯＳＦＥＴとＢＭＯＳＦＥＴとで、ほ
ぼ同じ影響を受けることになる。
【００１９】従って、上段ではＢMOSFETの部分トランジ
スタを内側に、下段ではＡMOSFETの部分トランジスタを
内側にすることにより、二つのＭＯＳ型半導体素子の特
性を揃えることが可能である。更に、ａ1 MOSFET３２が
大きなローディング効果による特性変化を受けたとして
も、それと並列接続されたａ2 MOSFET３５、ａ3 MOSFET
３７、ａ4 MOSFET３８があるため、全体での影響は図４
の配置の場合に比べ抑えられる。
スタを内側に、下段ではＡMOSFETの部分トランジスタを
内側にすることにより、二つのＭＯＳ型半導体素子の特
性を揃えることが可能である。更に、ａ1 MOSFET３２が
大きなローディング効果による特性変化を受けたとして
も、それと並列接続されたａ2 MOSFET３５、ａ3 MOSFET
３７、ａ4 MOSFET３８があるため、全体での影響は図４
の配置の場合に比べ抑えられる。
【００２０】実際に試作した図１の配置のペアトランジ
スタのオフセット電圧は約１mVであり、従来の図4 の配
置のものに比べほぼ１／５に低減された。 ［実施例２］図２は、本発明第二の実施形態のペアトラ
ンジスタの電極配置を示す平面図である。
スタのオフセット電圧は約１mVであり、従来の図4 の配
置のものに比べほぼ１／５に低減された。 ［実施例２］図２は、本発明第二の実施形態のペアトラ
ンジスタの電極配置を示す平面図である。
【００２１】ペアトランジスタを構成するＡMOSFETとＢ
MOSFETとが、それぞれ４つの部分トランジスタａ1 〜ａ
4MOSFET ５２、５４、５７、５８、ｂ1 〜ｂ4MOSFET ５
２、５３、５６、５９からなっていることは実施例１と
同じであり、その配置もほぼ同じである。５１は活性領
域である。実施例１との相違点は、部分トランジスタの
外側にダミートランジスタｃ1 〜ｃ4MOSFET ６０〜６３
が形成されている点である。
MOSFETとが、それぞれ４つの部分トランジスタａ1 〜ａ
4MOSFET ５２、５４、５７、５８、ｂ1 〜ｂ4MOSFET ５
２、５３、５６、５９からなっていることは実施例１と
同じであり、その配置もほぼ同じである。５１は活性領
域である。実施例１との相違点は、部分トランジスタの
外側にダミートランジスタｃ1 〜ｃ4MOSFET ６０〜６３
が形成されている点である。
【００２２】すなわち、上段はｃ1 、ａ1 、ｂ1 、
ｂ2 、ａ2 、ｃ2 MOSFETの順に、下段はｃ3 、ｂ3 、ａ
3 、ａ4 、ｂ4 、ｃ4 MOSFETの順に配置されている。ダ
ミートランジスタｃ1 〜ｃ4MOSFET ６０〜６３もａ1 〜
ａ4MOSFET 、ｂ1 〜ｂ4MOSFET と同じディメンジョンと
する。但し、ダミートランジスタｃ1 〜ｃ4MOSFET ６０
〜６３は、ＭＯＳＦＥＴの構造は持っているが、ＭＯＳ
ＦＥＴとして動作させているわけではない。その意味で
ダミートランジスタである。
ｂ2 、ａ2 、ｃ2 MOSFETの順に、下段はｃ3 、ｂ3 、ａ
3 、ａ4 、ｂ4 、ｃ4 MOSFETの順に配置されている。ダ
ミートランジスタｃ1 〜ｃ4MOSFET ６０〜６３もａ1 〜
ａ4MOSFET 、ｂ1 〜ｂ4MOSFET と同じディメンジョンと
する。但し、ダミートランジスタｃ1 〜ｃ4MOSFET ６０
〜６３は、ＭＯＳＦＥＴの構造は持っているが、ＭＯＳ
ＦＥＴとして動作させているわけではない。その意味で
ダミートランジスタである。
【００２３】ｃ1MOSFET ６０は、ソース電極ｃ1Sとドレ
イン電極ａ1 ｃ1D、およびその間のゲート電極とからな
っている。他のｃ2 〜ｃ4MOSFET ６１〜６３も同様であ
る。但し、図2 のようにｃ1MOSFET ６０とａ1MOSFET ５
２とのドレイン電極ａ1 ｃ1Dを共通にし、ａ2MOSFET ５
５とｃ2MOSFET ６１のドレイン電極ａ2 ｃ2Dを共通にす
る。このようにしてペアトランジスタ回路の素子面積を
低減することができる。
イン電極ａ1 ｃ1D、およびその間のゲート電極とからな
っている。他のｃ2 〜ｃ4MOSFET ６１〜６３も同様であ
る。但し、図2 のようにｃ1MOSFET ６０とａ1MOSFET ５
２とのドレイン電極ａ1 ｃ1Dを共通にし、ａ2MOSFET ５
５とｃ2MOSFET ６１のドレイン電極ａ2 ｃ2Dを共通にす
る。このようにしてペアトランジスタ回路の素子面積を
低減することができる。
【００２４】また、ｃ1 〜ｃ4MOSFET ６０〜６３は、Ｍ
ＯＳＦＥＴとして動作させるわけではないので、ソース
電極とゲート電極とを短絡させ、電源もしくは接地電位
に接続して不安定化を防止している。第一の実施形態で
述べた通り、両端のＭＯＳ型半導体素子は、内側のＭＯ
Ｓ型半導体素子とは異なったローディング効果を受け
る。従って、ａ1 、ａ2MOSFET５２、５５、ｂ3 、ｂ4MO
SFET ５６、５９の外側にダミーのｃ1 〜ｃ4MOSFET ６
０〜６３を設けることにより、ＡMOSFETとＢMOSFETとを
構成するａ1 〜ａ4MOSFET ５２、５５、５７、５８、ｂ
1 〜ｂ4MOSFET ５３、５４、５６、５９は、全て内側の
部分トランジスタとなり、ほぼ均一なローディング効果
を受ける。その結果、ＡMOSFETとＢMOSFETとは特性ばら
つきのないペアトランジスタ回路とすることができる。
ＯＳＦＥＴとして動作させるわけではないので、ソース
電極とゲート電極とを短絡させ、電源もしくは接地電位
に接続して不安定化を防止している。第一の実施形態で
述べた通り、両端のＭＯＳ型半導体素子は、内側のＭＯ
Ｓ型半導体素子とは異なったローディング効果を受け
る。従って、ａ1 、ａ2MOSFET５２、５５、ｂ3 、ｂ4MO
SFET ５６、５９の外側にダミーのｃ1 〜ｃ4MOSFET ６
０〜６３を設けることにより、ＡMOSFETとＢMOSFETとを
構成するａ1 〜ａ4MOSFET ５２、５５、５７、５８、ｂ
1 〜ｂ4MOSFET ５３、５４、５６、５９は、全て内側の
部分トランジスタとなり、ほぼ均一なローディング効果
を受ける。その結果、ＡMOSFETとＢMOSFETとは特性ばら
つきのないペアトランジスタ回路とすることができる。
【００２５】上記の実施例では、ソースを共通にするペ
アトランジスタ回路の例を挙げたが、本発明はこれらに
限らず、ドレインを共通にする回路や、その他対称的な
特性を持たせたいペアトランジスタ回路に有効なことは
いうまでも無い。
アトランジスタ回路の例を挙げたが、本発明はこれらに
限らず、ドレインを共通にする回路や、その他対称的な
特性を持たせたいペアトランジスタ回路に有効なことは
いうまでも無い。
【００２６】
【発明の効果】以上説明したように本発明は、ペアトラ
ンジスタ回路を構成するＡ、Ｂトランジスタを、それぞ
れ並列接続されたほぼ大きさの等しい四つの部分トラン
ジスタ、ａ1 〜ａ4 トランジスタ、ｂ1 〜ｂ4 トランジ
スタで構成し、それらを上下二段に等間隔に四つずつ配
置するとき、上段の外側にａ1 、ａ2 トランジスタを、
その内側にｂ1 、ｂ2 トランジスタを配置し、下段の外
側にｂ3 、ｂ4 トランジスタを、その内側にａ3 、ａ4
トランジスタを対称的に配置することによって、Ａ、Ｂ
トランジスタに同等プロセスばらつきの影響をおよぼ
し、該ペアトランジスタのデバイス特性を揃えることが
可能である。
ンジスタ回路を構成するＡ、Ｂトランジスタを、それぞ
れ並列接続されたほぼ大きさの等しい四つの部分トラン
ジスタ、ａ1 〜ａ4 トランジスタ、ｂ1 〜ｂ4 トランジ
スタで構成し、それらを上下二段に等間隔に四つずつ配
置するとき、上段の外側にａ1 、ａ2 トランジスタを、
その内側にｂ1 、ｂ2 トランジスタを配置し、下段の外
側にｂ3 、ｂ4 トランジスタを、その内側にａ3 、ａ4
トランジスタを対称的に配置することによって、Ａ、Ｂ
トランジスタに同等プロセスばらつきの影響をおよぼ
し、該ペアトランジスタのデバイス特性を揃えることが
可能である。
【００２７】更に、ペアトランジスタ回路を構成する
Ａ、Ｂトランジスタの外側に、ほぼ同じディメンジョン
のダミートランジスタを設けることにより、部分トラン
ジスタが受けるローディング効果を一様にし、一層ペア
トランジスタのデバイス特性を揃えることが可能であ
る。
Ａ、Ｂトランジスタの外側に、ほぼ同じディメンジョン
のダミートランジスタを設けることにより、部分トラン
ジスタが受けるローディング効果を一様にし、一層ペア
トランジスタのデバイス特性を揃えることが可能であ
る。
【図１】本発明の第一の実施形態の電極配置を示す平面
図
図
【図２】本発明の第二の実施形態の電極配置を示す平面
図
図
【図３】差動増幅回路の回路図
【図４】従来のペアトランジスタ回路の電極配置図
１ ペアトランジスタ回路 ２ ＡMOSFET ３ ＢMOSFET ４、２４、４４ ＡMOSFETのゲート配線 ５、２５、４５ ＢMOSFETのゲート配線 ６、２６、４６ ソース配線 ７、２７、４７ ＡMOSFETのドレイン配線 ８、２８、４８ ＢMOSFETのドレイン配線 １１、３１、５１ 活性領域 １２、３２、５２ ＡMOSFETの部分トランジスタ（ａ1M
OSFET ） １３、３３、５３ ＢMOSFETの部分トランジスタ（ｂ1M
OSFET ） １４、３４、５４ ＢMOSFETの部分トランジスタ（ｂ2M
OSFET ） １５、３５、５５ ＡMOSFETの部分トランジスタ（ａ2M
OSFET ） １６、３６、５６ ＢMOSFETの部分トランジスタ（ｂ3M
OSFET ） １７、３７、５７ ＡMOSFETの部分トランジスタ（ｂ3M
OSFET ） １８、３８、５８ ＡMOSFETの部分トランジスタ（ｂ4M
OSFET ） １９、３９、５９ ＢMOSFETの部分トランジスタ（ａ4M
OSFET ） ６０ ｃ1MOSFET ６１ ｃ2MOSFET ６２ ｃ3MOSFET ６３ ｃ4MOSFET
OSFET ） １３、３３、５３ ＢMOSFETの部分トランジスタ（ｂ1M
OSFET ） １４、３４、５４ ＢMOSFETの部分トランジスタ（ｂ2M
OSFET ） １５、３５、５５ ＡMOSFETの部分トランジスタ（ａ2M
OSFET ） １６、３６、５６ ＢMOSFETの部分トランジスタ（ｂ3M
OSFET ） １７、３７、５７ ＡMOSFETの部分トランジスタ（ｂ3M
OSFET ） １８、３８、５８ ＡMOSFETの部分トランジスタ（ｂ4M
OSFET ） １９、３９、５９ ＢMOSFETの部分トランジスタ（ａ4M
OSFET ） ６０ ｃ1MOSFET ６１ ｃ2MOSFET ６２ ｃ3MOSFET ６３ ｃ4MOSFET
Claims (12)
- 【請求項１】ほぼ同じ特性のＡ、Ｂ二つのペアトランジ
スタを有するペアトランジスタ回路において、Ａ、Ｂト
ランジスタをそれぞれ並列接続されたほぼ大きさの等し
い四つの部分トランジスタ、ａ1 〜ａ4 トランジスタ、
ｂ1 〜ｂ4 トランジスタで構成し、それらを上下二段に
等間隔に四つずつ配置するとき、上段の外側にａ1 、ａ
2 トランジスタを、その内側にｂ1 、ｂ2 トランジスタ
を配置し、下段の外側にｂ3 、ｂ4 トランジスタを、そ
の内側にａ3 、ａ4 トランジスタを配置することを特徴
とするペアトランジスタ回路。 - 【請求項２】Ａ、ＢトランジスタがＭＯＳＦＥＴであ
り、同じ段の隣接するａトランジスタとｂトランジスタ
のソース領域を共通とすることを特徴とする請求項１記
載のペアトランジスタ。 - 【請求項３】それぞれ内側のｂ1 、ｂ2 トランジスタ、
ａ3 、ａ4 トランジスタのドレイン領域を共通とするこ
とを特徴とする請求項２記載のペアトランジスタ。 - 【請求項４】全てのソース電極を接続することを特徴と
する請求項３記載のペアトランジスタ。 - 【請求項５】Ａ、ＢトランジスタがＭＯＳＦＥＴであ
り、同じ段の隣接するａトランジスタとｂトランジスタ
のドレイン領域を共通とすることを特徴とする請求項１
記載のペアトランジスタ。 - 【請求項６】それぞれ内側のｂ1 、ｂ2 トランジスタ、
ａ3 、ａ4 トランジスタのソース領域を共通とすること
を特徴とする請求項５記載のペアトランジスタ。 - 【請求項７】全てのドレイン電極を接続することを特徴
とする請求項６記載のペアトランジスタ。 - 【請求項８】上段および下段に配置したそれぞれ四つの
部分トランジスタの両外側に、ａ、ｂ部分トランジスタ
とほぼ同じ大きさの部分トランジスタ（ｃ1〜ｃ4 トラ
ンジスタ）を配置することを特徴とする請求項１ないし
７のいずれかに記載のペアトランジスタ回路。 - 【請求項９】ｃ1 〜ｃ4 トランジスタがＭＯＳＦＥＴで
あり、同じ段の隣接するｃトランジスタとａトランジス
タ、ｃトランジスタとｂトランジスタのドレイン領域を
共通とすることを特徴とする請求項８記載のペアトラン
ジスタ。 - 【請求項１０】ｃ1 〜ｃ4 トランジスタのソース電極と
ゲート電極とを短絡することを特徴とする請求項９記載
のペアトランジスタ回路。 - 【請求項１１】ｃ1 〜ｃ4 トランジスタのソース電極を
電源と接続することを特徴とする請求項１０記載のペア
トランジスタ回路。 - 【請求項１２】ｃ1 〜ｃ4 トランジスタのソース電極を
接地することを特徴とする請求項１０記載のペアトラン
ジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000082395A JP2001274258A (ja) | 2000-03-23 | 2000-03-23 | ペアトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000082395A JP2001274258A (ja) | 2000-03-23 | 2000-03-23 | ペアトランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274258A true JP2001274258A (ja) | 2001-10-05 |
Family
ID=18599211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000082395A Withdrawn JP2001274258A (ja) | 2000-03-23 | 2000-03-23 | ペアトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274258A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036194A (ja) * | 2005-07-26 | 2007-02-08 | Taiwan Semiconductor Manufacturing Co Ltd | デバイス性能の不整合低減方法および半導体回路 |
| JP2007258418A (ja) * | 2006-03-23 | 2007-10-04 | Shindengen Electric Mfg Co Ltd | 半導体集積回路 |
| JP2007329416A (ja) * | 2006-06-09 | 2007-12-20 | Toshiba Corp | 半導体装置 |
| JP2008091547A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体装置 |
| JP2009218499A (ja) * | 2008-03-12 | 2009-09-24 | Sony Corp | 半導体装置 |
| US8772880B2 (en) | 2009-10-06 | 2014-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
2000
- 2000-03-23 JP JP2000082395A patent/JP2001274258A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036194A (ja) * | 2005-07-26 | 2007-02-08 | Taiwan Semiconductor Manufacturing Co Ltd | デバイス性能の不整合低減方法および半導体回路 |
| JP2007258418A (ja) * | 2006-03-23 | 2007-10-04 | Shindengen Electric Mfg Co Ltd | 半導体集積回路 |
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| US8178933B2 (en) | 2008-03-12 | 2012-05-15 | Sony Corporation | Semiconductor device |
| CN102664179A (zh) * | 2008-03-12 | 2012-09-12 | 索尼株式会社 | 半导体装置 |
| US8772880B2 (en) | 2009-10-06 | 2014-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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