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KR20200054858A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20200054858A
KR20200054858A KR1020190101082A KR20190101082A KR20200054858A KR 20200054858 A KR20200054858 A KR 20200054858A KR 1020190101082 A KR1020190101082 A KR 1020190101082A KR 20190101082 A KR20190101082 A KR 20190101082A KR 20200054858 A KR20200054858 A KR 20200054858A
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KR
South Korea
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gaafet
conductive channel
horizontal nanosheet
nanosheet conductive
semiconductor device
Prior art date
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Application number
KR1020190101082A
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English (en)
Inventor
마크 스테픈 로더
르윅 센굽타
홍준구
티타시 락싯
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

GAAFET에서 반도체 장치가 제공된다. 반도체 장치는, 제1 GAAFET 및 채널 간 간격(inter-channel spacing)만큼 제1 GAAFET로부터 이격된 제2 GAAFET을 포함하는 반도체 장치로, 각각의 제1 GAAFET 및 제2 GAAFET은, 적어도 하나의 수평 나노시트 도전성 채널 구조와, 각각의 적어도 하나의 수평 나노시트 도전성 채널 구조를 완전히 둘러싸는 게이트 물질과, 적어도 하나의 수평 나노시트 도전성 채널 구조의 제1 단부에 배치되는 소오스 영역과, 소오스 영역 상에 배치되는 소오스 컨택트와, 제1 단부와 마주보는 적어도 하나의 수평 나노시트 도전성 채널 구조들의 제2 단부에 배치되는 드레인 영역과, 드레인 영역 상의 드레인 컨택트를 포함하고, 제1 GAAFET 또는 제2 GAAFET 중 적어도 하나에서, 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은 최대 허용 폭보다 작고, 반도체 장치는 제1 GAAFET 및 제2 GAAFET 사이의 채널 간 간격 내에 게이트 물질 상에 적어도 하나의 게이트 컨택트를 포함하고, 적어도 하나의 게이트 컨택트는, 최소 디자인 규칙 간격(minimum design rule spacing)부터 최대 거리까지의 범위까지, 제1 GAAFET 및 제2 GAAFET의 각각의 소오스 및 드레인 영역들로부터 일정 거리만큼 이격된 것이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 전자 기기 분야, 좀 더 구체적으로 GAAFET(Gate-All-Around Field-Effect Transistor) 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 크기가 줄어들면서 전통적인 방식이던 Planar FET은 한계점을 맞이하게 된다. 평면보다 더 넓은 면적의 채널을 사용하면서 부피는 덜 차지하는 FinFET(Field-Effect-Transistor)이 등장한다. 이러한 FinFET도 아랫면은 사용을 안하고 있으므로, 게이트가 모든 채널을 둘러싸고 있는 GAAFET(Gate-All-Around Field-Effect Transistor)을 통해 FinFET보다 더 넓은 면적으로으로 트랜지스터의 성능을 높일 수 있다. 이에 따라, GAA nanosheet structure에 관한 다양한 구조 및 제조 공정이 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 GAAFET에 관한 것이다.
본 발명의 기술적 과제는 다양한 폭을 갖는 단일 나노시트를 사용하여 가장 최적화된 PPAC를 가능하게 하는 나노시트의 구현이다. 셀 높이(cell height)를 높이지 않고 전력을 감소시키기 위해 소오스/드레인 영역들로부터 게이트 컨택트(gate contact)의 위치와 게이트 스택들간의 위치관계, 및 나노시트 도전성 채널의 폭 등을 조절함으로써 본 발명의 기술적 과제를 달성할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 GAAFET(Gate-All-Around Field effect transistor) 및 채널 간 간격(inter-channel spacing)만큼 제1 GAAFET로부터 이격된 제2 GAAFET을 포함하는 반도체 장치로, 각각의 제1 GAAFET 및 제2 GAAFET은, 적어도 하나의 수평 나노시트(nanosheet) 도전성 채널 구조와, 각각의 적어도 하나의 수평 나노시트 도전성 채널 구조를 완전히 둘러싸는 게이트 물질과, 적어도 하나의 수평 나노시트 도전성 채널 구조의 제1 단부에 배치되는 소오스 영역과, 소오스 영역 상에 배치되는 소오스 컨택트(source contact)와, 제1 단부와 마주보는 적어도 하나의 수평 나노시트 도전성 채널 구조들의 제2 단부에 배치되는 드레인 영역과, 드레인 영역 상의 드레인 컨택트(drain contact)를 포함하고, 제1 GAAFET 또는 제2 GAAFET 중 적어도 하나에서, 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은 최대 허용 폭보다 작고, 반도체 장치는 제1 GAAFET 및 제2 GAAFET 사이의 채널 간 간격 내에 게이트 물질 상에 적어도 하나의 게이트 컨택트(gate contact)를 포함하고, 적어도 하나의 게이트 컨택트는, 최소 디자인 규칙 간격(minimum design rule spacing)부터 최대 거리까지의 범위까지, 제1 GAAFET 및 제2 GAAFET의 각각의 소오스 및 드레인 영역들로부터 일정 거리만큼 이격된 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 제1 GAAFET 채널 간 간격(inter-channelspacing)만큼 제1 GAAFET로부터 이격된 제2 GAAFET으로, 각각의 제1 GAAFET 및 제2 GAAFET는 적어도 하나의 수평 나노시트 도전성 채널 구조와 각각의 적어도 하나의 수평 나노시트 도전성 채널 구조를 완전히 둘러싸는 게이트 물질(gate material)과, 적어도 하나의 수평 나노시트 도전성 채널 구조의 제1 단부에 배치되는 소오스 영역과, 소오스 영역 상의 소오스 컨택트와, 제1 단부와 마주보는 적어도 하나의 수평 나노시트 도전성 채널 구조들의 제2 단부에 배치되는 드레인 영역과, 드레인 영역 상의 드레인 컨택트를 포함하는 제2 GAAFET 및 제1 GAAFET 및 제2 GAAFET 사이의 채널 간 간격에서, 게이트 물질 상의 제1 게이트 컨택트 및 제2 게이트 컨택트를 포함하고, 제1 및 제2 게이트 컨택트는 서로 엇갈리는(staggered) 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 칩은, 제1 GAAFET와, 제1 GAAFET와 제1 채널 간 간격(inter -channel spacing)만큼 이격된 제2 GAAFET와, 제1 채널 간격 내의 적어도 하나 이상의 제1 게이트 컨택트를 포함하는 제1 반도체 장치 및 제3 GAAFET와, 제3 GAAFET와 제2 채널 간 간격만큼 이격된 제4 GAAFET와, 제2 채널 간 간격 내의 적어도 하나 이상의 제2 게이트 컨택트를 포함하는 제2 반도체 장치를 포함하고, 각각의 제1 내지 제4 GAAFET는 적어도 하나의 수평 나노시트 도전성 채널 구조와, 각각의 적어도 하나의 수평 나노시트 도전성 채널 구조를 완전히 둘러싸는 게이트 물질과, 적어도 하나의 수평 나노시트 도전성 채널 구조의 제1 단부에 배치되는 소오스 영역과, 소오스 영역 상의 소오스 컨택트와, 제1 단부와 마주보는 적어도 하나의 수평 나노시트 도전성 채널 구조의 제2 단부에 배치되는 드레인 영역과, 드레인 영역 상의 드레인 컨택트를 포함하고, 제1 반도체 장치의 구성(configuration)은 제2 반도체 장치의 구성과 다른 것이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 1b는 각각 본 발명의 실시예에 따른 GAAFET을 포함하는 반도체 장치의 사시도 및 측면도이다.
도 2a 내지 도 2d는 본 발명의 다양한 실시예에 따른 반도체 장치의 상평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 형성하는 방법의 태스크를 도시하는 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
본 발명은 GAAFET을 포함하는 반도체 장치의 다양한 실시예에 관한 것이다. 하나 이상의 실시예에 따른 반도체 장치들은 GAAFET 사이의 중심에 있고, GAAFET의 소스 및 드레인 영역들과 소스 및 드레인 컨택트들로부터 최대 거리만큼 이격된 게이트 컨택트를 포함한다. 게이트 컨택트는 셀 높이(cell height)를 증가시키지 않으면서 반도체 장치에 필요한 동작 전력을 감소시킨다. 본 발명의 다양한 실시예에 따른 반도체 장치들은 GAAFET들간에 한 쌍의 엇갈린(staggered) 게이트 컨택트들을 포함할 수 있고, 한 쌍의 엇갈린 게이트 컨택트들은 조밀한 셀 레이아웃(dense cell layout)들을 가능하게 할 수 있다. 추가적으로, 본 발명의 다양한 실시예에 따른 반도체 장치들은 상이한 폭을 갖는 나노시트 채널(nanosheet channel)들을 포함하는 GAAFET들을 포함한다.
보다 낮은 폭을 갖는 나노시트 채널을 가지는 GAAFET들은 비-타이밍 임계 경로(non-timing critical path)들에 제공되어 전력을 감소시키고, 피드백 경로들을 선택적으로 튜닝함으로써 회로 성능을 향상시키는데 이용될 수 있다. 본 발명은 또한 일련의 반도체 장치들을 포함하는 반도체 칩의 다양한 실시예에 관한 것이고, 반도체 칩이 최적의 회로 전력, 성능, 영역(area), 및 비용(PPAC)을 갖도록 구성되도록 영역에 따라 반도체 장치들의 구성들이 변하는 일련의 반도체 장치들을 포함한다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는 제1 GAAFET(101)와 채널 간 간격(inter-channel spacing)만큼 수평 방향으로 이격된 제2 GAAFET(102)를 포함한다. 제1 및 제2 GAAFET는 기판(103) 상에 있다. 하나 이상의 실시예에 따르면, 기판(103)은 벌크(bulk) Si 기판일 수 있고 SRB(stran relaxed buffer) 또는 SOI(silicon on insulator) 기판일 수 있다. 비록, 도시된 실시예에서 반도체 장치(100)는 2개의 GAAFET(101, 102)를 포함할지라도, 임의의 다른 적절한 수의 GAAFET를 포함할 수 있다 (예를 들어, 반도체 장치(100)는 2개 이상의 GAAFET을 포함할 수 있다). 일부 실시예에서, 제1 GAAFET(101)는 p형 FET일 수 있고, 제2 GAAFET(102)는 n형 FET일 수 있다. 일부 실시예에서는, 제1 GAAFET(101)는 n형 FET일 수 있고, 제2 GAAFET(102)는 p형 FET일 수 있다. 일부 실시예에서, 반도체 장치(100)은 CMOS 장치일 수 있다.
도시된 실시예에서, 제1 GAAFET(101)는 수평 나노시트 도전성 채널 구조(104)들의 스택(stack)을 포함한다. 비록 도시된 실시예에서, 제1 GAAFET(101)는 3개의 수평 나노시트 도전성 채널 구조(104)들을 포함하지만, 제1 GAAFET(101)는 예를 들어, 2개 내지 4개의 수평 나노시트 도전성 채널 구조(104)들의 범위와 같은 임의의 다른 적절한 수의 수평 나노시트 도전성 채널 구조(104)들을 포함할 수 있다. 최하위 수평 나노시트 도전성 채널 구조(104)들은 수직 거리만큼 기판(103)으로부터 이격되고, 인접한 수평 나노 시트 도전성 채널 구조(104)들은 수직 거리만큼 서로 이격된다. 도시된 실시예에서, 제1 GAAFET(101)는 또한, 각각의 수평 나노시트 도전성 채널 구조(104)들을 완전히 둘러싸는 게이트 물질(105)을 포함한다. (예를 들어, 게이트 물질(105)은 상면(106), 하면(107) 각각의 수평 나노시트 도전성 채널 구조(104)들의 수직 측면들(108, 109)에 따라 연장한다). 제1 GAAFET(101)는 또한, 수평 나노시트 도전성 채널 구조(104)들의 스택(stack)의 일 측 상에 소오스 영역(110) 및 수평 나노시트 도전성 채널 구조(104)들의 스택의 마주보는 측에 드레인 영역(111)을 포함한다. 도시된 실시예에서, 제1 GAAFET(101)는 또한, 소오스 영역(110) 상의 소오스 컨택(112) 및 드레인 영역(111) 상의 드레인 컨택(113)을 포함한다. 수평 나노시트 도전성 채널 구조(104)들은 모두 소오스 및 드레인 영역들(110, 111) 사이의 게이트 물질(105)에 인가된 전위에 응당하는 제1 GAAFET(101)를 위한 채널 영역을 제공한다. 일부 실시예에서, 수평 나노시트 도전성 채널 구조(104)들은 Si, SiGe 및/또는 Ⅲ-V 반도체 물질, 예를 들어 InGaAs, InAs 또는 InSb일 수 있다.
일부 실시예에서, 각각의 수평 나노시트 도전성 채널 구조(104)들을 완전히 둘러싸는 게이트 물질(105)은 각각의 수평 나노시트 도전성 채널 구조(104)들을 완전히 둘러싸는 물질들의 스택을 포함할 수 있다. 예를 들어, 일부 실시예에서 게이트 물질(105)은 게이트 유전체 물질(gate dielectric material) 및 일-함수 물질(work-function material)을 포함할 수 있다. 추가적으로, 일부 실시예에서 게이트 물질(105)은 게이트 금속층과 유전층 사이의 일 함수 튜닝 금속층을 포함함으로써, 게이트 물질(105)의 일 함수를 제어할 수 있다.
도시된 실시예에서, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들 각각은 약 5nm 내지 약 50nm 범위의 폭(W1)을 갖는다. 일부 실시 예에서, 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)은 수평 방향(H)으로 약 10nm 내지 약 30nm 범위일 수 있다. 도시된 실시예에서, 각각의 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들은, 동일한 폭(W1) 또는 실질적으로 동일한 폭(W1)을 갖지만, 수평 나노시트 도전성 채널 구조(104)들은 하나 이상의 실시예에서 둘 이상의 상이한 폭 (W1)을 가질 수 있다. 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)은 수평 나노시트 도전성 채널 구조(104)들이 배치되는 수직 위치에 따라 변할 수 있다. 예를 들어, 일부 실시 예에서, 최하위 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)은 최상위 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)보다 더 넓을 수 있다.
일부 실시예에서, 각각의 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들은 수직 방향(V)으로 약 2nm 내지 약 8nm 범위의 높이(H1)를 갖는다. 일부 실시예에서, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들 각각의 높이(H1)는 약 3nm 내지 약 6nm 범위일 수 있다.
제1 GAAFET(101)의 유효 채널 폭은 수평 나노시트 도전성 채널 구조들 (104)의 누적 둘레들에 의해 정의된다. 도시된 실시예에서, 각각의 수평 나노시트 도전성 채널 구조(104)들의 둘레는 2 x W1 + 2 × H1이다. 따라서, 제1 GAA FET(101)가 3 개의 수평 나노시트 도전성 채널 구조(104)들을 포함하는 도시된 실시 예에서, 제1 GAA FET(101)의 유효 채널 폭은 3 x (2 x W1 + 2 x H1)이다.
도시된 실시예에서, 제2 GAAFET(102)는 수평 나노시트 도전성 채널 구조(114)들을 포함한다. 비록 도시된 실시예에서, 제2 GAAFET(102)는 세 개의 수평 나노시트 도전성 채널 구조(114)들을 포함할지라도, 일부 실시예에서는 제2 GAAFET(102)는 예를 들어 2 내지 4개의 수평 나노시트 도전성 채널 구조(114)들의 범위와 같은 임의의 적절한 수의 수평 나노시트 도전성 채널 구조(114)들을 포함할 수 있다. 추가적으로, 비록 예시된 실시예에서, 제1 및 제2 GAAFET(101, 102)는 각각 동일한 수의 수평 나노시트 도전성 채널 구조들(104, 114)을 포함하지만, 제2 GAAFET(102) 내의 수평 나노 시트 도전성 채널 구조(114)들의 수는 제1 GAAFET(101) 내의 수평 나노 시트 도전성 채널 구조(104)들의 수와 다를 수 있다. 최하위 수평 나노시트 도전성 채널 구조 (114)는 기판(103)으로부터 수직 거리만큼 이격되고, 인접한 수평 나노 시트 도전성 채널 구조(114)들은 서로 간에 수직 거리만큼 이격된다. 도시된 실시 예에서, 제1 GAAFET(101)의 각각의 수평 나노시트 도전성 채널 구조(104)들을 완전히 둘러싸고, 또한 제2 GAAFET(102)의 각각의 수평 나노시트 도전성 채널 구조들(114)을 완전히 둘러싸는 게이트 물질(105)은 각각의 수평 나노시트 도전성 채널 구조(114)들의 상면(115), 하면(116), 및 수직 측면들(117, 118)을 따라 연장한다. 수평 나노 시트 도전성 채널 구조 (114) 각각의 상부 표면 (115), 하부 표면 (116) 및 수직 측면 (117, 118)을 따라 연장한다.
제2 GAAFET(102)는 또한 수평 나노시트 도전성 채널 구조(114)들의 스택의 일측에 소오스 영역(119)을 포함하고, 수평 나노 시트 도전성 채널 구조(114)들의 스택의 일측과 마주보는 타측에 드레인 영역(120)을 포함한다. 도시된 실시예에서, 제2 GAAFET(102)는 소오스 영역(119)상의 소오스 컨택트 (121) 및 드레인 영역(120) 상의 드레인 컨택트(도시되지 않음)를 포함한다. 일부 실시예에서, 수평 나노시트 도전성 채널 구조(114)들은 Si, SiGe 및/또는 InGaAs, InAs 또는 InSb와 같은 III-V족 반도체 물질일 수 있다.
일부 실시예에서, 제2 GAAFET(102)의 각각의 수평 나노시트 도전성 채널 구조(114)들은 수직 방향(V)으로 약 2nm 내지 약 8nm 범위의 높이(H2)를 가질 수 있다. 일부 실시예에서, 제2 GAAFET(102)의 각각의 수평 나노시트 도전성 채널 구조(114)들의 높이(H2)는 약 3nm 내지 약 6nm 범위일 수 있다. 추가적으로, 도시된 실시예에서 제2 GAAFET(102)의 각각의 수평 나노시트 도전성 채널 구조(114)들의 높이(H2)는 제1 GAAFET(101)의 각각의 수평 나노시트 도전성 채널 구조(104)들의 높이(H1)와 동일하거나 실질적으로 동일하다.
도시된 실시예에서, 제2 GAAFET(102)의 각각의 수평 나노시트 도전성 채널 구조(114)들은 수평 방향(H)으로 약 5nm 내지 약 50nm 범위의 폭(W2)을 갖는다. 일부 실시예에서, 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)은 수평 방향(H)으로 약 10nm 내지 약 30nm 범위일 수 있다. 또한, 일부 도시된 실시예에서, 수평 나노 시트 도전성 채널 구조(114)들 각각은 동일한 폭(W2) 또는 실질적으로 동일한 폭(W2)을 갖지만, 수평 나노 시트 도전성 채널 구조들은 2개 이상의 상이한 폭(W2)들을 가질 수 있다. 일부 실시예에서, 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들은 수평 나노시트 도전성 채널 구조(114)가 배치된 수직 위치에 따라 변할수 있다. 예를 들어, 일부 실시예에서, 최하단 수평 나노시트 도전성 채널 구조(114)의 폭(W2)은 최상위 수평 나노시트 도전성 채널 구조(114)의 폭(W2)보다 더 넓을 수 있다. 또한, 일부 실시예에서, 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)의 폭(W2)들은 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)의 폭(W1)과 동일하거나 실질적으로 동일할 수 있다. 도 2b-2C에 도시된 바와 같이, 일부 실시예에서, 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)은 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)과 다를 수 있다. 예를 들어, 일부 실시예에서, 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들은 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)보다 넓을 수 있고, 또는 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W1)은 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들보다 넓을 수 있다.
제2 GAAFET(102)의 유효 채널 폭(effective channel width)은 수평 나노 시트 도전성 채널 구조(114)들의 누적 둘레들에 의해 정의된다. 도시된 실시예에서, 각각의 수평 나노시트 도전성 채널 구조(114)들의 둘레는 2 x W2 + 2 x H2로 정의된다. 따라서, 제2 GAAFET(102)가 세 개의 수평 나노시트 도전성 채널 구조(114)들을 포함하는 실시예에서, 제2 GAAFET(102)의 유효 채널 폭은 3 x (2 x W2 + 2 x H2)이다. 일부 실시예에서, 제2 GAAFET(102)의 유효 채널 폭은 제1 GAAFET(101)의 유효 채널 폭과 동일하거나 실질적으로 동일할 수 있다. 일부 실시예에서, 제2 GAAFET(102)의 유효 채널 폭은 제1 GAAFET(101)의 유효 채널 폭과 다를 수 있다. 예를 들어, 제1 GAAFET(101)은 수평 나노시트 도전성 채널 구조들(104, 114)의 다른 폭들 및/또는 상이한 수의 수평 나노시트 도전성 채널 구조들(104, 114)을 포함할 수 있다.
도시된 실시예에서, 반도체 장치(100)는 또한 게이트 물질(105)과 접촉하는 적어도 하나의 게이트 컨택트(123)를 포함한다. (예를 들어, 반도체 장치(100)는 제1 및 제2 GAAFET(101, 102) 내의 각각의 수평 나노시트 도전성 채널 구조들(104, 111)을 완전히 둘러싸는 게이트 물질(105)와 접촉하는 적어도 하나의 게이트 컨택트(123)를 포함한다). 도시된 실시예에서, 적어도 하나의 게이트 컨택트(123)는 제1 및 제2 GAAFET들(101, 102) 사이의 채널 간 간격(inter-channel spacing) 내에 적어도 하나의 게이트 컨택트(123)가 위치할 수 있다. 제1 및 제2 GAAFET들(101, 102) 사이의 채널 간 간격은, 직접 인접한 수평 나노시트 도전성 채널 구조들(104, 114)의 대응하는 에지들(109, 117) 사이의 거리로 정의되고, 에지들(109, 117)은 반도체 장치(100)의 공유된 수평면에 위치하지만 다른 GAAFET들(101, 102)에 위치한다. (즉, 제1 및 제2 GAAFET(101, 102) 사이의 채널 간 간격은, 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)를 향한, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)의 에지(109)와 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)를 향한, 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조들 (114)의 대응하는 에지들(117) 사이의 간격으로 정의된다).
일부 실시예에서, 게이트 컨택트(123)는 각각의 소오스 및 드레인 영역들(110, 111, 119, 120)로부터 최대 거리에 위치될 수 있다. (즉, 게이트 물질(105) 상의 게이트 컨택트(123)는 각각의 제1 GAAFET(101)의 소오스 영역(110), 제1 GAAFET(101)의 드레인 영역(111), 제2 GAAFET(102)의 소오스 영역(119) 및 제2 GAAFET(102)의 드레인 영역(120)로부터 최대 거리만큼 이격되어 있다). 소오스 및 드레인 영역들(110, 111, 119, 120) 각각으로부터 최대 거리에서 게이트 컨택트(123)를 위치시키는 것은 셀 높이를 증가시키지 않고 반도체 장치(100)의 전력을 감소시키도록 구성된다.
또한, 도 2a 내지 도 2d는 본 개시의 다양한 실시예에 따른, 제1 및 제2 GAAFET(101, 102) 및 적어도 하나의 게이트 컨택트(123)의 상이한 구성을 나타낸다. 도 2a에서, 제1 GAAFET(101)는 p형 FET이고, 제2 GAAFET (102)는 n형 FET이다. 또한, 도시된 실시예에서, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)들은, 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들과 동일하거나 실질적으로 동일하다. 도 2a에 도시된 바와 같이, 게이트 컨택트(123)는 제1 GAAFET(101)와 제2 GAA FET(102) 사이의 측 방향으로 중심에 위치한다(예를 들어, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)들 간에 위치하는 채널 간 간격이 정의되는 방향에 따라, 제1 GAAFET(101) 및 제2 GAAFET(102) 사이의 중앙에 위치한다). 즉, 게이트 컨택트(123)는 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)와 마주하는 제1 GAAFET(101)의 수평 나노 시트 도전성 채널 구조(104)들의 에지(109)들과, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들을 마주하는 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들에 대응하는 에지(117)들 사이 중앙에 위치한다. 추가적으로, 도시된 실시예에서 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 사이에 세로 방향으로 중앙에 위치한다. (예를 들어, 게이트 컨택트(123)는, 각각의 제1 및 제2 GAAFET(101, 102)의 채널 길이가 정의되는 방향으로, 제1 GAAFET(101)의 소오스 및 드레인 영역들(110, 111) 사이 중앙에 위치하고, 제2 GAAFET(102)의 소오스 및 드레인 영역들(110, 111) 사이 중앙에 위치한다). 따라서, 도 2a에서 도시된 실시예에서, 게이트 컨택트(123)은 제1 및 제2 GAAFET(101, 102)의 각각의 소오스 및 드레인 영역들(110, 111, 119, 120)로부터 최대 거리(maximum distance)만큼 위치한다.
도 2b에 도시된 실시예에서, 제1 GAAFET(101)는 p형 FET이고 제2 GAAFET(102)는 n형 FET이다. 또한, 도시된 실시예에서 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)들은 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들보다 크다. (예를 들어, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102) 간의 채널 간 간격이 정의되는 방향으로, 제1 및 제2 GAAFET(101, 102) 사이 중앙에 위치한다). 즉 게이트 컨택트(123)는 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들과 마주하는 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 에지(109)들 및 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들과 마주하는 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 대응하는 에지(117)들 사이의 가운데에 위치한다. 추가적으로, 도시된 실시예에서 게이트 컨택트(123)은 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 사이에서 세로 방향으로 중심에 위치된다(예를 들어, 게이트 컨택트(123)는 각각의 제1 및 제2 GAAFET(101, 102)의 채널 길이가 정의되는 방향을 따라, 제1 GAAFET(101)의 소오스 및 드레인 영역들(110, 111) 사이와 제2 GAAFET(102)의 소오스 및 드레인 영역들(119, 120) 사이의 중심에 위치한다). 따라서, 도 2b에 도시된 바와 같이, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 각각의 소오스 및 드레인 영역들(110, 111, 119, 120)으로부터 최대 거리에 위치한다.
일부 실시예에서, 도 2b에 도시된 바와 같이, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 각각의 소오스 및 드레인 영역들(110, 111, 119, 120)로부터 최대 거리에 위치하지 않을 수 있다. 대신에, 일부 실시예에서 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 중 적어도 하나로부터 최대 거리에 위치할 수 있다(예를 들어, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 중 적어도 하나로부터 최대 거리에 위치할 수 있고, 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120)의 나머지 부분으로부터 적어도 최소 디자인 규칙 간격(minimum design rule spacing)에 위치할 수 있다. 일부 실시예에서, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 중 적어도 하나로부터 최소 디자인 규칙 간격보다 큰 거리에 위치할 수 있다(예를 들어, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 하나 이상의 소오스 및 드레인 영역들(110, 111, 119, 120)로부터 최소 디자인 규칙 간격보다 큰 거리에 위치될 수 있고, 적어도 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120)의 나머지 부분으로부터 적어도 최소 디자인 규칙 간격만큼 위치될 수 있다.
도 2c에 도시된 실시예에서, 제1 GAAFET(101)은 p형 FET이고 제2 GAAFET(102)는 n형 FET이다. 추가적으로, 도시된 실시예에서 제2 GAAFET(102)에서 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)은 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)보다 크다(즉, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)들은 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들보다 작다. 도 2c에 도시된 실시예에서, 게이트 컨택트(123)는 제1 GAAFET(101)와 제2 GAA FET(102) 사이의 측 방향으로 중심에 위치한다(예를 들어, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102) 사이의 채널 간 간격이 정의되는 방향으로, 제1 및 제2 GAAFET(101, 102) 사이의 중앙에 위치한다). 즉 게이트 컨택트(123)는 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)와 마주하는 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 에지(109)들 및 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들을 마주하는 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 대응하는 에지(117)들 사이 중앙에 있다. 추가적으로, 도시된 실시예에서, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 사이에 세로 방향으로 중앙에 위치하고 있다(예를 들어, 게이트 컨택트(123)는 각각의 제1 및 제2 GAAFET(101, 102)의 채널 길이가 정의되는 방향으로, 각각의 제1 및 제2 GAAFET(101)의 소오스 및 드레인 영역들(110, 111) 사이의 중앙에 위치하고, 제2 GAAFET(102)의 소오스 및 드레인 영역들(119, 120) 사이의 중앙에 위치한다). 따라서, 도 2c에 도시된 실시예에서, 게이트 컨택트(123)는 각각의 제1 및 제2 GAAFET(101, 102)의 소스 및 드레인 영역들(110, 111, 119, 120)로부터 최대 거리에 위치한다.
일부 실시예에서, 도 2c에 도시된 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 각각의 소오스 및 드레인 영역들(110, 111, 119, 120)로부터 최대 거리만큼 위치하지 않을 수 있다. 대신에, 일부 실시예에서는 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 중 적어도 하나로부터 최대 거리에 위치할 수 있다(예를 들어, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 중 하나 이상으로부터 최대 거리에 위치할 수 있고, 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120)의 적어도 나머지로부터 최소 디자인 규칙 간격만큼 떨어지게 위치할 수 있다). 일부 실시예에서는, 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 중 적어도 하나로부터 최소 디자인 규칙 간격보다 큰 거리에 위치할 수 있다(예를 들어 게이트 컨택트(123)은 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120) 중 하나 이상으로부터 최소 디자인 규칙 간격보다 큰 거리에 위치할 수 있고, 제1 및 제2 GAAFET(101, 102)의 소오스 및 드레인 영역들(110, 111, 119, 120)의 나머지로부터 적어도 최소 디자인 규칙 간격만큼 떨어지게 위치할 수 있다).
도 2d에 도시된 실시예에서, 제1 GAAFET(101)은 p형 FET이고 제2 GAAFET은 n형 FET이고, 반도체 장치(100)는 제1 및 제2 GAAFET의 각각의 수평 나노시트 도전성 채널 구조들(104, 114)을 둘러싸는 게이트 물질(105) 상의 2개의 게이트 컨택트들(123, 124)을 포함한다. 도 2d에 도시된 바와 같이, 게이트 컨택트들(123, 124)은 제1 및 제2 GAAFET(101, 102) 사이의 채널 간 간격 내에 엇갈려있다. 도 2d에 도시된 바와 같이, GAAFET 들간의 채널 간 간격(inter-channel spacing)의 폭은 도 2a에 도시된 실시예에서의 GAAFET들(101, 102) 간의 채널 간 간격과 비교해서, 수평 나노시트 도전성 채널 구조들(104, 114)의 폭들(W1, W2)을 감소시킴에 따라 증가한다. 도시된 실시예에서, 제1 게이트 컨택트(123)는 제1 GAAFET(101)를 향한 채널 간 간격의 세로 방향 중심선(L)에 대해 측 방향으로 갈라져있고, 제2 GAAFET 게이트 컨택트(124)는 제2 GAAFET(102)를 향한 채널 간 간격의 중심선에 대해 측 방향으로 갈라져있다. 즉, 제1 게이트 컨택트(123)는 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)의 에지(109)들로부터 제1 거리만큼 측 방향으로 이격되고, 제1 거리보다 큰 제2 거리만큼 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)의 에지(117)들로부터 측 방향으로 이격되고, 제2 게이트 컨택트(124)는 제1 거리만큼 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 에지(117)들로부터 측 방향으로 이격되고, 제1 거리보다 큰 제2 거리만큼 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 에지(109)들로부터 측 방향으로 이격된다. 추가적으로, 도시된 실시예에서 제1 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 소오스 영역들(110, 119)을 향하여 채널 간 간격의 세로 방향 중심선에 수직인 횡 방향 중심선에 대해 세로 방향으로 엇갈리게 된다. 일부 실시예에서는, 제1 게이트 컨택트(123)는 제1 및 제2 GAAFET(101, 102)의 드레인 영역들(111, 120)을 향해 세로 방향으로 엇갈릴 수 있고, 제2 게이트 컨택트(124)는 제1 및 제2 GAAFET(101, 102)의 소오스 영역들(110, 119)을 향해 세로 방향으로 엇갈릴 수 있다. 즉, 제1 및 제2 게이트 컨택트들(123, 124)은 각각의 제1 및 제2 GAAFET(101, 102)의 채널 길이가 정의되는 축을 따라 반대 방향으로 세로 방향으로 엇갈리게 된다. 따라서, 도 2d에 도시된 바와 같이, 제1 게이트 컨택트(123)와 제1 GAAFET(101)의 각각의 소오스 영역(110) 간에, 제1 GAAFET(101)의 드레인 영역(111) 간에, 제2 GAAFET(102)의 소오스 영역(119) 간에, 제2 GAAFET(102)의 드레인 영역(120) 간에 간격은 각각 다르다. 또, 도 2d에 도시된 것과 같이, 제2 게이트 컨택트(124)와 제1 GAAFET(101)의 소오스 영역(110)과 간에, 제1 GAAFET(101)의 드레인 영역(111) 간에, 제2 GAAFET(102)의 소오스 영역(119) 간에, 제2 GAAFET(102)의 드레인 영역(120) 간에 각각 다르다. 게다가, 도 2d에 도시된 바와 같이, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)들은 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들과 동일하거나 실질상 동일하다. 일부 실시예에서, 제1 GAAFET(101)의 수평 나노시트 도전성 채널 구조(104)들의 폭(W1)들은 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들과 다를 수 있다(즉, 제1 GAAFET(101)의 수평 나노시트 도전 채널 구조(104)들의 폭(W1)들은 제2 GAAFET(102)의 수평 나노시트 도전성 채널 구조(114)들의 폭(W2)들보다 작거나 클 수 있다).
본 발명은 제1 GAAFET 및 제2 GAAFET을 각각 포함하는 일련의 반도체 장치들을 포함하는 시스템 온 칩(SoC)의 다양한 실시예에 관한 것이다. 일부 실시예에서, 도 2a-2D에 도시된 바와 같이, SoC는 2개 이상의 반도체 장치(100)들을 포함할 수 있다. 따라서, 일부 실시예에서 SoC는 SoC의 부분들 혹은 다른 영역들에서 다른 채널 폭들을 포함하는 GAAFET들을 가지는 반도체 장치들을 포함할 수 있다. 예를 들어, 일부 실시예에서 SoC는 동일하거나 실질적으로 동일한 폭을 각각 갖는 pFET 및 nFET을 포함하는 제1 반도체 장치(예를 들어, 도 2a에 도시된 반도체 장치의 구성(configuration))와 pFET 및 nFET 중앙에 위치하는 게이트 컨택트와 nFET보다 더 큰 채널 폭을 가지는 pFET을 포함하는 제2 반도체 장치와, pFET 및 nFET 사이 중앙에 위치한 게이트 컨택트와 nFET보다 작은 채널 폭을 가지는 pFET을 포함하는 제3 반도체 장치(예를 들어, 도 2c에 도시된 반도체 장치(100)의 구성), pFET 및 nFET 사이의 한 쌍의 엇갈린 게이트 컨택트들과 같은 채널 폭들을 각각 가지는 pFET 및 nFET을 포함하는 제4 반도체 장치(예를 들어, 도 2d에 도시된 반도체 장치(100)의 구성), 또는 이들의 임의의 조합을 포함할 수 있다. 추가적으로, 일부 실시예에서 SoC는 상이한 수의 수평 나노 시트 도전성 채널 구조들을 갖는 GAAFET들을 포함하는 반도체 장치들을 포함할 수 있다(예를 들어, SoC는 각각 두 개의 수평 나노시트 도전성 채널 구조들을 가지는 p형 GAAFET 및 n형 GAAFET을 포함하는 제1 반도체 장치 및 각각 3개의 수평 나노시트 도전성 채널 구조들을 가지는 p형 GAAFET 및 n형 GAAFET을 포함하는 제2 반도체 장치를 포함할 수 있다). 일부 실시예에서, 수평 나노시트 도전성 채널 구조들의 수 및 수평 나노시트 도전성 채널 구조들의 폭들은 반도체 장치들 내의 GAAFET들의 원하는 유효 채널 폭들에 의존하는 SoC의 반도체 장치 사이에서 변할 수 있다. 따라서, nFET들과 pFET에서 채널 영역들의 유효 폭들은 SoC의 상이한 영역 또는 부분에서 다를 수 있고, 감소된 유효 채널 폭을 갖는 pFET 및/또는 nFET을 포함하는 반도체 장치들은 비-타이밍 임계 경로(non-timing critical path)에 있고 더 낮은 전력으로 동작하는 SoC의 부분들 또는 영역들에만 제공될 수 있다(예를 들어, 반도체 장치들에서 GAAFET의 유효 채널 폭들은 반도체 장치가 위치하는 SoC의 영역 또는 부분에 따라 변할 수 있다). 이러한 방식으로, SoC는 최적의 회로 전력, 성능, 면적 및 비용(PPAC)로 구성될 수 있다.
도 3은, 제1 GAAFET(예를 들어, p형 GAAFET) 및 제2 GAAFET(예를 들어, n형 FET)을 형성하는 방법(200)을 도시한다. 도시된 실시예에서, 방법(200)은 기판 상에 전환 도전성 채널 층 더미(a stack of alternating conductive channel layer)와 희생 물질 층(sacrificial material layer)들을 얻고 또는 형성하는 작업(205)을 포함한다. 일부 실시예에서, 기판은 벌크 Si(bulk Si) 기판일 수 있고, SRB(strain relaxed buffer), 또는 SOI(silicon on insulator)일 수 있다. 일부 실시예에서, 도전성 채널 층들의 도전성 물질은 Si일 수 있고, 희생층(sacrificial layer)들의 희생 물질은 SiGe(silicon-germanium)일 수 있다. 일부 실시예에서, 도전성 채널 층들의 도전성 물질은 SiGe일 수 있고, 희생층들의 희생 물질은 Si일 수 있다. 희생층들은 제1 및 제2 GAAFET의 수평 나노시트 도전성 채널 구조들 사이의 원하는 수직 간격(vertical spacing)에 따라 임의의 적절한 두께를 가질 수 있다. 일부 실시예에서, 일부 실시예에서 초기 스택(initial stack)이 제1 및 제2 GAAFET의 원하는 크기에 의존하여 임의의 적절한 수의 채널 층들을 포함할 수 있을지라도, 일부 실시예는 스택 내부의 채널 층들의 수는 2-6 채널 층들일 수 있다(예를 들어 3개의 채널 층들).
도시된 실시예에서, 방법(200)은 전환 도전성 채널 층(alternating conductive channel layer)들의 스택과 희생층들을 마스킹(masking) 및 식각하여 전환 도전성 채널 층(alternating conductive channel layer)들의 제1 스택 및 제1 GAAFET에 대한 희생층들 및 전환 도전성 채널 층(alternating conductive channel layer)들의 제2 스택 및 제2 GAAFET에 대한 희생층들을 형성하는 작업(210)을 포함한다. 제1 GAAFET에 대한 제1 스택 및 제2 GAA FET에 대한 제2 스택은, 초기 스택을 마스킹하고 에칭하는 작업(210)에 이어서, 채널 간 간격에 의해 서로 이격된다. 일부 실시예에서, 전환 도전성 채널 층들의 더미를 마스킹(masking) 및 식각하는 작업은 임의의 적절한 공정 혹은 공정들에 거쳐 수행될 수 있다. 예를 들어, 임의의 공정은 EUV 리소그래피(extreme ultraviolet lithography), EUV LELE(extreme ultraviolet litho-etch-litho-etch), 혹은 자기 정렬 패터닝 기술들(self-aligned patterning technique)(예를 들어, 자기 정렬 이중 패터닝(SADP) 공정들이 이에 해당한다).
일부 실시예에서, 초기 스택을 마스킹 및 식각하는 작업(210) 이후에, 제1 GAAFET에 대한 제1 스택 내의 도전성 채널 층들은 제2 GAAFET에 대한 제2 스택 내의 도전성 채널 층들보다 다른 폭을 가진다. 일부 실시예에서, 작업은 LELE EUV 또는 193i를 수행하는 것과 n형 GAAFET에 대한 하나의 LE를 활용하고 p형 GAAFET에 대해 다른 LE를 활용하여 제1 GAAFET(예를 들어, n형 GAAFET)의 제1 스택 및 제2 GAAFET(p형 GAAFET)의 제2 스택 내에 다른 폭들을 가지는 도전성 채널 층들을 만들고 있다. 추가적으로, 일부 실시예에서 작업(210)은 단일의 마스크 단계 또는 다중 마스크 단계를 포함함으로써, 제1 및 제2 스택들 내의 도전성 채널 층들의 폭들을 정의하게 된다.
도시된 실시예에서, 방법(200)은 더미(dummy) 게이트 스택을 형성하는 작업(215)을 포함하고(예를 들어, 산화물/폴리-Si/질화물로 형성된 더미 게이트(dummy gate)) 작업(220)에서 형성된 각각의 제1 및 제2 스택들 상의 게이트 스페이서(gate spacer)들을 포함한다. 게이트 스페이서들은 더미 게이트 스택의 대향하는 측면 상에 질화물 증착(nitride deposition) 같은 업계에 공지된 임의의 공정에 의해 형성될 수 있다. 일부 실시예에서, 게이트 스페이서들의 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 카본 옥사이드, 실리콘 보론 카본 나이트라이드, 실리콘 카본 나이트라이드 또는 이들의 조합일 수 있다.
도시된 실시예에서, 방법(200)은 각각의 제1 및 제2 스택들의 마주보는 측 상에 소오스 및 드레인 전극들을 형성하는 작업(220)을 포함한다. 소오스 및 드레인 전극들을 형성하는 작업은 소스 및 드레인 전극들을 에피택셜하게 재성장(epitaxially re-growing)게하는 작업을 포함할 수 있다.
도시된 실시예에서, 방법(200)은 소오스 및 드레인 전극들 상에 ILD(interlayer dielectric)을 증착하고, 더미 게이트 스택의 상부로 CMP(chemical mechanical planarization)을 수행한 다음, 더미 게이트 스택을 제거하는 단계를 포함하는 작업(225)을 포함한다.
도시된 실시예에서, 방법(200)은 또한 각각의 제1 및 제2 스택 내의 인접한 도전성 채널 층들 간에 희생층(sacrificial layer)들을 제거하는 작업(230)을 포함한다. 희생층들을 제거하는 작업(230)은 습식 에칭, 건식 에칭, 혹은 습식 에칭과 건식 에칭의 조합에 의해 수행될 수 있고, 건식 에칭은 도전성 채널 층들에 대하여 선택적이다. 희생 층들을 제거하는 작업(230)을 한 이후에, 도전성 채널 층들은 작업(215)에서 형성된 게이트 스페이서들에 의해 지지될 것이다.
도시된 실시예에서, 방법(200)은 또한 더미 게이트 스택을 제거하는 작업을 통해 형성된 게이트 스택 캐비티들 내에 게이트 물질을 증착하는 작업(235)을 포함하고, 희생층들을 제거하는 작업에 의해 형성된 도전성 채널 층들 간의 수직 분리 영역(vertical separation region)들 내에 게이트 물질을 증착하는 작업(235)을 포함한다. 게이트 물질을 증착하는 작업(235)에 이어서, 게이트 물질은 각각의 제1 및 제2 스택들 내의 도전성 채널 층들을 완전히 둘러싸고 있다. 게이트 물질을 증착하는 작업은 원자 층 증착 공정(atomic layer deposition process)에 의해 수행될 수 있다. 추가적으로, 일부 실시예에서 게이트 물질을 증착하는 작업(235)은 또한 게이트 유전체, 게이트 금속, 게이트 일-함수 금속(gate work-function metal), 일-함수 튜닝 금속(work-function tuning metal), 및/또는 저저항 캐핑 금속(low-resistance capping metal) 및 유전체 캡핑 물질(dielectric capping material) 같은 구성요소들을 증착하는 것을 포함한다.
도시된 실시예에서, 방법(200)은 또한 ILD를 식각하고 금속을 증착 및 식각하여 게이트 물질의 대향하는 측 상에 소오스 및 드레인 영역들을 형성하는 작업(240)을 포함한다.
도시된 실시예에서, 방법(200)은 제1 GAAFET 내의 도전성 채널 층들과 제2 GAAFET 내의 도전성 채널 층들 사이의 채널 간 간격(inter-channel spacing)내에서, 작업(235)에서 증착된 게이트 물질 상의 적어도 하나의 게이트 컨택트를 형성하는 작업(245)을 또한 포함한다. 일부 실시예에서, 적어도 하나의 게이트 컨택트를 형성하는 작업(245)은 제1 및 제2 GAAFET 사이의 중앙에 위치한 단일의 게이트 컨택트(single gate contact)를 형성하는 것을 포함함으로써, 단일의 게이트 컨택트는 제1 및 제2 GAAFET의 소오스 및 드레인 영역들로부터 최대 거리만큼 이격되도록 하거나(예를 들어, 도 2a-2C 도시), 두 개의 엇갈린 게이트 컨택트들(staggered gate contacts)을 형성하는 것을 포함하는 것이다(예를 들어, 도 2d 도시).
방법(200)은 GAAFET의 형성을 완성시키는 작업(250)을 포함하고, 공지된 작업들에 의해 GAAFET 중에서 하나 이상을 포함하고 BEOL(back-end-of-line) 형성 작업과 소오스 및 드레인 컨택트 형성 작업을 포함하는 회로를 포함한다. 추가적으로, 본 발명의 실시예에 따른 형성된 GAAFET에 따르면, 방법(200)은 동일한 칩/회로 상에 부분(partial) GAAFET, 종래의 full GAAFET들, 및/또는 종래의 finFET을 형성하는 것을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 제1 GAAFET 102: 제2 GAAFET
103: 기판 104, 114: 수평 나노시트 도전성 채널 구조
110, 119: 소오스 영역 111, 120: 드레인 영역
112, 121: 소오스 컨택트 123: 게이트 컨택트
113: 드레인 컨택트

Claims (20)

  1. 제1 GAAFET(Gate-All-Around Field effect transistor); 및
    채널 간 간격(inter-channel spacing)만큼 상기 제1 GAAFET로부터 이격된 제2 GAAFET을 포함하는 반도체 장치로,
    각각의 상기 제1 GAAFET 및 제2 GAAFET은,
    적어도 하나의 수평 나노시트(nanosheet) 도전성 채널 구조와,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조 각각을 완전히 둘러싸는 게이트 물질과,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조의 제1 단부에 배치되는 소오스 영역과,
    상기 소오스 영역 상에 배치되는 소오스 컨택트(source contact)와,
    상기 제1 단부와 마주보는 적어도 하나의 수평 나노시트 도전성 채널 구조들의 제2 단부에 배치되는 드레인 영역과,
    상기 드레인 영역 상의 드레인 컨택트(drain contact)를 포함하고,
    상기 제1 GAAFET 또는 상기 제2 GAAFET 중 적어도 하나에서, 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은 최대 허용 폭보다 작고,
    상기 반도체 장치는 상기 제1 GAAFET 및 제2 GAAFET 사이의 채널 간 간격 내에 상기 게이트 물질 상에 적어도 하나의 게이트 컨택트(gate contact)를 포함하고,
    상기 적어도 하나의 게이트 컨택트는, 최소 디자인 규칙 간격(minimum design rule spacing)부터 최대 거리까지의 범위까지, 상기 제1 GAAFET 및 제2 GAAFET의 각각의 소오스 및 드레인 영역들로부터 일정 거리만큼 이격된 반도체 장치.
  2. 제 1항에 있어서,
    상기 적어도 하나의 게이트 컨택트는, 상기 제1 GAAFET 및 상기 제2 GAAFET에서 적어도 하나의 상기 소오스 영역 또는 상기 드레인 영역 중 적어도 하나로부터 상기 최소 디자인 규칙 간격보다 큰 거리만큼 이격된 반도체 장치.
  3. 제 2항에 있어서,
    상기 거리는 상기 제1 GAAFET 및 상기 제2 GAAFET 중 상기 적어도 하나의 상기 소오스 영역 또는 상기 드레인 영역 중 적어도 하나로부터의 상기 최대 거리인 반도체 장치.
  4. 제 1항에 있어서,
    상기 적어도 하나의 게이트 컨택트는 각각의 상기 제1 GAAFET 및 상기 제2 GAAFET에서, 각각의 상기 소오스 영역 및 상기 드레인 영역으로부터 상기 최대 거리만큼 이격된 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 GAAFET은 p형 FET이고, 상기 제2 GAAFET는 n형 FET이고,
    상기 제1 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은 상기 제2 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭보다 큰 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 GAAFET는 p형 FET이고, 상기 제2 GAAFET는 n형 FET이고,
    상기 제1 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은 상기 제2 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭보다 작은 반도체 장치.
  7. 제 1항에 있어서,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조는 복수의 수평 나노시트 도전성 채널 구조들을 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은 약 5nm 내지 약 50nm 범위인 반도체 장치.
  9. 제1 GAAFET; 및
    채널 간 간격(inter-channel spacing)만큼 상기 제1 GAAFET로부터 이격된 제2 GAAFET을 포함하는 반도체 장치로,
    각각의 상기 제1 GAAFET 및 상기 제2 GAAFET는,
    적어도 하나의 수평 나노시트 도전성 채널 구조와,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조 각각을 완전히 둘러싸는 게이트 물질(gate material)과,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조의 제1 단부에 배치되는 소오스 영역과,
    상기 소오스 영역 상의 소오스 컨택트와,
    상기 제1 단부와 마주보는 상기 적어도 하나의 수평 나노시트 도전성 채널 구조들의 제2 단부에 배치되는 드레인 영역과,
    상기 드레인 영역 상의 드레인 컨택트를 포함하고,
    상기 반도체 장치는 상기 제1 GAAFET 및 제2 GAAFET 사이의 상기 채널 간 간격에서, 상기 게이트 물질 상의 제1 게이트 컨택트 및 제2 게이트 컨택트를 포함하고,
    상기 제1 및 제2 게이트 컨택트는 서로 엇갈리는(staggered) 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은, 상기 제2 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭과 다른 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은, 상기 제2 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭과 실질적으로 동일한 반도체 장치.
  12. 제 9항에 있어서,
    상기 제1 및 제2 GAAFET 각각의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은, 약 5nm 내지 약 50nm 범위인 반도체 장치.
  13. 제1 GAAFET와, 상기 제1 GAAFET와 제1 채널 간 간격(inter -channel spacing)만큼 이격된 제2 GAAFET와, 상기 제1 채널 간 간격 내의 적어도 하나 이상의 제1 게이트 컨택트를 포함하는 제1 반도체 장치; 및
    제3 GAAFET와, 상기 제3 GAAFET와 제2 채널 간 간격만큼 이격된 제4 GAAFET와, 상기 제2 채널 간 간격 내의 적어도 하나 이상의 제2 게이트 컨택트를 포함하는 제2 반도체 장치를 포함하고,
    각각의 상기 제1 내지 제4 GAAFET는
    적어도 하나의 수평 나노시트 도전성 채널 구조와,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조 각각을 완전히 둘러싸는 게이트 물질과,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조의 제1 단부에 배치되는 소오스 영역과,
    상기 소오스 영역 상의 소오스 컨택트와,
    상기 제1 단부와 마주보는 상기 적어도 하나의 수평 나노시트 도전성 채널 구조의 제2 단부에 배치되는 드레인 영역과,
    상기 드레인 영역 상의 드레인 컨택트를 포함하고,
    상기 제1 반도체 장치의 구성(configuration)은 상기 제2 반도체 장치의 구성과 다른 반도체 칩.
  14. 제 13항에 있어서,
    상기 제1 반도체 장치의 상기 제1 GAAFET는 p형 FET이고, 상기 제2 GAAFET는 n형 FET이고,
    상기 제2 반도체 장치의 상기 제3 GAAFET는 p형 FET이고, 상기 제4 GAAFET는 n형 FET인 반도체 칩.
  15. 제 13항에 있어서,
    상기 제1 반도체 장치에서, 상기 제1 GAAFET의 유효 채널 폭은 상기 제2 반도체 장치의 상기 제3 GAAFET의 유효 채널 폭과 다른 반도체 칩.
  16. 제 15항에 있어서,
    상기 제1 반도체 장치에서 상기 제1 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭은, 상기 제2 반도체 장치에서 상기 제3 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조의 폭과 다른 반도체 칩.
  17. 제 15항에 있어서,
    상기 제1 반도체 장치에서, 상기 제1 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조는 복수의 제1 수평 나노시트 도전성 채널 구조들을 포함하고,
    상기 제2 반도체 장치에서, 상기 제3 GAAFET의 적어도 하나의 수평 나노시트 도전성 채널 구조는 복수의 제2 수평 나노시트 도전성 채널 구조들을 포함하고,
    상기 복수의 제2 수평 나노시트 도전성 채널 구조들은 상기 복수의 제1 수평 나노시트 도전성 채널 구조들과 다른 반도체 칩.
  18. 제 13항에 있어서,
    상기 제1 반도체 장치의 상기 적어도 하나의 게이트 컨택트는 제1 게이트 컨택트 및 제2 게이트 컨택트를 포함하고,
    상기 제1 및 제2 게이트 컨택트들은 서로 엇갈리는 반도체 칩.
  19. 제 18항에 있어서,
    상기 제2 반도체 장치에서, 상기 적어도 하나의 게이트 컨택트는 단일의 게이트 컨택트를 포함하고,
    상기 단일의 게이트 컨택트는,
    상기 제2 반도체 장치의 제3 및 제4 GAAFET들의 상기 각각의 소오스 및 드레인 영역들로부터 최대 거리만큼 이격된 반도체 칩.
  20. 제 13항에 있어서,
    상기 적어도 하나의 수평 나노시트 도전성 채널 구조는 복수의 수평 나노시트 도전성 채널 구조들을 포함하고,
    상기 복수의 수평 나노시트 도전성 채널 구조들은, 2개 내지 4개의 수평 나노시트 도전성 채널 구조들을 포함하는 반도체 칩.
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