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TWI615945B - 積體電路 - Google Patents

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Publication number
TWI615945B
TWI615945B TW102108289A TW102108289A TWI615945B TW I615945 B TWI615945 B TW I615945B TW 102108289 A TW102108289 A TW 102108289A TW 102108289 A TW102108289 A TW 102108289A TW I615945 B TWI615945 B TW I615945B
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TW
Taiwan
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drain
field effect
effect transistor
fin field
Prior art date
Application number
TW102108289A
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English (en)
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TW201344886A (zh
Inventor
吳昌佑
姜明吉
鄭榮采
Original Assignee
三星電子股份有限公司
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Publication date
Application filed by 三星電子股份有限公司 filed Critical 三星電子股份有限公司
Publication of TW201344886A publication Critical patent/TW201344886A/zh
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Abstract

一種積體電路，包括在基板上的特定傳導率類型之第一以及第二FET，其中第一FET之第一源極/汲極區域到第一通道區域的中心的距離短於第二FET之第二源極/汲極區域到第二FET之第二通道區域的中心。

Description

積體電路
本申請案主張於2012年4月25日在韓國智慧財產局申請之韓國專利申請案第10-2012-0043279號之優先權，其揭露內容以引用的方式全部併入本文中。
本發明概念是關於積體電路元件及其製造方法。
多閘極電晶體已被建議來用做增大半導體元件之密度的縮放(scaling)技術之一。在多閘極電晶體中，將鰭形(fin-shaped)矽主體形成於基板上，且將閘極形成於矽主體之表面上。
由於已有多閘極電晶體使用3D通道，因此可更易於提供縮放(scaling)的技術。此外，甚至可在多閘極電晶體之閘極長度未增加之情況下來改良多閘極電晶體之電流控制能力。此外，因通道區域之電位受到汲極電壓影響而產生的短通道效應(short channel effect；SCE)可因而有效地來抑制或減小。
根據本發明概念之實施例可提供含有應力鄰近效應之積體電路元件及其形成方法。依據此等實施例，一種積體電路可包括在基板上的特定傳導率類型之第一以及第二FET，其中第一FET之第一源極/汲極區域到第一FET之第一通道區域的中心的距離短於第二FET之第二源極/汲極區域到第二FET之第二通道區域的中心的距離。
在根據本發明概念之一些實施例中，第一源極/汲極區域與第一通道區域之第一界面到第一通道區域的中心的距離短於第二源極/汲極區域與第二通道區域之第二界面到第二通道區域的中心的距離。在根據本發明概念之一些實施例中，第一以及第二源極/汲極區域可具有特定晶格常數，且其中第一源極/汲極區域施加至第一通道區域的應力大於第二源極/汲極區域施加至第二通道區域大的應力。
在根據本發明概念之一些實施例中，第一源極/汲極區域延伸經過第一FET之閘極結構的最外側下部角落至第一通道區域內以界定在第一FET下之底切區域，其中第二源極/汲極區域與第二FET之閘極結構對準。在根據本發明概念之一些實施例中，第一以及第二源極/汲極區域可分別為第一以及第二升高源極/汲極區域，其中第一源極/汲極區域延伸經過第一FET之閘極結構的最外側下部角落至第一通道區域內以界定在第一FET下之第一底切區域。第二源極/汲極區域可延伸經過第二FET之閘極結構的最外側下部角落至第二通道區域內以界定在第二FET下之第二底切區域。
在根據本發明概念之一些實施例中，第一以及第二源極/ 汲極區域可具有不同於第一以及第二通道區域的晶格常數。在根據本發明概念之一些實施例中，第一以及第二源極/汲極區域可分別為第一以及第二升高源極/汲極區域，其中第一升高源極/汲極區域捲繞第一FET之閘極結構的最外側下部角落至第一通道區域內以界定在第一FET下之底切區域，且第二源極/汲極區域與第二FET之閘極結構對準而形成。
在根據本發明概念之一些實施例中，第一以及第二源極/汲極區域可分別為第一以及第二升高源極/汲極區域，其中第一升高源極/汲極區域捲繞第一FET之閘極結構的最外側下部角落至第一通道區域內以界定在第一FET下之第一底切區域，且第二升高源極/汲極區域捲繞第二FET之閘極結構的最外側下部角落至第二通道區域內以界定在第二FET下之第二底切區域。
在根據本發明概念之一些實施例中，所述元件可更包括：第一間隔物，其包括第一FET之閘極結構的外側壁以提供第一厚度；以及第二間隔物，其包括第二FET之閘極結構的外側壁以提供大於第一厚度的第二厚度。在根據本發明概念之一些實施例中，第一源極/汲極區域與第一間隔物自我對準而形成，且第二源極/汲極區域與第二間隔物自我對準而形成。在根據本發明概念之一些實施例中，第一間隔物中所包括的層之數目小於第二間隔物中所包括的層之數目。
在根據本發明概念之一些實施例中，第一源極/汲極區域與第一間隔物自我對準而形成，且第二源極/汲極區域與第二間隔物自我對準而形成。在根據本發明概念之一些實施例中，第一以及第二FET可為PMOS FET，第一以及第二通道區域可包括具有第 一晶格常數之第一材料，且第一以及第二源極/汲極區域可包括具有大於第一晶格常數的第二晶格常數之第二材料。在根據本發明概念之一些實施例中，第一材料可為Si，且第二材料可為SiGe。
在根據本發明概念之一些實施例中，第一以及第二FET可為NMOS FET，通道區域可包括具有第一晶格常數之第一材料，且第一以及第二FET之源極/汲極區域可包括具有小於第一晶格常數的第二晶格常數之第二材料。在根據本發明概念之一些實施例中，第一材料可為Si，且第二材料可為SiC。在根據本發明概念之一些實施例中，第一以及第二源極/汲極區域皆凹陷在基板之表面下方。在根據本發明概念之一些實施例中，第一以及第二通道區域可為各別鰭片，各別鰭片自基板延伸以自元件隔離層突出以分別提供定位於第一源極/汲極區域與第二源極/汲極區域之間的各別鰭片之上側壁以及頂表面。
藉由參看隨附圖式詳細描述本發明概念之例示性實施例，其以上以及其他態樣以及特徵將變得更顯而易見。
100、200‧‧‧基板
101a、106、106a、107、107a、108、108a、411、412、421、422‧‧‧鰭式電晶體
101、102、103、103a、104、105‧‧‧第一鰭式電晶體
201、202、203、203a、204、205‧‧‧第二鰭式電晶體
110‧‧‧部件隔離薄膜
121、123、511、512‧‧‧渠溝
125‧‧‧第一凹處
225‧‧‧第二凹處
141‧‧‧虛設閘極絕緣薄膜
143‧‧‧第一虛設閘極電極
243‧‧‧第二虛設閘極電極
145‧‧‧第一閘極絕緣薄膜
245‧‧‧第二閘極絕緣薄膜
147‧‧‧第一閘極電極
247‧‧‧第二閘極電極
151‧‧‧第一間隔物
251‧‧‧第二間隔物
151a、151b、251a、251b、251c、251d、451a、451b、451c‧‧‧絕緣層
155‧‧‧第一層間絕緣薄膜
255‧‧‧第二層間絕緣薄膜
161‧‧‧第一源極/汲極、第一源極/汲極區域
261‧‧‧第二源極/汲極、第二源極/汲極區域
169‧‧‧第一應力薄膜
269‧‧‧第二應力薄膜
F1a、F1b、F1c、F1d、F2a、F2b、F2c、F2d、F5、F6‧‧‧鰭片
310、F1、F11、F12‧‧‧第一鰭片
320、F2、F21、F22‧‧‧第二鰭片
330‧‧‧第三鰭片
340‧‧‧第四鰭片
321‧‧‧第一源極/汲極
311‧‧‧第二源極/汲極
321a‧‧‧第一凹處
311a‧‧‧第二凹處
350‧‧‧接點
351‧‧‧第一閘極電極
352‧‧‧第二閘極電極
353‧‧‧第三閘極電極
354‧‧‧第四閘極電極
361、362‧‧‧共用接點
371、372‧‧‧佈線
410‧‧‧邏輯區域
420‧‧‧SRAM區域
460‧‧‧第一罩幕
470‧‧‧第二罩幕
480‧‧‧第三罩幕
501‧‧‧犧牲圖案
505‧‧‧罩幕層
506、2103、2104‧‧‧罩幕圖案
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出元件
1130‧‧‧記憶體元件
1140‧‧‧介面
1150‧‧‧匯流排
BL‧‧‧位元線
/BL‧‧‧互補位元線
BLK1、BLK2‧‧‧區塊
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
L1、L3‧‧‧第一距離
L2、L4‧‧‧第二距離
L5、L6‧‧‧距離
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
MG3‧‧‧第三金屬層
MG4‧‧‧第四金屬層
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PS1‧‧‧第一傳送電晶體
PS2‧‧‧第二傳送電晶體
VCC‧‧‧電源供應節點
VSS‧‧‧接地節點
WL‧‧‧字元線
圖1為根據本發明概念之實施例的半導體元件之透視圖。
圖2為沿著圖1之線A-A'截取之橫截面圖。
圖3為沿著圖1之線B-B'以及C-C'截取之橫截面圖。
圖4為根據本發明概念之實施例的半導體元件之橫截面圖。
圖5A為根據本發明概念之實施例的半導體元件之橫截面圖。
圖5B為根據本發明概念之實施例的半導體元件之橫截面圖。
圖6為根據本發明概念之實施例的半導體元件之橫截面圖。
圖7為根據本發明概念之實施例的半導體元件之橫截面圖。
圖8以及圖9分別為根據本發明概念之實施例的半導體元件之電路圖以及佈局圖。
圖10A繪示自圖9之佈局圖提取的多個鰭片以及多個閘極電極。
圖10B為沿著圖9之線D-D'以及E-E'截取之橫截面圖。
圖11A為根據本發明概念之實施例的半導體元件之圖式。
圖11B為根據本發明概念之實施例的半導體元件之圖式。
圖11C為根據本發明概念之實施例的半導體元件之圖式。
圖12為根據本發明概念之實施例的半導體元件之圖式。
圖13為根據本發明概念之實施例的半導體元件之圖式。
圖14至圖26為說明作為根據本發明概念之實施例的製造半導體元件之方法之部分所提供的中間結構之圖式。
圖27至圖30為說明作為根據本發明概念之實施例的製造半導體元件之方法之部分所提供的中間結構之圖式。
圖31以及圖32為說明作為根據本發明概念之實施例的製造半導體元件之方法之部分所提供的中間結構之圖式。
圖33至圖35為說明根據本發明概念之一些實施例的形成鰭片之方法之圖式。
圖36為包括根據本發明概念之一些實施例的半導體元件之電子系統1100之方塊圖。
圖37以及圖38為可應用根據本發明概念之一些實施例的半導體元件之實例半導體系統。
藉由參照實施例之以下詳細描述以及附圖，可更易於理解本發明之優勢以及特徵以及其實現方法。然而，本發明可依照許多不同形式來體現，且不應被解釋為限於本文中闡明之實施例。反之，經提供此等實施例以使得本揭露內容將透徹且完整，且將向所述技術領域具有通常知識者充分傳達本發明之概念，且本發明將僅由隨附之申請專利範圍來界定。因此，在一些實施例中，尚未詳細描述熟知方法、程序、組件以及電路以避免使本發明之觀點受到不必要地混淆。
應理解到的是，雖然術語第一、第二等可在本文中用以描述各種部件、組件、區域、層及/或區段，但此等部件、組件、區域、層及/或區段不應受到此等術語限制。此等術語僅用以將一部件、組件、區域、層或區段與另一部件、組件、區域、層或區段區分開。因此，在不脫離本發明之教示之情況下，以下論述之第一部件、組件、區域、層或區段可被稱為第二部件、組件、區域、層或區段。
本文中使用之術語僅用於描述特定實施例之目的，且並不意欲限制本發明。如本文中使用，單數形式「一」以及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括」及/或「含有」當在此說明書中使用時指定所陳述特徵、整體、步驟、操作、部件及/或組件之存在，且並不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組之存在或添加。
除非另有定義，否則本文中使用之所有術語(包含技術以及科學術語)具有所屬技術領域具有通常知識者所熟習之相同的含義。應進一步理解，諸如在常用之詞典中定義之術語的術語應解釋為具有與其在相關技術之情況下的含義一致之含義，且不應依照理想化或過於正式的意義來解釋，除非本文中有如此明確的定義。
圖1為根據本發明概念之第一實施例的半導體元件之透視圖。圖2為沿著圖1之線A-A'截取之橫截面圖。圖3為沿著圖1之線B-B'以及C-C'截取之橫截面圖。
參看圖1至圖3，第一鰭式電晶體101形成於第一區域I中，且第二鰭式電晶體201形成於第二區域II中。第一區域I與第二區域II可分開或連接。例如，第一區域I可為靜態隨機存取記憶體(SRAM)區域，且第二區域II可為邏輯區域。或者，第一區域I可為形成SRAM之上拉電晶體(pull-up transistor)的區域，且第二區域II可為形成SRAM之下拉電晶體(pull-down transistor)或傳送電晶體(pass transistor)的區域。
第一鰭式電晶體101具有第一應力鄰近(stress proximity)，且第二鰭式電晶體201具有與第一應力鄰近不同之第二應力鄰近。施加至通道之適當應力(例如，藉由不同晶格常數)可改良載流子之遷移率且增大電流量。如同藉由本發明概念之步驟所能察知的是，將應力施加至通道之靠近程度(諸如，相對於通道之中心)可以決定通道上的應變(strain)量。此稱作鄰近效應。可使用各種方法來使第一鰭式電晶體101與第二鰭式電晶體201具有不同應力鄰近。在根據本發明概念之實施例的圖1至圖3中繪 示之半導體元件中，第一閘極電極147與第一源極/汲極161(例如，第一源極/汲極區域)之間的第一距離L1以及第二閘極電極247與第二源極/汲極261(例如，第二源極/汲極區域)之間的第二距離L2被調整為相互不同，使得第一應力鄰近與第二應力鄰近相互不同。
應理解到的是，亦可相對於與各別源極/汲極區域相關聯之通道區域中的位置來表示本文中論述之應力鄰近效應。舉例而言，如圖3中所繪示，應力鄰近效應亦可由自各別源極/汲極區域至與同一鰭式電晶體201相關聯的通道區域之中心的距離來表示。特定言之，第一鰭式電晶體101可經歷由第一源極/汲極區域161與第一鰭式電晶體101的通道區域之中心的距離界定之應力鄰近效應。類似地，第二鰭式電晶體201可經歷由自第二源極/汲極261至與第二鰭式電晶體201相關聯的通道區域之中心的距離界定之分開的應力鄰近效應。因此，各別鰭式電晶體101以及201之應力鄰近效應應是由距離L3以及L4來表示，而並非距離L1以及L2。
應進一步理解到的是，可相對於源極/汲極區域與相關聯於各別電晶體之通道區域之間的界面來界定應力鄰近效應之參考點。舉例而言，如上述所繪示之與第一鰭式電晶體101相關聯的距離L1或L3可相對於第一源極/汲極區域161來繪示，其可更詳細地由第一源極/汲極區域161所終止以及與第一鰭式電晶體101相關聯之通道區域所起始的界面位置來界定。應理解到的是，雖然將此參考位置定義為界面，但實際上的實際位置可並非是特定位置，因為源極/汲極與通道區域可能不會界定出清晰明顯的邊界， 而是經受與雜質之擴散相關聯的元件物理現象。然而，應理解到的是，界面位置應被解釋為應用於不同電晶體之一致的參考點。
第一鰭式電晶體101可含有第一鰭片F1、第一閘極電極147、第一凹處125以及第一源極/汲極161。
第一鰭片F1可沿著第二方向Y1延伸。第一鰭片F1可為基板100之一部分，且可含有自基板100生長之磊晶層(epitaxial layer)。部件隔離薄膜110可覆蓋第一鰭片F1之下側壁，而第一鰭片F1之上側壁暴露。
第一閘極電極147可形成於第一鰭片F1上以與第一鰭片F1相交。第一閘極電極147可在第一方向X1上延伸。
第一閘極電極147可含有金屬層MG1以及MG2。如在圖式中所示，第一閘極電極147可含有兩個或兩個以上金屬層MG1以及MG2之堆疊。第一金屬層MG1可控制功函數，且第二金屬層MG2填充由第一金屬層MG1所形成之空間。例如，第一金屬層MG1可含有TiN、TaN、TiC以及TaC中之至少一者。此外，第二金屬層MG2可含有W或Al。或者，第一閘極電極147可由Si、SiGe或非金屬等來製成。然而，亦可使用其他製程，其第一閘極電極147可使用替換製程來形成。
第一閘極絕緣薄膜145可形成於第一鰭片F1與第一閘極電極147之間。參看圖2，第一閘極絕緣薄膜145可形成於第一鰭片F1之頂表面以及側表面上。此外，第一閘極絕緣薄膜145可安置於第一閘極電極147與部件隔離薄膜110之間。第一閘極絕緣薄膜145可含有具有高於氧化矽薄膜之介電常數的高介電(high-k)材料。舉例而言，第一閘極絕緣薄膜145可含有HfO2、ZrO2或 Ta2O5。
第一凹處125可在第一閘極電極147之兩側上形成於第一鰭片F1中。第一凹處125可具有傾斜側壁。因此，隨著從第一凹處125至基板100之距離增大，第一凹處125可變寬。如圖1中所繪示，第一凹處125可寬於第一鰭片F1。
第一源極/汲極161形成於第一凹處125中。第一源極/汲極161可為提高之源極/汲極。亦即，源極/汲極161之頂表面可高於第一層間絕緣薄膜155之上表面。此外，第一源極/汲極161與第一閘極電極147可由間隔物151來相互絕緣。
當第一鰭式電晶體101為p通道金屬氧化物(PMOS)電晶體時，第一源極/汲極161可含有壓應力(compressive stress)材料。此壓應力材料(例如，SiGe)所具有的晶格常數可大於Si的晶格常數。壓應力材料可將壓應力施加至第一鰭片F1，藉此改良通道區域中的載流子之遷移率。
另一方面，當第一鰭式電晶體101為n通道金屬氧化物半導體(NMOS)電晶體時，第一源極/汲極161可為與基板100相同的材料或拉應力(tensile stress)材料。舉例而言，當基板100為Si時，第一源極/汲極161可為Si或具有小於Si之晶格常數的材料(例如，SiC)。
間隔物151可含有氮化物薄膜以及氮氧化物薄膜中之至少一者。
基板100可由選自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP所組成之群中的一或多種半導體材料來製成。基板100亦可為絕緣體上矽(silicon-on-insulator；SOI)基板。
第二鰭式電晶體201可含有第二鰭片F2、第二閘極電極247、第二凹處225以及第二源極/汲極261。第二閘極電極247可形成於第二鰭片F2上以與第二鰭片F2相交，第二凹處225可在第二閘極電極247之兩側上形成於第二鰭片F2中，且第二源極/汲極261可形成於第二凹處225中。第二鰭式電晶體201總體上類似於第一鰭式電晶體101，因而以下將主要描述第二鰭式電晶體201與第一鰭式電晶體101之差異。
在圖1中，第一鰭片F1與第二鰭片F2在第二方向Y1以及Y2上相互平行地延伸。然而，此說明僅為了易於描述，且本發明概念不限於此。舉例而言，第一鰭片F1可沿著第二方向Y1延伸，且第二鰭片F2可沿著第一方向X2延伸。
同樣地，雖然第一閘極電極147與第二閘極電極247沿著圖1中之第一方向X1以及X2相互平行地延伸，但本發明概念不限於此。舉例而言，第一閘極電極147可沿著第一方向X1延伸，且第二閘極電極247可沿著第二方向Y2延伸。
第一鰭式電晶體101與第二鰭式電晶體201可具有相同的傳導率類型(例如，P型或N型)，此相同的傳導率類型有時在本文中被稱作特定傳導類型。或者，第一鰭式電晶體101可具有第一傳導率類型(例如，P型)，且第二鰭式電晶體201可具有第二傳導率類型(例如，N型)。
參考數字200指示基板，參考數字245指示第二閘極絕緣薄膜，參考數字251指示第二間隔物，參考數字255指示第二層間絕緣薄膜，參考字元MG3指示第三金屬層，且參考字元MG4指示第四金屬層。
參看圖3，如上所述，第一鰭式電晶體101中之第一應力鄰近效應與第二鰭式電晶體201中之第二應力鄰近效應不同。特定言之，第一閘極電極147與第一源極/汲極161之間的第一距離L1不同於第二閘極電極247與第二源極/汲極261之間的第二距離L2。此處，「a與b之間的距離」表示a與b之間的最短距離。如在圖式中所示，第二距離L2可短於第一距離L1。
如上所述，用以替代地來說明第一鰭式電晶體101與第二鰭式電晶體201中之不同應力鄰近效應的距離L3以及L4，可由各別源極/汲極區域與各別電晶體之通道的中心之間的距離來表示，而並非表示於源極/汲極區域與各別第一鰭式電晶體101或第二鰭式電晶體201之閘極電極的特定部分之間。
如在圖3中所進一步繪示，距離L2/L4分別小於L1/L3，其中，第二源極/汲極區域261與相關聯於第二鰭式電晶體201之通道區域之間的界面，延伸經過各別第二閘極電極247之最下部之外側角落而至第二通道區域內，藉以界定在第二鰭式電晶體201下之底切(undercut)區域。
由於第一凹處125以及第二凹處225分別形成於第一源極/汲極161以及第二源極/汲極261中，因此可藉由調整第一凹處125以及第二凹處225之位置來調整第一距離L1/L3以及第二距離L2/L4。
舉例而言，若第一鰭式電晶體101以及第二鰭式電晶體201兩者皆為P型電晶體，則基板100可為Si，且第一源極/汲極161以及第二源極/汲極261可為SiGe。在此情況下，由於SiGe具有大於Si之晶格常數，因此第一源極/汲極161可將壓應力施加至 第一鰭式電晶體101之通道區域，且第二源極/汲極261可將壓應力施加至第二鰭式電晶體201之通道區域。然而，由於第一距離L1/L3長於第二距離L2/L4，因此由第一源極/汲極161施加至第一鰭式電晶體101之通道區域的壓應力可小於由第二源極/汲極261施加至第二鰭式電晶體201之通道區域的壓應力。因此，第一鰭式電晶體101可具有小於第二鰭式電晶體201的電流。
當形成具有非常小的寬度(例如，20奈米或以下之寬度)之鰭片時，可不使用習知光製程。舉例而言，可使用重複形成具有預定寬度之鰭片的側壁影像轉移(sidewall image transfer；SIT)製程。在此情況下，可能較難以調整有效通道寬度。亦即，在習知平面電晶體之情況下，可較易於藉由使用光製程改變通道寬度來調整電流量。然而，在使用藉由SIT製程形成之鰭片的鰭式電晶體之情況下，由於通道寬度固定，可能較難以調整電流量。亦即，僅可藉由改變鰭片數目來調整電流量。舉例而言，當使用一個鰭片時，鰭式電晶體之電流量為k。當使用兩個鰭片時，鰭式電晶體之電流量為2k。亦即，難以精細地調整電流量。
然而，在根據本發明概念之第一實施例的半導體元件中，可藉由調整第一閘極電極147以及第二閘極電極247(或各別通道區域之中心)與第一源極/汲極161以及第二源極/汲極261之間的第一距離L1/L3以及第二距離L2/L4來控制第一鰭式電晶體101以及第二鰭式電晶體201之電流。
圖4為根據本發明概念之第二實施例的半導體元件之橫截面圖。為了簡單起見，以下描述將著重於與根據本發明概念之第一實施例的半導體元件之不同之處。
參看圖4，第一鰭式電晶體102中的第一閘極電極147(或通道區域之中心)與第一源極/汲極161之間的第一距離L1/L3與第二鰭式電晶體202中的第二閘極電極247(或通道區域之中心)與第二源極/汲極261之間的第二距離L2/L4不同。第一凹處125的底切之量與第二凹處225的底切之量不同。如在圖式中所示，第二凹處225的底切之量大於第一凹處125的底切之量。因此，即使兩個源極/汲極區域皆展現有底切，第二源極/汲極區域261之底切仍較大。
另外，第一應力薄膜169可形成於第一鰭式電晶體102上，且第二應力薄膜269可形成於第二鰭式電晶體202上。
例如，第一應力薄膜169以及第二應力薄膜269中之每一者可為SiN薄膜。SiN薄膜是施加拉應力或是施加壓應力，乃是由SiN薄膜中N-H鍵結對Si-H鍵結之比率來決定。舉例而言，當N-H鍵結/Si-H鍵結之比率大致為1至5時，SiN薄膜可施加拉應力，且當N-H鍵結/Si-H鍵結之比率大致為5至20時，SiN薄膜可施加壓應力。
舉例而言，若第一鰭式電晶體102以及第二鰭式電晶體202兩者皆為PMOS電晶體，則第二鰭式電晶體202之電流可大於第一鰭式電晶體102之電流。第一應力薄膜169以及第二應力薄膜269可具有增大第一鰭式電晶體102以及第二鰭式電晶體202兩者之電流的效應。
圖5A為根據本發明概念之實施例的半導體元件之橫截面圖。為了簡單起見，以下描述將著重於與根據本發明概念之第一實施例的半導體元件之不同之處。
參看圖5A，第一間隔物151安置於第一鰭式電晶體103之第一閘極電極147的側壁上。此外，第二間隔物251安置於第二鰭式電晶體203之第二閘極電極247的側壁上。如在圖式中所示，第一間隔物151之第一厚度與第二間隔物251之第二厚度不同。
為了使第一間隔物151與第二間隔物251具有不同厚度，第一間隔物151可含有n(其中n為自然數)層，且第二間隔物251可含有(n+m)(其中m為自然數)層。在圖式中，第一間隔物151含有兩個絕緣層151a以及151b，且第二間隔物251含有三個絕緣層251a、251b以及251c。
可將第一間隔物151用作罩幕來形成第一凹處125，且可將第二間隔物251用作罩幕來形成第二凹處225。亦即，第一凹處125可與第一間隔物151對準，且第二凹處225可與第二間隔物251對準。然而，本發明概念不限於此。第一凹處125可含有底切且延伸至第一間隔物151下，且第二凹處225可含有底切且延伸至第二間隔物251下，如本文中參看圖3以及圖4所描述。
由於第一間隔物151與第二間隔物251具有不同厚度，因此第一凹處125以及第二凹處225可位於不同位置處。如在圖式中所示，由於第二間隔物251厚於第一間隔物151，因此第二距離L2/L4可大於第一距離L1/L3。在此情況下，若第一鰭式電晶體103以及第二鰭式電晶體203兩者皆為PMOS電晶體，則第一鰭式電晶體103可具有大於第二鰭式電晶體203的電流量的電流。
圖5B為根據本發明概念之實施例的半導體元件之橫截面圖。為了簡單起見，以下描述將著重於與根據本發明概念之第一 實施例的半導體元件之不同之處。
參看圖5B，第一鰭式電晶體103a中的第一閘極電極147(或通道區域之中心)與第一源極/汲極161之間的距離L1/L3可等於第二鰭式電晶體203a中的第二閘極電極247(或通道區域之中心)與第二源極/汲極261之間的距離L2/L4。
由第一間隔物151施加至第一鰭式電晶體103a之通道的應力可與由第二間隔物251施加至第二鰭式電晶體203a之通道的應力不同。舉例而言，可使用不同材料形成第一間隔物151以及第二間隔物251。特定言之，第一間隔物151之絕緣層151a以及151b以及第二間隔物251之絕緣層251b可並非將應力施加至通道的材料。然而，第二間隔物251之絕緣層251d可為將應力施加至第二鰭式電晶體203a之通道的材料。結果，第一鰭式電晶體103a之電流量可與第二鰭式電晶體203a之電流量不同。
圖6為根據本發明概念之實施例的半導體元件之橫截面圖。為了簡單起見，以下描述將著重於與根據本發明概念之第一實施例的半導體元件之不同之處。
參看圖6，與第一鰭式電晶體104相關聯之第一距離L1/L3可實質上等於與第二鰭式電晶體204相關聯之第二距離L2/L4。
此處，第一鰭式電晶體104與第二鰭式電晶體204具有相同傳導率類型，且形成於第一凹處125中的源極/汲極161之雜質濃度與形成於第二凹處225中的第二源極/汲極261之雜質濃度不同。舉例而言，當第二源極/汲極261之雜質濃度大於第一源極/汲極161之雜質濃度時，第二源極/汲極261之電阻可小於第一源 極/汲極161之電阻。因此，第二鰭式電晶體204可具有大於第一鰭式電晶體104的電流量的電流。亦即，可藉由控制第一源極/汲極161以及第二源極/汲極261中之每一者的雜質濃度來調整電流量。
圖7為根據本發明概念之實施例的半導體元件之橫截面圖。為了簡單起見，以下描述將著重於與根據本發明概念之第一實施例的半導體元件之不同之處。
參看圖7，在根據本發明概念之實施例的半導體元件中，可使用特徵之組合(諸如，調整閘極電極或通道區域之中心與源極/汲極(或源極/汲極通道界面)之間的距離、調整雜質濃度以及使用應力薄膜)來調整鰭式電晶體之電流量。
亦即，第一間隔物151安置於第一鰭式電晶體105之第一閘極電極147的側壁上，且第二間隔物251安置於第二鰭式電晶體205之第二閘極電極247的側壁上。第一間隔物151之第一厚度與第二間隔物251之第二厚度不同。
此外，形成於第一凹處125中的第一源極/汲極161之雜質濃度與形成於第二凹處225中的第二源極/汲極261之雜質濃度不同。
另外，第一應力薄膜169可形成於第一鰭式電晶體105上，且第二應力薄膜269可形成於第二鰭式電晶體205上。
在圖7中，將第一源極/汲極161之雜質濃度與第二源極/汲極261之雜質濃度不同的情況做為實例來說明。然而，本發明概念不限於此情況。舉例而言，填充第一源極/汲極161的材料(例如，SiGe)之濃度可與填充第二源極/汲極261的材料之濃度不同。 在此情況下，施加至第一鰭式電晶體105之通道的應力亦可與施加至第二鰭式電晶體205之通道的應力不同。
圖8以及圖9分別為根據本發明概念之實施例的半導體元件之電路圖以及佈局圖。圖10A繪示自圖9之佈局圖中提取的多個鰭片以及多個閘極電極。圖10B為沿著圖9之線D-D'以及E-E'截取之橫截面圖。雖然根據本發明概念之實施例的上述半導體元件可適用於使用鰭式電晶體之所有結構或元件，但在圖8至圖10B中將以SRAM做為實例來說明。
參看圖8，根據本發明概念之第六實施例的半導體元件可含有並聯連接於電源供應節點Vcc與接地節點Vss之間的一對反相器INV1以及INV2，以及分別連接至反相器INV1以及INV2之輸出節點的第一傳送電晶體PS1以及第二傳送電晶體PS2。第一傳送電晶體PS1以及第二傳送電晶體PS2可分別連接至位元線BL以及互補位元線/BL。第一傳送電晶體PS1之閘極以及第二傳送電晶體PS2之閘極可連接至字元線WL。
第一反相器INV1含有相互串聯連接之第一上拉(pull-up)電晶體PU1以及第一下拉(pull-down)電晶體PD1，且第二反相器INV2含有相互串聯連接之第二上拉電晶體PU2以及第二下拉電晶體PD2。第一上拉電晶體PU1以及第二上拉電晶體PU2可為PMOS電晶體，且第一下拉電晶體PD1以及第二下拉電晶體PD2可為NMOS電晶體。
此外，第一反相器INV1之輸入節點連接至第二反相器INV2之輸出節點，且第二反相器INV2之輸入節點連接至第一反相器INV1之輸出節點，使得第一反相器INV1以及第二反相器 INV2形成一個鎖存電路(latch circuit)。
參看圖8至圖10B，第一鰭片310至第四鰭片340相互分開且在一方向(例如，圖9中之垂直方向)上延伸。第二鰭片320以及第三鰭片330可短於第一鰭片310以及第四鰭片340。
此外，第一閘極電極351至第四閘極電極354在另一方向(例如，圖9中之水平方向)上延伸，且與第一鰭片310至第四鰭片340相交。特定言之，第一閘極電極351可完全與第一鰭片310以及第二鰭片320相交，且與第三鰭片330之端部重疊。第三閘極電極353可完全與第四鰭片340以及第三鰭片330相交，且與第二鰭片320之端部重疊。第二閘極電極352以及第四閘極電極354分別與第一鰭片310以及第四鰭片340相交。
如在圖式中所示，第一上拉電晶體PU1界定於第一閘極電極351與第二鰭片320相交之區域中，第一下拉電晶體PD1界定於第一閘極電極351與第一鰭片310相交之區域中，且第一傳送電晶體PS1界定於第二閘極電極352與第一鰭片310相交之區域中。第二上拉電晶體PU2界定於第三閘極電極353與第三鰭片330相交之區域中，第二下拉電晶體PD2界定於第三閘極電極353與第四鰭片340相交之區域中，且第二傳送電晶體PS2界定於第四閘極電極354與第四鰭片340相交之區域中。
凹處可形成於第一閘極電極351至第四閘極電極354與第一鰭片310至第四鰭片340相交之區域中之每一者的兩側上，且源極/汲極可形成於凹處中。可形成多個接點350。
此外，共用接點361連接第二鰭片320、第三閘極電極353以及佈線371中之所有者。共用接點362連接第三鰭片330、 第一閘極電極351以及佈線372中之所有者。
第一上拉電晶體PU1、第一下拉電晶體PD1、第一傳送電晶體PS1、第二上拉電晶體PU2、第二下拉電晶體PD2以及第二傳送電晶體PS2皆可實現來做為鰭式電晶體，且可如上參看圖1至圖7的描述來表示。
舉例而言，可如在圖10B中所示來表示以上電晶體。第一上拉電晶體PU1可含有第二鰭片320、與第二鰭片320相交之第一閘極電極351、在第一閘極電極351之兩側上形成於第二鰭片320中的第一凹處321a以及形成於第一凹處321a中之第一源極/汲極321。第一下拉電晶體PD1可含有第一鰭片310、與第一鰭片310相交之第一閘極電極351、在第一閘極電極351之兩側上形成於第一鰭片310中的第二凹處311a以及形成於第二凹處311a中之第二源極/汲極311。
在此情況下，在第一閘極電極351(或通道區域之中心)與第一上拉電晶體PU1之第一源極/汲極321之間的距離L3/L5可與在第一閘極電極351(或通道區域之中心)與第一下拉電晶體PD1之第二源極/汲極311之間的距離L4/L6不同。舉例而言，為了減少電流之消耗，可減小第一上拉電晶體PU1之電流量。因此，距離L3/L5可大於距離L4/L6。
第一傳送電晶體PS1可含有第一鰭片310、與第一鰭片310相交之第二閘極電極352、在第二閘極電極352之兩側上形成於第一鰭片310中的第三凹處以及形成於第三凹處中之第三源極/汲極。如在圖式中所示，第二源極/汲極與第三源極/汲極共用一個節點。在第一閘極電極351(或通道區域之中心)與第一上拉電晶 體PU1之第一源極/汲極321之間的距離L3/L5可與在第二閘極電極352(或通道區域之中心)與第一傳送電晶體PS1之第三源極/汲極之間的距離不同。此外，在第一閘極電極351(或通道區域之中心)與第一上拉電晶體PU1之第一源極/汲極321之間的距離L3/L5可長於在第二閘極電極352(或通道區域之中心)與第一傳送電晶體PS1之第三源極/汲極之間的距離。
參看圖10A，在第一區域I之第一上拉電晶體PU1以及第二上拉電晶體PU2中形成凹處之製程可與在第二區域II之第一下拉電晶體PD1、第二下拉電晶體PD2、第一傳送電晶體PS1以及第二傳送電晶體PS2中形成凹處之製程分開來執行。
在如此進行過程中，可減小第一上拉電晶體PU1以及第二上拉電晶體PU2之電流量。
圖11A為根據本發明概念之實施例的半導體元件之圖式。
參看圖11A，在根據本發明概念之實施例的半導體元件中，鰭式電晶體411可安置於邏輯區域410中，且鰭式電晶體421可安置於SRAM區域420中。
可將在閘極電極(或通道區域之中心)與鰭式電晶體411之源極/汲極之間的距離與在閘極電極(或通道區域之中心)與鰭式電晶體421之源極/汲極之間的距離調整為不同。此外，可將施加至鰭式電晶體411之通道的應力與施加至鰭式電晶體421之通道的應力調整為不同。
在圖11A中，邏輯區域410以及SRAM區域420將做為實例來說明。然而，本發明概念不限於此實例。本發明概念亦可 適用於所提供之邏輯區域410以及另一種記憶體(例如，DRAM、MRAM、RRAM、PRAM或類似者)所形成之區域的情況中。
圖11B為根據本發明概念之實施例的半導體元件之圖式。
參看圖11B，在根據本發明概念之實施例的半導體元件中，可將不同的鰭式電晶體412以及422安置於邏輯區域410中。
亦即，可將在閘極電極(或通道區域之中心)與鰭式電晶體412之源極/汲極之間的距離與在閘極電極(或通道區域之中心)與鰭式電晶體422之源極/汲極之間的距離調整為不同。此外，可將施加至鰭式電晶體412之通道的應力與施加至鰭式電晶體422之通道的應力調整為不同。
圖11C為根據本發明概念之實施例的半導體元件之圖式。
參看圖11C，在根據本發明概念之實施例的半導體元件中，多個區塊(例如，BLK1以及BLK2)界定於基板中。此處，可將不同鰭式電晶體安置於區塊BLK1以及BLK2中之每一者中。如在圖式中所示，可將一或多個鰭片F5或F6安置於區塊BLK1以及BLK2中之每一者中。可將在閘極電極(或通道區域之中心)與安置於區塊BLK1中的鰭式電晶體之源極/汲極之間的距離與在閘極電極(或通道區域之中心)與安置於區塊BLK2中的鰭式電晶體之源極/汲極之間的距離調整為不同。此外，可將施加至安置於區塊BLK1中的鰭式電晶體之通道的應力與施加至安置於區塊BLK2中的鰭式電晶體之通道的應力調整為不同。
圖12為根據本發明概念之實施例的半導體元件之圖式。 為了簡單起見，以下描述將著重於與根據本發明概念之第一實施例的半導體元件之不同之處。
參看圖12，在根據本發明概念之實施例的半導體元件中，藉由控制所使用的鰭片F11以及F12或F21以及F22的數目來調整鰭式電晶體106或106a之電流量。
鰭式電晶體106含有相互分開且相互平行之多個第一鰭片F11以及F12。第一閘極電極147可與第一鰭片F11以及F12相交。鰭式電晶體106a含有相互分開且相互平行之多個第二鰭片F21以及F22。第二閘極電極247可與第二鰭片F21以及F22相交。
在第一閘極電極147(或通道區域之中心)與鰭式電晶體106之源極/汲極之間的距離可與在第二閘極電極247(或通道區域之中心)與鰭式電晶體106a之源極/汲極之間的距離不同。此外或替代地，鰭式電晶體106之源極/汲極的雜質濃度可與鰭式電晶體106a之源極/汲極的雜質濃度不同。
當由鰭式電晶體106使用的鰭片F11以及F12之數目增加時，電流量可增大。亦即，若當使用一個鰭片時，鰭式電晶體106之電流量為j，則當使用兩個鰭片F11以及F12時，電流量變為2j。此外，如上所述，鰭式電晶體106a之電流量可調整為與鰭式電晶體106之電流量稍有不同。舉例而言，鰭式電晶體106a之電流量可大致為2j+α或2j-α。
因此，根據本發明概念之實施例，可實施具有各種電流量之鰭式電晶體106以及106a。
圖13為根據本發明概念之實施例的半導體元件之圖式。 為了簡單起見，以下描述將著重於與根據本發明概念之第八實施例的半導體元件之不同之處。
參看圖13，在根據本發明概念之實施例的半導體元件中，可藉由控制使用的鰭片F1a、F1b、F1c、F1d、F2a、F2b、F2c以及F2d之數目來調整鰭式電晶體108、107、106以及101之電流量。
鰭式電晶體108以及108a各使用四個鰭片F1a或F2a。若當使用一個鰭片時鰭式電晶體之電流量為j，則使用四個鰭片F1a的鰭式電晶體108之電流量為4j。此外，鰭式電晶體108a之電流量可大致為4j+α或4j-α。
鰭式電晶體107以及107a各使用三個鰭片F1b或F2b。使用三個鰭片F1b的鰭式電晶體107之電流量為3j。此外，鰭式電晶體107a之電流量可大致為3j+α或3j-α。
鰭式電晶體106以及106a各使用兩個鰭片F1c或F2c。使用兩個鰭片F1c的鰭式電晶體106之電流量為2j。此外，鰭式電晶體106a之電流量可大致為2j+α或2j-α。
鰭式電晶體101以及101a各使用一個鰭片F1d或F2d。使用一個鰭片F1d的鰭式電晶體101之電流量為j。此外，鰭式電晶體101a之電流量可大致為j+α或j-α。
因此，根據本發明概念之實施例，可實施具有各種電流量之鰭式電晶體108、108a、107、107a、106、106a、101以及101a。
圖14至圖26為說明在根據本發明概念之實施例的製造半導體元件之方法中所提供的中間結構之圖式。在圖14至圖20中，僅說明第一鰭式電晶體101(見圖1)，此是因為製造第一鰭式 電晶體101實質上與製造第二鰭式電晶體201(見圖1)相同。在圖21至圖26中，說明第一鰭式電晶體101以及第二鰭式電晶體201。圖22以及圖25分別為沿著圖21以及圖24之線A-A'截取之橫截面圖。圖23以及圖26分別為沿著圖24之線B-B'以及C-C'截取之橫截面圖。
參看圖14，在第一區域I中形成第一鰭片F1。特定言之，在基板100上形成罩幕圖案2103，且接著執行蝕刻(etching)製程以形成第一鰭片F1。第一鰭片F1可沿著第二方向Y1延伸。在第一鰭片F1周圍形成渠溝121。罩幕圖案2103可由含有氧化矽薄膜、氮化矽薄膜以及氮氧化矽薄膜中之至少一者的材料製成。
參看圖15，形成部件隔離薄膜110以填充渠溝121。部件隔離薄膜110可由含有氧化矽薄膜、氮化矽薄膜以及氮氧化矽薄膜中之至少一者的材料製成。
參看圖16，使部件隔離薄膜110之上部部分凹陷以暴露第一鰭片F1的上部部分(含有第一鰭片F1之上側壁)。凹陷製程可含有選擇性蝕刻製程。可在部件隔離薄膜110之形成前或後移除罩幕圖案2103。
第一鰭片F1之自部件隔離薄膜110向上突出的一部分可藉由磊晶製程來形成。特定言之，在形成部件隔離薄膜110後，可將由部件隔離薄膜110暴露的第一鰭片F1之頂表面用作晶種(seed)來執行磊晶製程。結果，可在無凹陷製程之情況下形成第一鰭片F1之突出部分(含有上側壁)。
此外，可對第一鰭片F1執行用於控制臨限(threshold)電壓之摻雜(doping)製程。當第一鰭式電晶體101為NMOS電晶體 時，雜質可為B。當第一鰭式電晶體101為PMOS電晶體時，雜質可為P或As。
參看圖17，使用罩幕圖案2104執行蝕刻製程，藉此形成與第一鰭片F1相交且在第一方向X1上延伸之虛設閘極絕緣薄膜141以及第一虛設閘極電極143。
舉例而言，虛設閘極絕緣薄膜141可為氧化矽薄膜，且第一虛設閘極電極143可為多晶矽。
參看圖18，在第一虛設閘極電極143之側壁以及第一鰭片F1之上側壁上形成第一間隔物151。
舉例而言，可在具有第一虛設閘極電極143之所得結構(圖17)上形成絕緣層，且接著可執行回蝕(etch-back)製程，藉此形成第一間隔物151。第一間隔物151可暴露罩幕圖案2104之頂表面以及第一鰭片F1之頂表面。第一間隔物151可為氮化矽薄膜或氮氧化矽薄膜。
參看圖19，在具有第一間隔物151之所得結構(圖18)上形成層間絕緣薄膜155。層間絕緣薄膜155可為氧化矽薄膜。
接下來，將層間絕緣薄膜155平坦化，直至暴露第一虛設閘極電極143之頂表面。結果，移除罩幕圖案2104，藉此暴露第一虛設閘極電極143之頂表面。
參看圖20，移除虛設閘極絕緣薄膜141以及第一虛設閘極電極143。虛設閘極絕緣薄膜141以及第一虛設閘極電極143之移除導致暴露部件隔離薄膜110的渠溝123之形成。
參看圖21至圖23，在渠溝123中形成第一閘極絕緣薄膜145以及第一閘極電極147。
第一閘極絕緣薄膜145可含有具有高於氧化矽薄膜之介電常數的高k材料。第一閘極絕緣薄膜145可含有(例如)HfO2、ZrO2或Ta2O5。第一閘極絕緣薄膜145可實質上沿著渠溝123之側壁以及底表面來保形地(conformally)形成。
第一閘極電極147可含有金屬層MG1以及MG2。如在圖式中所示，第一閘極電極147可含有兩個或兩個以上金屬層MG1以及MG2之堆疊。第一金屬層MG1控制功函數，且第二金屬層MG2填充由第一金屬層MG1形成之空間。例如，第一金屬層MG1可含有TiN、TaN、TiC以及TaC中之至少一者。此外，第二金屬層MG2可含有W或Al。或者，第一閘極電極147可不由金屬來製成，而是由Si、SiGe等。
依照與上文所述相同的方式，在第二區域II中形成第二閘極絕緣薄膜245以及第二閘極電極247。第二閘極電極247可含有金屬層MG3以及MG4。
參看圖24至圖26，在第一區域I中在第一閘極電極147之兩側上於第一鰭片F1中形成第一凹處125，且在第二區域II中在第二閘極電極247之兩側上於第二鰭片F2中形成第二凹處225。
在此處，第一凹處125以及第二凹處225可經形成以使得第一閘極電極147(或通道區域之中心)與第一凹處125之間的第一距離L1/L3與第二閘極電極247(或通道區域之中心)與第二凹處225之間的第二距離L2/L4不同。第一凹處125之形成與第二凹處225之形成可分開地來執行。
舉例而言，可使用暴露第一區域I但不暴露第二區域II之第一罩幕在第一時間週期內執行第一濕式蝕刻(wet-etching)製 程。接著，可使用暴露第二區域II但不暴露第一區域I之第二罩幕在與第一時間週期不同之第二時間週期內執行第二濕式蝕刻製程。
此外或替代地，用以形成第一凹處125之蝕刻劑可與用以形成第二凹處225之蝕刻劑不同。
舉例而言，第一凹處125可不含有底切，且第二凹處225可含有底切。或者，可將第一凹處125之底切量與第二凹處225之底切量調整為不同。因此，第一距離L1/L3與第二距離L2/L4可變為不同。
參看圖1至圖3，第一源極/汲極161形成於第一凹處125中，且第二源極/汲極261形成於第二凹處225中。例如，第一源極/汲極161可為提高之源極/汲極。亦即，第一源極/汲極161之頂表面可高於第一層間絕緣薄膜155之底表面。
第一源極/汲極161之形成以及第二源極/汲極261之形成可藉由磊晶製程達成。此外，形成第一源極/汲極161以及第二源極/汲極261之材料可根據第一鰭式電晶體101以及第二鰭式電晶體201到底是PMOS電晶體還是NMOS電晶體來做變化。
在磊晶製程期間可在原位(in situ)摻雜雜質。
圖27至圖30為說明根據本發明概念之實施例的製造半導體元件之方法中所提供的中間結構之圖式。為了簡單起見，以下描述將著重於與以上參看圖14至圖26描述之製造方法的不同之處。根據本發明概念之實施例的製造半導體元件之方法實質上與根據本發明概念之第一實施例的製造半導體元件之方法相同，惟形成間隔物(亦即，圖18之製程)除外。
參看圖27，在第一區域I以及第二區域II上形成n個(其中n為自然數)絕緣層451a以及451b。在此圖式中乃是說明n為2之情況。然而，本發明概念不限於此情況。
參看圖28，使用暴露第一區域I但不暴露第二區域II之第一罩幕460來回蝕兩個絕緣層451a以及451b。結果，第一間隔物151形成於第一虛設閘極電極143之側壁上。接著，移除第一罩幕460。
參看圖29，形成暴露第二區域II但不暴露第一區域I之第二罩幕470。接著，在第二區域II上形成m個(其中m為自然數)絕緣層451c。在此圖式中乃是將m為1之情況做為實例來說明。然而，本發明概念不限於此情況。
參看圖30，使用第二罩幕470來回蝕絕緣層451a、451b以及451c。結果，第二間隔物251形成於第二虛設閘極電極243之側壁上。
總之，為了使第一區域I之第一間隔物151與第二區域II之第二間隔物251具有不同厚度，第一間隔物151乃是藉由回蝕形成於第一區域I上之n個絕緣層451a以及451b來形成。接著，第二間隔物251乃是藉由回蝕形成於第二區域II上之(n+m)個絕緣層451a、451b以及451c來形成。
圖31以及圖32為說明根據本發明概念之實施例的製造半導體元件之方法中所提供的中間結構之圖式。為了簡單起見，以下描述將著重於與以上參看圖14至圖26描述之製造方法的不同之處。根據本發明概念之實施例的製造半導體元件之方法實質上與根據如上繪示的本發明概念之實施例的製造半導體元件之方法 相同，惟形成凹處之製程(亦即，見圖24至圖26)以及形成源極/汲極之製程(亦即，磊晶製程)除外。
參看圖31以及圖32，與在圖24至圖26中不同，第一閘極電極147(或通道區域之中心)與第一凹處125之間的第一距離L1/L3實質上等於第二閘極電極247(或通道區域之中心)與第二凹處225之間的第二距離L2/L4。
參看圖32，形成暴露第一區域I但不暴露第二區域II之第三罩幕480。在藉由雜質將第一凹處125原位摻雜至第一雜質濃度的同時執行磊晶製程。結果，形成第一源極/汲極161。接著，移除第三罩幕480。
參看圖6，形成暴露第二區域II但不暴露第一區域I之第四罩幕。在藉由雜質來將第二凹處225原位摻雜至第二雜質濃度時執行磊晶製程。結果，形成第二源極/汲極261。
在下文中，將參看圖33至圖35來描述可用於根據本發明概念之一些實施例的製造半導體元件之方法中的形成鰭片之方法。圖33至圖35中之方法可為形成圖12中所說明之多個鰭片之方法。例如，所述方法可含有淺溝渠隔離(STI)製程。在圖33至圖35中，將形成兩個鰭片之方法做為實例來說明。然而，本發明概念不限於此實例。
參看圖33，在基板100上形成犧牲圖案(sacrificial pattern)501。接著，在具有犧牲圖案501之基板100上形成罩幕層505。可沿著具有犧牲圖案501的基板100之頂表面保形地形成罩幕層505。犧牲圖案501以及罩幕層505可由具有相對於彼此之蝕刻選擇性的材料製成。舉例而言，罩幕層505可含有氧化矽、氮化 矽、氮氧化矽、光阻、旋塗式玻璃(spin on glass；SOG)以及旋塗式硬罩幕(spin on hard mask；SOH)中之至少一者，且犧牲圖案501可由以上材料中與罩幕層505之材料不同的一者來製成。
可藉由物理氣相沈積(physical vapor deposition；PVD)製程、化學氣相沈積(chemical vapor deposition；CVD)製程、原子層沈積(atomic layer deposition；ALD)製程以及旋塗製程中之至少一者來形成犧牲圖案501以及罩幕層505。
參看圖34，使用回蝕製程在犧牲圖案501之側壁上分別形成間隔物形罩幕圖案506。接著，移除犧牲圖案501。罩幕圖案506可具有實質上相同的寬度。可在罩幕圖案506之間形成渠溝511。
參看圖35，將罩幕圖案506用作蝕刻罩幕來蝕刻基板100。結果，可形成具有預定寬度之鰭片F11以及F22。可藉由蝕刻製程在鄰近鰭片F11與F22之間形成渠溝512。在蝕刻製程中，亦可蝕刻罩幕圖案506之上部部分。因此，罩幕圖案506之上部部分可變圓。
可移除罩幕圖案506，藉此完成相互分開且具有預定寬度之鰭片F11與F22。
圖36為含有根據本發明概念之一些實施例的半導體元件之電子系統1100之方塊圖。
參看圖36，根據本發明概念之實施例的電子系統1100可含有控制器1110、輸入/輸出(I/O)元件1120、記憶體元件1130、介面1140以及匯流排1150。控制器1110、I/O元件1120、記憶體元件1130及/或介面1140可經由匯流排1150相互耦接。匯流排 1150相當於藉以傳送資料之路徑。
控制器1110可含有微處理器、數位信號處理器、微控制器或能夠執行以上部件之類似功能的邏輯部件中之至少一者。I/O元件1120可包含輔助鍵盤(keypad)、鍵盤以及顯示元件。記憶體元件1130可儲存資料及/或命令。介面1140可將資料傳輸至通信網路或自通信網路接收資料。介面1140可在電線上或以無線方式傳輸資料。舉例而言，介面1140可為天線或無線收發器。電子系統1100可更含有高速DRAM及/或高速SRAM作為操作記憶體來用於改良控制器1110之操作。根據本發明概念之實施例的鰭式場效應電晶體可提供於記憶體元件1130內或作為控制器1110或I/O元件1120之部分來提供。
電子系統1100可適用於個人數位助理(personal digital assistant；PDA)、攜帶型電腦、網路平板電腦(web tablet)、無線電話、行動電話、數位音樂播放器、記憶卡以及可以無線方式傳輸及/或接收資訊之所有電子產品。
圖37以及圖38為可應用根據本發明概念之一些實施例的半導體元件之實例半導體系統。圖37繪示平板電腦，且圖38繪示筆記型電腦。根據本發明概念之實施例的上述半導體元件中之至少一者可用於平板電腦、筆記型電腦以及其類似者中。根據本發明概念之實施例的半導體元件可適用於圖式中未繪示之其他積體電路元件。
總結詳細描述，所屬技術領域中具有通常知識者應瞭解到，在實質上不脫離本發明之原理的情況下可對實施例進行多樣的變化以及修改。因此，本發明之所揭露之實施例僅依照一般且描 述性意義來使用，且不用於限制之目的。
100‧‧‧基板
101‧‧‧第一鰭式電晶體
125‧‧‧第一凹處
145‧‧‧第一閘極絕緣薄膜
147‧‧‧第一閘極電極
151‧‧‧第一間隔物
161‧‧‧第一源極/汲極、第一源極/汲極區域
200‧‧‧基板
201‧‧‧第二鰭式電晶體
225‧‧‧第二凹處
245‧‧‧第二閘極絕緣薄膜
247‧‧‧第二閘極電極
251‧‧‧第二間隔物
261‧‧‧第二源極/汲極、第二源極/汲極區域
F1‧‧‧第一鰭片
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
MG3‧‧‧第三金屬層
MG4‧‧‧第四金屬層
F2‧‧‧第二鰭片
L1、L3‧‧‧第一距離
L2、L4‧‧‧第二距離

Claims (42)

  1. 一種積體電路，其包括：在基板上的相同特定傳導率類型之第一以及第二鰭式場效應電晶體，其中在所述第一鰭式場效應電晶體之整個第一源極/汲極中包括具有第一傳導率類型之電活性雜質，且在所述第二鰭式場效應電晶體之整個第二源極/汲極中包括具有相同的所述第一傳導率類型之電活性雜質，所述第一鰭式場效應電晶體之所述第一源極/汲極到所述第一鰭式場效應電晶體之第一閘極電極的距離短於所述第二鰭式場效應電晶體之所述第二源極/汲極到所述第二鰭式場效應電晶體之第二閘極電極的距離，其中所述第一鰭式場效應電晶體之第一通道區域以及所述第二鰭式場效應電晶體的第二通道區域包括各別鰭片，所述各別鰭片自所述基板延伸以自元件隔離層突出，藉以分別提供定位於所述第一源極/汲極與所述第二源極/汲極之間的所述各別鰭片之上側壁以及頂表面，其中所述第一鰭式場效應電晶體之所述第一閘極電極及所述第二鰭式場效應電晶體之所述第二閘極電極各自捲繞所述第一通道區域及所述第二通道區域中的各自一者的三個側邊。
  2. 如申請專利範圍第1項所述之積體電路，其中所述第一源極/汲極與所述第一通道區域之第一界面到所述第一閘極電極的距離短於所述第二源極/汲極與所述第二通道區域之第二界面到所述第二閘極電極的距離。
  3. 如申請專利範圍第1項所述之積體電路，其中所述第一源極/汲極以及所述第二源極/汲極包括特定晶格常數，且其中所述第 一源極/汲極施加至所述第一通道區域的應力大於所述第二源極/汲極施加至所述第二通道區域的應力。
  4. 如申請專利範圍第3項所述之積體電路，其中所述第一源極/汲極延伸經過所述第一鰭式場效應電晶體之閘極結構的最外側下部角落至所述第一通道區域內以界定在所述第一鰭式場效應電晶體下之底切區域；以及其中所述第二源極/汲極與所述第二鰭式場效應電晶體之閘極結構對準。
  5. 如申請專利範圍第1項所述之積體電路，其中所述第一源極/汲極以及所述第二源極/汲極分別包括第一以及第二升高源極/汲極，其中所述第一源極/汲極延伸經過所述第一鰭式場效應電晶體之閘極結構的最外側下部角落至所述第一通道區域內以界定在所述第一鰭式場效應電晶體下之第一底切區域；以及其中所述第二源極/汲極延伸經過所述第二鰭式場效應電晶體之閘極結構的最外側下部角落至所述第二通道區域內以界定在所述第二鰭式場效應電晶體下之第二底切區域。
  6. 如申請專利範圍第1項所述之積體電路，其中所述第一源極/汲極以及所述第二源極/汲極包括不同於所述第一通道區域以及所述第二通道區域的晶格常數。
  7. 如申請專利範圍第1項所述之積體電路，其中所述第一源極/汲極以及所述第二源極/汲極分別包括第一以及第二升高源極/汲極，其中所述第一升高源極/汲極捲繞所述第一鰭式場效應電晶體之閘極結構的最外側下部角落至所述第一通道區域內以界定在所述第一鰭式場效應電晶體下之底切區域；以及 其中所述第二源極/汲極與所述第二鰭式場效應電晶體之閘極結構對準而形成。
  8. 如申請專利範圍第1項所述之積體電路，其中所述第一源極/汲極以及所述第二源極/汲極分別包括第一以及第二升高源極/汲極，其中所述第一升高源極/汲極捲繞所述第一鰭式場效應電晶體之閘極結構的最外側下部角落至所述第一通道區域內以界定在所述第一鰭式場效應電晶體下之第一底切區域；以及其中所述第二升高源極/汲極捲繞所述第二鰭式場效應電晶體之閘極結構的最外側下部角落至所述第二通道區域內以界定在所述第二鰭式場效應電晶體下之第二底切區域。
  9. 如申請專利範圍第1項所述之積體電路，其更包括：第一間隔物，其包括所述第一鰭式場效應電晶體之閘極結構之外側壁以提供第一厚度；以及第二間隔物，其包括所述第二鰭式場效應電晶體之閘極結構之外側壁以提供大於所述第一厚度之第二厚度。
  10. 如申請專利範圍第9項所述之積體電路，其中所述第一源極/汲極與所述第一間隔物自我對準而形成，所述第二源極/汲極與所述第二間隔物自我對準而形成。
  11. 如申請專利範圍第9項所述之積體電路，其中所述第一間隔物中所包括的層之數目小於所述第二間隔物中所包括的層之數目。
  12. 如申請專利範圍第11項所述之積體電路，其中所述第一源極/汲極與所述第一間隔物自我對準而形成，且所述第二源極/汲極與所述第二間隔物自我對準而形成。
  13. 如申請專利範圍第1項所述之積體電路，其中所述第一鰭式場效應電晶體以及所述第二鰭式場效應電晶體包括PMOS鰭式場效應電晶體，所述第一通道區域以及所述第二通道區域包括具有第一晶格常數之第一材料，且所述第一源極/汲極以及所述第二源極/汲極包括具有大於所述第一晶格常數的第二晶格常數之第二材料。
  14. 如申請專利範圍第13項所述之積體電路，其中所述第一材料包括Si，且所述第二材料包括SiGe。
  15. 如申請專利範圍第1項所述之電路，其中所述第一鰭式場效應電晶體以及所述第二鰭式場效應電晶體包括NMOS鰭式場效應電晶體，所述通道區域包括具有第一晶格常數之第一材料，且所述第一鰭式場效應電晶體以及所述第二鰭式場效應電晶體之所述源極/汲極包括具有小於所述第一晶格常數的第二晶格常數之第二材料。
  16. 如申請專利範圍第15項所述之積體電路，其中所述第一材料包括Si，且所述第二材料包括SiC。
  17. 如申請專利範圍第1項所述之積體電路，其中所述各別鰭片中之至少一者包括約20奈米或20奈米以下的在所述上側壁之間所量測之寬度。
  18. 如申請專利範圍第17項所述之積體電路，其中所述各別鰭片中之所述至少一者包括側壁影像轉移鰭片。
  19. 如申請專利範圍第1項所述之積體電路，其中所述第一閘極電極以及所述第二閘極電極各包括在所述各別閘極電極之外部部分中之第一傳導閘極層以及在所述各別閘極電極之內部部分 中之第二傳導閘極層，且所述第二傳導閘極層在由所述第一傳導閘極層界定之凹處中。
  20. 如申請專利範圍第19項所述之積體電路，其中所述第一傳導閘極層以及所述第二傳導閘極層分別包括第一金屬層以及第二金屬層。
  21. 如申請專利範圍第20項所述之積體電路，其中所述第一金屬層包括TiN、TaN、TiC、TaC、Si或SiGe，且所述第二金屬層包括W及/或Al。
  22. 如申請專利範圍第1項所述之積體電路，其中所述基板包括塊體矽(bulk silicon)或絕緣體上矽(silicon-on-insulator)基板。
  23. 一種積體電路，其包括：基板；在所述基板上的特定傳導率類型之第一鰭式場效應電晶體，其包括第一閘極結構、第一源極/汲極以及第一通道區域，其中在整個所述第一源極/汲極中包括具有第一傳導率類型之電活性雜質，其中所述第一源極/汲極與所述第一通道區域之間的第一界面依照與所述第一鰭式場效應電晶體的第一閘極電極相隔的第一距離來對準於所述第一閘極結構，且其中所述第一閘極結構捲繞所述第一通道區域的三個側邊；以及在所述基板上的所述特定傳導率類型之第二鰭式場效應電晶體，其包括第二閘極結構、第二源極/汲極以及第二通道區域，其中在整個所述第二源極/汲極中包括具有相同的所述第一傳導率類型之電活性雜質，其中所述第二源極/汲極捲繞在所述第二閘極結構之下部外角落，藉以依照與所述第二鰭式場效應電晶體的第二 閘極電極相隔之第二距離來形成所述第二源極/汲極與所述第二通道區域之間的第二界面，且所述第二距離小於所述第一距離，且其中所述第二閘極結構捲繞所述第二通道區域的三個側邊，其中所述第一通道區域以及所述第二通道區域包括各別鰭片，所述各別鰭片自所述基板延伸以自元件隔離層突出，藉以分別提供定位於所述第一源極/汲極與所述第二源極/汲極之間的所述各別鰭片之上側壁以及頂表面，其中所述第二鰭式場效應電晶體的所述特定傳導率類型與所述第一鰭式場效應電晶體的所述特定傳導率類型相同。
  24. 如申請專利範圍第23項所述之積體電路，其中所述第一鰭式場效應電晶體以及所述第二鰭式場效應電晶體包括PMOS鰭式場效應電晶體，所述第一通道區域以及所述第二通道區域包括具有第一晶格常數之第一材料，且所述第一源極/汲極以及所述第二源極/汲極包括具有大於所述第一晶格常數的第二晶格常數之第二材料。
  25. 如申請專利範圍第24項所述之積體電路，其中所述第一材料包括Si，且所述第二材料包括SiGe。
  26. 如申請專利範圍第23項所述之積體電路，其中所述第一鰭式場效應電晶體以及所述第二鰭式場效應電晶體包括NMOS鰭式場效應電晶體，所述第一通道區域以及所述第二通道區域包括具有第一晶格常數之第一材料，且所述第一源極/汲極以及所述第二源極/汲極包括具有小於所述第一晶格常數的第二晶格常數之第二材料。
  27. 如申請專利範圍第26項所述之積體電路，其中所述第一 材料包括Si，且所述第二材料包括SiC。
  28. 如申請專利範圍第23項所述之積體電路，其中所述第一閘極電極以及所述第二閘極電極各包括在所述各別閘極電極之外部部分中之第一傳導閘極層以及在所述各別閘極電極之內部部分中之第二傳導閘極層，且所述第二傳導閘極層在由所述第一傳導閘極層界定之凹處中。
  29. 如申請專利範圍第28項所述之積體電路，其中所述第一傳導閘極層以及所述第二傳導閘極層分別包括第一金屬層以及第二金屬層。
  30. 如申請專利範圍第29項所述之積體電路，其中所述第一金屬層包括TiN、TaN、TiC、TaC、Si或SiGe，且所述第二金屬層包括W及/或Al。
  31. 如申請專利範圍第23項所述之積體電路，其中所述基板包括塊體矽或絕緣體上矽基板。
  32. 如申請專利範圍第23項所述之積體電路，其中所述第一源極/汲極以及所述第二源極/汲極包括不同於所述第一通道區域以及所述第二通道區域的晶格常數。
  33. 一種積體電路，其包括：基板；在所述基板上的特定傳導率類型之第一鰭式場效應電晶體，其包括第一閘極結構、第一源極/汲極以及第一通道區域，其中所述第一源極/汲極包括具有第一傳導率類型之電活性雜質，其中所述第一源極/汲極捲繞在所述第一閘極結構之下部外角落以依照與所述第一鰭式場效應電晶體之第一閘極電極相隔之第一距離來形 成所述第一源極/汲極與所述第一通道區域之間的第一界面，且其中所述第一閘極結構捲繞所述第一通道區域的三個側邊；以及在所述基板上的所述特定傳導率類型之第二鰭式場效應電晶體，其包括第二閘極結構、第二源極/汲極以及第二通道區域，其中所述第二源極/汲極包括具有相同的所述第一傳導率類型之電活性雜質，其中所述第二源極/汲極捲繞在所述第二閘極結構之下部外角落，以依照與所述第二鰭式場效應電晶體之第二閘極電極相隔之第二距離來形成所述第二源極/汲極與所述第二通道區域之間的第二界面，使得所述第二源極/汲極施加至所述第二通道區域的應力大於所述第一源極/汲極施加至所述第一通道區域的應力，且所述第二距離小於所述第一距離，且其中所述第二閘極結構捲繞所述第二通道區域的三個側邊，其中所述第一通道區域以及所述第二通道區域包括各別鰭片，所述各別鰭片自所述基板延伸以自元件隔離層突出，藉以分別提供定位於所述第一源極/汲極與所述第二源極/汲極之間的所述各別鰭片之上側壁以及頂表面，且其中所述第二鰭式場效應電晶體的所述特定傳導率類型與所述第一鰭式場效應電晶體的所述特定傳導率類型相同。
  34. 如申請專利範圍第33項所述之積體電路，其中所述第一源極/汲極以及所述第二源極/汲極包括不同於所述第一通道區域以及所述第二通道區域的晶格常數，且所述電路更包括：在所述第一鰭式場效應電晶體上之第一應力薄膜；以及在所述第二鰭式場效應電晶體上之第二應力薄膜。
  35. 如申請專利範圍第33項所述之積體電路，其中所述第一 源極/汲極以及所述第二源極/汲極包括不同於所述第一通道區域以及所述第二通道區域的晶格常數。
  36. 一種積體電路，其包括：基板；在所述基板上的特定傳導率類型之第一鰭式場效應電晶體，其包括第一閘極電極結構、在所述第一閘極電極結構之側壁上的第一間隔物結構、第一源極/汲極以及第一通道區域，其中所述第一源極/汲極包括具有第一傳導率類型之電活性雜質，其中所述第一源極/汲極與所述第一通道區域之間的第一界面依照所述基板中與所述第一通道區域之中心相隔的第一距離來對準於所述第一間隔物結構，且其中所述第一閘極電極結構捲繞所述第一通道區域的三個側邊；以及在所述基板上的所述特定傳導率類型之第二鰭式場效應電晶體，其包括第二閘極電極結構、具有多於所述第一間隔物結構的間隔物層之在所述第二閘極電極結構之側壁上的第二間隔物結構、第二源極/汲極以及第二通道區域，其中所述第二源極/汲極包括具有相同的所述第一傳導率類型之電活性雜質，其中所述第二源極/汲極與所述第二通道區域之間的第二界面依照在所述基板中與所述第二通道區域之中心相隔的第二距離來對準於所述第二間隔物結構，且所述第二距離大於所述第一距離，且其中所述第二閘極電極結構捲繞所述第二通道區域的三個側邊，其中所述第一通道區域以及所述第二通道區域包括各別鰭片，所述各別鰭片自所述基板延伸以自元件隔離層突出，藉以分別提供定位於所述第一源極/汲極與所述第二源極/汲極之間的所述各 別鰭片之上側壁以及頂表面，且其中所述第二鰭式場效應電晶體的所述特定傳導率類型與所述第一鰭式場效應電晶體的所述特定傳導率類型相同。
  37. 如申請專利範圍第36項所述之積體電路，其中所述第一鰭式場效應電晶體以及所述第二鰭式場效應電晶體包括PMOS鰭式場效應電晶體，所述第一通道區域以及所述第二通道區域包括具有第一晶格常數之第一材料，且所述第一源極/汲極以及所述第二源極/汲極包括具有大於所述第一晶格常數的第二晶格常數之第二材料。
  38. 如申請專利範圍第37項所述之積體電路，其中所述第一材料包括Si，且所述第二材料包括SiGe。
  39. 如申請專利範圍第36項所述之積體電路，其中所述第一鰭式場效應電晶體以及所述第二鰭式場效應電晶體包括NMOS鰭式場效應電晶體，所述第一通道區域以及所述第二通道區域包括具有第一晶格常數之第一材料，且所述第一源極/汲極以及所述第二源極/汲極包括具有小於所述第一晶格常數的第二晶格常數之第二材料。
  40. 如申請專利範圍第39項所述之積體電路，其中所述第一材料包括Si，且所述第二材料包括SiC。
  41. 一種積體電路，其包括：在基板之邏輯區域中所包括的特定傳導率類型之第一鰭式場效應電晶體；以及在所述基板之靜態隨機存取記憶體區域中的所述特定傳導率類型之第二鰭式場效應電晶體，其中所述第一鰭式場效應電晶體 之第一源極/汲極與所述第一鰭式場效應電晶體之第一閘極電極之間隔不同於所述第二鰭式場效應電晶體之第二源極/汲極與所述第二鰭式場效應電晶體之第二閘極電極之間隔，其中所述第一源極/汲極包括具有第一傳導率類型之電活性雜質，且其中所述第二源極/汲極包括具有相同的所述第一傳導率類型之電活性雜質，其中所述第一鰭式場效應電晶體的第一通道區域以及所述第二鰭式場效應電晶體的第二通道區域包括各別鰭片，所述各別鰭片自所述基板延伸以自元件隔離層突出，藉以分別提供定位於所述第一源極/汲極與所述第二源極/汲極之間的所述各別鰭片之上側壁以及頂表面，且其中所述第二鰭式場效應電晶體的所述特定傳導率類型與所述第一鰭式場效應電晶體的所述特定傳導率類型相同，其中所述第一鰭式場效應電晶體之所述第一閘極電極及所述第二鰭式場效應電晶體之所述第二閘極電極各自捲繞所述第一通道區域及所述第二通道區域中的各自一者的三個側邊。
  42. 如申請專利範圍第41項所述之積體電路，其中所述第一源極/汲極與所述第一通道區域之間的第一界面到所述第一閘極電極的間隔不同於所述第二源極/汲極與所述第二通道區域之間的第二界面到所述第二閘極電極的間隔。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140099743A (ko) * 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140106270A (ko) 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9793268B2 (en) * 2014-01-24 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for gap filling improvement
KR102193493B1 (ko) * 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9269626B2 (en) * 2014-02-06 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method for manufacturing thereof
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR20230003606A (ko) * 2014-03-24 2023-01-06 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
KR102017611B1 (ko) * 2014-04-04 2019-09-04 삼성전자주식회사 반도체 장치 및 그 제조방법
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9466669B2 (en) * 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102200345B1 (ko) 2014-06-26 2021-01-11 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102231208B1 (ko) * 2014-07-21 2021-03-24 삼성전자주식회사 반도체 장치의 제조 방법
US9893191B2 (en) 2014-08-20 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET transistor with u-shaped channel
KR102227128B1 (ko) 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105470286B (zh) * 2014-09-12 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
US9691471B2 (en) * 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102265956B1 (ko) 2014-09-29 2021-06-17 삼성전자주식회사 소스/드레인을 포함하는 반도체 소자 및 그 제조방법
US9558946B2 (en) 2014-10-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US9735256B2 (en) 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US20160190318A1 (en) * 2014-12-30 2016-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9564528B2 (en) 2015-01-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9577101B2 (en) 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
KR102269415B1 (ko) * 2015-03-16 2021-06-24 삼성전자주식회사 반도체 장치
US9537007B2 (en) 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
KR102339777B1 (ko) * 2015-04-14 2021-12-15 삼성전자주식회사 반도체 소자
KR102290538B1 (ko) * 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
KR102374108B1 (ko) * 2015-06-02 2022-03-14 삼성전자주식회사 스트레서를 갖는 반도체 장치 및 그 제조 방법
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9679978B2 (en) 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10121879B2 (en) 2015-09-28 2018-11-06 International Business Machines Corporation Forming odd number of fins by sidewall imaging transfer
US9722079B2 (en) 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US9711533B2 (en) * 2015-10-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices having different source/drain proximities for input/output devices and non-input/output devices and the method of fabrication thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
TWI680502B (zh) * 2016-02-03 2019-12-21 聯華電子股份有限公司 半導體元件及其製作方法
JP6620034B2 (ja) 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
KR102452999B1 (ko) * 2016-05-03 2022-10-07 삼성전자주식회사 반도체 장치 제조 방법
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US9905645B2 (en) * 2016-05-24 2018-02-27 Samsung Electronics Co., Ltd. Vertical field effect transistor having an elongated channel
CN106443410B (zh) * 2016-08-30 2019-05-03 广西南宁市沃威机电设备有限公司 一种集成电路测试方法
US9947664B1 (en) * 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10229921B2 (en) * 2017-02-03 2019-03-12 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US10367086B2 (en) * 2017-06-14 2019-07-30 Hrl Laboratories, Llc Lateral fin static induction transistor
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
CN109585534B (zh) * 2017-09-29 2022-03-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10879125B2 (en) 2018-12-27 2020-12-29 Nanya Technology Corporation FinFET structure and method of manufacturing the same
US11205647B2 (en) 2019-06-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11164816B2 (en) 2019-09-05 2021-11-02 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11532723B2 (en) 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-end gate structures and method forming same
DE102020113993A1 (de) 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen-endgate-strukturen und deren herstellungsverfahren
US11610979B2 (en) * 2020-08-13 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Profile control in forming epitaxy regions for transistors
US11563013B2 (en) 2020-09-28 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070045729A1 (en) * 2005-08-31 2007-03-01 Jan Hoentschel Technique for forming recessed strained drain/source regions in nmos and pmos transistors
US20110210402A1 (en) * 2008-08-12 2011-09-01 International Business Machines Corporation Metal-gate high-k reference structure
US20110269287A1 (en) * 2010-04-28 2011-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4530552B2 (ja) * 2001-01-29 2010-08-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
DE60223419T2 (de) * 2002-11-25 2008-09-04 International Business Machines Corp. Verspannte cmos finfet bauelementestrukturen
KR100583731B1 (ko) * 2004-08-03 2006-05-26 삼성전자주식회사 노어형 플래시 메모리 소자 및 그 제조방법
US7105934B2 (en) * 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP2006253317A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ
US7238990B2 (en) * 2005-04-06 2007-07-03 Freescale Semiconductor, Inc. Interlayer dielectric under stress for an integrated circuit
US7939413B2 (en) 2005-12-08 2011-05-10 Samsung Electronics Co., Ltd. Embedded stressor structure and process
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
CN101641770B (zh) * 2007-03-28 2012-03-07 富士通半导体股份有限公司 半导体器件及其制造方法
US20090032880A1 (en) 2007-08-03 2009-02-05 Applied Materials, Inc. Method and apparatus for tunable isotropic recess etching of silicon materials
US7829951B2 (en) * 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8405160B2 (en) * 2010-05-26 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures
US8216906B2 (en) * 2010-06-30 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing integrated circuit device with well controlled surface proximity
KR101707816B1 (ko) 2010-10-26 2017-02-20 에스케이이노베이션 주식회사 열전발전 자동차
US8704294B2 (en) * 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070045729A1 (en) * 2005-08-31 2007-03-01 Jan Hoentschel Technique for forming recessed strained drain/source regions in nmos and pmos transistors
US20110210402A1 (en) * 2008-08-12 2011-09-01 International Business Machines Corporation Metal-gate high-k reference structure
US20110269287A1 (en) * 2010-04-28 2011-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors

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Publication number Publication date
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