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KR102259080B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR102259080B1
KR102259080B1 KR1020140126727A KR20140126727A KR102259080B1 KR 102259080 B1 KR102259080 B1 KR 102259080B1 KR 1020140126727 A KR1020140126727 A KR 1020140126727A KR 20140126727 A KR20140126727 A KR 20140126727A KR 102259080 B1 KR102259080 B1 KR 102259080B1
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 기판으로부터 돌출되는 활성 패턴, 상기 활성 패턴을 가로지르는 게이트 구조체들, 및 서로 인접한 상기 게이트 구조체들 사이에 제공되는 소스/드레인 영역을 포함하되, 상기 소스/드레인 영역은, 상기 서로 인접한 게이트 구조체들 사이의 상기 활성 패턴에 제공되는 리세스 영역의 내면 상에 배치되는 소스/드레인 에피택시얼층, 및 상기 활성 패턴 내에 배치되고, 상기 리세스 영역의 내면을 따라 상기 소스/드레인 에피택시얼층을 둘러싸는 불순물 확산 영역을 포함하는 반도체 소자가 제공된다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(Metal Oxide Semiconductor FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판으로부터 돌출되는 활성 패턴; 상기 활성 패턴을 가로지르는 게이트 구조체들, 상기 게이트 구조체들 각각은 게이트 전극을 포함하고; 및 서로 인접한 상기 게이트 구조체들 사이에 제공되는 소스/드레인 영역을 포함하되, 상기 소스/드레인 영역은 상기 서로 인접한 게이트 구조체들 사이의 상기 활성 패턴에 제공되는 리세스 영역의 내면 상에 배치되는 소스/드레인 에피택시얼층, 상기 리세스의 영역의 내면은 바닥면, 및 볼록한 형상의 서로 마주하는 측면들을 포함하고; 및 상기 활성 패턴 내에 배치되고, 상기 바닥면 및 상기 측면들을 따라 상기 소스/드레인 에피택시얼층을 둘러싸는 불순물 확산 영역을 포함하고,상기 소스/드레인 에피택시얼층은, 상기 바닥면 및 상기 측면들과 접하는 제1 에피택시얼층, 상기 제1 에피택시얼층 상의 제2 에피택시얼층, 및 상기 제2 에피택시얼층 상의 제3 에피택시얼층을 포함하고, 상기 제1 내지 제3 에피택시얼층들, 및 상기 불순물 확산 영역은 동일한 불순물로 도핑되되, 상기 제3 에피택시얼층의 불순물 농도는, 상기 제1 에피택시얼층의 불순물 농도보다 높고 상기 제2 에피택시얼층의 불순물 농도보다 낮으며, 상기 불순물 확산 영역은 상기 각각의 게이트 전극과 수직적으로 오버랩(overlap)되는 오버랩 영역을 포함한다.
일 실시예에 따르면, 상기 활성 패턴은 상기 서로 인접한 게이트 구조체들 아래에 위치하는 활성 핀들을 포함하되, 상기 활성 핀들의 마주하는 측벽들은 상기 리세스 영역의 상기 측면들을 정의할 수 있다.
일 실시예에 따르면, 상기 오버랩 영역의 수직적 길이는, 상기 바닥면의 수평 연장선으로부터 상기 활성 핀의 상면까지의 수직적 길이보다 같거나 클 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 활성 핀들과 상기 오버랩 영역 사이의 계면은, 상기 계면에 인접한 상기 리세스 영역의 일 측면보다 작은 곡률을 가질 수 있다.
일 실시예에 따르면, 상기 측면들 각각은 제1 측면 및 제2 측면을 포함하되, 상기 제1 측면들 사이에서, 상기 리세스 영역의 폭은 아래로 갈수록 넓어지고, 상기 제2 측면들 사이에서, 상기 리세스 영역의 폭은 아래로 갈수록 좁아질 수 있다.
일 실시예에 따르면, 상기 제2 에피택시얼층과 상기 제3 에피택시얼층 사이의 계면은 아래로 볼록한 형상을 가지되, 상기 활성 핀들 각각의 상면은, 상기 제3 에피택시얼층의 최상부 보다 낮고 상기 계면의 최하부보다 높을 수 있다.
일 실시예에 따르면, 상기 제2 에피택시얼층의 상기 바닥면 상의 두께는 상기 제1 에피택시얼층의 상기 바닥면 상의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 게이트 구조체들 각각은, 상기 게이트 전극의 양 측벽 상의 게이트 스페이서들; 및 상기 활성 패턴과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되, 상기 활성 패턴은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 활성 패턴과 교차하는 제2 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 에피택시얼층은 상기 제2 방향에 따른 폭을 가지되, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 소스/드레인 에피택시얼층은, 상기 활성 패턴에 접하는 제1 부분; 상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제2 부분; 및 상기 제2 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제3 부분을 포함하고, 상기 소스/드레인 에피택시얼층은 상기 제2 부분과 상기 제3 부분의 경계에서 최대 폭을 가질 수 있다.
일 실시예에 따르면, 상기 활성 패턴 양 측의 상기 기판 상에 배치되는 소자 분리 패턴들; 및 상기 소자 분리 패턴들 상에 배치되는 보조 스페이서들을 더 포함하고, 상기 보조 스페이서들은 상기 제1 부분을 덮고, 상기 제2 및 제3 부분들을 노출하는 일 실시예에 따르면, 상기 제1 내지 제3 에피택시얼층들 각각은 게르마늄을 포함하되, 상기 제2 및 제3 에피택시얼층들 각각의 게르마늄 농도는 상기 제1 에피택시얼층의 게르마늄 농도보다 높을 수 있다.
일 실시예에 따르면, 상기 소스/드레인 에피택시얼층은 상기 제3 에피택시얼층 상의 제4 에피택시얼층을 더 포함하되, 상기 제4 에피택시얼층은 실리콘층을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 기판으로부터 돌출된 활성 패턴을 형성하는 것; 상기 기판 상에 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴 일 측의 상기 활성 패턴에 리세스 영역을 형성하는 것; 상기 리세스 영역을 채우는 소스/드레인 에피택시얼층을 형성하는 것; 상기 활성 패턴 내에 불순물 확산 영역을 형성하는 것; 및 상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것을 포함하되, 상기 소스/드레인 에피택시얼층을 형성하는 것은, 상기 리세스 영역에 의해 노출되는 상기 활성 패턴을 씨드층으로하는 제1 선택적 에피택시얼 공정을 수행하여 제1 에피택시얼층을 형성하는 것; 상기 제1 에피택시얼층을 씨드층으로하는 제2 선택적 에피택시얼 공정을 수행하여 제2 에피택시얼층을 형성하는 것; 및 상기 제2 에피택시얼층을 씨드층으로하는 제3 선택적 에피택시얼 공정을 수행하여 제3 에피택시얼층을 형성하는 것을 포함하고, 상기 제1 내지 제3 에피택시얼층들은 불순물로 도핑되되, 상기 제3 에피택시얼층에 도핑되는 불순물 농도는 상기 제2 에피택시얼층에 도핑되는 불순물 농도보다 낮고 상기 제1 에피택시얼층에 도핑되는 불순물 농도보다 높다.
일 실시예에 따르면, 상기 제1 내지 제3 에피택시얼층들에 도핑되는 상기 불순물은 인시튜 방식에 의해 도핑되고, 상기 불순물 확산 영역은 상기 제1 내지 제3 에피택시얼층들에 도핑된 상기 불순물이 상기 활성 패턴 내로 열확산 되어 형성될 수 있다.
일 실시예에 따르면, 상기 제1 내지 제3 선택적 에피택시얼 성장 공정들은 동일 챔버에서 연속적으로 수행되되, 상기 제1 선택적 에피택시얼 공정은 상기 제2 선택적 에피택시얼 성장 공정 보다 높은 압력 조건 하에 수행될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 에피택시얼층을 형성하는 것은, 상기 제3 에피택시얼층을 씨드층으로하는 제4 선택적 에피택시얼 성장 공정을 수행하여 제4 에피택시얼층을 형성하는 것을 더 포함하되, 상기 제1 내지 제3 에피택시얼층들은 실리콘 게르마늄층으로 형성되고, 상기 제4 에피택시얼층은 실리콘층으로 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판으로부터 돌출된 활성 패턴; 상기 활성 패턴을 가로지르는 게이트 구조체들; 및 상기 게이트 구조체들 사이에 제공되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 게이트 구조체들 사이의 상기 활성 패턴 상에 배치되는 소스/드레인 에피택시얼층, 상기 소스/드레인 에피택시얼층은, 상기 활성 패턴과 접하는 제1 에피택시얼층, 상기 제1 에피택시얼층 상의 제2 에피택시얼층, 및 상기 제2 에피택시얼층 상의 제3 에피택시얼층을 포함하고; 및 상기 활성 패턴 내에 배치되고, 상기 소스/드레인 에피택시얼층을 둘러싸는 불순물 확산 영역을 포함하고, 상기 소스/드레인 에피택시얼층은 상기 활성 패턴과 접하며 서로 마주하는 측벽들을 가지되, 상기 측벽들은 볼록한 형상을 갖고, 일 단면의 관점에서, 상기 활성 패턴과 상기 불순물 확산 영역의 계면은 'U'자 형상을 갖는다.
일 실시예에 따르면, 상기 활성 패턴은 제1 도전형의 불순물로 도핑되고, 상기 제1 내지 제3 에피택시얼층들은 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑되고, 상기 제2 에피택시얼층은 상기 제1 및 제3 에피택시얼층들의 불순물 농도보다 큰 상기 제2 도전형의 불순물 농도를 가질 수 있다.
일 실시예에 따르면, 상기 제2 도전형의 불순물은 붕소를 포함하되, 상기 제2 에피택시얼층의 붕소 농도는 1x1021 내지 5x1021atom/cm3 일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 에피택시얼층은 상기 제3 에피택시얼층 상의 제4 에피택시얼층을 더 포함하고, 상기 제1 내지 제3 에피택시얼층들은 실리콘 게르마늄을 포함하되, 상기 제2 및 제3 에피택시얼층들 각각의 게르마늄 농도는 상기 제1 에피택시얼층의 게르마늄 농도보도 크고, 상기 제4 에피택시얼층은 실리콘을 포함할 수 있다.
본 발명의 개념에 따르면, 소스/드레인 에피택시얼층에 도핑되는 불순물 농도를 조절하여, 실질적으로 'U'자 형상의 단면을 갖는 불순물 확산 영역을 구현할 수 있다. 이에 따라, 소스/드레인 에피택시얼층과 접하는 활성 핀의 측벽이 오목한 형상을 가짐에도 불구하고, 전기적으로 'U'자 형상의 접합 프로파일(junction profile)이 구현될 수 있다. 그 결과, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도 이다. 도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도2는 도 1b의 A 부분을 확대한 도면이다.
도 3a 내지 도 7a, 및 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 3b 내지 도 7b, 및 도 9b는 각각 도 3a 내지 도 7a, 및 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도들이다.
도 8은 도 7b의 B 부분을 확대한 도면이다.
도 10a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 10b는 도 10a의 Ⅳ-Ⅳ' Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 11은 도 10b의 C 부분을 확대한 도면이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 상호 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도 이다. 도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다. 도2는 도 1b의 A 부분을 확대한 도면이다.
도 1a, 도 1b 및 도 2를 참조하면, 기판(100)으로부터 돌출된 활성 패턴(AP)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 활성 패턴(AP)은 제1 방향(D1)으로 연장된 형태를 가질 수 있다. 구체적으로, 활성 패턴(AP)의 장축(long-axis)은 제1 방향(D1)을 따라 위치할 수 있고 활성 패턴(AP)의 단축(short-axis)은 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 위치할 수 있다. 활성 패턴(AP)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 이러한 활성 패턴(AP)은 기판(100)의 일부이거나 기판(100)으로부터 성장된 에피택시얼층을 포함할 수 있다. 활성 패턴(AP)은 제1 도전형의 불순물로 도핑될 수 있다. 하나의 활성 패턴(AP)만 도시되었으나, 본 발명의 개념이 이에 제한되는 것은 아니다.
활성 패턴(AP)의 양 측에 소자 분리 패턴들(102)이 배치될 수 있다. 소자 분리 패턴들(102)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 이러한 소자 분리 패턴들(102)은 활성 패턴(AP)의 측벽의 일부를 덮을 수 있다. 즉, 소자 분리 패턴들(102)에 의해 활성 패턴(AP)의 상부가 노출될 수 있다. 소자 분리 패턴들(102)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 활성 핀(AF)은 후술할 게이트 구조체(GS) 아래에 국소적으로 배치될 수 있다.
기판(100) 상에 활성 패턴(AP)을 가로지르는 게이트 구조체(GS)가 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(D2)으로 연장되어 활성 패턴(AP)을 가로지르되, 활성 핀(AF)의 상면 및 측면들을 덮을 수 있다. 게이트 구조체(GS)는 활성 패턴(AP)을 가로지르는 게이트 전극(140), 게이트 전극(140)의 양 측벽들 상의 게이트 스페이서(112), 및 게이트 전극(140)과 게이트 스페이서(112) 사이의 게이트 유전 패턴(135)을 포함할 수 있다. 게이트 유전 패턴(135)은 게이트 전극(140)과 활성 핀(AF) 사이에도 배치될 수 있고, 활성 핀(AF)으로부터 수평적으로 연장되어 소자 분리 패턴들(102) 각각의 상면을 부분적으로 덮을 수 있다. 이러한 게이트 유전 패턴(135)은 게이트 전극(140)의 바닥면을 따라 연장될 수 있다.
게이트 전극(140)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(112)는 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 게이트 유전 패턴(135)은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 게이트 유전 패턴(135)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
이러한 게이트 구조체(GS)는 복수 개로 제공될 수 있고, 복수 개의 게이트 구조체들(GS)은 적어도 하나의 활성 패턴(AP)을 가로지를 수 있다. 일 예로, 한 쌍의 게이트 구조체들(GS)은 제1 방향(D1)으로 서로 이격되고, 제2 방향(D2)으로 연장되어 하나의 활성 패턴(AP)을 가로지를 수 있다.
게이트 구조체(GS)의 양 측의 활성 패턴(AP) 상에 리세스 영역들(116)이 제공될 수 있다. 여기서, 리세스 영역들(116)은 게이트 구조체들(GS) 아래에 국소적으로 배치되는 활성 핀들(AF) 사이의 공간으로 정의될 수 있다. 일 예로, 서로 인접한 게이트 구조체들(GS) 사이의 리세스 영역(116)은 서로 인접한 활성 핀들(AF)의 마주하는 측벽들에 의해 정의되는 측면들(SS)을 가질 수 있다. 이러한 리세스 영역들(116)의 측면들(SS)은 볼록한 형상을 갖으며 서로 마주할 수 있다. 일 실시예에 있어서, 리세스 영역들(116) 각각의 측면들(SS)은 제1 측면(S1) 및 제2 측면(S2)을 포함할 수 있다. 이러한 제1 및 제2 측면들(S1, S2)은 기판(100)의 [111] 결정면을 가질 수 있다. 이 경우, 제1 측면들(S1) 사이에서 리세스 영역(116)의 폭은 아래로 갈수록 넓어지고, 제2 측면들(S2) 사이에서 리세스 영역(116)의 폭은 아래로 갈수록 좁아질 수 있다. 또한, 리세스 영역들(116) 각각은 기판(100)의 [100] 결정면을 포함하는 바닥면(bs)을 가질 수 있다. 제1 및 제2 측면들(S1, S2)의 일단들이 서로 만나는 부분에서 게이트 구조체(GS) 아래의 활성 핀(AF)을 향하여 옆으로 볼록한 언더컷 영역이 정의될 수 있다. 이러한 언더컷 영역은 게이트 스페이서(112) 아래 위치하되, 게이트 전극(140)과는 중첩되지 않을 수 있다. 이러한 리세스 영역들(116)의 형상에 상응하여, 활성 핀들(AF)의 측벽들은 오목한 형상을 가질 수 있다.
각각의 리세스 영역들(116)의 내면 상에 소스/드레인 에피택시얼층(118)이 배치될 수 있다. 즉, 소스/드레인 에피택시얼층(118)은 리세스 영역(116)의 측면들(SS) 및 바닥면(bs)과 접할 수 있다. 이러한 소스/드레인 에피택시얼층(118)의 형상은 리세스 영역(116)의 형상에 상응할 수 있다. 일 예로, 활성 핀(AF)과 접하는 소스/드레인 에피택시얼층(118)의 측벽은 볼록한 형상을 가질 수 있다. 구체적으로, 리세스 영역(116)의 제1 측면들(S1)에 의해 정의되는 소스/드레인 에피택시얼층(118)의 상부 측벽들은 아래로 갈수록 폭이 증가하는 프로파일을 가질 수 있고, 리세스 영역(116)의 제2 측면들(S2)에 의해 정의되는 소스/드레인 에피택시얼층(118)의 하부 측벽들은 아래로 갈수록 폭이 좁아지는 프로파일을 가질 수 있다.
소스/드레인 에피택시얼층(118)은 다층의 에피택시얼층들을 포함할 수 있다. 일 실시예에 따르면, 소스/드레인 에피택시얼층(118)은 순차적으로 적층된 제1 내지 제3 에피택시얼층들(EP1, EP2, EP3)을 포함할 수 있다. 이러한 제1 내지 제3 에피택시얼층들(EP1, EP2, EP3)은 기판(100)과 다른 격자 상수를 갖는 반도체 물질을 포함할 수 있으며, 제1 도전형과 다른 제2 도전형 불순물로 도핑될 수 있다.
상세하게, 제1 에피택시얼층(EP1)은 활성 핀(AF)의 측벽들 및 이들 사이의 활성 패턴(AP)의 상면과 접하는 버퍼층으로서, 저농도의 반도체 물질을 포함하는 에피택시얼층일 수 있다. 일 예로, 제1 에피택시얼층(EP1)은 실리콘 게르마늄층을 포함할 수 있다. 이 때, 제1 에피택시얼층(EP1)의 게르마늄 농도는 30 atom% 미만일 수 있다. 일 실시예에 있어서, 제1 에피택시얼층(EP1)은 리세스 영역(116)의 내면 상에 실질적으로 콘포말하게 형성될 수 있다. 이에 더해, 제1 에피택시얼층(EP1)은 리세스 영역(116)의 바닥면(bs) 상의 수직적 두께로 정의되는 제1 두께(t1)를 가질 수 있다.
제2 및 제3 에피택시얼층들(EP2, EP3)은 활성 핀(AF)에 스트레스를 유발하기 위한 벌크층으로서, 고농도의 반도체 물질을 포함하는 에피택시얼층일 수 있다. 일 예로, 제2 및 제3 에피택시얼층들(EP2, EP3) 각각은 실리콘 게르마늄층을 포함할 수 있다. 이 때, 제2 및 제3 에피택시얼층들(EP2, EP3)의 게르마늄 농도는 제1 에피택시얼층(EP1)의 그것보다 클 수 있다. 일 예로, 제2 및 제3 에피택시얼층들(EP2, EP3) 각각의 게르마늄 농도는 30 내지 70 atom% 일 수 있다. 한편, 제2 및 제3 에피택시얼층들(EP2, EP3)에 도핑된 제2 도전형의 불순물 농도들은 제1 에피택시얼층(EP1)의 불순물 농도보다 클 수 있다. 이에 더해, 제2 에피택시얼층(EP2)에 도핑된 제2 도전형의 불순물 농도는 제3 에피택시얼층의 불순물 농도보다 클 수 있다. 일 예로, 제1 내지 제3 에피택시얼층들(EP1-EP3)이 붕소로 도핑된 경우, 제2 에피택시얼층(EP2)에 도핑된 붕소 농도는 1x1021 내지 5x1021 atom/cm3 일 수 있으며, 제1 에피택시얼층(EP1)에 도핑된 붕소 농도는 1x1018 내지 1x1019 atom/cm3 일 수 있다. 이 때, 제3 에피택시얼층(EP3)에 도핑된 붕소 농도는 1x1020 atom/cm3 이상이되, 제2 에피택시얼층(EP2)보다는 낮을 수 있다.
제2 에피택시얼층(EP2)은 리세스 영역(116)의 측면들(SS) 상에서보다 바닥면(bs) 상에서 더 두꺼울 수 있다. 이러한 제2 에피택시얼층(EP2)은 리세스 영역(116)의 바닥면(bs) 상의 수직적 두께로 정의되는 제2 두께(t2)를 가질 수 있다. 제2 두께(t2)는 제1 두께(t1)보다 큰 것이 바람직하다. 일 실시예에 있어서, 제2 및 제3 에피택시얼층들(EP2, EP3) 사이의 계면은 아래로 볼록한 형상을 가질 수 있다. 제2 및 제3 에피택시얼층들(EP2, EP3) 사이의 계면은 활성 핀(AF)의 상면보다 낮은 레벨에 위치할 수 있다. 한편, 제3 에피택시얼층의 최상부는 활성 핀(AF)의 상면보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 소스/드레인 에피택시얼층(118)은 제3 에피택시얼층(EP3) 상의 제4 에피택시얼층(EP4)을 더 포함할 수 있다. 이러한 제4 에피택시얼층(EP4)은 그 아래의 제3 에피택시얼층(EP3)을 보호하기 위한 캡핑층으로서, 기판(100)과 동일한 물질을 포함하는 에피택시얼층일 수 있다. 일 예로, 제4 에피택시얼층은 단결정 실리콘층을 포함할 수 있다. 이러한 제4 에피택시얼층(EP4)은 제1 에피택시얼층(EP1)과 마찬가지로 저농도의 제2 도전형 불순물로 도핑될 수 있다.
상술한 소스/드레인 에피택시얼층(118)을 포함하는 반도체 소자는 반도체 소자는 PMOS 트랜지스터일 수 있다. 소스/드레인 에피택시얼층(118)이 기판(100)보다 큰 격자 상수를 갖는 물질(일 예로, 실리콘 게르마늄)을 포함함에 따라, 활성 핀(AF)에 압축력을 제공할 수 있다. 그 결과, PMOS 트랜지스터의 채널 영역에서 다수 캐리어(major carrier)인 전자의 이동도(mobility)가 향상될 수 있다.
한편, 게이트 구조체 양 측의 소자 분리 패턴들(102) 상에 보조 스페이서들(114)이 배치될 수 있다. 보조 스페이서들(114)은 활성 패턴(AP)을 사이에 두고 제2 방향(D2)으로 상호 이격되되, 소스/드레인 에피택시얼층들(118)의 하부에 접할 수 있다. 이러한 보조 스페이서들(114) 각각은 제1 방향(D1)을 따라 연장되어, 게이트 스페이서(112)에 접할 수 있다. 상세하게, 보조 스페이서들(114)의 각각은, 이에 인접하는 소스/드레인 에피택시얼층들(118)과 소자 분리 패턴(102) 사이의 경계를 따라 연장되어, 게이트 스페이서(112)에 접할 수 있다. 보조 스페이서들(114)은 게이트 스페이서(112)와 동일한 물질을 포함할 수 있다. 일 예로, 보조 스페이서들(114)은 실리콘 질화물 또는 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다.
제2 방향(D2)에 따른 일 단면의 관점에서, 소스/드레인 에피택시얼층(118)은 보조 스페이서들(114)에 의해 덮이고, 활성 패턴(AP)에 접하는 제1 부분(P1), 기판(100)으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제2 부분(P2), 및 기판(100)으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제3 부분(P3)을 포함할 수 있다. 제1 부분(P1)은 제2 방향으로 상호 이격된 보조 스페이서들(114) 간의 간격에 상응하는 제1 폭(W1)을 가질 수 있다. 소스/드레인 에피택시얼층(118)은 제2 부분(P2)과 제3 부분(P3)의 경계에서 최대 폭인 제2 폭(W2)을 가질 수 있다.
활성 패턴(AP) 내에 리세스 영역(116)의 내면을 따라서 소스/드레인 에피택시얼층(118)을 둘러싸는 불순물 확산 영역(120)이 배치될 수 있다. 상세하게, 불순물 확산 영역(120)은 소스/드레인 에피택시얼층(118) 양 측의 활성 핀들(AF), 및 소스/드레인 에피택시얼층(118) 아래의 활성 패턴(AP) 내에 배치될 수 있다. 이러한 불순물 확산 영역(120)은 소스/드레인 에피택시얼층(118)의 제2 도전형의 불순물이 활성 패턴(AP) 내로 열확산 되어 형성된 영역일 수 있다. 일 예로, 소스/드레인 에피택시얼층(118)이 상술한 바와 같이 붕소로 도핑된 경우, 불순물 확산 영역(120)의 붕소 도핑 농도는 1x1017 내지 1x1019 atom/cm3 일 수 있다. 이러한 불순물 확산 영역(120)의 붕소 도핑 농도는 소스/드레인 에피택시얼층(118)으로부터 멀어질수록 연속적으로 감소할 수 있다. 불순물 확산 영역(120)과 활성 패턴(AP)의 계면에서 접합(junction)이 형성될 수 있다. 일 단면의 관점에서, 이러한 접합의 프로파일(junction profile)은 'U'자 형상을 가질 수 있다.
일 실시예에 따르면, 불순물 확산 영역(120)은 게이트 전극(140)과 수직적으로 오버랩(overlap) 되는 오버랩 영역(121)을 포함할 수 있다. 이러한 오버랩 영역(121)의 수직적 길이(d)는 활성 핀(AF)의 높이(h)보다 적어도 같거나, 클 수 있다. 여기서, 활성 핀(AF)의 높이(h)는 리세스 영역(116)의 바닥면(bs)의 수평 연장선으로부터 활성 핀(AF)의 상면까지의 수직적 길이로 정의될 수 있다. 이에 더해, 오버랩 영역(121)과 활성 핀(AF)과의 계면(121a)은, 이에 인접한 리세스 영역(116)의 일 측면(SS)보다 수직적으로 더 평평할 수 있다. 즉, 오버랩 영역(121)과 활성 핀(AF)의 계면(121a)은, 이러한 계면(121a)에 인접한 리세스 영역(116)의 일 측면(SS)보다 작은 곡률을 가질 수 있다. 상술한 소스/드레인 에피택시얼층(118) 및 불순물 확산 영역(120)은 본 발명의 개념에 따른 3차원 전계 효과 트랜지스터의 소스/드레인 영역(SD)을 구성할 수 있다.
기판(100) 상에 소스/드레인 영역들(SD)을 덮는 하부 층간 절연막(125)이 배치될 수 있다. 하부 층간 절연막(125)의 상면은 게이트 구조체들(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 이러한 하부 층간 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 게이트 구조체들을 포함하는 기판(100) 상에 상부 층간 절연막(미도시)이 배치될 수 있다. 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(125)을 관통하여 소스/드레인 영역들(SD)을 노출시키는 콘택 홀들(미도시)이 배치될 수 있다. 콘택 홀들 내에 콘택 플러그들(미도시)이 배치될 수 있다. 이에 더해, 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들이 배치될 수 있다. 배선들(미도시)은 콘택 플러그들을 통해 소스/드레인 영역들(SD2)에 각각 전기적으로 연결될 수 있다. 이러한 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예와 같은 3차원 전계 효과 트랜지스터의 경우, 2차원 소자와는 달리 활성 핀(AF)의 여러 면을 채널로 활용할 수 있다. 즉, 활성 핀(AF)의 상부면뿐 아니라 측면 또한 채널로 사용될 수 있다. 따라서, 높이에 따른 활성 핀(AF)의 측벽 프로파일을 균일하게 하는 것이 반도체 소자의 특성에 중요한 인자가 될 수 있다. 그러나, 반도체 소자가 고집적화 됨에 따라 여러 가지 제약 조건에 의해 균일한 측벽 프로파일을 갖는 활성 핀을 구현하는 것이 용이하지 않을 수 있다. 본 발명의 개념에 따르면, 소스/드레인 에피택시얼층(118)에 도핑되는 불순물 농도를 조절하여, 실질적으로 'U'자 형상의 단면을 갖는 불순물 확산 영역(120)을 구현할 수 있다. 이에 따라, 소스/드레인 에피택시얼층(118)과 접하는 활성 핀(AF)의 측벽이 오목한 형상을 가짐에도 불구하고, 전기적으로 'U'자 형상의 접합 프로파일(junction profile)이 구현될 수 있다. 그 결과, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 3a 내지 도 7a, 및 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 3b 내지 도 7b, 및 도 9b는 각각 도 3a 내지 도 7a, 및 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도들이다. 도 8은 도 7b의 B 부분을 확대한 도면이다.
도 3a 및 도 3b를 참조하면, 기판(100)을 패터닝하여 활성 패턴(AP)이 형성될 수 있다. 구체적으로, 활성 패턴(AP)은 기판(100) 상에 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 형성될 수 있다. 동시에, 활성 패턴(AP)을 정의하는 트렌치들(101)이 기판(100)에 형성될 수 있다. 트렌치들(101)은 제1 방향(D1)으로 연장될 수 있고, 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 상호 이격될 수 있다. 이에 따라, 활성 패턴(AP)은 제1 방향(D1)으로 연장되는 형태로 형성될 수 있다. 도시된 바와 달리 활성 패턴(AP)은 복수 개로 제공될 수 있다. 이러한 복수의 활성 패턴들(AP)은 제2 방향(D2)으로 상호 이격되고, 제1 방향(D1)으로 연장될 수 있다. 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있으나, 이에 제한되는 것은 아니다. 활성 패턴(AP)은 제1 도전형의 불순물로 도핑될 수 있다.
이어서, 트렌치들(101) 내에 활성 패턴(AP)의 상부 측벽을 노출하는 소자 분리 패턴들(102)이 형성될 수 있다. 즉, 소자 분리 패턴들(102)의 상면은 활성 패턴(AP)의 상면보다 아래에 위치하도록 형성될 수 있다. 상세하게, 먼저 기판(100) 상에 트렌치들(101)을 채우는 소자 분리막을 형성하고, 활성 패턴(AP) 상에 잔존하는 마스크 패턴(미도시)의 상면이 노출되도록 소자 분리막을 평탄화하는 공정이 수행될 수 있다. 이 후, 평탄화된 소자 분리막의 상부를 리세스하여 활성 패턴(AP)의 상부 측벽을 노출하는 소자 분리 패턴들(102)이 형성될 수 있다. 소자 분리막은 실리콘 산화물을 포함할 수 있으며, CVD(Chmical Vapor Deposition) 공정에 의해 형성될 수 있다. 소자 분리막의 평탄화는 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 이용하여 수행될 수 있다. 평탄화된 소자 분리막의 리세스는 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 활성 패턴(AP)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 여기서, 소자 분리 패턴들(102)에 의해 노출되는 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 소자 분리 패턴들(102)의 형성 후 활성 패턴(AP) 상의 마스크 패턴(미도시)은 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 활성 핀(AF)을 가로지르는 식각 정지 패턴(105) 및 식각 정지 패턴(105) 상의 희생 게이트 패턴(107)이 형성될 수 있다.
상세하게, 먼저 기판(100) 상에 활성 핀(AF)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 일 예로, 식각 정지막은 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정 등에 의해 형성될 수 있다. 희생 게이트막의 형성 후에 희생 게이트막의 상면은 평탄화될 수 있다. 평탄화된 희생 게이트막 상에 게이트 마스크 패턴(109)을 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정이 수행될 수 있다. 그 결과, 활성 핀(AF)을 가로지르는 희생 게이트 패턴(107)이 형성될 수 있다. 희생 게이트 패턴(107)은 복수 개로 제공될 수 있으며, 적어도 하나의 활성 핀(AF)을 가로지를 수 있다. 일 예로, 한 쌍의 희생 게이트 패턴들(107)은 제1 방향(D1)으로 상호 이격되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 활성 핀(AF)을 가로지를 수 있다. 게이트 마스크 패턴(109)들은 일 예로, 실리콘 질화물을 포함할 수 있다.
희생 게이트 패턴들(107)의 형성 후, 희생 게이트 패턴들(107) 양 측의 식각 정지막이 제거되어, 각각의 희생 게이트 패턴들(107) 아래에 식각 정지 패턴(105)이 형성될 수 있다. 이러한 식각 정지 패턴(105)들은 희생 게이트 패턴들(107)의 바닥면을 따라 연장되어, 소자 분리 패턴들(102)의 상면의 일부를 덮을 수 있다.
희생 게이트 패턴들(107)이 활성 핀(AF)을 가로지르도록 형성됨에 따라, 활성 핀(AF)에 제1 영역들(R1) 및 제2 영역들(R2)이 정의될 수 있다. 여기서, 제1 영역들(R1)은 희생 게이트 패턴들(107)의 아래에 위치하는 활성 핀(AP)의 일부분이고, 제2 영역들(R2)은 한 쌍의 희생 게이트 패턴들(107) 사이 및 한 쌍의 희생 게이트 패턴들(107) 양 측에 위치하고 제1 영역들(R1)에 의해 수평적으로 분리된 활성 핀(AF)의 다른 부분들이다. 상술한 식각 정지 패턴(105), 희생 게이트 패턴(107), 및 게이트 마스크 패턴(109)은 희생 게이트 구조체(SGS)를 구성할 수 있다.
도 5a 및 도 5b를 참조하면, 희생 게이트 구조체(SGS)의 양 측벽 상에 게이트 스페이서들(112)이 형성될 수 있다. 상세하게, 게이트 스페이서들(112)은 희생 게이트 구조체들(SGS)이 형성된 기판(100) 상에 게이트 스페이서막을 콘포말하게 형성하고, 희생 게이트 구조체들(SGS)의 상면을 노출하는 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 이러한 식각 공정의 결과, 활성 핀(AF)의 제2 영역들(R2)의 상면 및 제2 영역들(R2) 양 측의 소자 분리 패턴들(102)의 상면이 노출될 수 있다. 이에 더하여, 제2 영역들(R2)의 양 측벽 상에 게이트 스페이서막이 잔존하여 핀 스페이서들(113)이 형성될 수 있다. 게이트 스페이서막은 일 예로, 실리콘 질화물을 포함할 수 있다. 다른 예로, 게이트 스페이서막은 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다. 이러한 게이트 스페이서막은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 희생 게이트 구조체(SGS) 양 측의 활성 패턴(AP) 내에 리세스 영역들(116)이 형성될 수 있다. 구체적으로, 리세스 영역들(116)은 게이트 마스크 패턴(109) 및 게이트 스페이서들(112)을 식각 마스크로 사용하는 식각 공정을 수행하여 활성 핀(AF)의 제2 영역들(R2)을 제거함으로써 형성될 수 있다.
일 실시예에 따르면, 리세스 영역들(116)은 이방성 식각 공정 및 등방성 식각 공정을 순차적으로 수행하여 형성될 수 있다. 이에 따라, 제2 영역들(R2)은 이방성 식각 공정에 의해 깊이 방향으로 식각될 수 있고, 등방성 식각 공정에 의해 활성 핀(AF)을 향하여 측방으로도 식각될 수 있다. 그 결과, 리세스 영역들(116)은 활성 핀(AF)을 향하여 옆으로 볼록한 언덧컷 영역을 가질 수 있다. 이러한 리세스 영역들(116)의 하부는 아래로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 즉. 리세스 영역(116) 각각은 바닥면(bs) 및 볼록한 형상의 마주하는 측면들(SS)을 가질 수 있다. 일 예로, 리세스 영역(116)의 측면들(SS) 각각은 기판(100)의 [111] 결정면을 포함하는 제1 측면(S1), 및 기판(100)의 [111] 결정면을 포함하는 제2 측면(S2)을 가질 수 있다. 이 경우, 제1 측면들(S1) 사이에서 리세스 영역(116)의 폭은 아래로 갈수록 넓어지고, 제2 측면들(S2) 사이에서 리세스 영역(116)의 폭은 아래로 갈수록 좁아질 수 있다. 또한, 리세스 영역들(116)의 바닥면(bs)은 기판(100)의 [100] 결정면을 포함할 수 있다.
이러한 리세스 영역들(116)의 형상은 기판(100)의 결정면에 따른 식각률의 차이에 기인된 것일 수 있다. 예를 들어, 기판(100)의 [111] 결정면은 [100] 결정면 및 [110] 결정면보다 식각되기 어려울 수 있다. 이에 따라, 등방성 식각 공정의 수행 시 기판(100)의 [111] 결정면이 식각 정지면의 역할을 할 수 있다. 결국, [111] 결정면을 갖는 제1 및 제2 측면들(S1, S2)에 의해 그 형상이 결정될 수 있다. 한편, 제1 및 제2 측면들(S1, S2)의 일단들이 서로 만나는 부분에서 활성 핀(AF)을 향하여 옆으로 볼록한 언더컷 영역이 정의될 수 있다. 이러한 언더컷 영역은 게이트 스페이서(112) 아래 위치하되, 희생 게이트 패턴(107)과는 중첩되지 않을 수 있다.
일 실시예에 따르면, 리세스 영역(116)을 형성하기 위한 식각 공정은 핀 스페이서들(113, 도 5a 및 도 5b 참조)에 대해 상대적으로 높은 식각 선택비를 갖는 식각 조건을 이용하여 수행될 수 있다. 이러한 식각 공정이 진행되는 동안, 핀 스페이서들(113)의 식각량은 상대적으로 적을 수 있다. 이에 따라, 활성 핀(AF)의 제2 영역들(R2)이 제거된 후에도 핀 스페이서들(113)의 일부가 소자 분리 패턴들(102) 상에 남을 수 있다. 즉, 핀 스페이서들(113, 도 5a 및 도 5b 참조)로부터 보조 스페이서들(114)이 형성될 수 있다. 이러한 보조 스페이서들(114)은 희생 게이트 구조체(SGS) 양 측의 소자 분리 패턴들(102) 상에 각각 형성될 수 있고, 활성 패턴(AP)을 사이에 두고 제2 방향(D2)으로 상호 이격될 수 있다. 또한, 보조 스페이서들(114) 각각은, 인접하는 활성 패턴(AP)과 소자 분리 패턴(102) 사이의 경계를 따라 연장되어 게이트 스페이서들(112)에 접할 수 있다. 이에 따라, 보조 스페이서들(114)은 한 쌍의 희생 게이트 구조체들(SGS) 사이 및 한 쌍의 희생 게이트 구조체들(SGS) 양 측의 활성 패턴(AP) 상에 그루브들(gr)을 정의할 수 있다. 그루브들(gr)은 제2 방향으로 제1 폭(W1)을 가질 수 있다. 이러한 그루부들(gr)은 리세스 영역들(116)의 일부에 해당한다.
도 7a, 도 7b 및 도 8을 참조하면, 리세스 영역(116)의 내면 상에 소스/드레인 에피택시얼층(118)이 형성될 수 있다.
구체적으로, 소스/드레인 에피택시얼층(118)은 리세스 영역(116)에 의해 노출되는 활성 패턴(즉, 리세스 영역(116)을 정의하는 활성 핀들(AF)의 측벽 및 이들 사이의 활성 패턴(AP)의 상면)을 씨드층(seed lyer)로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 이러한 소스/드레인 에피택시얼층(118)은 기판(100)과 격자 상수가 다른 반도체 물질을 포함할 수 있으며, 다층의 에피택시얼층으로 형성될 수 있다.
일 실시예에 따르면, 소스/드레인 에피택시얼층(118)은 순차적으로 형성된 제1 내지 제4 에피택시얼층들(EP1-EP4)을 포함할 수 있다. 제1 에피택시얼층(EP1)은 저농도의 반도체 물질을 포함하는 에피택시얼층으로 형성되고, 인 시튜 방식에 의해 저농도의 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제1 에피택시얼층(EP1)은 인 시튜로 붕소가 도핑된 실리콘 게르마늄층으로 형성될 수 있다. 이 때, 제1 에피택시얼층(EP1)의 게르마늄 농도는 30 atom% 미만일 수 있으며, 도핑되는 붕소 농도는 1x1018 내지 1x1019 atom/cm3 일 수 있다. 이러한 제1 에피택시얼층(EP1)은 리세스 영역(116)에 의해 노출되는 활성 패턴(AP)을 씨드층으로 하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 실시예에 있어서, 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정은 후술한 제2 및 제3 선택적 에피택시얼 성장 공정보다 높은 압력 조건에서 수행될 수 있다. 일 예로, 제1 선택적 에피택시얼 성장 공정은 공정은 50 Torr 내지 300 Torr의 압력 하에서 수행될 수 있다. 이에 따라, 제1 에피택시얼층(EP1)은 리세스 영역(116)의 내면 상에 실질적으로 콘포말하게 형성될 수 있다. 이러한 제1 에피택시얼층(EP1)의 리세스 영역(116)의 바닥면(bs) 상의 수직적 두께로 정의되는 제1 두께(t1)를 가질 수 있다.
제2 에피택시얼층(EP2)은 고농도의 반도체 물질을 포함하는 에피택시얼층으로 형성되고, 인 시튜 방식에 의해 고농도의 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제2 에피택시얼층(EP2)은 인시튜로 붕소가 도핑된 실리콘 게르마늄층으로 형성될 수 있다. 이 때, 제2 에피택시얼층(EP2)의 게르마늄 농도는 30 내지 70 atom% 일 수 있으며, 도핑되는 붕소의 농도는 1x1021 atom/cm3 이상일 수 있다. 이러한 제2 에피택시얼층(EP2)은 제1 에피택시얼층(EP1)을 씨드층으로 하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 이러한 제2 선택적 에피택시얼 성장 공정은 제1 선택적 에피택시얼 성장 공정의 보다 낮은 압력 조건 하에 수행될 수 있다. 일 예로, 제2 선택적 에피택시얼 성장 공정은 10 Torr 내지 30 Torr 압력 하에 수행될 수 있다. 그 결과, 제2 에피택시얼층(EP2)은 리세스 영역(116)의 측면들(SS) 상에서보다 바닥면(bs) 상에서 더 두껍게 형성될 수 있다. 이러한 제2 에피택시얼층(EP2)은 리세스 영역(116)의 바닥면(bs) 상의 수직적 두께로 정의되는 제2 두께(t2)를 가질 수 있다. 제2 에피택시얼층(EP2)의 제2 두께는 제1 에피택시얼층(EP1)의 제1 두께보다 큰 것이 바람직하다.
제3 에피택시얼층(EP3)은 고농도의 반도체 물질을 포함하는 에픽택시얼층으로 형성되고, 제1 에피택시얼층(EP1) 보다는 높되 제2 에피택시얼층(EP2) 보다는 낮은 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제3 에피택시얼층(EP3)은 인시튜로 붕소가 도핑된 실리콘 게르마늄층으로 형성될 수 있다. 이 때, 제3 에피택시얼층(EP3)의 게르마늄 농도는 30 내지 70 atom% 일 수 있고, 도핑되는 붕소의 농도는 1x1020 내지 1x1021 atom/cm3 일 수 있다. 이러한 제3 에피택시얼층(EP3)은 제2 에피택시얼층(EP2)을 씨드층으로 하는 제3 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 이러한 제3 선택적 에피택시얼 성장 공정들은 10 Torr 내지 100 Torr 압력 하에 수행될 수 있다.
제4 에피택시얼층(EP4)은 제3 에피택시얼층(EP3)을 씨드층으로 하는 제4 선택적 에피택시얼 성장 공정에 의해 형성될 수 있으며, 기판(100)과 동일한 물질을 포함하는 에피택시얼층으로 형성될 수 있다. 일 예로, 제4 에피택시얼층(EP4)은 실리콘층으로 형성될 수 있다. 상술한 제1 내지 제4 선택적 에피택시얼 성장 공정들은 동일 챔버에서 연속적으로 수행될 수 있다.
한편, 소스/드레인 에피택시얼층(118)은 그루브(gr)를 채울 수 있다. 그루브(gr)를 정의하는 보조 스페이서들(114)은 그루브(gr) 내에 형성되는 에피택시얼층의 수직적 성장(즉, 소스/드레인 에피택시얼층(118)의 (100)면의 성장)을 용이하게 할 수 있다. 이는 질화물로 형성되는 보조 스페이서들(114)의 측벽 상에서 에피택시얼층을 구성하는 입자들의 수직적 이동이 증가하기 때문이다. 일 실시예에 따르면, 제 2 방향(D2)에 따른 일 단면의 관점에서, 소스/드레인 에피택시얼층(118)은 그루브(gr) 내를 채우는 제1 부분(P1), 기판(100)으로부터 멀어짐에 따라 실질적으로 증가하는 폭을 갖는 제2 부분(P2), 및 기판(100)으로부터 멀어짐에 따라 실질적으로 감소하는 폭을 갖는 제3 부분(P3)을 포함할 수 있다. 이 경우, 소스/드레인 에피택시얼층(118)의 제1 부분(P1)은 그루브(gr)의 제1 폭(W1)에 상응하는 폭을 가질 수 있다. 또한, 소스/드레인 에피택시얼층(118)은 제2 부분(P2)과 제3 부분(P3)의 경계에서 최대 폭인 제2 폭(W2)을 가질 수 있다.
소스/드레인 에피택시얼층(118)의 형성 후 어닐링 공정이 수행될 수 있다. 그 결과, 활성 패턴 내에 리세스 영역(116)의 내면을 따라 소스/드레인 에피택시얼층(118)을 둘러싸는 불순물 확산 영역(120)이 형성될 수 있다. 이러한 불순물 확산 영역(120)은 소스/드레인 에피택시얼층(118)의 제2 도전형의 불순물이 활성 패턴 내로 열확산 되어 형성된 영역일 수 있다. 즉, 불순물 확산 영역(120)은 소스/드레인 에피택시얼층(118)에 인접한 활성 핀(AF)들, 및 소스/드레인 에피택시얼층(118) 아래의 활성 패턴(AP) 내에 형성될 수 있다. 일 예로, 소스/드레인 에피택시얼층(118)이 상술한 바와 같이 붕소로 도핑된 경우, 불순물 확산 영역(120)의 붕소 도핑 농도는 1x1017 내지 1x1019 atom/cm3 일 수 있다. 이러한 불순물 확산 영역(120)의 붕소 도핑 농도는 소스/드레인 에피택시얼층(118)으로부터 멀어질수록 연속적으로 감소할 수 있다.
본 발명의 개념에 따르면, 제2 에피택시얼층(EP2)은 제3 에피택시얼층(EP3) 보다 고농도의 불순물로 도핑될 수 있다. 이에 따라, 제2 에피택시얼층(EP2) 내의 불순물은 제3 에피택시얼층(EP3) 내의 불순물 보다 인접한 활성 패턴(AP) 내로 더 멀리 확산될 수 될 수 있다. 그 결과, 불순물 확산 영역(120)과 활성 패턴(AP)의 계면에 형성된 접합 프로파일(junction profile)은 'U'자 형상을 가질 수 있다. 상술한 소스/드레인 에피택시얼층(118) 및 불순물 확산 영역(120)은 본 발명의 개념에 따른 3차원 전계 효과 트랜지스터의 소스/드레인 영역(SD)을 구성할 수 있다.
도 9a 및 도 9b를 참조하면, 소스/드레인 영역들(SD)이 형성된 기판(100) 상에 하부 층간 절연막(125)이 형성될 수 있다. 하부 층간 절연막(125)은 소스/드레인 영역들(SD) 및 희생 게이트 구조체들(SGS)을 덮도록 형성될 수 있다. 이러한 하부 층간 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 이 후, 희생 게이트 패턴들(107, 도 7a 및 도 7b 참조)의 상면이 노출될 때까지 하부 층간 절연막(125)을 평탄화하는 공정이 수행될 수 있다. 이러한 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다.
이어서, 도 7a 및 도 7b의 희생 게이트 패턴들(107) 및 식각 정지 패턴들(105)이 제거될 수 있다. 이에 따라, 게이트 스페이서들(112) 사이의 활성 핀(AF)을 노출하는 갭 영역(130)이 형성될 수 있다. 갭 영역(130)은 제2 방향(D2)으로 연장될 수 있다. 이러한 갭 영역(130)은 도 7a 및 도 7b의 희생 게이트 패턴들(107) 및 식각 정지 패턴들(105)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
다시 도 1a 및 도 1b를 참조하면, 갭 영역(130) 내에 게이트 유전 패턴(135) 및 게이트 전극(140)이 차례로 형성될 수 있다. 먼저, 갭 영역(130)이 형성된 기판(100)의 전면 상에 게이트 유전막이 형성될 수 있다. 게이트 유전막은 갭 영역(130)을 전부 채우지 않도록 콘포말하게 형성될 수 있다. 즉, 게이트 유전막은 활성 핀(AF)을 덮으며, 갭 영역들(130)에 의해 노출되는 게이트 스페이서들(112)의 측벽 및 하부 층간 절연막(125)의 상면으로 연장될 수 있다. 일 실시예에 있어서, 게이트 유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질로 형성될 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 이러한 게이트 유전막은 CVD 공정 또는 ALD 공정을 수행하여 형성될 수 있다.
이어서, 게이트 유전막 상에 갭 영역(130)을 채우는 게이트 전극막을 형성하고, 하부 층간 절연막(125)의 상면이 노출되도록 게이트 전극막 및 게이트 유전막을 평탄화하는 공정이 수행될 수 있다. 그 결과, 갭 영역(130) 내에 게이트 유전 패턴(135) 및 게이트 전극(140)이 국소적으로 형성될 수 있다. 이러한 게이트 유전 패턴(135) 및 게이트 전극(140)은 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 있어서, 게이트 전극막은 적어도 하나의 금속층을 포함할 수 있다. 일 예로, 게이트 전극막은 티타늄, 텅스텐, 탄탈륨, 및 알루미늄 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 전극막은 순차적으로 적층된 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등)을 포함할 수 있다. 상술한 게이트 전극(140), 게이트 스페이서(112), 및 게이트 유전 패턴(135)은 게이트 구조체(GS)를 구성할 수 있다.
도시되지 않았지만, 게이트 구조체들을 포함하는 기판(100) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 이어서, 상부 층간 절연막 및 하부 층간 절연막(125)을 관통하여 소스/드레인 영역들(SD)을 노출시키는 콘택 홀들(미도시)이 형성될 수 있다. 콘택 홀들 내에 콘택 플러그들(미도시)이 형성될 수 있다. 이에 더해, 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 배선들은 콘택 플러그들을 통해 전기적으로 소스/드레인 영역들(SD)에 각각 연결될 수 있다. 이러한 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
도 10a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 10b는 도 11a의 Ⅳ-Ⅳ' Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 선에 따른 단면도이다. 도 11은 도 10b의 C 부분을 확대한 도면이다. 도 10a 및 도 10b의 반도체 소자는 보조 스페이서들(114)의 존부에 따른 소스/드레인 에피택시얼층(118)의 형상의 차이를 제외하고는, 도 1a 및 도 1b의 반도체 소자와 동일하다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 10a 및 도 10b를 참조하면, 한 쌍의 게이트 구조체들(GS) 사이 및 한 쌍의 게이트 구조체들(GS)의 양 측의 활성 패턴(AP) 상에 소스/드레인 에피택시얼층(118a)이 배치될 수 있다. 구체적으로, 소스/드레인 에피택시얼층(118a)은 게이트 구조체(GS) 일 측의 활성 패턴(AP) 상에 제공되는 리세스 영역(116)의 내면 상에 배치될 수 있다. 소스/드레인 에피택시얼층(118a)은 리세스 영역(116)에 의해 노출되는 활성 패턴(AP)을 씨드층으로 하여 형성된 제1 내지 제4 에피택시얼층들(EP1a-EP4a)을 포함할 수 있다. 이러한 제1 내지 제4 에피택시얼층들(EP1a-EP4a)은 도 1a, 도 1b 및 도 2에서 설명한 제1 내지 제4 에피택시얼층들(EP1-EP4)과 실질적으로 동일 물질 및 동일 방법으로 형성될 수 있다.
일 실시예에 따르면, 소스/드레인 에피택시얼층(118a)은, 제2 방향(D2)에 따른 일 단면의 관점에서. 상기 활성 패턴(AP)과 접하며, 상기 활성 패턴(AP)으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 제1 부분(P1a), 및 상기 활성 패턴(AP)으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 제2 부분(P2a)을 포함할 수 있다. 이에 따라, 소스/드레인 에피택시얼층(118a)은 제1 부분(P1a)과 제2 부분(P2a)의 경계에서 최대 폭을 가질 수 있다. 소스/드레인 에피택시얼층(118a) 및 이를 둘러싸는 불순물 확산 영역(120)은 소스/드레인 영역(SD1)을 구성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 도 6a 및 도 6b의 형성 공정에서, 제2 영역들(SR, 도 5a 및 도 5b 참조)의 제거 시에 핀 스페이서들(113, 도 5a 및 도 5b 참조)이 전부 제거되는 것을 제외하면, 도 1a 내지 도 7a, 및 도 9a와, 및 도 1b 내지 도7b, 및 도 9b에서 설명한 반도체 소자의 제조 방법과 실질적으로 동일할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 12를 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터는 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극(140) 및 제 1 부하 트랜지스터(TL1)의 게이트 전극(140)은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극(140) 및 제 2 부하 트랜지스터(TL2)의 게이트 전극(140)은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(140)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 13의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 14는 전자 시스템(도 13의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 13의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판으로부터 돌출되는 활성 패턴;
    상기 활성 패턴을 가로지르는 게이트 구조체들, 상기 게이트 구조체들 각각은 게이트 전극을 포함하고; 및
    서로 인접한 상기 게이트 구조체들 사이에 제공되는 소스/드레인 영역을 포함하되,
    상기 소스/드레인 영역은:
    상기 서로 인접한 게이트 구조체들 사이의 상기 활성 패턴에 제공되는 리세스 영역의 내면 상에 배치되는 소스/드레인 에피택시얼층, 상기 리세스의 영역의 내면은 바닥면, 및 볼록한 형상의 서로 마주하는 제1 측면 및 제2 측면을 포함하고; 및
    상기 활성 패턴 내에 배치되고, 상기 바닥면 및 상기 제1 및 제2 측면들을 따라 상기 소스/드레인 에피택시얼층을 둘러싸는 불순물 확산 영역을 포함하고,
    상기 소스/드레인 에피택시얼층은,
    상기 바닥면 및 상기 제1 및 제2 측면들과 접하는 제1 에피택시얼층, 상기 제1 에피택시얼층 상의 제2 에피택시얼층, 및 상기 제2 에피택시얼층 상의 제3 에피택시얼층을 포함하고,
    상기 제1 내지 제3 에피택시얼층들, 및 상기 불순물 확산 영역은 동일한 불순물로 도핑되되, 상기 제3 에피택시얼층의 불순물 농도는, 상기 제1 에피택시얼층의 불순물 농도보다 높고 상기 제2 에피택시얼층의 불순물 농도보다 낮으며,
    상기 제2 에피택시얼층의 두께는, 상기 제1 측면에서 상기 바닥면으로 갈수록 증가하다가 상기 바닥면 상에서 최대값에 도달하고 이후 상기 제2 측면으로 갈수록 감소하고,
    상기 불순물 확산 영역은 상기 각각의 게이트 전극과 수직적으로 오버랩(overlap)되는 오버랩 영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 활성 패턴은 상기 서로 인접한 게이트 구조체들 아래에 위치하는 활성 핀들을 포함하되,
    상기 활성 핀들의 마주하는 측벽들은 상기 리세스 영역의 상기 측면들을 정의하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 오버랩 영역의 수직적 길이는, 상기 바닥면의 수평 연장선으로부터 상기 활성 핀의 상면까지의 수직적 길이보다 같거나 큰 반도체 소자.
  4. 제 3 항에 있어서,
    일 단면의 관점에서, 상기 활성 핀들과 상기 오버랩 영역 사이의 계면은, 상기 계면에 인접한 상기 리세스 영역의 일 측면보다 작은 곡률을 갖는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 측면들 각각은 제1 측면 및 제2 측면을 포함하되,
    상기 제1 측면들 사이에서, 상기 리세스 영역의 폭은 아래로 갈수록 넓어지고,
    상기 제2 측면들 사이에서, 상기 리세스 영역의 폭은 아래로 갈수록 좁아지는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 구조체들 각각은:
    상기 게이트 전극의 양 측벽 상의 게이트 스페이서들; 및
    상기 활성 패턴과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되,
    상기 활성 패턴은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 활성 패턴과 교차하는 제2 방향으로 연장되는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 소스/드레인 에피택시얼층은 상기 제2 방향에 따른 폭을 가지되,
    상기 제2 방향에 따른 일 단면의 관점에서, 상기 소스/드레인 에피택시얼층은:
    상기 활성 패턴에 접하는 제1 부분;
    상기 제1 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 증가하는 폭을 갖는 제2 부분; 및
    상기 제2 부분으로부터 연장되고, 상기 기판으로부터 멀어짐에 따라 감소하는 폭을 갖는 제3 부분을 포함하고,
    상기 소스/드레인 에피택시얼층은 상기 제2 부분과 상기 제3 부분의 경계에서 최대 폭을 갖는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 활성 패턴 양 측의 상기 기판 상에 배치되는 소자 분리 패턴들; 및
    상기 소자 분리 패턴들 상에 배치되는 보조 스페이서들을 더 포함하고,
    상기 보조 스페이서들은 상기 제1 부분을 덮고, 상기 제2 및 제3 부분들을 노출하는 반도체 소자.
  9. 기판으로부터 돌출된 활성 패턴을 형성하는 것;
    상기 기판 상에 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것;
    상기 희생 게이트 패턴 일 측의 상기 활성 패턴에 리세스 영역을 형성하는 것;
    상기 리세스 영역을 채우는 소스/드레인 에피택시얼층을 형성하는 것, 상기 리세스의 영역의 내면은 바닥면, 및 볼록한 형상의 서로 마주하는 제1 측면 및 제2 측면을 포함하고;
    상기 활성 패턴 내에 불순물 확산 영역을 형성하는 것; 및
    상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것을 포함하되,
    상기 소스/드레인 에피택시얼층을 형성하는 것은:
    상기 리세스 영역에 의해 노출되는 상기 활성 패턴을 씨드층으로하는 제1 선택적 에피택시얼 공정을 수행하여, 상기 바닥면 및 상기 제1 및 제2 측면들과 접하는 제1 에피택시얼층을 형성하는 것;
    상기 제1 에피택시얼층을 씨드층으로하는 제2 선택적 에피택시얼 공정을 수행하여 제2 에피택시얼층을 형성하는 것; 및
    상기 제2 에피택시얼층을 씨드층으로하는 제3 선택적 에피택시얼 공정을 수행하여 제3 에피택시얼층을 형성하는 것을 포함하고,
    상기 제2 에피택시얼층의 두께는, 상기 제1 측면에서 상기 바닥면으로 갈수록 증가하다가 상기 바닥면 상에서 최대값에 도달하고 이후 상기 제2 측면으로 갈수록 감소하며,
    상기 제1 내지 제3 에피택시얼층들은 불순물로 도핑되되,
    상기 제3 에피택시얼층에 도핑되는 불순물 농도는, 상기 제2 에피택시얼층에 도핑되는 불순물 농도보다 낮고 상기 제1 에피택시얼층에 도핑되는 불순물 농도보다 높은 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1 내지 제3 에피택시얼층들에 도핑되는 상기 불순물은 인시튜 방식에 의해 도핑되고,
    상기 불순물 확산 영역은 상기 제1 내지 제3 에피택시얼층들에 도핑된 상기 불순물이 상기 활성 패턴 내로 열확산 되어 형성되는 반도체 소자의 제조 방법.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8900958B2 (en) * 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
KR102230198B1 (ko) 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9653605B2 (en) * 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR102387919B1 (ko) 2015-05-21 2022-04-15 삼성전자주식회사 반도체 장치
KR102509925B1 (ko) * 2015-12-03 2023-03-15 삼성전자주식회사 반도체 소자의 제조 방법
US9799649B2 (en) * 2015-12-17 2017-10-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and manufacturing method thereof
KR101960763B1 (ko) * 2016-11-03 2019-03-21 주식회사 유진테크 저온 에피택셜층 형성방법
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN106653589A (zh) * 2016-12-16 2017-05-10 上海华力微电子有限公司 高压低热预算高k后退火工艺
US10872960B2 (en) 2016-12-30 2020-12-22 Intel Corporation Contact architecture for capacitance reduction and satisfactory contact resistance
KR102712049B1 (ko) * 2017-01-05 2024-10-02 삼성전자주식회사 반도체 소자
KR102336784B1 (ko) * 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
DE102017127209B4 (de) * 2017-06-30 2025-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellungsverfahren einer halbleitervorrichtung mittels zwischenmetall-dotierfilm mit diffusion in source/drain und zugehörige halbleitervorrichtung
US10727226B2 (en) * 2017-07-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US10269936B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10361279B2 (en) * 2017-11-24 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing FinFET structure with doped region
CN109841527B (zh) * 2017-11-29 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
KR102381197B1 (ko) * 2017-12-08 2022-04-01 삼성전자주식회사 반도체 소자
CN110047753B (zh) * 2018-01-16 2022-03-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法和半导体器件
US10522656B2 (en) * 2018-02-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd Forming epitaxial structures in fin field effect transistors
KR102543178B1 (ko) * 2018-03-23 2023-06-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법
KR102574323B1 (ko) * 2018-07-23 2023-09-05 삼성전자주식회사 반도체 장치
US11315838B2 (en) 2018-09-28 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN110970487B (zh) * 2018-09-28 2023-12-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US10867861B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR102813760B1 (ko) * 2019-01-07 2025-05-29 삼성전자주식회사 반도체 소자
US11177346B2 (en) * 2019-01-07 2021-11-16 Samsung Electronics Co., Ltd. Semiconductor device
US11239363B2 (en) * 2019-01-08 2022-02-01 Samsung Electronics Co., Ltd. Semiconductor devices
US11031502B2 (en) 2019-01-08 2021-06-08 Samsung Electronics Co., Ltd. Semiconductor devices
KR102728518B1 (ko) 2019-04-12 2024-11-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US11004725B2 (en) * 2019-06-14 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device with gaps in the source/drain region
KR102814794B1 (ko) 2019-07-23 2025-05-29 삼성전자주식회사 반도체 소자
CN110400844B (zh) * 2019-07-25 2023-06-09 上海华力集成电路制造有限公司 锗硅外延层、其形成方法及一pmos器件
KR102821369B1 (ko) 2019-08-07 2025-06-17 삼성전자주식회사 반도체 소자
US11075120B2 (en) 2019-08-16 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method
US11107696B1 (en) 2019-10-29 2021-08-31 Xilinx, Inc. Implantation for etch stop liner
US11133417B1 (en) * 2020-03-16 2021-09-28 Globalfoundries U.S. Inc. Transistors with a sectioned epitaxial semiconductor layer
KR102816111B1 (ko) * 2020-05-07 2025-06-05 삼성전자주식회사 반도체 소자
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法
KR20220022780A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 반도체 소자
US11508621B2 (en) * 2020-08-21 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US12279451B2 (en) * 2020-08-31 2025-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain feature with multiple epitaxial layers
US11688807B2 (en) * 2020-10-27 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming
KR20220079730A (ko) 2020-12-04 2022-06-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102827570B1 (ko) 2020-12-08 2025-06-30 삼성전자주식회사 반도체 장치
US20220392894A1 (en) * 2021-06-04 2022-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial Source/Drain Structures for Multigate Devices and Methods of Fabricating Thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3863330B2 (ja) 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
KR100552808B1 (ko) 2003-12-24 2006-02-20 동부아남반도체 주식회사 확산 소스/드레인 구조를 갖는 반도체 소자 및 그 제조 방법
JP5309454B2 (ja) * 2006-10-11 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US7750338B2 (en) 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
US8450165B2 (en) 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US7781799B2 (en) 2007-10-24 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain strained layers
KR101085884B1 (ko) 2009-08-24 2011-11-22 연세대학교 산학협력단 얕은 접합층을 갖는 트랜지스터 제조 방법
US20120100686A1 (en) * 2010-10-20 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming ultra-shallow junctions in semiconductor devices
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US9142642B2 (en) 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US9263342B2 (en) 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US9105654B2 (en) 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US9337337B2 (en) * 2013-08-16 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device having source and drain regions with embedded germanium-containing diffusion barrier

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US20160087104A1 (en) 2016-03-24
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