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CN103378098A - 包括应力邻近效应的集成电路装置及其制造方法 - Google Patents

包括应力邻近效应的集成电路装置及其制造方法 Download PDF

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CN103378098A CN2013101409637A CN201310140963A CN103378098A CN 103378098 A CN103378098 A CN 103378098A CN 2013101409637 A CN2013101409637 A CN 2013101409637A CN 201310140963 A CN201310140963 A CN 201310140963A CN 103378098 A CN103378098 A CN 103378098A
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Abstract

本发明公开了包括应力邻近效应的集成电路装置及其制造方法。一种集成电路包括衬底上的特定导电类型的第一FET和第二FET，其中第一FET的第一源极/漏极区域与第一FET的第一沟道区域的中心之间的距离小于第二FET的第二源极/漏极区域与第二FET的第二沟道区域的中心之间的距离。

Description

包括应力邻近效应的集成电路装置及其制造方法
相关申请的交叉引用
本申请要求于2012年4月25日在韩国知识产权局提交的韩国专利申请第10-2012-0043279的优先权，其公开通过引用全部并入本文。
技术领域
本发明构思涉及集成电路装置及其制造方法。
背景技术
作为用于增加半导体器件密度的按比例缩小技术中的一个，已提出多栅晶体管。在多栅晶体管中，鳍状硅体形成在衬底上，栅极形成在该硅体的表面上。
由于多栅晶体管使用3D沟道，所以可以更容易进行缩小。另外，即使不增加多栅晶体管的栅极长度，也可以提高多栅晶体管的电流控制能力。而且，沟道区域的电势受漏极电压影响的短沟道效应（SCE）可以被有效抑制或减小。
发明内容
根据本发明构思的实施例可以提供包括应力邻近效应的集成电路装置及其制造方法。根据这些实施例，一种集成电路可以包括：衬底上的特定导电类型的第一FET（场效应晶体管）和第二FET，其中所述第一FET的第一源极/漏极区域与所述第一FET的第一沟道区域的中心之间的距离小于所述第二FET的第二源极/漏极区域与所述第二FET的第二沟道区域的中心之间的距离。
在根据本发明构思的一些实施例中，所述第一源极/漏极区域和所述第一沟道区域的第一界面与所述第一沟道区域的中心之间的距离小于所述第二源极/漏极区域和所述第二沟道区域的第二界面与所述第二沟道区域的中心之间的距离。在根据本发明构思的一些实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域可以具有特定晶格常数，并且其中所述第一源极/漏极区域向所述第一沟道区域施加的应力大于所述第二源极/漏极区域向所述第二沟道区域施加的应力。
在根据本发明构思的一些实施例中，所述第一源极/漏极区域延伸经过所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的底切区域，其中所述第二源极/漏极区域与所述第二FET的栅极结构对准。在根据本发明构思的一些实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域可以分别是第一凸起的源极/漏极区域和第二凸起的源极/漏极区域，其中所述第一源极/漏极区域延伸经过所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的第一底切区域。所述第二源极/漏极区域可以延伸经过所述第二FET的栅极结构的最外侧下角而进入所述第二沟道区域，以限定在所述第二FET下面的第二底切区域。
在根据本发明构思的一些实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域可以具有与所述第一沟道区域和所述第二沟道区域的晶格常数不同的晶格常数。在根据本发明构思的一些实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域可以分别是第一凸起的源极/漏极区域和第二凸起的源极/漏极区域，其中所述第一凸起的源极/漏极区域环绕所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的底切区域，并且所述第二源极/漏极区域与所述第二FET的栅极结构对准而形成。
在根据本发明构思的一些实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域可以分别是第一凸起的源极/漏极区域和第二凸起的源极/漏极区域，其中所述第一凸起的源极/漏极区域环绕所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的第一底切区域，并且所述第二凸起的源极/漏极区域环绕所述第二FET的栅极结构的最外侧下角而进入所述第二沟道区域，以限定在所述第二FET下面的第二底切区域。
在根据本发明构思的一些实施例中，所述装置还包括：第一隔离物，包括所述第一FET的栅极结构的外侧壁，以提供第一厚度；以及第二隔离物，包括所述第二FET的栅极结构的外侧壁，以提供大于所述第一厚度的第二厚度。在根据本发明构思的一些实施例中，所述第一源极/漏极区域与所述第一隔离物自对准地形成，并且所述第二源极/漏极区域与所述第二隔离物自对准地形成。在根据本发明构思的一些实施例中，包含在所述第一隔离物中的层的数量小于包含在所述第二隔离物中的层的数量。
在根据本发明构思的一些实施例中，所述第一源极/漏极区域与所述第一隔离物自对准地形成，并且所述第二源极/漏极区域与所述第二隔离物自对准地形成。在根据本发明构思的一些实施例中，所述第一FET和所述第二FET可以是PMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料可以具有第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料可以具有比所述第一晶格常数大的第二晶格常数。在根据本发明构思的一些实施例中，所述第一材料包括Si，所述第二材料包括SiGe。
在根据本发明构思的一些实施例中，其中所述第一FET和所述第二FET可以是NMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料可以具有第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料可以具有比所述第一晶格常数小的第二晶格常数。在根据本发明构思的一些实施例中，所述第一材料可以是Si，所述第二材料可以是SiC。在根据本发明构思的一些实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域都在所述衬底的一个表面下方凹陷。在根据本发明构思的一些实施例中，所述第一沟道区域和所述第二沟道区域可以是各个鳍部，所述各个鳍部从所述衬底延伸以从装置隔离层突出，以提供分别位于所述第一源极/漏极区域和所述第二源极/漏极区域之间的各个鳍部的上部侧壁和顶部表面。
附图说明
本发明构思的上述和其他方面与特征通过参照附图对其示例实施例进行详细描述而变得更显而易见，其中：
图1是根据本发明构思的实施例的半导体器件的透视图。
图2是沿图1的A-A'线截取的剖面图。
图3是沿图1的B-B'线和C-C'线截取的剖面图。
图4是根据本发明构思的实施例的半导体器件的剖面图。
图5A是根据本发明构思的实施例的半导体器件的剖面图。
图5B是根据本发明构思的实施例的半导体器件的剖面图。
图6是根据本发明构思的实施例的半导体器件的剖面图。
图7是根据本发明构思的实施例的半导体器件的剖面图。
图8和图9分别是根据本发明构思的实施例的半导体器件的电路图和布置图。
图10A示出了从图9的布置图中提取的多个鳍部和多个栅极电极。
图10B是沿图9的D-D'线和E-E'线截取的剖面图。
图11A是根据本发明构思的实施例的半导体器件的示意图。
图11B是根据本发明构思的实施例的半导体器件的示意图。
图11C是根据本发明构思的实施例的半导体器件的示意图。
图12是根据本发明构思的实施例的半导体器件的示意图。
图13是根据本发明构思的实施例的半导体器件的示意图。
图14至图26是示出作为制造根据本发明构思的实施例的半导体器件的方法的各部分而提供的各中间结构的示意图。
图27至图30是示出作为制造根据本发明构思的实施例的半导体器件的方法的各部分而提供的各中间结构的示意图。
图31和图32是示出作为制造根据本发明构思的实施例的半导体器件的方法的各部分而提供的各中间结构的示意图。
图33至图35是示出形成根据本发明构思的一些实施例的鳍部的方法的示意图。
图36是包括根据本发明构思的一些实施例的半导体器件的电子系统1100的框图。
图37和图38是可以采用根据本发明构思的一些实施例的半导体器件的示例半导体系统。
具体实施方式
通过参照下面对实施例和附图进行的详细描述可以更容易的理解本发明的优点和特征及其实现方法。然而，本发明可以按多种不同形式实施并且不应被理解为限于本文中阐述的各实施例。更确切地说，提供这些实施例使得本公开更彻底和完整并且向本领域技术人员全面传达本发明构思，本发明将仅由所附权利要求定义。因此，在一些实施例中，对公知方法、过程、组件以及电路没有进行详细描述，以避免使本发明的各方面不必要地模糊。
应当理解，尽管本文中可能使用第一、第二等术语来描述各种元件、组件、区域、层和/或部分，这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，下面讨论的第一元件、组件、区域、层或部分在不背离本发明教导的情况下可以被称为第二元件、组件、区域、层或部分。
本文中使用的术语是只为了描述具体实施例而不旨在限制本发明。如本文中使用的单数形式“一个”、“一种”和“该”旨在也包括复数形式，除上下文清楚地另外指出之外。还应当理解，当在本说明书中使用术语“包括”、“包括……的”和/或“包含”、“包含……的”时，其指定所述特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组的存在和附加。
除非另外定义，本文中使用的所有术语（包括技术和科学术语）具有与本发明所属领域普通技术人员通常理解的相同的含义。还应当理解，诸如那些通常使用的字典里定义的术语应被解释为具有与在相关技术的上下文中的其含义一致的含义，并且不被解释为理想化的或过于正式的意义，除非本文中明确定义。
图1是根据本发明构思的第一实施例的半导体器件的透视图。图2是沿图1的A-A'线截取的剖面图。图3是沿图1的B-B'线和C-C'线截取的剖面图。
参照图1至图3，第一鳍式晶体管（fin transistor）101形成在第一区域Ⅰ中，第二鳍式晶体管201形成在第二区域Ⅱ中。第一区域Ⅰ和第二区域Ⅱ可以分离或连接。例如，第一区域Ⅰ可以是静态随机存取存储器（SRAM），第二区域Ⅱ可以是逻辑区域。可替换地，第一区域Ⅰ可以是形成SRAM的上拉晶体管的区域，第二区域Ⅱ可以是形成SRAM的下拉晶体管或传输晶体管的区域。
第一鳍式晶体管101具有第一应力邻近度（stress proximity），第二鳍式晶体管201具有第二应力邻近度，第二应力邻近度不同于第一应力邻近度。（例如通过不同晶格常数）应用到沟道的适当应力可以提高载流子迁移率并且增加电流量。如通过本发明创造步骤所认识到的那样，（例如相对于沟道的中心）应力如何接近地施加到沟道可以确定沟道上的应变量。这叫做邻近效应（proximity effect）。可以使用多种方法来使第一鳍式晶体管101和第二鳍式晶体管201具有不同的应力邻近度。在图1至图3所示的半导体器件中，根据本发明构思的实施例，第一栅极电极147与第一源极/漏极161（例如，第一源极/漏极区域）之间的第一距离L1以及第二栅极电极247与第二源极/漏极261（例如，第二源极/漏极区域）之间的第二距离L2被调整为彼此不同，使得第一应力邻近度与第二应力邻近度彼此不同。
应当理解，本文中讨论的应力邻近效应也可以相对于与各个源极/漏极区域相关的沟道区域中的位置而指定。例如，如图3所示，也可以通过从与同一鳍式晶体管相关的各个源极/漏极区域至沟道区域的中心的距离来指定应力邻近效应。具体地，第一鳍式晶体管101可以经历通过针对第一鳍式晶体管101的第一源极/漏极区域161与沟道区域的中心之间的距离来定义的应力邻近效应。类似地，第二鳍式晶体管201可以经历通过与第二鳍式晶体管201相关的第二源极/漏极区域261和沟道区域的中心之间的距离来定义的单独的应力邻近效应。因此，各个鳍式晶体管101和201的应力邻近效应可以通过各距离L3和L4来定义，而不是通过各距离L1和L2来定义。
还应当理解，针对应力邻近效应的参考点可以相对于与各个晶体管相关的源极/漏极区域和沟道区域之间的界面而定义。例如，如上所述，与第一鳍式晶体管101相关地示出的距离L1或L3可以相对于第一源极/漏极区域161而示出，其可以通过第一源极/漏极区域161结束和与第一鳍式晶体管101相关的沟道区域开始的界面位置来更具体地定义。应当理解，尽管此参考位置被定义为界面，但实际位置实际上可以不是特定位置，如源极/漏极和沟道区域可能不定义清楚标出的边界而是经历与杂质扩散相关的器件物理现象。然而，应当理解，界面位置应被解释为应用于不同晶体管的连续参考点。
第一鳍式晶体管101可以包括第一鳍部（fin）F1、第一栅极电极147、第一凹陷125以及第一源极/漏极161。
第一鳍部F1可以沿第二方向Y1延伸。第一鳍部F1可以是衬底100的一部分并且可以包括从衬底100生长的外延层。元件隔离薄膜110可以覆盖第一鳍部F1的较低侧壁，然而第一鳍部F1的较高侧壁露出。
第一栅极电极147可以形成在第一鳍部F1上以与第一鳍部F1交叉。第一栅极电极147可以在第一方向X1上延伸。
第一栅极电极147可以包括金属层MG1和MG2。如图中所示，第一栅极电极147可以包括两个或更多金属层MG1和MG2的叠层。第一金属层MG1可以控制功函数，第二金属层MG2填充由第一金属层MG1形成的空隙。第一金属层MG1可以包括例如TiN、TaN、TiC以及TaC中的至少一个。另外，第二金属层MG2可以包括W或Al。可替换地，第一栅极电极147可以由除金属之外的Si、SiGe等制成。第一栅极电极147可以通过使用置换工艺（replacement process）来形成，然而也可以使用其他工艺。
第一栅极绝缘薄膜可以形成在第一鳍部F1与第一栅极电极147之间。参照图2，第一栅极绝缘薄膜145可以形成在第一鳍部F1的顶部表面和侧表面上。另外，第一栅极绝缘薄膜145可以布置在第一栅极电极147与元件隔离薄膜110之间。第一栅极绝缘薄膜145可以包括具有比氧化硅薄膜的介电常数更大的介电常数的高K材料。例如，第一栅极绝缘薄膜145可以包括HfO2、ZrO2或Ta2O5。
第一凹陷125可以形成在第一栅极电极147两侧的第一鳍部F1中。第一凹陷125可以具有倾斜侧壁。因此，第一凹陷125可以随着离衬底100的距离的增加变得更宽。如图1所示，第一凹陷125可以宽于第一鳍部F1。
第一源极/漏极161形成在第一凹陷125中。第一源极/漏极161可以是凸起的源极/漏极。即，第一源极/漏极161的顶部表面可以高于第一层间绝缘薄膜155的顶部表面。另外，第一源极/漏极161和第一栅极电极147可以通过隔离物151彼此绝缘。
当第一鳍式晶体管101是p沟道金属氧化物半导体（PMOS）晶体管时，第一源极/漏极161可以包括压应力材料。压应力材料可以是具有比Si的晶格常数大的晶格常数的材料（例如，SiGe）。压应力材料可以将压应力施加到第一鳍部F1，从而提高沟道区域中的载流子的迁移率。
另一方面，当第一鳍式晶体管101是n沟道金属氧化物半导体（NMOS）晶体管时，第一源极/漏极161可以是与衬底100相同的材料或者拉应力材料。例如，当衬底100是Si时，第一源极/漏极161可以是Si或者具有比Si的晶格常数小的晶格常数的材料（例如，SiC）。
隔离物151可以包括氮化物薄膜和氮氧化物薄膜中的至少一个。
衬底100可以用从包括Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP的组中选择的一种或多种半导体材料来制成。衬底100也可以是绝缘体上硅（SOI）衬底。
第二鳍式晶体管201可以包括第二鳍部F2、第二栅极电极247、第二凹陷225以及第二源极/漏极261。第二栅极电极247可以形成在第二鳍部F2上以与第二鳍部F2交叉，第二凹陷225可以形成在第二栅极电极247两侧的第二鳍部F2中，并且第二源极/漏极261可以形成在第二凹陷225中。第二鳍式晶体管201总体上类似于第一鳍式晶体管101，下面将主要描述其与第一鳍式晶体管101之间的差异。
在图1中，第一鳍部F1和第二鳍部F2在第二方向Y1和Y2上彼此平行的延伸。然而，该示出仅是为了描述的容易，并且本发明构思不限于此。例如，第一鳍部F1可以沿第二方向Y1延伸，第二鳍部F2可以沿第一方向X2延伸。
同样地，尽管在图1中第一栅极电极147和第二栅极电极247沿第一方向X1和X2彼此平行的延伸，但本发明构思不限于此。例如，第一栅极电极147可以沿第一方向X1延伸，第二栅极电极247可以沿第二方向Y2延伸。
第一鳍式晶体管101和第二鳍式晶体管201可以是相同导电类型（例如，P型或N型），其在本文中有时被称为特定导电类型。可替换地，第一鳍式晶体管101可以是第一导电类型（例如，P型），第二鳍式晶体管201可以是第二导电类型（例如，N型）。
附图标记200指的是衬底，附图标记245指的是第二栅极绝缘薄膜，附图标记251指的是第二隔离物，附图标记255指的是第二层间绝缘薄膜，附图标记MG3指的是第三金属层，以及附图标记MG4指的是第四金属层。
参照图3，如上所述，第一鳍式晶体管101中的第一应力邻近效应不同于第二鳍式晶体管201中的第二应力邻近效应。具体地，第一栅极电极147与第一源极/漏极161之间的第一距离L1不同于第二栅极电极247与第二源极/漏极261之间的第二距离L2。这里，“a与b之间的距离”指的是a与b之间的最短距离。如图中所示，第二距离L2可以小于第一距离L1。
如上所述，距离L3和L4可替换地用来示出：第一鳍式晶体管101和第二鳍式晶体管201中的不同的应力邻近效应可以由各个源极/漏极区域与各个晶体管的沟道的中心之间的距离来指定，而不是用各个第一鳍式晶体管101或第二鳍式晶体管201的源极/漏极区域与栅极电极的特定部分之间的距离来指定。
如在图3中还示出，距离L2/L4分别小于距离L1/L3，因为与第二鳍式晶体管201相关的第二源极/漏极区域261和沟道区域的界面延伸经过各个第二栅极电极247的最外侧下角而进入第二沟道区域，从而限定了在第二鳍式晶体管201下面的底切（undercut）区域。
由于第一凹陷125和第二凹陷225分别形成在第一源极/漏极161和第二源极/漏极261中，因此可以通过调整第一凹陷125和第二凹陷225的位置来调整第一距离L1/L3和第二距离L2/L4。
例如，如果第一鳍式晶体管101和第二鳍式晶体管201都是P型晶体管，则衬底100可以是Si，第一源极/漏极161和第二源极/漏极261可以是SiGe。在此情况下，由于SiGe具有比Si的晶格常数大的晶格常数，因此第一源极/漏极161可以将压应力施加到第一鳍式晶体管101的沟道区域，第二源极/漏极261可以将压应力施加到第二鳍式晶体管201的沟道区域。然而，由于第一距离L1/L3大于第二距离L2/L4，因此通过第一源极/漏极161施加到第一鳍式晶体管101的沟道区域的压应力可以小于通过第二源极/漏极261施加到第二鳍式晶体管201的沟道区域的压应力。因此，第一鳍式晶体管101可以具有比第二鳍式晶体管201的电流较小的电流。
当形成具有非常小的宽度（例如，20nm或小于20nm的宽度）的鳍部时，可能不能使用传统光刻工艺（photo process）。例如，可以使用具有预定宽度的鳍重复形成的侧壁图形转移（SIT：sidewallimage transfer）工艺。在此情况下，可能更难调整有效的沟道宽度。即，在传统平面晶体管的情况下，可以通过使用光刻工艺改变沟道宽度来更容易地调整电流量。然而，在使用通过SIT工艺形成的鳍部的鳍式晶体管的情况下，由于沟道宽度固定，因此可能更难调整电流量。即，只能通过改变鳍部的数量来调整电流量。例如，当使用一个鳍部时，鳍式晶体管的电流量为k。当使用两个鳍部时，鳍式晶体管的电流量为2k。即，很难精细调整电流量。
然而，在根据本发明构思的第一实施例的半导体器件中，可以通过对第一栅极电极147和第二栅极电极247（或者各个沟道区域的中心）与第一源极/漏极161和第二源极/漏极261之间的第一距离L1/L3和第二距离L2/L4进行调整来控制第一鳍式晶体管101和第二鳍式晶体管201的电流。
图4是根据本发明构思的第二实施例的半导体器件的剖面图。为了简单起见，下面的描述将集中于与根据本发明构思的第一实施例的半导体器件的差异上。
参照图4，在第一鳍式晶体管102中的第一栅极电极147（或沟道区域的中心）与第一源极/漏极161之间的第一距离L1/L3不同于在第二鳍式晶体管202中的第二栅极电极247（或沟道区域的中心）与第二源极/漏极261之间的第二距离L2/L4。第一凹陷125的底切量不同于第二凹陷225的底切量。如图中所示，第二凹陷225的底切量大于第一凹陷125的底切量。因此，即使两个源极/漏极区域都呈现了底切，但第二源极/漏极261的底切更大。
此外，第一应力薄膜169可以形成在第一鳍式晶体管102上，第二应力薄膜269可以形成在第二鳍式晶体管202上。
第一应力薄膜169和第二应力薄膜269的每一个可以例如是SiN薄膜。通过SiN薄膜中的N-H键与Si-H键之比来确定SiN薄膜是施加拉应力还是压应力。例如，SiN薄膜在N-H键与Si-H键之比约为1至5时可以施加拉应力，在N-H键与Si-H键之比约为5至20时可以施加压应力。
例如，如果第一鳍式晶体管102和第二鳍式晶体管202都是PMOS晶体管，则第二鳍式晶体管202的电流可以大于第一鳍式晶体管102的电流。第一应力薄膜169和第二应力薄膜269可以具有增加第一鳍式晶体管102和第二鳍式晶体管202两者的电流的效果。
图5A是根据本发明构思的实施例的半导体器件的剖面图。为了简单起见，下面的描述将集中于与根据本发明构思的第一实施例的半导体器件的差异上。
参照图5A，第一隔离物151布置在第一鳍式晶体管103的第一栅极电极147的侧壁上。另外，第二隔离物251布置在第二鳍式晶体管203的第二栅极电极247的侧壁上。如在附图中所示，第一隔离物151的第一厚度不同于第二隔离物251的第二厚度。
为了使第一隔离物151和第二隔离物251具有不同厚度，第一隔离物151可以包括n（n是自然数）层，第二隔离物251可以包括（n+m）（m是自然数）层。在附图中，第一隔离物151包括两个绝缘层151a和151b，第二隔离物251包括三个绝缘层251a、251b和251c。
可以使用第一隔离物151作为掩模来形成第一凹陷125，并且可以使用第二隔离物251作为掩模来形成第二凹陷225。即，第一凹陷125可以与第一隔离物151对准，第二凹陷225可以与第二隔离物251对准。然而，本发明构思不限于此。如参照图3和图4的描述，第一凹陷125可以包括底切并且延伸至第一隔离物151的下面，第二凹陷225可以包括底切并且延伸至第二隔离物251的下面。
由于第一隔离物151和第二隔离物251具有不同厚度，因此第一凹陷125和第二凹陷225可以位于不同位置处。如附图所示，由于第二隔离物251比第一隔离物151厚，因此第二距离L2/L4可以大于第一距离L1/L3。在此情况下，如果第一鳍式晶体管103和第二鳍式晶体管203都是PMOS晶体管，则第一鳍式晶体管103可以具有比第二鳍式晶体管203的电流较大的电流。
图5B是根据本发明构思的实施例的半导体器件的剖面图。为了简单起见，下面的描述将集中于与根据本发明构思的第一实施例的半导体器件的差异上。
参照图5B，第一鳍式晶体管103a中的第一栅极电极147（或沟道区域的中心）与第一源极/漏极161之间的距离L1/L3可以等于第二鳍式晶体管203a中的第二栅极电极247（或沟道区域的中心）与第二源极/漏极261之间的距离L2/L4。
通过第一隔离物151施加到第一鳍式晶体管103a的沟道的应力可以不同于通过第二隔离物251施加到第二鳍式晶体管203a的沟道的应力。例如，可以用不同的材料来形成第一隔离物151和第二隔离物251。具体地，第一隔离物151的绝缘层151a和151b以及第二隔离物251的绝缘层251b可以不是向沟道施加应力的材料。然而，第二隔离物251的绝缘层251d可以是将应力施加到第二鳍式晶体管203a的沟道的材料。因此，第一鳍式晶体管103a的电流量可以不同于第二鳍式晶体管203a的电流量。
图6是根据本发明构思的实施例的半导体器件的剖面图。为了简单起见，下面的描述将集中于与根据本发明构思的第一实施例的半导体器件的差异上。
参照图6，与第一鳍式晶体管104相关的第一距离L1/L3可以实质上等于与第二鳍式晶体管204相关的第二距离L2/L4。
这里，第一鳍式晶体管104和第二鳍式晶体管204具有相同的导电类型，并且形成在第一凹陷125中的第一源极/漏极161的杂质浓度不同于形成在第二凹陷225中的第二源极/漏极261的杂质浓度。例如，当第二源极/漏极261的杂质浓度大于第一源极/漏极161的杂质浓度时，第二源极/漏极261的电阻可以小于第一源极/漏极161的电阻。因此，第二鳍式晶体管204可以具有比第一鳍式晶体管104的电流量更大的电流量。即，可以通过控制第一源极/漏极161和第二源极/漏极261中的每个的杂质浓度来调节电流量。
图7是根据本发明构思的实施例的半导体器件的剖面图。为了简单起见，下面的描述将集中于与根据本发明构思的第一实施例的半导体器件的差异上。
参照图7，在根据本发明构思的实施例的半导体器件中，可以通过使用各特征（诸如调整栅极电极或沟道区域的中心与源极/漏极（或源极/漏极沟道界面）之间的距离、调整杂质浓度以及使用应力薄膜）的组合来调节鳍式晶体管的电流量。
即，第一隔离物151布置在第一鳍式晶体管105的第一栅极电极147的侧壁上，第二隔离物251布置在第二鳍式晶体管205的第二栅极电极247的侧壁上。第一隔离物151的第一厚度不同于第二隔离物251的第二厚度。
另外，形成在第一凹陷125中的第一源极/漏极161的杂质浓度不同于形成在第二凹陷225中的第二源极/漏极261的杂质浓度。
此外，第一应力薄膜169可以形成在第一鳍式晶体管105上，第二应力薄膜269可以形成在第二鳍式晶体管205上。
在图7，作为示例示出了第一源极/漏极161的杂质浓度不同于第二源极/漏极261的杂质浓度的情况。然而，本发明构思不限于该情况。例如，填充第一源极/漏极161的材料（例如，SiGe）的浓度可以不同于填充第二源极/漏极261的材料的浓度。在此情况下，施加到第一鳍式晶体管105的沟道的应力也可以不同于施加到第二鳍式晶体管205的沟道的应力。
图8和图9分别是根据本发明构思的实施例的半导体器件的电路图和布置图。图10A示出了从图9的布置图中提取的多个鳍部和多个栅极电极。图10B是沿图9的D-D'线和E-E'线截取的剖面图。虽然根据本发明构思的实施例的上述半导体器件适用于所有使用鳍式晶体管的结构或器件，但是在图8至图10B中作为示例示出了SRAM。
参照图8，根据本发明构思的第六实施例的半导体器件可以包括并行连接在电源节点Vcc与接地节点Vss之间的一对反相器INV1和INV2以及分别与反相器INV1和INV2的输出节点连接的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。
另外，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点，使得第一反相器INV1和第二反相器INV2形成一个锁存电路。
参照图8至图10B，第一鳍部310至第四鳍部340彼此分离并且在一个方向（例如，图9中的竖直方向）上延伸。第二鳍部320和第三鳍部330可以短于第一鳍部310和第四鳍部340。
另外，第一栅极电极351至第四栅极电极354在另一方向（例如，图9中的水平方向）上延伸并且与第一鳍部310至第四鳍部340交叉。具体地，第一栅极电极351可以与第一鳍部310和第二鳍部320完全交叉并且与第三鳍部330的一端重叠。第三栅极电极353可以与第四鳍部340和第三鳍部330完全交叉并且与第二鳍部320的一端重叠。第二栅极电极352和第四栅极电极354分别与第一鳍部310和第四鳍部340交叉。
如图中所示，第一上拉晶体管PU1被限定在第一栅极电极351与第二鳍部320交叉的区域中，第一下拉晶体管PD1被限定在第一栅极电极351与第一鳍部310交叉的区域，以及第一传输晶体管PS1被限定在第二栅极电极352与第一鳍部310交叉的区域。第二上拉晶体管PU2被限定在第三栅极电极353与第三鳍部330交叉的区域中，第二下拉晶体管PD2被限定在第三栅极电极353与第四鳍部340交叉的区域，以及第二传输晶体管PS2被限定在第四栅极电极354与第四鳍部340交叉的区域。
凹陷可以形成在第一栅极电极351至第四栅极电极354与第一鳍部310至第四鳍部340交叉的每个区域的两侧，源极/漏极可以形成在凹陷中。可以形成多个触点350。
此外，共享触点361连接第二鳍部320、第三栅极电极353以及布线371。共享触点362连接第三鳍部330、第一栅极电极351以及布线372。
第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管PD2、第二传输晶体管PS2均可以实现为鳍式晶体管并且可以按照上面参照例如图1至图7的描述来配置。
例如，上述晶体管可以配置为如图10B所示。第一上拉晶体管PU1可以包括第二鳍部320、与第二鳍部320交叉的第一栅极电极351、形成在第一栅极电极351的两侧的第二鳍部320中的第一凹陷321a以及形成在第一凹陷321a中的第一源极/漏极321。第一下拉晶体管PD1可以包括第一鳍部310、与第一鳍部310交叉的第一栅极电极351、形成在第一栅极电极351的两侧的第一鳍部310中的第二凹陷311a以及形成在第二凹陷311a中的第二源极/漏极311。
在此情况下，第一上拉晶体管PU1的第一栅极电极351（或沟道区域的中心）与第一源极/漏极321之间的距离L3/L5可以不同于第一下拉晶体管PD1的第一栅极电极351（或沟道区域的中心）与第二源极/漏极311之间的距离。为了减小电流消耗，例如，可以减小第一上拉晶体管PU1的电流量。因此，距离L3/L5可以大于距离L4/L6。
第一传输晶体管PS1可以包括第一鳍部310、与第一鳍部310交叉的第二栅极电极352、形成在第二栅极电极352两侧的第一鳍部310中的第三凹陷以及形成在第三凹陷中的第三源极/漏极。如图中所示，第二源极/漏极和第三源极/漏极共享一个节点。第一上拉晶体管PU1的第一栅极电极351（或沟道区域的中心）与第一源极/漏极321之间的距离L3/L5可以不同于第一传输晶体管PS1的第二栅极电极352（或沟道区域的中心）与第三源极/漏极之间的距离。另外，第一上拉晶体管PU1的第一栅极电极351（或沟道区域的中心）与第一源极/漏极321之间的距离L3/L5可以大于第一传输晶体管PS1的第二栅极电极352（或沟道区域的中心）与第三源极/漏极之间的距离。
参照图10A，在第一区域Ⅰ的第一上拉晶体管PU1和第二上拉晶体管PU2中形成凹陷的工艺可以与在第二区域Ⅱ的第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PS1以及第二传输晶体管PS2中形成凹陷的工艺分开地执行。
在这样做时，可以减小第一上拉晶体管PU1和第二上拉晶体管PU2的电流量。
图11A是根据本发明构思的实施例的半导体器件的示意图。
参照图11A，在根据本发明构思的本实施例的半导体器件中，鳍式晶体管411可以布置在逻辑区域410中，鳍式晶体管421可以布置在SRAM区域420中。
鳍式晶体管411的栅极电极（或沟道区域的中心）与源极/漏极之间的距离和鳍式晶体管421的栅极电极（或沟道区域的中心）与源极/漏极之间的距离可以调整为不同。此外，施加到鳍式晶体管411的沟道的应力与施加到鳍式晶体管421的沟道的应力可以调整为不同。
在图11A，作为示例示出了逻辑区域410和SRAM区域420。然而，本发明构思不限于该示例。本发明构思还适用于提供逻辑区域410和形成其他存储器（例如，DRAM、MRAM、RRAM、PRAM等）的区域的情况。
图11B是根据本发明构思的实施例的半导体器件的示意图。
参照图11B，在根据本发明构思的本实施例的半导体器件中，不同的鳍式晶体管412和422可以布置在逻辑区域410中。
即，鳍式晶体管412的栅极电极（或沟道区域的中心）与源极/漏极之间的距离和鳍式晶体管422的栅极电极（或沟道区域的中心）与源极/漏极之间的距离可以调整为不同。此外，施加到鳍式晶体管412的沟道的应力与施加到鳍式晶体管422的沟道的应力可以调整为不同。
图11C是根据本发明构思的实施例的半导体器件的示意图。
参照图11C，在根据本发明构思的本实施例的半导体器件中，多个块（例如BLK1和BLK2）可以限定在衬底中。这里不同的鳍式晶体管可以布置在块BLK1和块BLK2的每一个块中。如图中所示，一个或多个鳍部F5或F6可以布置在块BLK1和块BLK2的每一个块中。布置在块BLK1中的鳍式晶体管的栅极电极（或沟道区域的中心）与源极/漏极之间的距离和布置在块BLK2中的鳍式晶体管的栅极电极（或沟道区域的中心）与源极/漏极之间的距离可以调整为不同。此外，施加到布置在块BLK1中的鳍式晶体管的沟道的应力与施加到布置在块BLK2中的鳍式晶体管的沟道的应力可以调整为不同。
图12是根据本发明构思的第八实施例的半导体器件的示意图。为了简单起见，下面的描述将集中于与根据本发明构思的第一实施例的半导体器件的差异上。
参照图12，在根据本发明构思的本实施例的半导体器件中，通过控制所使用的鳍部F11和F12或者鳍部F21和F22的数量来调节鳍式晶体管106或106a的电流量。
鳍式晶体管106包括彼此分离并且彼此平行的多个第一鳍部F11和F12。第一栅极电极147可以与第一鳍部F11和F12交叉。鳍式晶体管106a包括彼此分离并且彼此平行的多个第二鳍部F21和F22。第二栅极电极247可以与第二鳍部F21和F22交叉。
鳍式晶体管106的第一栅极电极147（或沟道区域的中心）与源极/漏极之间的距离可以不同于鳍式晶体管106a的第二栅极电极247（或沟道区域的中心）与源极/漏极之间的距离。另外地或可替换地，鳍式晶体管106的源极/漏极的杂质浓度可以不同于鳍式晶体管106a的源极/漏极的杂质浓度。
当鳍式晶体管106所使用的鳍部F11和F12的数量增加时，电流量可以增加。即，如果鳍式晶体管106的电流量在使用一个鳍部时为j，则在使用两个鳍部F11和F12时其变为2j。另外，如上所述，鳍式晶体管106a的电流量可以调节为略微不同于鳍式晶体管106的电流量。例如，鳍式晶体管106a的电流量可以约为2j+α或2j-α。
因此，根据本发明构思的本实施例，可以实现具有多种电流量的鳍式晶体管106和106a。
图13是根据本发明构思的实施例的半导体器件的示意图。为了简单起见，下面的描述将集中于与根据本发明构思的第八实施例的半导体器件的差异上。
参照图13，在根据本发明构思的本实施例的半导体器件中，可以通过控制所使用的鳍部F1a、F2a、F1b、F2b、F1c、F2c、F1d和F2d的数量来调节鳍式晶体管108、107、106以及101的电流量。
鳍式晶体管108和108a每个使用四个鳍部F1a或F2a。如果当使用一个鳍部时鳍式晶体管的电流量为j，则使用四个鳍部F1a的鳍式晶体管108的电流量为4j。另外，鳍式晶体管108a的电流量可以约为4j+α或4j-α。
鳍式晶体管107和107a每个使用三个鳍部F1b或F2b。使用三个鳍部F1b的鳍式晶体管107的电流量为3j。另外，鳍式晶体管107a的电流量可以约为3j+α或3j-α。
鳍式晶体管106和106a每个使用两个鳍部F1c或F2c。使用两个鳍部F1c的鳍式晶体管106的电流量为2j。另外，鳍式晶体管106a的电流量可以约为2j+α或2j-α。
鳍式晶体管101和101a每个使用一个鳍部F1d或F2d。使用一个鳍部F1d的鳍式晶体管101的电流量为j。另外，鳍式晶体管101a的电流量可以约为j+α或j-α。
因此，根据本发明构思的该实施例，可以实现具有多种电流量的鳍式晶体管108、108a、107、107a、106、106a、101以及101a。
图14至图26是示出在制造根据本发明构思的各实施例的半导体器件的方法中提供的各中间结构的示意图。在图14至图20中，仅示出了第一鳍式晶体管101（见图1），这是因为第一鳍式晶体管101的制造与第二鳍式晶体管201（见图1）的制造实质上相同。在图21至图26中，示出了第一鳍式晶体管101和第二鳍式晶体管201。图22和图25是分别沿图21和图24的A-A'线截取的剖面图。图23和图26是分别沿图21和图24的B-B'线和C-C'线截取的剖面图。
参照图14，第一鳍部F1形成在第一区域Ⅰ中。具体地，掩模图案2103形成在衬底100上，然后执行刻蚀工艺来形成第一鳍部F1。第一鳍部F1可以沿第二方向Y1延伸。沟槽121形成在第一鳍部F1的周围。掩模图案2103可以由包括氧化硅薄膜、氮化硅薄膜以及氮氧化硅薄膜中的至少一个的材料制成。
参照图15，元件隔离薄膜110形成为填充沟槽121。元件隔离薄膜110可以由包括氧化硅薄膜、氮化硅薄膜以及氮氧化硅薄膜中的至少一个的材料制成。
参照图16，使元件隔离薄膜110的上部凹陷以暴露包括其上部侧壁的第一鳍部F1的上部。凹陷工艺可以包括选择性刻蚀工艺。掩模图案2103可以在元件隔离薄膜110的形成之前或之后去除。
第一鳍部F1中从元件隔离薄膜110向上突出的部分可以通过外延工艺来形成。具体的，在形成元件隔离薄膜110之后，可以使用第一鳍部F1中从元件隔离薄膜110暴露的顶部表面作为种子来执行外延工艺。因此，在不使用凹陷工艺的情况下也可以形成第一鳍部F1的突出部分（包括上部侧壁）。
另外，用于控制阈值电压的掺杂工艺可以在第一鳍部F1上执行。当第一鳍式晶体管101是NMOS晶体管时，杂质可以是B。当第一鳍式晶体管101是PMOS晶体管时，杂质可以是P或As。
参照图17，使用掩模图案2104来执行刻蚀工艺，从而形成虚拟（dummy）栅极绝缘薄膜141和第一虚拟栅极电极143，其与第一鳍部F1交叉并且沿第一方向X1延伸。
例如，虚拟栅极绝缘薄膜141可以是氧化硅薄膜，并且第一虚拟栅极电极143可以是多晶硅。
参照图18，第一隔离物151形成在第一虚拟栅极电极143的侧壁和第一鳍部F1的上部侧壁上。
例如，绝缘层可以形成在所得到的具有第一虚拟栅极电极143的（图17的）结构上，然后可以执行回刻（etch-back）工艺，从而形成第一隔离物151。第一隔离物151可以暴露掩模图案2104的顶部表面和第一鳍部F1的顶部表面。第一隔离物151可以是氮化硅薄膜或氮氧化硅薄膜。
参照图19，层间绝缘薄膜155形成在所得到的具有第一隔离物151的（图18的）结构上。层间绝缘薄膜155可以是氧化硅薄膜。
接着，层间绝缘薄膜155被平坦化直到暴露出第一虚拟栅极电极143的顶部表面。结果，掩模图案2104被去除，从而暴露第一虚拟栅极电极143的顶部表面。
参照图20，虚拟栅极绝缘薄膜141和第一虚拟栅极电极143被去除。虚拟栅极绝缘薄膜141和第一虚拟栅极电极143的去除导致了沟槽123的形成，沟槽123使元件隔离薄膜110暴露。
参照图21至图23，第一栅极绝缘薄膜145和第一栅极电极147形成在沟槽123中。
第一栅极绝缘薄膜145可以包括具有比氧化硅薄膜的介电常数更大的介电常数的高K材料。第一栅极绝缘薄膜145可以包括例如HfO2、ZrO2或Ta2O5。第一栅极绝缘薄膜145可以沿沟槽123的侧壁和底部表面实质上共形地形成。
第一栅极电极147可以包括金属层MG1和MG2。如图中所示，第一栅极电极147可以包括两个或多个金属层MG1和MG2的叠层。第一金属层MG1控制功函数，第二金属层MG2填充由第一金属层MG1形成的空隙。第一金属层MG1可以包括例如TiN、TaN、TiC以及TaC中的至少一个。另外，第二金属层MG2可以包括W或Al。可替换地，第一栅极电极147可以不由金属制成，而由Si、SiGe等制成。
以如上所述的相同方式，第二栅极绝缘薄膜245和第二栅极电极247形成在第二区域Ⅱ中。第二栅极电极247可以包括金属层MG3和MG4。
参照图24至图26，第一凹陷125形成在第一区域Ⅰ中第一栅极电极147两侧的第一鳍部F1中，第二凹陷225形成在第二区域Ⅱ中第二栅极电极247两侧的第二鳍部F2中。
这里，形成第一凹陷125和第二凹陷225使得第一栅极电极147（或沟道区域的中心）与第一凹陷125之间的第一距离L1/L3不同于第二栅极电极247（或沟道区域的中心）与第二凹陷225之间的第二距离L2/L4。第一凹陷125的形成可以与第二凹陷225的形成分开执行。
例如，使用暴露第一区域Ⅰ但不暴露第二区域Ⅱ的第一掩模来在第一时间段内执行第一湿法刻蚀工艺。然后，使用暴露第二区域Ⅱ但不暴露第一区域Ⅰ的第二掩模来在与第一时间段不同的第二时间段内执行第二湿法刻蚀工艺。
另外地或可替换地，用来形成第一凹陷125的刻蚀剂可以不同于用来形成第二凹陷225的刻蚀剂。
例如，第一凹陷125可以不包括底切，第二凹陷225可以包括底切。可替换地，第一凹陷125的底切量和第二凹陷225的底切量可以调节为不同。因此，第一距离L1/L3和第二距离L2/L4可以变得不同。
参照图1至图3，第一源极/漏极161形成在第一凹陷125中，第二源极/漏极261形成在第二凹陷225中。第一源极/漏极161可以例如是凸起的源极/漏极。即，第一源极/漏极161的顶部表面可以高于第一层间绝缘薄膜155的顶部表面。
第一源极/漏极161的形成和第二源极/漏极261的形成可以通过外延工艺来实现。另外，形成第一源极/漏极161和第二源极/漏极261的材料可以根据第一鳍式晶体管101和第二鳍式晶体管201是PMOS晶体管还是NMOS晶体管而变化。
在外延工艺期间杂质可以原位掺杂。
图27至图30是示出在制造根据本发明构思的实施例的半导体器件的方法中提供的各中间结构的示意图。为了简单起见，下面的描述将集中于与上面参照图14至图26描述的制造方法的差异上。除了形成隔离物（即，图18的工艺）之外，制造根据本发明构思的本实施例的半导体器件的方法与制造根据本发明构思的第一实施例的半导体器件的方法实质上相同。
参照图27，n（n是自然数）个绝缘层451a和451b形成在第一区域Ⅰ和第二区域Ⅱ上。在图中，示出了n是2的情况。然而，本发明构思不限于该情况。
参照图28，使用暴露第一区域Ⅰ但不暴露第二区域Ⅱ的第一掩模460来对两个绝缘层451a和451b进行回刻。结果，第一隔离物151形成在第一虚拟栅极电极143的侧壁上。然后，第一掩模460被去除。
参照图29，形成暴露第二区域Ⅱ但不暴露第一区域Ⅰ的第二掩模470。然后，m（m是自然数）个绝缘层451c形成在第二区域Ⅱ上。在图中，作为示例示出了m是1的情况。然而，本发明不限于该情况。
参照图30，使用第二掩模470对绝缘层451a、451b以及451c进行回刻。结果，第二隔离物251形成在第二虚拟栅极电极243的侧壁上。
总之，为了使第一区域Ⅰ的第一隔离物151和第二区域Ⅱ的第二隔离物251具有不同厚度，通过对第一区域Ⅰ上形成的n个绝缘层451a和451b进行回刻来形成第一隔离物151。然后，通过对第二区域Ⅱ上形成的（n+m）个绝缘层451a、451b以及451c进行回刻来形成第二隔离物251。
图31至图32是示出在制造根据本发明构思的实施例的半导体器件的方法中提供的各中间结构的示意图。为了简单起见，下面的描述将集中于与上面参照图14至图26描述的制造方法的差异上。除了形成凹陷的工艺（即，参见图24至图26）和形成源极/漏极的工艺（即，外延工艺）之外，制造根据本发明构思的本实施例的半导体器件的方法与制造根据上面所示的本发明构思的实施例的半导体器件的方法实质上相同。
参照图31和图32，第一栅极电极147（或沟道区域的中心）与第一凹陷125之间的第一距离L1/L3实质上等于第二栅极电极247（或沟道区域的中心）与第二凹陷225之间的第二距离L2/L4，不像图24至图26所示的那样。
参照图32，形成了暴露第一区域Ⅰ但不暴露第二区域Ⅱ的第三掩模480。在利用杂质来原位掺杂第一凹陷125至第一杂质浓度的同时执行外延工艺。结果，形成第一源极/漏极161。然后，去除第三掩模480。
参照图6，形成了暴露第二区域Ⅱ但不暴露第一区域Ⅰ的第四掩模。在利用杂质来原位掺杂第二凹陷225至第二杂质浓度的同时执行外延工艺。结果，形成第二源极/漏极261。
在下文中，将参照图33至图35来描述在制造根据本发明构思的一些实施例的半导体器件的方法中可用的形成鳍部的方法。图33至图35中的方法可以是形成图12所示的多个鳍部的方法。该方法可以包括例如SIT工艺。在图33至图35中，作为示例示出了形成两个鳍部的方法。然而，本发明构思不限于该示例。
参照图33，牺牲图案501形成在衬底100上。然后，掩模层505形成在具有牺牲图案501的衬底100上。掩模层505可以沿具有牺牲图案501的衬底100的顶部表面共形地形成。牺牲图案501和掩模层505可以由具有彼此相对的刻蚀选择性的各材料来制成。例如，掩模层505可以包括氧化硅、氮化硅、氮氧化硅、光刻胶、旋涂玻璃（SOG）以及旋涂硬掩模（SOH）中的至少一种，牺牲图案501可以由与掩模层505的材料不同的上述材料中的一种而制成。
牺牲图案501和掩模层505可以通过物理气相淀积（PVD）工艺、化学气相淀积（CVD）工艺、原子层淀积（ALD）工艺以及旋涂工艺中的至少一种来形成。
参照图34，使用回刻工艺分别在牺牲图案501的侧壁上形成隔离物形状的掩模图案506。然后，去除牺牲图案501。掩模图案506可以具有实质上相等的宽度。沟槽511可以形成在各掩模图案506之间。
参照图35，使用掩模图案506作为刻蚀掩模来刻蚀衬底100。结果，可以形成具有预定宽度的鳍部F11和F12。沟槽512可以通过刻蚀工艺形成在相邻鳍部F11和F12之间。在刻蚀工艺中，各掩模图案506的上部也可以被刻蚀。因此，各掩模图案506的上部可以变为圆形。
各掩模图案506可以被去除，从而完成彼此分离并且具有预定宽度的鳍部F11和F12。
图36是包括根据本发明构思的一些实施例的半导体器件的电子系统1100的框图。
参照图36，根据本发明构思的实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）装置1120、存储装置1130、接口1140以及总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以通过总线1150彼此耦合。总线1150对应于传输数据的通道。
控制器1110可以包括微处理器、数字信号处理器、微控制器或能够执行与上述元件的功能类似的功能的逻辑元件中的至少一个。I/O装置1120可以包括小键盘、键盘以及显示装置。存储装置1130可以存储数据和/或命令。接口1140可以将数据传输到通信网络或者从通信网络接收数据。接口1140可以有线或无线地传输数据。例如，接口1140可以是天线或者无线收发器。电子系统1100可以还包括高速DRAM和/或高速SRAM以作为用于提高控制器1110的操作的操作存储器。根据本发明构思的实施例的鳍式场效应晶体管可以提供于存储装置1130内或者作为控制器1110或I/O装置1120的一部分而提供。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、网络平板电脑、无线手机、移动电话、数字音乐播放器、存储卡以及可以无线传输和/或接收信息的所有电子产品。
图37和图38是可以采用根据本发明构思的一些实施例的半导体器件的示例半导体系统。图37示出了平板PC，图38示出了笔记本电脑。根据本发明构思的实施例的上述半导体器件中的至少一个可用于平板PC、笔记本电脑等中。根据本发明构思的实施例的半导体器件可以适用于在图中没有示出的其他集成电路装置。
以上是详细描述，本领域技术人员应该理解，在实质上不背离本发明的原理的情况下可以对各实施例作出多种变形和修改。因此，本发明所公开的实施例仅用于通用的和描述性的意义，而并非为了限制的目的。

Claims (49)

1.一种集成电路，包括：
衬底上的特定导电类型的第一FET和第二FET，其中所述第一FET的第一源极/漏极区域与所述第一FET的第一沟道区域的中心之间的距离小于所述第二FET的第二源极/漏极区域与所述第二FET的第二沟道区域的中心之间的距离。
2.根据权利要求1所述的集成电路，其中所述第一源极/漏极区域和所述第一沟道区域的第一界面与所述第一沟道区域的中心之间的距离小于所述第二源极/漏极区域和所述第二沟道区域的第二界面与所述第二沟道区域的中心之间的距离。
3.根据权利要求1所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括特定晶格常数，并且其中所述第一源极/漏极区域向所述第一沟道区域施加的应力大于所述第二源极/漏极区域向所述第二沟道区域施加的应力。
4.根据权利要求3所述的集成电路，其中所述第一源极/漏极区域延伸经过所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的底切区域；并且
其中所述第二源极/漏极区域与所述第二FET的栅极结构对准。
5.根据权利要求1所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域分别包括第一凸起的源极/漏极区域和第二凸起的源极/漏极区域，其中所述第一源极/漏极区域延伸经过所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的第一底切区域；并且
其中所述第二源极/漏极区域延伸经过所述第二FET的栅极结构的最外侧下角而进入所述第二沟道区域，以限定在所述第二FET下面的第二底切区域。
6.根据权利要求1所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括与所述第一沟道区域和所述第二沟道区域的晶格常数不同的晶格常数。
7.根据权利要求1所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域分别包括第一凸起的源极/漏极区域和第二凸起的源极/漏极区域，其中所述第一凸起的源极/漏极区域环绕所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的底切区域；并且
其中所述第二源极/漏极区域与所述第二FET的栅极结构对准而形成。
8.根据权利要求1所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域分别包括第一凸起的源极/漏极区域和第二凸起的源极/漏极区域，其中所述第一凸起的源极/漏极区域环绕所述第一FET的栅极结构的最外侧下角而进入所述第一沟道区域，以限定在所述第一FET下面的第一底切区域；并且
其中所述第二凸起的源极/漏极区域环绕所述第二FET的栅极结构的最外侧下角而进入所述第二沟道区域，以限定在所述第二FET下面的第二底切区域。
9.根据权利要求1所述的集成电路，还包括：
第一隔离物，包括所述第一FET的栅极结构的外侧壁，以提供第一厚度；以及
第二隔离物，包括所述第二FET的栅极结构的外侧壁，以提供大于所述第一厚度的第二厚度。
10.根据权利要求9所述的集成电路，其中所述第一源极/漏极区域与所述第一隔离物自对准地形成，并且所述第二源极/漏极区域与所述第二隔离物自对准地形成。
11.根据权利要求9所述的集成电路，其中包含在所述第一隔离物中的层的数量小于包含在所述第二隔离物中的层的数量。
12.根据权利要求11所述的集成电路，其中所述第一源极/漏极区域与所述第一隔离物自对准地形成，并且所述第二源极/漏极区域与所述第二隔离物自对准地形成。
13.根据权利要求1所述的集成电路，其中所述第一FET和所述第二FET包括PMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料包括第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料包括比所述第一晶格常数大的第二晶格常数。
14.根据权利要求13所述的集成电路，其中所述第一材料包括Si，所述第二材料包括SiGe。
15.根据权利要求1所述的集成电路，其中所述第一FET和所述第二FET包括NMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料包括第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料包括比所述第一晶格常数小的第二晶格常数。
16.根据权利要求15所述的集成电路，其中所述第一材料包括Si，所述第二材料包括SiC。
17.根据权利要求1所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域都在所述衬底的一个表面下方凹陷。
18.根据权利要求1所述的集成电路，其中所述第一沟道区域和所述第二沟道区域包括各个鳍部，所述各个鳍部从所述衬底延伸以从装置隔离层突出，以提供分别位于所述第一源极/漏极区域和所述第二源极/漏极区域之间的各个鳍部的上部侧壁和顶部表面。
19.根据权利要求18所述的集成电路，其中所述各个鳍部中的至少一个包括在所述上部侧壁之间进行测量的为20nm或更小的宽度。
20.根据权利要求19所述的集成电路，其中所述各个鳍部中的至少一个包括侧壁图形转移鳍部。
21.根据权利要求1所述的集成电路，还包括：
第一栅极电极结构和第二栅极电极结构，其分别包含在所述第一FET和所述第二FET中，其中所述第一栅极电极结构和所述第二栅极电极结构各自包括：相应栅极电极结构的外侧部分中的第一导电栅极层；以及在由所述第一导电栅极层限定的凹陷中的、相应栅极电极结构的内侧部分中的第二导电栅极层。
22.根据权利要求21所述的集成电路，其中所述第一导电栅极层和所述第二导电栅极层分别包括第一金属层和第二金属层。
23.根据权利要求21所述的集成电路，其中所述第一金属层包括TiN、TaN、TiC、TaC、Si或SiGe，所述第二金属层包括W和/或Al。
24.根据权利要求1所述的集成电路，其中所述衬底包括体硅或绝缘体上硅衬底。
25.一种集成电路，包括：
衬底；
在所述衬底上的特定导电类型的第一FET，其包括第一栅极电极结构、第一源极/漏极区域以及第一沟道区域，其中在所述第一源极/漏极区域与所述第一沟道区域之间的第一界面从所述第一沟道区域的中心起在所述衬底中以第一距离与所述第一栅极电极结构对准；以及
在所述衬底上的特定导电类型的第二FET，其包括第二栅极电极结构、第二源极/漏极区域以及第二沟道区域，其中所述第二源极/漏极区域环绕所述第二栅极电极结构在所述衬底中的下外侧角，以便从所述第二沟道区域的中心起以第二距离在所述第二源极/漏极区域与所述第二沟道区域之间形成第二界面，所述第二距离小于所述第一距离。
26.根据权利要求25所述的集成电路，其中所述第一FET和所述第二FET包括PMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料包括第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料包括比所述第一晶格常数大的第二晶格常数。
27.根据权利要求26所述的集成电路，其中所述第一材料包括Si，所述第二材料包括SiGe。
28.根据权利要求25所述的集成电路，其中所述第一FET和所述第二FET包括NMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料包括第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料包括比所述第一晶格常数小的第二晶格常数。
29.根据权利要求28所述的集成电路，其中所述第一材料包括Si，所述第二材料包括SiC。
30.根据权利要求25所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域都在所述衬底的一个表面下方凹陷。
31.根据权利要求25所述的集成电路，其中所述第一沟道区域和所述第二沟道区域包括各个鳍部，所述各个鳍部从所述衬底延伸以从装置隔离层突出，以提供分别位于所述第一源极/漏极区域和所述第二源极/漏极区域之间的各个鳍部的上部侧壁和顶部表面。
32.根据权利要求25所述的集成电路，其中所述第一栅极电极结构和所述第二栅极电极结构各自包括：相应栅极电极结构的外侧部分中的第一导电栅极层；以及在由所述第一导电栅极层限定的凹陷中的、相应栅极电极结构的内侧部分中的第二导电栅极层。
33.根据权利要求32所述的集成电路，其中所述第一导电栅极层和所述第二导电栅极层分别包括第一金属层和第二金属层。
34.根据权利要求32所述的集成电路，其中所述第一金属层包括TiN、TaN、TiC、TaC、Si或SiGe，所述第二金属层包括W和/或Al。
35.根据权利要求25所述的集成电路，其中所述衬底包括体硅或绝缘体上硅衬底。
36.根据权利要求25所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括与所述第一沟道区域和所述第二沟道区域的晶格常数不同的晶格常数。
37.一种集成电路，包括：
衬底；
在所述衬底上的特定导电类型的第一FET，其包括第一栅极电极结构、第一源极/漏极区域以及第一沟道区域，其中所述第一源极/漏极区域环绕所述第一栅极电极结构在所述衬底中的下外侧角，以第一距离在所述第一源极/漏极区域与所述第一沟道区域之间形成第一界面，所述第一距离从所述第一沟道区域的中心开始；以及
在所述衬底上的特定导电类型的第二FET，其包括第二栅极电极结构、第二源极/漏极区域以及第二沟道区域，其中所述第二源极/漏极区域环绕所述第二栅极电极结构在所述衬底中的下外侧角，以第二距离在所述第二源极/漏极区域与所述第二沟道区域之间形成第二界面，所述第二距离从所述第二沟道区域的中心开始并且小于所述第一距离，使得所述第二源极/漏极区域向所述第二沟道区域施加的应力大于所述第一源极/漏极区域向所述第一沟道区域施加的应力。
38.根据权利要求37所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括与所述第一沟道区域和所述第二沟道区域的晶格常数不同的晶格常数，所述集成电路还包括：
在所述第一FET上的第一应力薄膜；以及
在所述第二FET上的第二应力薄膜。
39.根据权利要求37所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括与所述第一沟道区域和所述第二沟道区域的晶格常数不同的晶格常数。
40.根据权利要求37所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域都在所述衬底的一个表面下方凹陷。
41.一种集成电路，包括：
衬底；
在所述衬底上的特定导电类型的第一FET，其包括第一栅极电极结构、在所述第一栅极电极结构的侧壁上的第一隔离物结构、第一源极/漏极区域以及第一沟道区域，其中在所述第一源极/漏极区域与所述第一沟道区域之间的第一界面从所述第一沟道区域的中心起以第一距离与所述第一隔离物结构对准；以及
在所述衬底上的特定导电类型的第二FET，其包括第二栅极电极结构、在所述第二栅极电极结构的侧壁上的第二隔离物结构、第二源极/漏极区域以及第二沟道区域，所述第二隔离物结构包括比所述第一隔离物结构的隔离物层数更多的隔离物层数，其中在所述第二源极/漏极区域与所述第二沟道区域之间的第二界面从所述第二沟道区域的中心起以第二距离与所述第二隔离物结构对准，所述第二距离大于所述第一距离。
42.根据权利要求41所述的集成电路，其中所述第一FET和所述第二FET包括PMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料包括第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料包括比所述第一晶格常数大的第二晶格常数。
43.根据权利要求42所述的集成电路，其中所述第一材料包括Si，所述第二材料包括SiGe。
44.根据权利要求41所述的集成电路，其中所述第一FET和所述第二FET包括NMOS FET，所述第一沟道区域和所述第二沟道区域包括第一材料，所述第一材料包括第一晶格常数，并且所述第一源极/漏极区域和所述第二源极/漏极区域包括第二材料，所述第二材料包括比所述第一晶格常数小的第二晶格常数。
45.根据权利要求44所述的集成电路，其中所述第一材料包括Si，所述第二材料包括SiC。
46.根据权利要求41所述的集成电路，其中所述第一源极/漏极区域和所述第二源极/漏极区域都在所述衬底的一个表面下方凹陷。
47.根据权利要求41所述的集成电路，其中所述第一沟道区域和所述第二沟道区域包括各个鳍部，所述各个鳍部从所述衬底延伸以从装置隔离层突出，以提供分别位于所述第一源极/漏极区域和所述第二源极/漏极区域之间的各个鳍部的上部侧壁和顶部表面。
48.一种集成电路，包括：
特定导电类型的第一FET，其包含在衬底的逻辑区域中；以及
特定导电类型的第二FET，其在所述衬底的静态随机存取存储器区域中，其中所述第一FET的第一源极/漏极区域与所述第一FET的第一沟道区域的中心相隔的距离不同于所述第二FET的第二源极/漏极区域与所述第二FET的第二沟道区域的中心相隔的距离。
49.根据权利要求48所述的集成电路，其中所述第一源极/漏极区域和所述第一沟道区域之间的第一界面与所述第一沟道区域的中心分离的距离不同于所述第二源极/漏极区域和所述第二沟道区域之间的第二界面与所述第二沟道区域的中心分离的距离。
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