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KR102374108B1 - 스트레서를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

스트레서를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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KR102374108B1
KR102374108B1 KR1020150078246A KR20150078246A KR102374108B1 KR 102374108 B1 KR102374108 B1 KR 102374108B1 KR 1020150078246 A KR1020150078246 A KR 1020150078246A KR 20150078246 A KR20150078246 A KR 20150078246A KR 102374108 B1 KR102374108 B1 KR 102374108B1
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김도형
강동훈
이진욱
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Abstract

스트레서를 가지는 반도체 장치는 채널 영역과 소스/드레인 영역을 포함하는 핀 활성 영역 패턴, 상기 핀 활성 영역 패턴을 둘러싸는 소자 분리막, 상기 채널 영역 상의 게이트 패턴 및 상기 소스/드레인 영역 상의 스트레서를 포함하고, 상기 소자 분리막의 상면은 상기 채널 영역의 상면보다 낮고, 상기 소스/드레인 영역의 상면보다 높다.

Description

스트레서를 갖는 반도체 장치 및 그 제조 방법{Semiconductor device having stressor and method of fabricating the same}
본 발명은 스트레서를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 전기적 특성을 개선하기 위하여 상기 반도체 장치는 스트레서(stressor)를 포함할 수 있다. 상기 스트레서(stressor)는 핀 활성 영역 내에 트렌치를 형성하고, 상기 트렌치 내에 에피택셜 막을 성장시켜 형성할 수 있다. 반도체 소자의 전기적 특성을 더 향상시키려면 상기 스트레서(stressor)의 부피가 커야 한다. 그러나 서로 인접한 스트레서들 사이에 전기적 단락이 발생할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 일 과제는 전기적 특성이 개선된 반도체 장치들을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 일 과제는 상기 반도체 장치들의 제조 방법들을 제공하는 것이다.
그러나, 본 발명의 기술적 사상이 해결하고자 하는 과제들은 상술한 과제들에 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 다양하게 확장될 수 있을 것이다.
본 발명의 기술적 사상의 예시적인 일 실시예에 의한 반도체 장치는 상부 영역과 하부 영역을 포함하는 핀 활성 영역 패턴, 상기 핀 활성 영역 패턴을 둘러싸는 소자 분리막 패턴, 상기 상부 영역 상의 게이트 패턴, 및 상기 하부 영역 상의 스트레서를 포함하고, 상기 소자 분리막 패턴의 상면은 상기 상부 영역의 상면보다 낮고, 상기 하부 영역의 상면보다 높다.
상기 스트레서는 상기 소자 분리막 패턴과 인접한 상기 하부 영역 상에 개재되며, 인접한 다른 스트레서와 상기 소자 분리막 패턴을 사이에 두고 서로 이격될 수 있다.
상기 핀 활성 영역 패턴의 하부 영역은 상기 소자 분리막 패턴으로 둘러싸이고, 상기 핀 활성 영역 패턴의 상부 영역은 상기 소자 분리막 패턴의 상면으로부터 돌출하는 것을 포함하고, 상기 게이트 패턴은 상기 상부 영역의 상면 및 측면들과 접하며 상기 소자 분리막 패턴 상으로 연장할 수 있다.
상기 상부 영역에 인접하는 상기 소자 분리막 패턴의 상면과 상기 하부 영역에 인접하는 상기 소자 분리막 패턴의 상면은 실질적으로 동일 평면 상에 위치할 수 있다.
상기 상부 영역의 상면은 상기 하부 영역의 상면보다 높고, 상기 스트레서의 상면은 상기 소자 분리막 패턴의 상면보다 높을 수 있다.
상기 핀 활성 영역 패턴의 상부 영역, 상기 스트레서 및 상기 게이트 패턴은 SRAM 메모리 소자의 PMOS 트랜지스터를 구성할 수 있다.
상기 스트레서는 상기 소자 분리막 패턴의 측벽을 덮을 수 있다.
본 발명의 기술적 사상의 다른 예시적인 실시예에 의한 반도체 장치는 제1 영역에 제공되는 복수의 제1 핀 활성 영역 패턴들, 상기 복수의 제1 핀 활성 영역 패턴들 각각은 제1 상부 영역과 제1 하부 영역을 포함하고, 제2 영역에 제공되는 복수의 제2 핀 활성 영역 패턴들, 상기 복수의 제2 핀 활성 영역 패턴들 각각은 제2 상부 영역과 제2 하부 영역을 포함하고, 상기 제1 핀 활성 영역 패턴들을 둘러싸는 제1 소자 분리막 패턴과 상기 제2 핀 활성 영역 패턴들을 둘러싸는 제2 소자 분리막 패턴, 및 상기 각 제1 하부 영역 상의 제1 스트레서 및 상기 각 제2 하부 영역 상의 제2 스트레서를 포함하고, 상기 제1 소자 분리막 패턴의 상면은 상기 제1 하부 영역의 상면과 실질적으로 동일 평면 상에 위치하거나 높고, 상기 제2 소자 분리막 패턴의 상면은 상기 제2 하부 영역의 상면보다 높다.
상기 제1 소자 분리막 패턴의 상면은 상기 제1 상부 영역의 상면보다 낮고 상기 제2 소자 분리막 패턴의 상면은 상기 제2 상부 영역의 상면보다 낮으며, 상기 제1 상부 영역의 상면과 상기 제2 상부 영역의 상면은 실질적으로 동일 평면 상에 위치하고, 상기 제1 소자 분리막 패턴의 상면은 상기 제2 소자 분리막 패턴의 상면보다 낮을 수 있다.
상기 제1 핀 활성 영역 패턴의 상기 제1 하부 영역은 상기 제1 소자 분리막 패턴으로 둘러싸이고, 상기 제1 핀 활성 영역 패턴의 상기 제1 상부 영역은 상기 제1 소자 분리막 패턴의 상면으로부터 돌출하고, 및 상기 제2 핀 활성 영역 패턴의 상기 제2 하부 영역은 상기 제2 소자 분리막 패턴으로 둘러싸이고, 상기 제2 핀 활성 영역 패턴의 상기 제2 상부 영역은 상기 제2 소자 분리막 패턴의 상면으로부터 돌출하는 것을 포함하고, 상기 제1 소자 분리막 패턴의 상면으로부터 돌출한 상기 제1 상부 영역의 핀 높이는 상기 제2 소자 분리막 패턴의 상면으로부터 돌출한 상기 제2 상부 영역의 핀 높이보다 클 수 있다.
상기 반도체 장치는 상기 제1 상부 영역 상의 제1 게이트 패턴 및 상기 제2 상부 영역 상의 제2 게이트 패턴을 더 포함하고, 상기 제1 게이트 패턴은 상기 제1 상부 영역의 상면 및 측벽들과 접하며 상기 제1 소자 분리막 패턴 상으로 연장하고, 상기 제2 게이트 패턴은 상기 제2 상부 영역의 상면 및 측면들과 접하며 상기 제2 소자 분리막 패턴 상으로 연장할 수 있다.
상기 제1 스트레서는 상기 제1 소자 분리막 패턴에 인접한 상기 제1 하부 영역 상에 개재되며 인접한 다른 제1 스트레서와 접촉하고, 및 상기 제2 스트레서는 상기 제2 소자 분리막 패턴에 인접한 상기 제2 하부 영역 상에 개재되며 인접한 다른 제2 스트레서와 상기 제2 소자 분리막 패턴을 사이에 두고 서로 이격될 수 있다.
상기 제1 상부 영역의 상면은 상기 제1 하부 영역의 상면보다 높고 상기 제1 스트레서의 상면은 상기 제1 소자 분리막 패턴의 상면보다 높으며, 및 상기 제2 상부 영역의 상면은 상기 제2 하부 영역의 상면보다 높고 상기 제2 스트레서의 상면은 상기 제2 소자 분리막 패턴의 상면보다 높을 수 있다.
상기 제1 영역은 로직 소자의 PMOS 트랜지스터 영역을 포함하고 상기 제2 영역은 SRAM 메모리 소자의 PMOS 트랜지스터 영역을 포함할 수 있다.
상기 제1 하부 영역의 상면은 상기 제2 하부 영역의 상면과 실질적으로 동일 평면 상에 위치할 수 있다.
삭제
본 발명의 기술적 사상의 또 다른 예시적인 실시예에 의한 반도체 장치의 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판을 제공하고, 상기 기판의 상기 제1 영역 및 상기 제2 영역 각각에 제1 소자 분리막 패턴 및 제2 소자 분리막 패턴을 형성하고, 상기 제2 영역의 상기 제2 소자 분리막 패턴의 상부를 선택적으로 제거하고, 상기 기판 상부가 노출되도록 상기 제1 및 제2 소자 분리막 패턴들을 일부 제거하여 상기 제1 영역 및 상기 제2 영역 각각에 제1 핀 활성 영역 패턴 및 제2 핀 활성 영역 패턴을 형성하고, 상기 제1 핀 활성 영역 패턴을 부분적으로 제거하여 상기 제1 소자 분리막 패턴의 상면보다 낮은 바닥면을 가지는 상기 제1 핀 활성 영역 패턴의 제1 트렌치를 형성하고, 및 상기 제1 소자 분리막 패턴에 의해 자기 정렬되도록 상기 제1 트렌치의 상기 바닥면 상에 제1 스트레서를 형성하는 것을 포함한다.
상기 제1 영역은 SRAM 메모리 소자의 PMOS 트랜지스터 영역을 포함하고 상기 제2 영역은 로직 소자의 PMOS 트랜지스터 영역을 포함하도록 형성할 수 있다.
상기 제2 핀 활성 영역 패턴을 부분적으로 제거하여 상기 제2 핀 활성 영역 패턴의 제2 트렌치를 형성하고, 및 상기 제2 트렌치 내에 제2 스트레서를 형성하는 것을 더 포함하고, 상기 제1 및 제2 핀 활성 영역 패턴들을 부분적으로 제거하는 것은, 상기 제1 및 제2 핀 활성 영역 패턴들 상에 각각 제1 및 제2 게이트 패턴들을 선택적으로 형성하고, 및 상기 제1 및 제2 게이트 패턴들을 식각 마스크로 하여 상기 제1 및 제2 핀 활성 영역 패턴들 각각의 일부를 동시에 식각하는 것을 포함할 수 있다.
상기 제1 및 제2 게이트 패턴들 각각은 예비 게이트 패턴을 포함하고, 상기 제1 트렌치 및 상기 제2 트렌치를 형성한 후, 상기 제1 및 제2 게이트 패턴을 제거하고 제1 및 제2 핀 활성 영역 패턴들 상에 제3 및 제4 게이트 패턴들을 각각 형성하는 것을 더 포함할 수 있다.
상기 제2 트렌치를 형성하는 것은 상기 제2 트렌치의 바닥면은 상기 제2 소자 분리막 패턴의 상면과 실질적으로 동일 평면 상에 위치하거나 상기 제2 소자 분리막 패턴의 상면보다 낮도록 형성할 수 있다.
상기 제1 핀 활성 영역 패턴의 상면은 상기 제2 핀 활성 영역 패턴의 상면과 실질적으로 동일 평면 상에 위치하도록 형성하고, 상기 제1 핀 활성 영역 패턴의 상면은 상기 제1 트렌치의 바닥면보다 높고 상기 제2 핀 활성 영역 패턴의 상면은 상기 제2 트렌치의 바닥면보다 높도록 형성할 수 있다.
상기 제1 및 제2 트렌치들을 형성하는 것은 상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면과 실질적으로 동일 평면 상에 위치하도록 형성할 수 있다.
상기 제1 스트레서는 상기 제1 소자 분리막 패턴을 사이에 두고 인접한 다른 제1 스트레서와 서로 이격되고, 제2 스트레서는 인접한 다른 제2 스트레서와 접촉하도록 형성될 수 있다.
상기 제1 핀 활성 영역 패턴을 형성하는 것은 상기 제1 소자 분리막 패턴으로 둘러싸인 제1 하부 영역 및 상기 제1 소자 분리막 패턴의 상면으로부터 돌출하는 제1 상부 영역을 포함하도록 형성하고, 및 상기 제2 핀 활성 영역 패턴을 형성하는 것은 상기 제2 소자 분리막 패턴으로 둘러싸인 제2 하부 영역 및 상기 제2 소자 분리막 패턴의 상면으로부터 돌출하는 제2 상부 영역을 포함하도록 형성하고, 상기 제1 소자 분리막 패턴의 상면으로부터 돌출한 상기 제1 상부 영역의 핀 높이는 상기 제2 소자 분리막 패턴의 상면으로부터 돌출한 상기 제2 상부 영역의 높이보다 작도록 형성할 수 있다.
상기 제2 영역의 상기 제2 소자분리막 패턴의 상부를 선택적으로 제거하는 것은 상기 제2 소자 분리막 패턴의 상면이 상기 제1 소자 분리막 패턴의 상면보다 낮도록 형성하는 것을 포함하고, 상기 제1 및 제2 핀 활성 영역 패턴들은 실질적으로 동일 평면 상에 위치하도록 형성할 수 있다.
본 발명의 기술적 사상의 또 다른 예시적인 실시예에 의한 반도체 장치의 제조 방법은 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 기판 상에 마스크층을 형성하고, 상기 마스크 층 및 상기 기판을 선택적으로 식각하여 상기 제1 영역 및 상기 제2 영역 각각에 제1 소자 분리막 패턴 및 제2 소자 분리막 패턴을 형성하고, 상기 제2 영역의 상기 마스크층 및 상기 제2 소자 분리막 패턴 각각의 일부를 제거하고, 상기 제1 영역의 상기 마스크 층과 상기 제2 영역의 상기 마스크 층의 나머지를 제거하고, 상기 제1 소자 분리막 패턴 및 제2 분리막 패턴 각각의 상부를 제거하여 상기 제1 영역에 복수의 제1 핀 활성 영역 패턴들 및 상기 제2 영역에 복수의 제2 핀 활성 영역 패턴들을 형성하고, 상기 제1 핀 활성 영역 패턴들 상에 제1 게이트 패턴들 및 상기 제2 핀 활성 영역 패턴들 상에 제2 게이트 패턴들을 형성하고, 상기 제1 게이트 패턴들 및 상기 제2 게이트 패턴들을 식각 마스크로 하여 상기 제1 핀 활성 영역 패턴들을 부분적으로 식각하여 제1 트렌치를 형성하고 상기 제2 핀 활성 영역 패턴들을 부분적으로 식각하여 제2 트렌치를 형성하고, 및 상기 제1 트렌치 내에 제1 스트레서들 및 상기 제2 트렌치 내에 제2 스트레서들을 형성하는 것을 포함하고, 상기 제1 소자분리막 패턴의 상면은 상기 제1 트렌치의 바닥면보다 높고 상기 제1 스트레서들은 상기 제1 소자 분리막 패턴에 의해 자기 정렬적으로 형성된다.
삭제
상기 기판 상에 마스크층을 형성하는 것은 상기 기판 상에 실리콘 산화막 및 실리콘 질화막을 순차적으로 형성하는 포함할 수 있다.
상기 제2 영역의 상기 마스크층 및 상기 제2 소자 분리막 패턴 각각의 일부를 제거하는 것은 상기 제2 영역의 상기 실리콘 질화막 두께의 적어도 반 이상을 건식 식각 또는 습식 식각 공정을 이용하여 제거하는 것을 포함하고, 상기 제1 영역의 상기 마스크 층과 상기 제2 영역의 상기 마스크 층의 나머지를 제거하는 것은 상기 제1 영역의 상기 실리콘 질화막과 상기 제2 영역의 상기 나머지 실리콘 질화막을 습식 식각 공정을 이용하여 제거하는 것을 포함하고, 상기 제1 및 제2 핀 활성 영역 패턴들을 형성하기 위한 상기 제1 소자 분리막 패턴 및 제2 소자 분리막 패턴 각각의 상부를 제거하는 것은 습식 식각 및/또는 건식 식각 공정을 이용하여 상기 실리콘 산화막과 함께 상기 제1 소자 분리막 패턴 및 제2 소자 분리막 패턴의 상부들을 제거하는 것을 포함할 수 있다.
상기 제1 및 제2 게이트 패턴들은 예비 게이트 패턴들을 포함하고, 및 상기 제1 및 제2 트렌치들을 형성한 후, 상기 제1 및 제2 게이트 패턴들을 제거하고, 및 상기 제1 및 제2 핀 활성 영역 패턴들 상에 각각 제3 및 제4 게이트 패턴들을 형성하는 것을 더 포함할 수 있다.
상기 제1 트렌치 내에 제1 스트레서들 및 상기 제2 트렌치 내에 제2 스트레서들을 형성하는 것은 상기 제1 및 제2 트렌치들 각각의 내측면 및 바닥면을 따라 컨포멀하게 제1 에피택셜 막을 형성하고, 상기 제1 에피택셜막 상에 제2 에피택셜막을 형성하고, 및 상기 제2 에피택셜막 상에 제3 에피택셜막을 형성하는 것을 포함하고, 상기 제1 에피택셜막의 실리콘 함량은 제2 에피택셜막의 실리콘 함량보다 크고 제3 에피택셜막의 실리콘 함량보다 적도록 형성할 수 있다.
상기 제1 소자 분리막 패턴의 상면은 상기 제1 핀 활성 영역 패턴의 상면보다 낮고 상기 제1 트렌치의 바닥면보다 높도록 형성하고, 및 상기 제2 소자 분리막 패턴의 상면은 상기 제2 핀 활성 영역 패턴의 상면보다 낮고 상기 제2 트렌치의 바닥면과 실질적으로 동일 평면 상에 위치하거나 높도록 형성하고, 상기 제1 소자 분리막 패턴의 상면은 상기 제2 소자 분리막 패턴의 상면보다 높도록 형성할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
예시적인 실시예들에 따르면, 스트레서(stressor)의 부피를 증가시켜 반도체 장치의 전기적 특성을 개선할 수 있다. 또한, 인접한 스트레서들(stressor) 사이에 절연성 펜스 패턴을 형성하여 이들간의 전기적 단락을 방지할 수 있다.
기타 다양한 효과들은 상세한 설명 내에 언급될 것이다.
도 1은 본 발명의 기술적 사상의 예시적인 실시예에 따른 반도체 장치의 도면이다.
도 2a 및 2b는 상기 반도체 장치의 레이아웃도들이고, 도 2c는 상기 반도체 장치의 일 예의 등가 회로도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 기술적 사상의 예시적인 실시예에 따른 반도체 장치의 도면들로서, 도 3a는 도 2a의 I-I' 라인을 따라 절단한 예시적인 단면도이고, 도 3b는 도 2a 의 II-II' 라인을 따라 절단한 예시적인 단면도이고, 도 3c는 도 2b의 III-III' 라인을 따라 절단한 예시적인 단면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 다른 예시적인 실시예들의 단면도들이다.
도 5a는 도 2a, 도 3a, 및 도 3b의 사시도이고, 도 5b는 도 2b 및 도 3c의 사시도이다.
도 6a 내지 도 15a, 도 6b 내지 도 15b, 및 도 6c 내지 도 15c는 도 1, 도 2a, 도 2b, 도 2c, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 5a, 및 도 5b의 반도체 장치의 제조 방법을 설명하기 위한 도면들이고, 도 6a 내지 도 15a는 도 2a의 I-I' 라인을 따라 절단한 단면에 대응하는 단면도들이고, 도 6b 내지 도 15b는 도 2a의 II-II' 라인을 따라 절단한 단면에 대응하는 단면도들이고, 도 6c 내지 도 15c는 도 2b의 III-III' 라인을 따라 절단한 단면에 대응하는 단면도들이다.
도 16은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 상기 반도체 장치들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 17 및 도 18은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 예시적인 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
여기에서 사용된 "및/또는" 용어는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 예시적인 실시예에 따른 반도체 장치(100)를 나타내는 도면이다. 상기 반도체 장치(100)은 로직 영역(110) 및 메모리 영역(120)을 포함할 수 있다.
예시적인 실시예에 의하면, 상기 로직 영역(110)은 PMOS 트랜지스터 영역을 포함할 수 있다. 일 예로, 상기 로직 영역(110)은 NMOS 트랜지스터 영역을 더 포함할 수 있다.
예시적인 실시예에 의하면, 상기 메모리 영역(120)은 SRAM 메모리 소자 영역일 수 있다. 일 예로, 상기 SRAM 메모리 소자 영역은 PMOS 트랜지스터 영역을 포함할 수 있다. 다른 예로 상기 SRAM 메모리 소자 영역은 NMOS 트랜지스터 영역을 더 포함할 수 있다.
예시적인 실시예에 의하면, 상기 메모리 영역(120)은 다른 메모리 소자가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)일 수 있다.
도 2a는 상기 로직 영역(110)의 레이아웃도이고 도 2b는 상기 메모리영역(120)의 레이아웃도이고, 도 2c는 상기 메모리 영역(120)의 일 예로서 상기 SRAM 메모리 소자 영역의 등가 회로도이다.
도 2c를 참조하면, 상기 SRAM 메모리 소자 영역은 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트들은 워드 라인(WL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 NMOS 트랜지스터일 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 2a를 참조하면, 상기 로직 영역(110)은 기판(130, 도 3a 내지 도 3c 참조)의 상면과 평행한 제2 방향(Y 방향)으로 연장하며 라인 또는 바(bar) 형태를 갖는 핀 활성 영역 패턴들(140), 및 상기 기판(130)의 상면과 평행하며 상기 핀 활성 영역 패턴들(140)과 수직하게 교차하며 제1 방향(X 방향)으로 연장하는 게이트 패턴들(160)을 포함할 수 있다. 상기 핀 활성 영역 패턴들(140)은 상기 제1 방향(X 방향)을 따라 복수로 배치될 수 있고, 상기 게이트 패턴들(160)은 상기 제2 방향(Y 방향)을 따라 복수로 배치될 수 있다. 상기 핀 활성 영역 패턴들(140)은 제1 소자 분리막 패턴(150)에 의해 둘러싸일 수 있다. 상기 핀 활성 영역 패턴들(140) 각각은 상기 게이트 패턴(160)과 중첩하는 제1 상부 영역(142)과 상기 게이트 패턴(160)과 중첩하지 않는 제1 하부 영역(145)을 포함할 수 있다. 상기 제1 하부 영역(145)은 인접하는 게이트 패턴들(160)의 사이에 형성 될 수 있다. 상기 제1 상부 영역(142)의 상면은 상기 제1 하부 영역(145)의 상면보다 높을 수 있다. 예를 들어, 상기 제1 상부 영역(142)는 채널이 형성될 영역일 수 있고, 상기 제1 하부 영역(145)은 제1 소스/드레인 영역(147, 도 3a 내지 도 3c 참조)이 형성될 영역일 수 있다. 상기 제1 소스/드레인 영역(147)은 제1 스트레서(147, 도 3a 내지 도 3c 참조)를 포함할 수 있다.
예시적인 실시예에 의하면, 상기 제1 하부 영역(145)은 상기 제1 소자 분리막 패턴(150)에 의해 둘러싸일 수 있고, 상기 제1 상부 영역(142)은 상기 제1 소자 분리막 패턴(150)의 상면으로부터 돌출될 수 있다.
도 2b를 참조하면, 상기 로직 영역(110)과 마찬가지로, 상기 메모리 영역(120)은 상기 제2 방향(Y 방향)으로 연장하며 상기 제1 방향(X 방향)을 따라 복수로 배치되는 라인 또는 바(bar) 형태를 갖는 핀 활성 영역 패턴들(140), 및 상기 제2 방향(Y 방향)과 수직인 제1 방향(X 방향)으로 연장하고 상기 제2 방향(Y 방향)을 따라 복수로 배치되는 게이트 패턴들(160)을 포함할 수 있다. 상기 핀 활성 영역 패턴들(140) 각각은 제2 방향(Y 방향)을 따라 서로 이격될 수 있고, 상기 게이트 패턴들(160) 각각은 제1 방향(X 방향)을 따라 서로 이격될 수 있다.
상기 핀 활성 영역 패턴들(140)은 제2 소자 분리막 패턴(152)에 의해 둘러싸일 수 있다. 상기 핀 활성 영역 패턴들(140) 각각은 상기 게이트 패턴(160)과 중첩하는 제2 상부 영역(143)과 상기 게이트 패턴(160)과 중첩하지 않는 제2 하부 영역(146)을 포함할 수 있다.
상기 제2 하부 영역(146)은 인접하는 게이트 패턴들(160)의 사이에 형성 될 수 있다. 상기 제2 상부 영역(143)의 상면은 상기 제2 하부 영역(146)의 상면보다 높을 수 있다. 예를 들어, 상기 제2 상부 영역(143)는 채널이 형성될 영역일 수 있고, 상기 제2 하부 영역(146)은 제2 소스/드레인 영역(148, 도 3a 내지 도 3c 참조)이 형성될 영역일 수 있다. 상기 제2 소스/드레인 영역(148)은 제2 스트레서(148, 도 3a 내지 도 3c 참조)를 포함할 수 있다.
예시적인 실시예에 의하면, 상기 제2 하부 영역(146)은 상기 제2 소자 분리막 패턴(152)에 의해 둘러싸일 수 있고, 상기 제2 상부 영역(143)은 상기 제2 소자 분리막 패턴(152)의 상면으로부터 돌출될 수 있다.
예시적인 실시예에 의하면, 제1 풀업 트랜지스터(PU1)를 구성하는 핀 활성 영역 패턴(140)과 제2 풀업 트랜지스터(PU2)를 구성하는 핀 활성 영역 패턴(140) 사이의 거리(L1)는 이들 각각과 서로 인접하는 다른 핀 활성 영역 패턴(140)과의 거리(L2)보다 작을 수 있다. 따라서 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)는 다른 트랜지스터들에 비하여 상대적으로 가깝게 위치할 수 있다.
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도 3a, 도 3b, 및 도 3c는 본 발명의 기술적 사상의 예시적인 실시예에 따른 반도체 장치의 도면들로서, 도 3a는 도 2a의 I-I' 라인을 따라 절단한 예시적인 단면도이고, 도 3b는 도 2a 의 II-II' 라인을 따라 절단한 예시적인 단면도이고, 도 3c는 도 2b의 III-III' 라인을 따라 절단한 예시적인 단면도이다.
도 3a, 도 3b, 및 도 3c를 참조하면, 본 발명의 기술적 사상의 예시적인 실시예에 의한 반도체 장치(100)는 상기 기판(130) 상의 상기 핀 활성 영역 패턴들(140), 상기 핀 활성 영역 패턴들(140) 각각의 측면을 둘러싸는 상기 제1 및 제2 소자 분리막 패턴들(150, 152), 상기 게이트 패턴들(160), 내부 스페이서(170), 외부 스페이서(172), 하부 층간 절연막(174), 스토퍼 층(175), 및 상부 층간 절연막(180)을 포함할 수 있다.
상기 기판(130)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 핀 활성 영역 패턴들(140)은 상기 기판(130)으로부터 돌출할 수 있다. 상기 핀 활성 영역 패턴들(140)은 상기 기판(130)의 일부일 수 있다. 예를 들어, 상기 핀 활성 영역 패턴들(140)은 상기 기판(130)과 물질적으로 연속할 수 있다. 상기 핀 활성 영역 패턴들(140) 각각은 상기 제1 및 제2 소자 분리막 패턴들(150, 152)에 의해 둘러싸인 하부 핀 활성 영역(140L) 및 상기 제1 및 제2 소자 분리막 패턴들(150, 152)의 상면으로부터 돌출한 상부 핀 활성 영역(140U)을 포함할 수 있다. 상기 상부 핀 활성 영역(140U)은 상기 제1 및 제2 상부 영역들(142, 143)을 포함할 수 있고, 상기 하부 핀 활성 영역(140L)은 상기 제1 및 제2 하부 영역들(145, 146)을 포함할 수 있다.
상기 게이트 패턴들(160)은 상기 제1 및 제2 상부 영역들(142, 143)의 상면들 및 측면들을 부분적으로 덮으면서 상기 제1 및 제2 소자 분리막 패턴들(150,152) 상으로 연장할 수 있다.
상기 제1 소스/드레인 영역(147)은 상기 로직 영역(110)에 개재되고 상기 제2 소스/드레인 영역(148)은 상기 메모리 영역(120)에 개재될 수 있다. 상기 제1 소스/드레인 영역(147)은 인접하는 상기 제1 상부 영역들(142) 사이의 상기 제1 하부 영역(145) 상에 위치할 수 있다. 상기 제2 소스/드레인 영역(148)은 인접하는 상기 제2 상부 영역들(143) 사이의 상기 제2 하부 영역(146) 상에 위치할 수 있다.
상기 제1 및 제2 상부 영역들(142, 143)은 상기 게이트 패턴(160)으로 덮인 상기 상부 핀 활성 영역(140U)에 위치할 수 있다.
상기 제1 및 제2 하부 영역들(145, 146)은 상기 게이트 패턴(160)으로 덮이지 않는 상기 하부 핀 활성 영역(140L)에 위치할 수 있다.
예시적인 실시예에 의하면, 상기 제1 하부 영역(145) 상에는 제1 스트레서(147)가 형성될 수 있고, 상기 제2 하부 영역(146) 상에는 제2 스트레서(148)가 형성될 수 있다. 상기 제1 및 제2 스트레서들(147, 148)은 에피택셜막을 포함할 수 있다. 예를 들어, 상기 제1 스트레서(147)는 상기 제1 하부 영역(145) 상에 순차적으로 형성되는 제1 에피택셜막(147a), 제2 에피택셜막(147b), 및 제3 에피택셜막(147c)를 포함할 수 있다. 또한, 상기 제2 스트레서(148)는 상기 제2 하부 영역(146) 상에 순차적으로 형성되는 제1 에피택셜막(148a), 제2 에피택셜막(148b), 및 제3 에피택셜막(148c)을 포함할 수 있다.
예시적인 실시예에 의하면, 상기 제1 내지 제3 에피택셜막들(147a, 147b, 147c, 148a, 148b, 148c)은 각각 수직 성장된 실리콘 게르마늄(elevated SiGe) 막을 포함할 수 있다. 이 경우, 상기 제1 에피택셜막(147a, 148a)의 실리콘 함량은 상기 제2 에피택셜막(147b, 148b)의 실리콘 함량보다 클 수 있고, 상기 제3 에피택셜막(147c, 148c)의 실리콘 함량보다 적을 수 있다. 다른 실시예에서, 상기 제1 내지 제3 에피택셜막들(147a, 147b, 147c, 148a, 148b, 148c)은 불순물이 도핑되고 수직 성장된 실리콘(elevated Si) 막을 포함할 수 있다.
예시적인 실시예에 의하면, 상기 제1 및 제2 스트레서들(147, 148)의 각각은 상기 제1 상부 영역들(142) 사이 또는 상기 제2 상부 영역들(143) 사이의 상기 상부 핀 활성 영역(140U)의 상면으로부터 소정의 깊이(D)를 가지고 상기 하부 핀 활성 영역(140L)의 상면까지 확장할 수 있다. 상기 제1 및 제2 스트레서들(147, 148)의 각 하면은 상기 하부 핀 활성 영역(140L) 또는 상기 제1 및 제2 하부 영역들(145, 146)의 상면과 접촉할 수 있다. 이 경우, 도 3a 및 도 3b에 도시된 바와 같이, 상기 제1 하부 영역(145)의 상면은 상기 제1 상부 영역(142)의 상면보다 낮을 수 있고, 상기 제1 하부 영역(145)의 상면은 상기 제1 소자 분리막 패턴(150)의 상면과 실질적으로 동일 평면 상에 위치할 수 있다. 도 5b에 도시된 바와 같이, 상기 제2 하부 영역(146)의 상면은 상기 제2 상부 영역(143)의 상면보다 낮을 수 있다. 도 3c에 도시된 바와 같이, 상기 제2 하부 영역(146)의 상면은 상기 제2 소자 분리막 패턴(152)의 상면보다 낮을 수 있다.
예시적인 실시예에 의하면, 상기 로직 영역(110)의 상기 제1 스트레서(147)는 인접 다른 스트레서와 서로 접촉할 수 있다. 이들 사이에 보이드(VD)가 형성 될 수 있다. 상기 메모리 영역(120)의 상기 제2 스트레서(148)는 상기 제2 소자 분리막 패턴(152)의 돌출된 절연성 펜스 패턴(154)을 사이에 두고 인접 다른 스트레서와 서로 이격 될 수 있다. 즉, 상기 제1 스트레서(147)는 상기 제1 소자 분리막 패턴(150)에 인접하는 상기 제1 소스/드레인 영역(145) 상에 개재되며, 인접한 다른 제1 스트레서(147)와 접촉할 수 있고, 상기 제2 스트레서(148)는 상기 제2 소자 분리막 패턴(152)에 인접하는 상기 제2 하부 영역(146) 상에 개재되며, 인접한 다른 제2 스트레서(148)와 상기 소자 분리막 패턴(152)을 사이에 두고 서로 이격될 수 있다.
예시적인 실시예에 의하면, 상기 제1 및 제2 스트레서들(147, 148)의 각 하면은 상기 하부 핀 활성 영역(140L)의 상면보다 낮을 수 있다. 이 경우, 도면에 표시되지 않았으나, 상기 제1 하부 영역(145)의 상면은 상기 제1 소자 분리막 패턴(150)의 상면보다 낮을 수 있다.
예시적인 실시예에 의하면, 상기 제2 상부 영역(143) 및 상기 제2 하부 영역(146)을 포함하는 상기 핀 활성 영역 패턴(140), 상기 제2 스트레서(148), 및 게이트 패턴(160)은 SRAM 메모리 소자의 PMOS 트랜지스터를 구성할 수 있다.
반도체 장치의 전기적 특성을 개선하기 위하여 스트레서(stressor)의 부피를 증가시켜야 한다. 상기 스트레서의 부피는 상기 스트레서의 깊이(D)에 비례한다. 따라서 반도체 장치의 전기적 특성을 개선하기 위하여 상기 스트레서의 깊이(D)는 커야 한다. 그러나 상기 스트레서의 부피가 증가하면 인접한 스트레서들이 서로 접촉하게 되어 이들간의 전기적 단락이 발생할 수 있다. 특히, SRAM 메모리 소자 영역의 PMOS 트랜지스터들은 서로 전기적으로 이격 되도록 설계되어 있으므로 상기 PMOS 트랜지스터들의 각 스트레서들이 서로 접촉하게 되는 경우 상기 반도체 장치의 전기적 특성이 저하될 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따르면, 도 3c에 도시된 바와 같이, 반도체 장치의 특성 개선을 위하여 상기 로직 영역(110) 및 메모리 영역(120)의 각 스트레서의 깊이(D)를 크게 하더라도 상기 절연성 펜스 패턴(154)을 이용하여 상기 메모리 영역(120)의 상기 제2 스트레서(148)의 측면 성장을 억제시킬 수 있다. 따라서 반도체 장치의 전기적 특성을 개선하면서 상기 스트레서들 사이의 전기적 단락을 방지할 수 있다. 상기 절연성 펜스 패턴(154)는 상기 제2 소자 분리막 패턴(152)의 상부 영역일 수 있다. 상기 메모리 영역(120)의 제2 소자 분리막 패턴(152)의 높이(h4)는 상기 로직 영역(110)의 제1 소자 분리막 패턴(150)의 높이(h3)보다 상기 절연성 펜스 패턴(154)의 높이(h5)만큼 클 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따른 상기 제1 및 제2 스트레서들(147, 148)은 상기 기판(130)보다 격자상수가 큰 단결정 실리콘 게르마늄(single crystal SiGe)을 포함하기 때문에, 상기 제1 및 제2 스트레서들(147, 148)은 상기 제1 및 제2 상부 영역들(142, 143)에 형성되는 채널 영역에 컴프레시브 스트레인(compressive strain)을 인가할 수 있다. 따라서, 상기 채널 영역에서 홀 이동성(hole mobility)을 증가시킬 수 있다. 그 결과, 반도체 장치의 성능이 향상될 수 있다.
상기 게이트 패턴(160)은 상기 상부 핀 활성 영역(140U)의 상부 영역(142, 143) 상에 순차적으로 적층되는 표면 절연막 패턴(161), 게이트 절연막 패턴(162), 게이트 배리어막 패턴(163), 및 게이트 전극 패턴(164)을 포함할 수 있다.
예시적인 실시예에 의하면, 상기 표면 절연막 패턴(161)은 실리콘 산화물을 포함할 수 있다. 다른 실시예에서, 상기 표면 절연막 패턴(161)은 생략될 수 있다.
상기 게이트 절연막 패턴(162)은 상기 표면 절연막 패턴(161) 상에서 "U" 자 모양의 종단면을 가질 수 있다. 예를 들어, 상기 게이트 절연막 패턴(162)의 외측면은 상기 내부 스페이서(170)의 내측면과 접촉할 수 있다. 상기 게이트 절연막 패턴(162)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물을 포함할 수 있다.
상기 게이트 배리어막 패턴(163)은 상기 게이트 절연막 패턴(162) 상에서 "U" 자 모양의 종단면을 가질 수 있다. 예를 들어, 상기 게이트 배리어막 패턴(163)의 외측면은 상기 게이트 절연막 패턴(162)의 내측면과 접촉할 수 있다. 상기 게이트 배리어막 패턴(163)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 이들의 조합물을 포함할 수 있다.
상기 게이트 전극 패턴(164)의 측면들 및 바닥면은 상기 게이트 배리어막 패턴(163)으로 둘러싸일 수 있다. 상기 게이트 전극 패턴(164)은 텅스텐(W) 같은 전도성이 우수한 금속을 포함할 수 있다. 상기 게이트 절연막 패턴(162)의 상면, 상기 게이트 배리어막 패턴(163)의 상면, 및 상기 게이트 전극 패턴(164)의 상면은 공면을 이룰 수 있다.
상기 내부 스페이서(170)은 상기 게이트 패턴(160)의 양 측벽들 상에 형성될 수 있다. 예를 들어, 상기 내부 스페이서(170)은 상기 표면 절연막 패턴(161)의 측면들, 상기 게이트 절연막 패턴(162)의 외측면들 및 상기 제1 및 제2 상부 영역들(142, 143)의 상면과 접촉할 수 있다. 상기 내부 스페이서(170)는 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiCON)을 포함할 수 있다. 예들 들어, 상기 내부 스페이서(170)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 외부 스페이서(172)는 상기 내부 스페이서(170)의 외측면 상에 형성될 수 있다. 상기 외부 스페이서(172)는 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiCON)을 포함할 수 있다. 예를 들어, 상기 외부 스페이서(172)는 탄소를 포함하는 실리콘 산-질화물(SiCON)을 포함할 수 있다. 상기 외부 스페이서(172)는 상기 내부 스페이서(170)보다 유전율이 낮은 절연 물질을 포함할 수 있다.
상기 하부 층간 절연막(174)은 상기 제1 및 제2 소스/드레인 영역들(147, 148)을 덮고, 상기 게이트 패턴들(160)의 측면들을 감쌀 수 있다. 상기 하부 층간 절연막(174)의 상면, 상기 게이트 패턴들(160)의 상면, 상기 내부 스페이서(170)의 상면 및 상기 외부 스페이서(172)의 상면들은 공면을 이룰 수 있다. 상기 하부 층간 절연막(174)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연막(180)은 상기 하부 층간 절연막(174), 상기 게이트 패턴들(160), 상기 내부 스페이서(170) 및 상기 외부 스페이서(172)를 덮을 수 있다. 상기 상부 층간 절연막(180)은 실리콘 산화물을 포함할 수 있다.
상기 반도체 장치(100)는 상기 하부 층간 절연막(174)과 상기 상부 층간 절연막(180) 사이에 형성된 스토퍼 층(175)을 더 포함할 수 있다. 상기 스토퍼 층(175)은 실리콘 질화물(SiN)을 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 다른 예시적인 실시예들에 따른 도 3c의 요부(essential parts)를 도시한 단면도들이다.
도 4a를 참조하면, 소자 분리막 패턴(152a)의 절연성 펜스 패턴(154a)의 상면은 볼록한 곡면 형태를 가질 수 있다.
도 4b를 참조하면, 소자 분리막 패턴(152b)의 절연성 펜스 패턴(154b)의 상면은 볼록한 다각 형태일 수 있다.
도 5a는 도 2a의 I-I' 및 II-II' 라인들을 따라 절단한 상기 로직 영역(110)의 요부(essential parts)를 나타내는 사시도이고, 도 5b는 도 2b의 III-III' 및 IV-IV' 라인들을 따라 절단한 상기 메모리 영역(120)의 요부(essential parts)를 나타내는 사시도이다. 도 5a 및 도 5b는 설명의 편의를 위하여 일부 구성요소들이 생략되어 있다.
도 5a를 참조하면, 상기 제1 소자 분리막 패턴(150)의 상면은 상기 제1 상부 영역(142)의 상면보다 낮을 수 있다. 상기 제1 소자 분리막 패턴(150)의 상면은 상기 제1 하부 영역(145)의 상면과 실질적으로 동일 평면 상에 위치하거나 상기 제1 하부 영역(145)의 상면보다 높을 수 있다. 상기 제1 상부 영역(142)에 인접하는 상기 제1 소자 분리막 패턴(150)의 상면과 상기 제1 하부 영역(145)에 인접하는 상기 제1 소자 분리막 패턴(150)의 상면은 실질적으로 동일 평면 상에 위치할 수 있다. 상기 제1 상부 영역(142)의 상면은 상기 제1 하부 영역(145)의 상면보다 높을 수 있다. 상기 제1 하부 영역(145) 상에 형성되는 제1 스트레서(147)의 상면은 상기 제1 소자 분리막 패턴(150)의 상면보다 높을 수 있다.
도 5b를 참조하면, 상기 제2 소자 분리막 패턴(152)의 상면은 상기 제2 상부 영역(143)의 상면보다 낮을 수 있다. 상기 제2 소자 분리막 패턴(152)의 상면은 상기 제2 하부 영역(146)의 상면보다 높을 수 있다. 상기 제2 상부 영역(143)에 인접하는 상기 제2 소자 분리막 패턴(152)의 상면과 상기 제2 하부 영역(146)에 인접하는 상기 제2 소자 분리막 패턴(152)의 상면은 실질적으로 동일 평면 상에 위치할 수 있다. 상기 제2 상부 영역(143)의 상면은 상기 제2 하부 영역(146)의 상면보다 높을 수 있다. 상기 제2 하부 영역(146) 상에 형성되는 제2 스트레서(148)의 상면은 상기 제2 소자 분리막 패턴(152)의 상면보다 높을 수 있다.
예시적인 실시예에 의하면, 상기 제1 소자 분리막 패턴(150)의 상면으로부터 돌출하는 상기 제1 상부 영역(142)의 핀 높이(FH1)는 상기 제2 소자 분리막 패턴(152)의 상면으로부터 돌출하는 상기 제2 상부 영역(143)의 핀 높이(FH2)보다 클 수 있다. 상기 제1 상부 영역(142)의 핀 높이(FH1)는 상기 제1 상부 영역(142)의 상면과 상기 제1 소자 분리막 패턴(150)의 상면 사이의 거리이고, 상기 제2 상부 영역(143)의 핀 높이(FH2)는 상기 제2 상부 영역(143)의 상면과 상기 제2 소자 분리막 패턴(152)의 상면 사이의 거리이다. 상기 제2 소자 분리막 패턴(152)의 높이(h4)는 상기 제1 소자 분리막 패턴(150)의 높이(h3)보다 클 수 있다. 예를 들어, 상기 제2 소자 분리막 패턴(152)의 높이(h4)는 상기 절연성 펜스 패턴(154)의 높이(h5)만큼 상기 제1 소자 분리막 패턴(150)의 높이(h3)보다 클 수 있다.
예시적인 실시예에 의하면, 상기 제2 하부 영역(146)의 상면으로부터 돌출한 상기 제2 상부 영역(143)의 핀 높이(FH3)는 상기 제1 소자 분리막 패턴(150)의 상면으로부터 돌출하는 상기 제1 상부 영역(142)의 핀 높이(FH1)와 실질적으로 동일할 수 있다.
예시적인 실시예에 의하면, 상기 로직 영역(110)의 상기 제1 상부 영역(142)의 상면은 상기 메모리 영역(120)의 상기 제2 상부 영역(143)의 상면과 실질적으로 동일 평면 상에 위치할 수 있다.
예시적인 실시예에 의하면, 상기 제1 하부 영역(145)의 상면은 상기 제2 하부 영역(146)의 상면과 실질적으로 동일 평면 상에 위치할 수 있다.
도 6a 내지 도 15a, 도 6b 내지 도 15b, 및 도 6c 내지 도 15c는 도 1, 도 2a, 도 2b, 도 2c, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 5a, 및 도 5b의 반도체 장치의 제조 방법을 설명하기 위한 도면들이고, 도 6a 내지 도 15a는 도 2a의 I-I' 라인을 따라 절단한 단면에 대응하는 단면도들이고, 도 6b 내지 도 15b는 도 2a의 II-II' 라인을 따라 절단한 단면에 대응하는 단면도들이고, 도 6c 내지 도 15c는 도 2b의 III-III' 라인을 따라 절단한 단면에 대응하는 단면도들이다.
도 6a 내지 도 6c를 참조하면, 본 발명의 기술적 사상의 예시적인 실시예에 따른 반도체 장치(100)의 제조 방법은 기판(130) 상에 패드 산화막(200) 및 하드 마스크 층(202)을 순차적으로 형성하는 것을 포함한다. 상기 기판(130)은 로직 영역(110) 및 메모리 영역(120)을 포함한다.
상기 하드 마스크 층(202), 상기 패드 산화막(200), 및 기판(130)의 일부를 선택적으로 식각하고 절연막을 매몰하여 상기 로직 영역(110)에 제1 예비 소자 분리막 패턴(150P) 및 상기 메모리 영역(120)에 제2 예비 소자 분리막 패턴(152P)을 형성할 수 있다. 상기 패드 산화막(200)은 실리콘 산화막을 포함하고, 상기 하드 마스크 층(202)은 실리콘 질화막을 포함할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 메모리 영역(120)에 선택적으로 마스크 층 패턴(204)을 형성할 수 있다. 디글레이즈(deglaze) 공정을 이용하여 상기 로직 영역(110)의 상기 하드 마스크 층(202) 및 상기 제1 예비 소자 분리막 패턴(150P) 각각의 상부 영역을 선택적으로 제거할 수 있다. 이에 따라, 상기 로직 영역(110)에 제3 예비 소자 분리막 패턴(150P1)이 형성될 수 있다. 상기 로직 영역(110)의 상기 제3 예비 소자 분리막 패턴(150P1)의 높이(h1)는 상기 메모리 영역(120)의 상기 제2 예비 소자 분리막 패턴(152P)의 높이(h2)보다 낮을 수 있다.
상기 디글레이즈 공정은 사불화탄소(CF4), 옥타플루오로시클로부탄(C4F8), 및 산소(O2) 가스들을 이용하여 진행할 수 있다. 상기 디글레이즈 공정은 건식 식각 공정일 수 있다.
예시적인 실시예에 의하며, 상기 로직 영역(110)의 상기 하드 마스크 층(202)은 전체 두께의 반 이상이 제거될 수 있다. 따라서, 상기 로직 영역(110)의 상기 패드 산화막(200) 상에 잔류 하드 마스크 층(202a)이 형성될 수 있다. 상기 잔류 하드 마스크 층(202a)의 상면은 상기 제3 예비 소자 분리막 패턴(150P1)의 상면과 실질적으로 동일 평면 상에 위치 할 수 있다.
예시적인 실시예에 의하면, 상기 디글레이즈 공정은 습식 식각 공정으로 대체될 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 메모리 영역(120)의 상기 마스크 층(204)를 제거한 후, 상기 로직 영역(110)의 상기 잔류 하드 마스크 층(202a)과 상기 메모리 영역(120)의 상기 하드 마스크 층(202)을 습식 식각 공정을 이용하여 제거할 수 있다. 이에 따라 상기 패드 산화막(200)의 상면이 노출될 수 있다. 또한, 상기 제3 예비 소자 분리막 패턴(150P1) 및 상기 제2 예비 소자 분리막 패턴(152P) 각각의 상면 및 측면이 노출될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 패드 산화막(200)과 상기 제3 예비 소자 분리막 패턴(150P1) 및 상기 제2 예비 소자 분리막 패턴(152P)의 상부 영역들을 습식 식각 공정 또는 습식 및 건식 식각 공정으로 제거할 수 있다. 상기 패드 산화막(200)은 전부 제거될 수 있다. 상기 제3 예비 소자 분리막 패턴(150P1) 및 상기 제2 예비 소자 분리막 패턴(152P)의 상부 영역들은 각각 실질적으로 동일 두께가 제거될 수 있다. 이에 따라, 상기 로직 영역(110)에 제1 소자 분리막 패턴(150)이 형성될 수 있고, 상기 메모리 영역(120)에 제2 소자 분리막 패턴(152)이 형성될 수 있다. 상기 로직 영역(110)의 핀 활성 영역 패턴(140)은 상기 제1 소자 분리막 패턴(150)으로 둘러싸이는 하부 핀 활성 영역(140L)과 상기 제1 소자분리막 패턴(150)의 상면으로부터 돌출하는 상부 핀 활성 영역(140U)을 포함할 수 있다. 상기 메모리 영역(120)의 핀 활성 영역 패턴(140)은 상기 제2 소자 분리막 패턴(152)으로 둘러싸이는 하부 핀 활성 영역(140L)과 상기 제2 소자 분리막 패턴(152)의 상면으로부터 돌출하는 상부 핀 활성 영역(140U)을 포함할 수 있다.
예시적인 실시예에 의하면, 상기 로직 영역(110)의 상기 제1 소자 분리막 패턴(150)의 높이(h3)는 상기 메모리 영역(120)의 상기 제2 소자 분리막 패턴(152)의 높이(h4)보다 작을 수 있다. 상기 로직 영역(110)의 핀 활성 영역 패턴(140)의 상면과 상기 메모리 영역(120)의 핀 활성 영역 패턴(140)의 상면은 실질적으로 동일 평면 상에 위치할 수 있다. 따라서, 상기 로직 영역(110)의 상기 제1 소자 분리막 패턴(150)의 상면으로부터 돌출하는 상부 핀 활성 영역(140U)의 핀 높이(FH1)는 상기 메모리 영역(120)의 상기 제2 소자 분리막 패턴(152)의 상면으로부터 돌출하는 상부 핀 활성 영역(140U)의 핀 높이(FH2)보다 클 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 로직 영역(110)의 상기 상부 핀 활성 영역(140U) 및 상기 제1 소자 분리막 패턴(150)의 일부 영역들 상에 게이트 패턴들을 형성할 수 있다. 또한, 상기 메모리 영역(120)의 상기 상부 핀 활성 영역(140U) 및 상기 제2 소자 분리막 패턴(152)의 일부 영역들 상에 게이트 패턴들을 형성할 수 있다. 상기 게이트 패턴들은 상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 상부 핀 활성 영역들(140U)의 각 상면 및 측면과 접촉할 수 있다. 상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 게이트 패턴들은 최종 게이트 패턴들일 수 있다.
예시적인 실시예에 의하면, 상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 게이트 패턴들은 예비 게이트 패턴(160P)일 수 있다. 상기 예비 게이트 패턴들(160P)은 상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 각 핀 활성 영역 패턴들(140)의 일부 영역들과 상기 제1 및 제2 소자 분리막 패턴들(150, 152)의 일부 영역들 상에 형성될 수 있다. 상기 예비 게이트 패턴들(160P) 각각은 희생 게이트 절연막 패턴(166), 희생 게이트 전극 패턴(167), 및 희생 게이트 캡핑 패턴(168)을 포함할 수 있다. 상기 희생 게이트 절연막 패턴(166)은 열 산화된 실리콘 산화물 또는 ALD 공정을 이용하여 증착된 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트 전극 패턴(167)은 다결정 실리콘을 포함할 수 있다. 상기 희생 게이트 캡핑 패턴(168)은 실리콘 질화물을 포함할 수 있다.
상기 예비 게이트 패턴들(160P)을 포함하는 상기 기판(130) 상에 내부 스페이서 물질층(170a) 및 외부 스페이서 물질층(172a)을 순차적으로 컨포멀하게 형성할 수 있다. 상기 내부 스페이서 물질층(170a)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiOCN)을 포함할 수 있다. 예를 들어, 상기 내부 스페이서 물질층(170a)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 내부 스페이서 물질층(170a)은 ALD(atomic layer deposition) 공정을 수행하여 형성될 수 있다. 상기 외부 스페이서 물질층(172a)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiOCN)을 포함할 수 있다. 예를 들어, 상기 외부 스페이서 물질층(172a)은 탄소를 포함하는 실리콘 산-질화물(SiOCN)을 포함할 수 있다. 상기 외부 스페이서 물질층(172a)은 상기 내부 스페이서 물질층(170a)보다 유전율이 낮을 수 있다. 상기 외부 스페이서 물질층(172a)은 ALD(atomic layer deposition) 공정을 수행하여 형성될 수 있다.
상기 내부 스페이서 물질층(170a)은 상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 예비 게이트 패턴들(160P) 각각의 상면 및 측면들과 접촉 할 수 있다. 상기 내부 스페이서 물질층(170a)은 상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 제1 및 제2 소자 분리막 패턴들(150, 152)의 상면과 접촉할 수 있다. 또한, 상기 내부 스페이서 물질층(170a)은 상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 상부 핀 활성 영역들(140U) 각각의 상면 및 측면들과 접촉할 수 있다. 상기 외부 스페이서 물질층(172a)은 상기 내부 스페이서 물질층(170a) 상에 컨포멀하게 형성될 수 있다.
도 11a 내지 도 11c를 참조하면, 상기 로직 영역(110) 및 상기 메모리 영역(120)에 소스/드레인 트렌치들(SDT)을 형성할 수 있다. 상기 소스/드레인 트렌치들(SDT)은 식각 마스크로서 상기 예비 게이트 패턴들(160P)을 사용하여, 상기 예비 게이트 패턴들(160P) 사이의 상기 상부 핀 활성 영역들(140U)을 선택적으로 식각하여 형성할 수 있다. 상기 소스/드레인 트렌치들(SDT)은 건식 식각 공정을 통하여 형성될 수 있다. 이때, 상기 식각 공정 과정에서 상기 내부 스페이서 물질층(170a) 및 상기 외부 스페이서 물질층(172a)이 일부 제거되어 상기 예비 게이트 패턴들(160P)의 측벽들 상에 내부 스페이서(170) 및 외부 스페이서(172)가 형성될 수 있다.
상기 로직 영역(110) 및 상기 메모리 영역(120)의 상기 상부 핀 활성 영역들(140U)은 실질적으로 동일량이 동시에 식각될 수 있다.
예시적인 실시예에 의하면, 상기 로직 영역(110) 및 상기 메모리 영역(120)에서, 상기 소스/드레인 트렌치들(SDT)의 각 바닥면은 상기 하부 핀 활성영역들(140L)의 각 상면과 실질적으로 동일 평면 상에 위치할 수 있다. 이 경우, 상기 로직 영역(110)에서 상기 핀 활성 영역 패턴(140)의 상기 소스/드레인 트렌치(SDT)의 바닥면은 상기 제1 소자 분리막 패턴(150)의 상면과 실질적으로 동일 평면 상에 위치하도록 형성될 수 있다. 또한, 상기 메모리 영역(120)에서 상기 핀 활성 영역 패턴(140)의 상기 소스/드레인 트렌치(SDT)의 바닥면은 상기 제2 소자 분리막 패턴(152)의 상면보다 낮을 수 있다.
예시적인 실시예에 의하면, 상기 로직 영역(110) 및 상기 메모리 영역(120)에서, 상기 소스/드레인 트렌치들(SDT)의 각 바닥면은 상기 하부 핀 활성 영역들(140L)의 각 상면보다 낮도록 형성될 수 있다. 이 경우, 상기 로직 영역(110)에서 상기 핀 활성 영역 패턴(140)의 상기 소스/드레인 트렌치(SDT)의 바닥면은 상기 제1 소자 분리막 패턴(150)의 상면보다 낮을 수 있다. 또한, 상기 메모리 영역(120)에서 상기 핀 활성 영역 패턴(140)의 상기 소스/드레인 트렌치(SDT)의 바닥면은 상기 제2 소자 분리막 패턴(152)의 상면보다 낮을 수 있다.
상기 소스/드레인 트렌치(SDT) 형성 공정을 통하여, 상기 로직 영역(110)의 상기 핀 활성 영역 패턴(140)은 제1 상부 영역(142)과 제1 하부 영역(145)으로 구분될 수 있다. 또한, 상기 메모리 영역(120)의 상기 핀 활성 영역 패턴(140)은 제2 상부 영역(143, 도2b 참조)과 제2 하부 영역(146)으로 구분될 수 있다. 상기 로직 영역(110)의 상기 소스/드레인 트렌치(SDT)의 바닥면은 상기 제1 하부 영역(145)의 상면에 해당될 수 있다. 상기 메모리 영역(120)의 상기 소스/드레인 트렌치(SDT)의 바닥면은 상기 제2 하부 영역(146)의 상면에 해당될 수 있다.
상기 제1 하부 영역(145)은 상기 제1 소자 분리막 패턴(150)으로 둘러싸일 수 있고, 상기 제1 상부 영역(142)은 상기 제1 소자 분리막 패턴(150)의 상면으로부터 돌출될 수 있다. 상기 제2 하부 영역(146)은 상기 제2 소자 분리막 패턴(152)으로 둘러싸일 수 있고, 상기 제2 상부 영역(143)은 상기 제2 소자 분리막 패턴(152)의 상면으로부터 돌출될 수 있다. 예시적인 실시예에 의하면, 상기 제1 소자 분리막 패턴(150)의 상면으로부터 돌출한 상기 제1 상부 영역(142)의 핀 높이는 상기 제2 소자 분리막 패턴(152)의 상면으로부터 돌출한 상기 제2 상부 영역(143)의 핀 높이보다 클 수 있다. 상기 제1 상부 영역(142)의 핀 높이는 상기 제1 상부 영역(142)의 상면과 상기 제1 소자 분리막 패턴(150)의 상면 사이의 거리이고, 상기 제2 상부 영역(143)의 핀 높이는 상기 제2 상부 영역(143)의 상면과 상기 제2 소자 분리막 패턴(152)의 상면 사이의 거리이다.
예시적인 실시예에 의하면, 상기 제1 상부 영역(142)의 상면은 상기 제1 하부 영역(145)의 상면보다 높을 수 있다. 즉, 상기 로직 영역(110)의 상기 핀 활성 영역 패턴(140)의 상면은 상기 로직 영역(110)의 상기 소스/드레인 트렌치(SDT)의 바닥면보다 높을 수 있다.
예시적인 실시예에 의하면, 상기 제2 상부 영역(143)의 상면은 상기 제2 하부 영역(146)의 상면보다 높을 수 있다. 즉, 상기 메모리 영역(120)의 상기 핀 활성 영역 패턴(140)의 상면은 상기 메모리 영역(120)의 상기 소스/드레인 트렌치(SDT)의 바닥면보다 높을 수 있다.
상기 로직 영역(110)의 상기 핀 활성 영역 패턴(140)의 상면은 상기 메모리 영역(120)의 상기 핀 활성 영역 패턴(140)의 상면과 공면일 수 있고, 상기 로직 영역(110)의 상기 소스/드레인 트렌치(SDT)의 바닥면은 상기 메모리 영역(120)의 상기 소스/드레인 트렌치(SDT)의 바닥면과 공면일 수 있다.
상기 메모리 영역(120)의 상기 제2 소자 분리막 패턴(152)은 절연성 펜스패턴(154)을 포함할 수 있다. 상기 절연성 펜스 패턴(154)은 높이(h5)를 가질 수 있다. 따라서, 상기 메모리 영역(120)의 상기 소스/드레인 트렌치(SDT)의 바닥면 또는 상기 제2 하부 영역(146)의 상면은 상기 제2 소자 분리막 패턴(152)의 상면보다 높이(h5)만큼 낮을 수 있다. 상기 제1 및 제2 하부 영역들(145, 146)의 상면들은 동일 평면 상에 위치할 수 있다. 상기 제2 소자 분리막 패턴(152)의 높이(h4)는 상기 제1 소자 분리막 패턴(150)의 높이(h3)보다 높이(h5)만큼 클 수 있다. 또한, 상기 로직 영역(110)의 상기 제1 상부 영역(142)의 상면과 상기 메모리 영역(120)의 상기 제2 상부 영역(143)의 상면은 실질적으로 동일 평면 상에 위치할 수 있다.
예시적인 실시예에 의하면, 상기 제1 소자 분리막 패턴(150)의 상면은 상기 로직 영역(110)의 상기 핀 활성 영역 패턴(140)의 상면보다 낮고, 상기 로직 영역(110)의 상기 소스/드레인 트렌치(SDT)의 바닥면과 공면이거나 높을 수 있다. 또한, 상기 제2 소자 분리막 패턴(152)의 상면은 상기 메모리 영역(120)의 상기 핀 활성 영역 패턴(140)의 상면보다 낮고, 상기 메모리 영역(120)의 상기 소스/드레인 트렌치(SDT)의 바닥면보다 높을 수 있다. 이 경우, 상 제1 소자 분리막 패턴(150)의 상면은 상기 제2 소자 분리막 패턴(152)의 상면보다 낮을 수 있다.
도 12a 내지 도 12c를 참조하면, 제1 스트레서(147)는 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 통하여 상기 로직 영역(110)의 상기 소스/드레인 트렌치(SDT)의 내측면 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 상기 제1 스트레서(147)를 형성하는 것은 상기 제1 하부 영역(145) 상에 제1 에피택셜막(147a), 제2 에피택셜막(147b), 및 제3 에피택셜막(147c)을 순차적으로 형성하는 것을 포함할 수 있다. 또한, 제2 스트레서(148)는 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 통하여 상기 메모리 영역(120)의 상기 소스/드레인 트렌치(SDT)의 내측면 및 바닥면 상을 따라 컨포멀하게 형성될 수 있다. 상기 제2 스트레서(148)를 형성하는 것은 상기 제2 하부 영역(146) 상에서 제1 에피택셜막(148a), 제2 에피택셜막(148b), 및 제3 에피택셜막(148c)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 제1 스트레서(147)는 상기 로직 영역(110)의 제1 소스/드레인 영역(147)을 구성할 수 있다. 상기 제2 스트레서(148)는 상기 메모리 영역(120)의 제2 소스/드레인 영역(148)을 구성할 수 있다.
예시적인 실시예들에 의하면, 상기 에피택셜막들(147a, 147b, 147c, 148a, 148b, 148c)은 단결정 실리콘 게르마늄(single crystal SiGe)을 포함할 수 있다. 상기 제1 에피택셜막들(147a, 148a)의 실리콘 함량은 상기 제2 에피택셜막들(147b, 148b)의 실리콘 함량보다 클 수 있고, 상기 제3 에피택셜막들(147c, 148c)의 실리콘 함량보다 적을 수 있다.
예시적인 실시예들에 의하면, 상기 에피택셜막들(147a, 147b, 147c, 148a, 148b, 148c)은 불순물이 도핑되고 수직 성장된 실리콘막을 포함할 수 있다.
예시적인 실시예에 의하면, 상기 제1 스트레서(147)는 인접한 다른 제1 스트레서(147)와 서로 접촉할 수 있다. 상기 제2 스트레서(148)는 상기 제2 소자 분리막 패턴(152)의 상기 절연성 펜스 패턴(154)를 사이에 두고 인접한 다른 제2 스트레서(148)와 이격될 수 있다. 상기 제2 스트레서(148)는 상기 제2 소자 분리막 패턴(152)의 측벽을 덮을 수 있다. 예를 들어, 상기 제2 스트레서(148)는 상기 절연성 펜스 패턴(154)의 측벽을 덮을 수 있다.
이후, 상기 기판(130) 상에 하부 층간 절연막(174)을 형성할 수 있다. 상기 하부 층간 절연막(174)은 실리콘 산화물을 포함할 수 있다.
도 13a 내지 도 13c를 참조하면, CMP 같은 평탄화 공정을 수행하여 상기 희생 게이트 전극 패턴(167)의 상면이 노출되도록 상기 하부 층간 절연막(174)의 상부 영역 및 상기 희생 게이트 캡핑 패턴(168)을 제거할 수 있다. 이 경우, 상기 내부 스페이서(170) 및 상기 외부 스페이서(172)의 상부 영역들도 제거될 수 있다. 이에 따라, 상기 희생 게이트 전극 패턴(167)의 상면, 상기 내부 스페이서(170)의 상면, 상기 외부 스페이서(172)의 상면, 및 상기 하부 층간 절연막(174)의 상면은 공면을 이룰 수 있다.
도 14a 내지 도 14c를 참조하면, 식각 공정을 통하여 상기 노출된 희생 게이트 전극 패턴(167) 및 상기 희생 게이트 절연막 패턴(166)을 제거하고 상기 내부 스페이서(170)의 내측면 및 상기 상부 핀 활성 영역(140U)의 상면을 노출시키는 게이트 패턴 공간(GS)를 형성할 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 게이트 패턴 공간(GS)을 포함하는 상기 기판(130) 상에 표면 절연막 패턴(161), 게이트 절연막(162a), 게이트 배리어막(163a), 및 게이트 전극막(164a)을 순차적으로 형성할 수 있다.
상기 표면 절연막 패턴(161)은 상기 상부 핀 활성 영역(140U)의 표면이 산화되어 형성된 자연 산화물, 열 산화물, ALD(atomic layer deposition) 산화물, 또는 이들의 조합물을 포함할 수 있다.
상기 게이트 절연막(162a)은 상기 표면 절연막 패턴(161)의 상면, 상기 내부 스페이서(170)의 내측면 및 상면, 상기 외부 스페이서(172)의 상면, 및 상기 하부 층간 절연막(174)의 상면 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연막(162a)은 예를 들어, 하프늄 산화물(HfO) 또는 지르코늄 산화물(ZrO)과 같은 고유전성의 금속 산화물을 포함할 수 있다.
상기 게이트 배리어막(163a)은 상기 게이트 절연막(162a) 상에 컨포멀하게 형성될 수 있다. 상기 게이트 배리어막(163a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 텡스텐(TiW), 또는 이들의 조합물을 포함할 수 있다.
상기 게이트 전극막(164a)은 상기 게이트 배리어막(163a) 상에 상기 게이트 패턴 공간(GS)을 채우도록 형성될 수 있다. 상기 게이트 전극막(164a)은 텡스텐(W)을 포함할 수 있다.
도 3a 내지 도 3c를 다시 참조하면, CMP 같은 평탄화 공정을 통하여 상기 하부 층간 절연막(174)의 상면이 노출되도록 상기 게이트 전극막(164a), 상기 게이트 배리어막(163a), 및 상기 게이트 절연막(162a) 각각의 일부를 제거하여 게이트 절연막 패턴(162), 게이트 배리어막 패턴(163), 및 게이트 전극 패턴(164)을 포함하는 게이트 패턴(160)을 형성할 수 있다.
이후, 상기 게이트 패턴(160) 및 상기 하부 층간 절연막(174) 상에 스토퍼 층(175) 및 상부 층간 절연막(180)을 순차적으로 형성할 수 있다. 상기 스토퍼 층(175)은 실리콘 질화물(SiN)을 포함하고, 상기 상부 층간 절연막(180)은 실리콘 산화물을 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 16을 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(2220) 및/또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 일 실시 예에 의한 상기 반도체 장치(100)을포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2400)이 배치될 수 있다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다. 도 17을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP(application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치(100)를 포함할 수 있다.
도 18을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치(100)를 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 장치 110: 로직 영역
120: 메모리 영역 130: 기판
140: 핀 활성 영역 패턴
140U: 상부 핀 활성 영역 140L: 하부 핀 활성 영역
142: 제1 상부 영역 143: 제2 상부 영역
145: 제1 하부 영역 146: 제2 하부 영역
147: 제1 소스/드레인 영역 (제1 스트레서)
148: 제2 소스/드레인 영역 (제2 스트레서)
147a, 148a: 제1 에피택셜막 147b, 148b: 제2 에피택셜막
147c, 148c: 제3 에피택셜막 SDT: 소스/드레인 트렌치
GS: 게이트 패턴 공간
150, 152, 152a, 152b, 150P, 150P1, 152P: 소자 분리막 패턴
154, 154a, 154b: 절연성 펜스 패턴
160: 게이트 패턴 160P: 예비 게이트 패턴
161: 표면 절연막 패턴 162: 게이트 절연막 패턴
162a: 게이트 절연막 163: 게이트 배리어막 패턴
163a: 게이트 배리어막 164: 게이트 전극 패턴
164a: 게이트 전극막 166: 희생 게이트 절연막 패턴
167: 희생 게이트 전극 패턴 168: 희생 게이트 캡핑 패턴
170: 내부 스페이서 170a: 내부 스페이서 물질층
172: 외부 스페이서 172a: 외부 스페이서 물질층
174: 하부 층간 절연막 175: 스토퍼 층
180: 상부 층간 절연막 200: 패드 산화막
202, 202a, 204: 하드 마스크 층

Claims (20)

  1. 상부 영역과 하부 영역을 포함하는 핀 활성 영역 패턴;
    상기 핀 활성 영역 패턴을 둘러싸는 소자 분리막 패턴;
    상기 상부 영역 상의 게이트 패턴; 및
    상기 하부 영역 상의 스트레서를 포함하고, 상기 소자 분리막 패턴의 상면은 상기 상부 영역의 상면보다 낮고, 상기 하부 영역의 상면보다 높고,
    상기 스트레서는 상기 하부 영역 상에 순차적으로 형성된 제1 에피택셜막, 제2 에피택셜막, 및 제3 에피택셜막을 포함하고, 상기 제1 에피택셜막, 상기 제2 에피택셜막, 및 상기 제3 에피택셜막은 각각 SiGe 막을 포함하고, 상기 제1 에피택셜막의 실리콘 함량은 상기 제2 에피택셜막의 실리콘 함량보다 크고, 상기 제3 에피택셜막의 실리콘 함량보다 적은 반도체 장치.
  2. 제1 항에 있어서,
    상기 스트레서는 상기 소자 분리막 패턴과 인접한 상기 하부 영역 상에 개재되며, 인접한 다른 스트레서와 상기 소자 분리막 패턴을 사이에 두고 서로 이격되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 핀 활성 영역 패턴의 하부 영역은 상기 소자 분리막 패턴으로 둘러싸이고, 상기 핀 활성 영역 패턴의 상부 영역은 상기 소자 분리막 패턴의 상면으로부터 돌출하는 것을 포함하고,
    상기 게이트 패턴은 상기 상부 영역의 상면 및 측면들과 접하며 상기 소자 분리막 패턴 상으로 연장하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 핀 활성 영역 패턴의 상부 영역, 상기 스트레서 및 상기 게이트 패턴은 SRAM 메모리 소자의 PMOS 트랜지스터를 구성하는 반도체 장치.
  5. 제1 영역에 제공되는 복수의 제1 핀 활성 영역 패턴들, 상기 복수의 제1 핀 활성 영역 패턴들 각각은 제1 상부 영역과 제1 하부 영역을 포함하고;
    제2 영역에 제공되는 복수의 제2 핀 활성 영역 패턴들, 상기 복수의 제2 핀 활성 영역 패턴들 각각은 제2 상부 영역과 제2 하부 영역을 포함하고;
    상기 제1 핀 활성 영역 패턴들을 둘러싸는 제1 소자 분리막 패턴과 상기 제2 핀 활성 영역 패턴들을 둘러싸는 제2 소자 분리막 패턴; 및
    상기 각 제1 하부 영역 상의 제1 스트레서 및 상기 각 제2 하부 영역 상의 제2 스트레서를 포함하고, 상기 제1 소자 분리막 패턴의 상면은 상기 제1 하부 영역의 상면과 실질적으로 동일 평면 상에 위치하거나 높고, 상기 제2 소자 분리막 패턴의 상면은 상기 제2 하부 영역의 상면보다 높고,
    상기 제1 스트레서 및 상기 제2 스트레서는 각각 상기 제1 하부 영역 및 상기 제2 하부 영역 중 대응하는 하나 위에 순차적으로 형성된 제1 에피택셜막, 제2 에피택셜막, 및 제3 에피택셜막을 포함하고, 상기 제1 에피택셜막, 상기 제2 에피택셜막, 및 상기 제3 에피택셜막은 각각 SiGe 막을 포함하고, 상기 제1 에피택셜막의 실리콘 함량은 상기 제2 에피택셜막의 실리콘 함량보다 크고, 상기 제3 에피택셜막의 실리콘 함량보다 적은 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 소자 분리막 패턴의 상면은 상기 제1 상부 영역의 상면보다 낮고 상기 제2 소자 분리막 패턴의 상면은 상기 제2 상부 영역의 상면보다 낮으며, 상기 제1 상부 영역의 상면과 상기 제2 상부 영역의 상면은 실질적으로 동일 평면 상에 위치하고, 상기 제1 소자 분리막 패턴의 상면은 상기 제2 소자 분리막 패턴의 상면보다 낮은 반도체 장치.
  7. 제5 항에 있어서,
    상기 제1 핀 활성 영역 패턴의 상기 제1 하부 영역은 상기 제1 소자 분리막 패턴으로 둘러싸이고, 상기 제1 핀 활성 영역 패턴의 상기 제1 상부 영역은 상기 제1 소자 분리막 패턴의 상면으로부터 돌출하고, 및
    상기 제2 핀 활성 영역 패턴의 상기 제2 하부 영역은 상기 제2 소자 분리막 패턴으로 둘러싸이고, 상기 제2 핀 활성 영역 패턴의 상기 제2 상부 영역은 상기 제2 소자 분리막 패턴의 상면으로부터 돌출하는 것을 포함하고, 상기 제1 소자 분리막 패턴의 상면으로부터 돌출한 상기 제1 상부 영역의 핀 높이는 상기 제2 소자 분리막 패턴의 상면으로부터 돌출한 상기 제2 상부 영역의 핀 높이보다 큰 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 상부 영역 상의 제1 게이트 패턴; 및
    상기 제2 상부 영역 상의 제2 게이트 패턴을 더 포함하고, 상기 제1 게이트 패턴은 상기 제1 상부 영역의 상면 및 측벽들과 접하며 상기 제1 소자 분리막 패턴 상으로 연장하고, 상기 제2 게이트 패턴은 상기 제2 상부 영역의 상면 및 측면들과 접하며 상기 제2 소자 분리막 패턴 상으로 연장하는 반도체 장치.
  9. 제5 항에 있어서,
    상기 제1 스트레서는 상기 제1 소자 분리막 패턴에 인접한 상기 제1 하부 영역 상에 개재되며 인접한 다른 제1 스트레서와 접촉하고, 및
    상기 제2 스트레서는 상기 제2 소자 분리막 패턴에 인접한 상기 제2 하부 영역 상에 개재되며 인접한 다른 제2 스트레서와 상기 제2 소자 분리막 패턴을 사이에 두고 서로 이격되는 반도체 장치.
  10. 제5 항에 있어서,
    상기 제1 영역은 로직 소자의 PMOS 트랜지스터 영역을 포함하고 상기 제2 영역은 SRAM 메모리 소자의 PMOS 트랜지스터 영역을 포함하는 반도체 장치.
  11. 제5 항에 있어서,
    상기 제1 하부 영역의 상면은 상기 제2 하부 영역의 상면과 실질적으로 동일 평면 상에 위치하는 반도체 장치.
  12. 제1 영역 및 제2 영역을 포함하는 기판을 제공하고;
    상기 기판의 상기 제1 영역 및 상기 제2 영역 각각에 제1 소자 분리막 패턴 및 제2 소자 분리막 패턴을 형성하고;
    상기 제2 영역의 상기 제2 소자 분리막 패턴의 상부를 선택적으로 제거하고;
    상기 기판 상부가 노출되도록 상기 제1 및 제2 소자 분리막 패턴들을 일부 제거하여 상기 제1 영역 및 상기 제2 영역 각각에 제1 핀 활성 영역 패턴 및 제2 핀 활성 영역 패턴을 형성하고;
    상기 제1 핀 활성 영역 패턴을 부분적으로 제거하여 상기 제1 소자 분리막 패턴의 상면보다 낮은 바닥면을 가지는 상기 제1 핀 활성 영역 패턴의 제1 트렌치를 형성하고; 및
    상기 제1 소자 분리막 패턴에 의해 자기 정렬되도록 상기 제1 트렌치의 상기 바닥면 상에 제1 스트레서를 형성하는 것을 포함하고,
    상기 제1 스트레서를 형성하는 것은 상기 제1 트렌치의 상기 바닥면 상에 제1 에피택셜막, 제2 에피택셜막, 및 제3 에피택셜막을 순차적으로 형성하는 것을 포함하고, 상기 제1 에피택셜막, 상기 제2 에피택셜막, 및 상기 제3 에피택셜막은 각각 SiGe 막을 포함하고, 상기 제1 에피택셜막의 실리콘 함량은 상기 제2 에피택셜막의 실리콘 함량보다 크고, 상기 제3 에피택셜막의 실리콘 함량보다 적은 반도체 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 영역은 SRAM 메모리 소자의 PMOS 트랜지스터 영역을 포함하고 상기 제2 영역은 로직 소자의 PMOS 트랜지스터 영역을 포함하도록 형성하는 반도체 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 제2 핀 활성 영역 패턴을 부분적으로 제거하여 상기 제2 핀 활성 영역 패턴의 제2 트렌치를 형성하고; 및
    상기 제2 트렌치 내에 제2 스트레서를 형성하는 것을 더 포함하고,
    상기 제1 및 제2 핀 활성 영역 패턴들을 부분적으로 제거하는 것은,
    상기 제1 및 제2 핀 활성 영역 패턴들 상에 각각 제1 및 제2 게이트 패턴들을 선택적으로 형성하고; 및
    상기 제1 및 제2 게이트 패턴들을 식각 마스크로 하여 상기 제1 및 제2 핀 활성 영역 패턴들 각각의 일부를 동시에 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 및 제2 게이트 패턴들 각각은 예비 게이트 패턴을 포함하고, 및,
    상기 제1 트렌치 및 상기 제2 트렌치를 형성한 후, 상기 제1 및 제2 게이트 패턴을 제거하고 제1 및 제2 핀 활성 영역 패턴들 상에 제3 및 제4 게이트 패턴들을 각각 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 제2 트렌치를 형성하는 것은 상기 제2 트렌치의 바닥면은 상기 제2 소자 분리막 패턴의 상면과 실질적으로 동일 평면 상에 위치하거나 상기 제2 소자 분리막 패턴의 상면보다 낮도록 형성하는 반도체 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 제1 핀 활성 영역 패턴의 상면은 상기 제2 핀 활성 영역 패턴의 상면과 실질적으로 동일 평면 상에 위치하도록 형성하고, 상기 제1 핀 활성 영역 패턴의 상면은 상기 제1 트렌치의 바닥면보다 높고 상기 제2 핀 활성 영역 패턴의 상면은 상기 제2 트렌치의 바닥면보다 높도록 형성하는 반도체 장치의 제조 방법.
  18. 제14 항에 있어서,
    상기 제1 및 제2 트렌치들을 형성하는 것은 상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면과 실질적으로 동일 평면 상에 위치하도록 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제14 항에 있어서,
    상기 제1 스트레서는 상기 제1 소자 분리막 패턴을 사이에 두고 인접한 다른 제1 스트레서와 서로 이격되고, 제2 스트레서는 인접한 다른 제2 스트레서와 접촉하도록 형성되는 반도체 장치의 제조 방법.
  20. 제12 항에 있어서,
    상기 제2 영역의 상기 제2 소자분리막 패턴의 상부를 선택적으로 제거하는 것은 상기 제2 소자 분리막 패턴의 상면이 상기 제1 소자 분리막 패턴의 상면보다 낮도록 형성하는 것을 포함하고,
    상기 제1 및 제2 핀 활성 영역 패턴들은 실질적으로 동일 평면 상에 위치하도록 형성하는 반도체 장치의 제조 방법.
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