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JP2013229597A - 応力近接効果を有する集積回路 - Google Patents

応力近接効果を有する集積回路 Download PDF

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Abstract

【課題】応力近接度を調整して電流量を制御できる集積回路を提供する。
【解決手段】本発明の集積回路は、基板上に特定導電型の第１ＦＥＴ及び第２ＦＥＴを有し、第１ＦＥＴの第１ソース／ドレイン領域から第１ＦＥＴの第１チャネル領域の中心までの距離は、第２ＦＥＴの第２ソース／ドレイン領域から第２ＦＥＴの第２チャネル領域の中心までの距離より近い。
【選択図】図３

Description

本発明は、半導体装置に関し、より詳細には、応力近接効果を有する集積回路に関するものである。
半導体装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）形状のシリコンボディー（ｂｏｄｙ）を形成してシリコンボディーの表面上にゲートを形成するマルチ−ゲート（ｍｕｌｔｉ−ｇａｔｅ）トランジスタが提案されている。
このようなマルチゲートトランジスタは、３次元のチャネルを利用するため、スケーリングが容易である。また、マルチゲートトランジスタのゲート長さを増加させなくても、電流制御能力を向上させることができる。更に、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を効果的に抑制することができる。
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、応力近接度を調整して電流量を制御できる集積回路を提供することにある。
上記目的を達成するためになされた本発明の一態様による集積回路は、基板上に特定の導電型の第１ＦＥＴ及び第２ＦＥＴを有し、前記第１ＦＥＴの第１ソース／ドレイン領域から前記第１ＦＥＴの第１チャネル領域の中心までの距離は、前記第２ＦＥＴの第２ソース／ドレイン領域から前記第２ＦＥＴの第２チャネル領域の中心までの距離より近い。
前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースから前記第１チャネル領域の中心までの距離は、前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースから前記第２チャネル領域の中心までの距離より近い。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、特定格子定数（ｌａｔｔｉｃｅ ｃｏｎｓｔａｎｔ）を含み、前記第１ソース／ドレイン領域は、前記第２ソース／ドレイン領域が前記第２チャネル領域に適用する応力（ｓｔｒｅｅ）より更に大きい応力を前記第１チャネル領域に適用する。
前記第１ソース／ドレイン領域は、前記第１ＦＥＴのゲート構造の最外側の下段コーナーを通り前記第１チャネル領域に拡張して前記第１ＦＥＴの下にアンダーカット領域（ｕｎｄｅｒｃｕｔ ｒｅｇｉｏｎ）を定義し、前記第２ソース／ドレイン領域は、前記第２ＦＥＴのゲート構造に整列（ａｌｉｇｎ）される。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、それぞれ第１上昇した（ｒａｉｓｅｄ）ソース／ドレイン領域及び第２上昇したソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は、前記第１ＦＥＴのゲート構造の最外側の下段コーナーを通り前記第１チャネル領域に拡張して前記第１ＦＥＴの下に第１アンダーカット領域（ｕｎｄｅｒｃｕｔ ｒｅｇｉｏｎ）を定義し、前記第２ソース／ドレイン領域は、前記第２ＦＥＴのゲート構造の最外側の下段コーナーを通り前記第２チャネル領域に拡張して前記第２ＦＥＴの下に第２アンダーカット領域（ｕｎｄｅｒｃｕｔ ｒｅｇｉｏｎ）を定義する。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含む。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、それぞれ第１上昇した（ｒａｉｓｅｄ）ソース／ドレイン領域及び第２上昇したソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は、前記第１チャネル領域に入り前記第１ＦＥＴのゲート構造の最外側の下段コーナーを囲んで前記第１ＦＥＴの下にアンダーカット領域（ｕｎｄｅｒｃｕｔ ｒｅｇｉｏｎ）を定義し、前記第２ソース／ドレイン領域は、前記第２ＦＥＴのゲート構造に整列（ａｌｉｇｎ）されて形成される。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、それぞれ第１上昇した（ｒａｉｓｅｄ）ソース／ドレイン領域及び第２上昇したソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は、前記第１チャネル領域に入り前記第１ＦＥＴのゲート構造の最外側の下段コーナーを囲んで前記第１ＦＥＴの下に第１アンダーカット領域（ｕｎｄｅｒｃｕｔ ｒｅｇｉｏｎ）を定義し、前記第２ソース／ドレイン領域は、前記第２チャネル領域に入り前記第２ＦＥＴのゲート構造の最外側の下段コーナーを囲んで前記第２ＦＥＴの下に第２アンダーカット領域（ｕｎｄｅｒｃｕｔ ｒｅｇｉｏｎ）を定義する。
前記集積回路は、前記第１ＦＥＴのゲート構造の外部側壁を含んで第１厚さを提供する第１スペーサ（ｓｐａｃｅｒ）と、前記第２ＦＥＴのゲート構造の外部側壁を含んで第１厚さより大きい第２厚さを提供する第２スペーサと、を更に含む。
前記第１ソース／ドレイン領域は、前記第１スペーサに自己整合的（ｓｅｌｆ−ａｌｉｇｎｅｄ）に形成され、前記第２ソース／ドレイン領域は、前記第２スペーサに自己整合的に形成される。
前記第１スペーサ内に含まれる多数の層は、前記第２スペーサ内に含まれる多数の層より少ない。
前記第１ソース／ドレイン領域は、前記第１スペーサに自己整合的に形成され、前記第２ソース／ドレイン領域は、前記第２スペーサに自己整合的に形成される。
前記第１ＦＥＴ及び前記第２ＦＥＴは、ＰＭＯＳＦＥＴを含み、前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より大きい第２格子定数を含む第２物質を含む。
前記第１物質は、Ｓｉを含み、前記第２物質は、ＳＩＧｅを含む。
前記第１ＦＥＴ及び前記第２ＦＥＴは、ＮＭＯＳＦＥＴを含み、前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より少ない第２格子定数を含む第２物質を含む。
前記第１物質は、Ｓｉを含み、前記第２物質は、ＳｉＣを含む。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記基板表面下にいずれもリセスされる。
前記第１チャネル領域及び前記第２チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域間に位置するそれぞれのフィンの上部側壁及び上面を提供する。
前記それぞれのフィンのうちの一つ以上は、前記上部側壁間で測定される約２０ｎｍ又はそれ以下の幅を含む。
前記それぞれのフィンのうちの一つ以上は、側壁イメージ伝送フィンを含む。
前記集積回路は、前記第１ＦＥＴ及び前記第２ＦＥＴ内にそれぞれ含まれる第１ゲート電極構造及び第２ゲート電極構造を更に含み、前記第１ゲート電極構造及び前記第２ゲート電極構造のそれぞれは、第１導電型ゲート層によって定義されたリセス（ｒｅｃｅｓｓ）内で、前記それぞれのゲート電極構造の外部の第１導電型ゲート層及び前記それぞれのゲート電極構造の内部の第２導電型ゲート層を含む。
前記第１導電型ゲート層及び前記第２導電型ゲート層は、それぞれ第１金属層及び第２金属層を含む。
前記第１金属層は、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、Ｓｉ、又はＳｉＧｅを含み、前記第２金属層は、Ｗ及びＡｌのいずれか１つ以上を含む。
前記基板は、バルクシリコン（ｂｕｌｋ ｓｉｌｉｃｏｎ）又はＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を含む。
上記目的を達成するためになされた本発明の他の態様による集積回路は、基板と、前記基板上に形成された特定導電型の第１ＦＥＴとして、第１ゲート電極構造、第１ソース／ドレイン領域、及び第１チャネル領域を含み、前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースが前記第１チャネル領域の中心から前記基板内の第１距離で前記第１ゲート電極構造に整列（ａｌｉｇｎ）された第１ＦＥＴと、前記基板上に形成された特定導電型の第２ＦＥＴとして、第２ゲート電極構造、第２ソース／ドレイン領域、及び第２チャネル領域を含み、前記第２ソース／ドレイン領域が前記第２ゲート電極構造の下段外周コーナー（ｌｏｗｅｒ ｏｕｔｅｒ ｃｏｒｎｅｒ）を囲み、前記第２チャネル領域の中心から前記第１距離より少ない第２距離で前記第２ソース／ドレイン領域と前記第２チャネル領域との間の２インターフェースを前記基板内に形成する第２ＦＥＴと、を有する。
前記第１ＦＥＴ及び前記第２ＦＥＴは、ＰＭＯＳＦＥＴを含み、前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より大きい第２格子定数を含む第２物質を含む。
前記第１物質は、Ｓｉを含み、前記第２物質は、ＳｉＧｅを含む。
前記第１ＦＥＴ及び前記第２ＦＥＴは、ＮＭＯＳＦＥＴを含み、前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より少ない第２格子定数を含む第２物質を含む。
前記第１物質は、Ｓｉを含み、前記第２物質は、ＳｉＣを含む。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記基板表面下にいずれもリセスされる。
前記第１チャネル領域及び前記第２チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上面を提供する。
前記集積回路は、前記第１ＦＥＴ及び前記第２ＦＥＴ内にそれぞれ含まれる第１ゲート電極構造及び第２ゲート電極構造を更に含み、前記第１ゲート電極構造及び前記第２ゲート電極構造のそれぞれは、第１導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極構造の外部の第１導電型ゲート層及び前記それぞれのゲート電極構造の内部の第２導電型ゲート層を含む。
前記第１導電型ゲート層及び前記第２導電型ゲート層は、それぞれ第１金属層及び第２金属層を含む。
前記第１金属層は、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、Ｓｉ、又はＳｉＧｅを含み、前記第２金属層は、Ｗ及び／又はＡｌを含む。
前記基板は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を含む。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含む。
上記目的を解決するためになされた本発明の更に他の態様による集積回路は、基板と、前記基板上に形成された特定導電型の第１ＦＥＴとして、第１ゲート電極構造、第１ソース／ドレイン領域、及び第１チャネル領域を含み、前記第１ソース／ドレイン領域が前記第１ゲート電極構造の下段外周コーナーを囲み、前記第１チャネル領域の中心からの第１距離で前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースを前記基板内に形成する第１ＦＥＴと、前記基板上に形成された特定導電型の第２ＦＥＴとして、第２ゲート電極構造、第２ソース／ドレイン領域、及び第２チャネル領域を含み、前記第２ソース／ドレイン領域が前記第２ゲート電極構造の下段外周コーナーを囲み、前記第１距離より少ない第２距離で前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースを前記基板内に形成し、前記第１ソース／ドレイン領域が前記第１チャネル領域に適用する応力より大きい応力を前記第２ソース／ドレイン領域が前記第２チャネル領域に適用する第２ＦＥＴと、を有する。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含み、前記集積回路は、前記第１ＦＥＴ上の第１応力薄膜及び前記第２ＦＥＴ上の第２応力薄膜を含む。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含む。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記基板表面下にいずれもリセスされる。
上記目的を解決するためになされた本発明の更に他の態様による集積回路は、基板と、前記基板上に形成された特定導電型の第１ＦＥＴとして、第１ゲート電極構造、第１ゲート電極構造側壁上の第１スペーサ構造、第１ソース／ドレイン領域、及び第１チャネル領域を含み、前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースが前記第１チャネル領域の中心から前記基板内の第１距離で前記第１スペーサ構造に整列（ａｌｉｇｎ）された第１ＦＥＴと、前記基板上に形成された特定導電型の第２ＦＥＴとして、第２ゲート電極構造、前記第１スペーサ構造より多いスペーサ層を含む前記第２ゲート電極構造側壁上の第２スペーサ構造、第２ソース／ドレイン領域、及び第２チャネル領域を含み、前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースが前記第２チャネル領域の中心から前記基板内の前記第１距離より大きい第２距離で前記第２スペーサ構造に整列（ａｌｉｇｎ）された第２ＦＥＴと、を有する。
前記第１ＦＥＴ及び前記第２ＦＥＴは、ＰＭＯＳＦＥＴを含み、前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より大きい第２格子定数を含む第２物質を含む。
前記第１物質は、Ｓｉを含み、前記第２物質は、ＳｉＧｅを含む。
前記第１ＦＥＴ及び前記第２ＦＥＴは、ＮＭＯＳＦＥＴを含み、前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より少ない第２格子定数を含む第２物質を含む。
前記第１物質は、Ｓｉを含み、前記第２物質は、ＳｉＣを含む。
前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は。前記基板表面下にいずれもリセスされる。
前記第１チャネル領域及び前記第２チャネル領域は、それぞれ前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上段面を提供するために素子分離膜から突出するように前記基板から拡張するそれぞれのフィンを含む。
上記目的を達成するためになされた本発明の更に他の態様による集積回路は、基板のロジック領域（ｌｏｇｉｃ ｒｅｇｉｏｎ）内に含まれる特定導電型の第１ＦＥＴと、前記基板のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）領域内に含まれる前記特定導電型の第２ＦＥＴと、を有し、前記第１ＦＥＴの第１ソース／ドレインが前記第１ＦＥＴの第１チャネル領域から離れた距離は、前記第２ＦＥＴの第１ソース／ドレインが前記第２ＦＥＴの第２チャネル領域から離れた距離と異なる。
前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェース、及び前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースは、前記第１チャネル領域及び前記第２チャネル領域の中心から異なるように分離される。
本発明のその他の具体的な内容は詳細な説明及び図面に含まれている。
本発明の第１実施形態による半導体装置を説明するための斜視図である。 図１のＡ−Ａ′に沿って切断した断面図である。 図１のＢ−Ｂ′、Ｃ−Ｃ′に沿って切断した断面図である。 本発明の第２実施形態による半導体装置を説明するための断面図である。 本発明の第３ａ実施形態による半導体装置を説明するための断面図である。 本発明の第３ｂ実施形態による半導体装置を説明するための断面図である。 本発明の第４実施形態による半導体装置を説明するための断面図である。 本発明の第５実施形態による半導体装置を説明するための断面図である。 本発明の第６実施形態による半導体装置を説明するための回路図である。 本発明の第６実施形態による半導体装置を説明するためのレイアウト図である。 図９のレイアウト図の多数のフィンと多数のゲート電極のみを図示する図である。 図９のＤ−Ｄ′、Ｅ−Ｅ′に沿って切断した断面図である。 本発明の第７ａ実施形態による半導体装置を説明するための概念図である。 本発明の第７ｂ実施形態による半導体装置を説明するための概念図である。 本発明の第７ｃ実施形態による半導体装置を説明するための概念図である。 本発明の第８実施形態による半導体装置を説明するための概念図である。 本発明の第９実施形態による半導体装置を説明するための概念図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第３実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第３実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第３実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第３実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第４実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第４実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明のいくつかの実施形態による半導体装置の製造方法で使用可能なフィンの製造方法を説明する図である 本発明のいくつかの実施形態による半導体装置の製造方法で使用可能なフィンの製造方法を説明する図である。 本発明のいくつかの実施形態による半導体装置の製造方法で使用可能なフィンの製造方法を説明する図である。 本発明のいくつかの実施形態による半導体装置を含む電子システムのブロック図である。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。
本発明の利点及び特徴、これらを達成する方法は、図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らしめるために提供するものである。明細書全体に亘り同一参照符号は同一構成要素を指称する。
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と指称する場合は、他の素子と直接連結又はカップリングされた場合又は中間に他の素子を介在する場合の全てを含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と指称する場合は、中間に他の素子を介在しないことを示す。「及び／又は」は、言及するアイテムの各々及び一つ以上の全ての組合せを含む。
第１、第２などを多様な素子、構成要素を説明するために使用するが、これらの素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下で言及する第１構成要素は本発明の技術的思想内で第２構成要であり得ることは勿論である。
本明細書で使用する用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文言で特に言及しない限り複数型も含む。明細書で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及する構成要素、段階、動作及び／又は素子の一つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
特に定義しない限り、本明細書で使用する全ての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用する。また一般に使用される辞典に定義されている用語は明白に特別に定義しない限り理想的に又は過度に解釈しない。
図１は、本発明の第１実施形態による半導体装置を説明するための斜視図であり、図２は、図１のＡ−Ａ′に沿って切断した断面図であり、図３は、図１のＢ−Ｂ′、Ｃ−Ｃ′に沿って切断した断面図である。
図１〜図３を参照すると、第１フィン型トランジスタ１０１は第１領域Ｉに形成され、第２フィン型トランジスタ２０１は第２領域ＩＩに形成される。第１領域Ｉと第２領域ＩＩは互いに離隔した領域であり、互いに連結している領域である。例えば、第１領域ＩはＳＲＡＭ形成領域であり、第２領域ＩＩはロジック領域である。或いは、第１領域ＩはＳＲＡＭのプルアップ（ｐｕｌｌ ｕｐ）トランジスタが形成される領域であり、第２領域ＩＩはＳＲＡＭのプルダウン（ｐｕｌｌ ｄｏｗｎ）トランジスタ又はパス（ｐａｓｓ）トランジスタが形成される領域である。
第１フィン型トランジスタ１０１は第１応力近接度（ｓｔｒｅｓｓ ｐｒｏｘｉｍｉｔｙ）を有し、第２フィン型トランジスタ２０１は第１応力近接度と異なる第２応力近接度を有する。チャネルに適切な応力を印加すると、キャリア（ｃａｒｒｉｅｒ）の移動度が向上して電流量が増加する。応力がチャネルにどれほど隣接して加えられるかによってチャネルに加えられるストレイン（ｓｔｒａｉｎ）の量が変わり得る。これを近接度効果（ｐｒｏｘｉｍｉｔｙ ｅｆｆｅｃｔ）という。第１フィン型トランジスタ１０１と第２フィン型トランジスタ２０１が互いに異なる応力近接度を有するようにするためには様々な方法を適用することができる。本発明の第１実施形態による半導体装置で、第１ゲート電極１４７と第１ソース／ドレイン１６１との間の第１距離Ｌ１と、第２ゲート電極２４７と第２ソース／ドレイン２６１との間の第２距離Ｌ２を互いに異なるように調整し、第１応力近接度と第２応力近接度を異なるように調整する。
ここで議論する応力近接度効果は、それぞれのソース／ドレイン領域に付随するチャネル領域の位置によっても明示される。例えば、図３において、応力近接度効果は、それぞれのソース／ドレイン領域から同一フィン型トランジスタ２０１に付随するチャネル領域の中心までの距離によっても明示される。特に、第１フィン型トランジスタ１０１は、第１ソース／ドレイン領域１６１と第１フィン型トランジスタ１０１のチャネル領域の中心との間の距離によって定義された応力近接度効果を経験することができる。同様に、第２フィン型トランジスタ２０１は、第２ソース／ドレイン領域２６１から第２フィン型トランジスタ２０１に付随するチャネル領域の中心までの距離によって定義された別個の応力近接度効果を経験することができる。従って、それぞれのフィン型トランジスタ（１０１、２０１）の応力近接度効果は、距離Ｌ１、Ｌ２よりは距離Ｌ３、Ｌ４によって明示される。
応力近接度効果に対する基準点は、それぞれのトランジスタに付随するソース／ドレイン領域とチャネル領域との間のインターフェースに関して定義することができる。例えば、上述したように、第１フィン型トランジスタ１０１に付随する距離（Ｌ１又はＬ３）は第１ソース／ドレイン領域１６１に関連しているように見られ、第１ソース／ドレイン領域１６１が終わり、第１フィン型トランジスタ１０１に付随するチャネル領域が始まるインターフェース位置によって更に特定して定義することができる。この基準位置がインターフェースとして定義されるといえども、ソース／ドレイン及びチャネル領域が明確に表示される境界を定義するものではなく、不純物の拡散に関連するデバイス物理（ｄｅｖｉｃｅ ｐｈｙｓｉｃｓ）を対象としているため、実際の位置が、実際には特定位置ではない場合もある。しかし、インターフェース位置は、他のトランジスタに適用される一貫した基準点として解釈しなければならない。
第１フィン型トランジスタ１０１は、第１フィンＦ１、第１ゲート電極１４７、第１リセス１２５、第１ソース／ドレイン１６１などを含む。
第１フィンＦ１は第２方向Ｙ１に沿って長く延びる。第１フィンＦ１は基板１００の一部であり、基板１００から成長したエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含む。素子分離膜１１０は第１フィンＦ１の側面を覆う。
第１ゲート電極１４７は第１フィンＦ１上に第１フィンＦ１と交差するように形成される。第１ゲート電極１４７は第１方向Ｘ１に延びる。
第１ゲート電極１４７は金属層（ＭＧ１、ＭＧ２）を含む。第１ゲート電極１４７は、図示するように、２層以上の金属層（ＭＧ１、ＭＧ２）を積層することができる。第１金属層ＭＧ１は仕事関数を調整し、第２金属層ＭＧ２は第１金属層ＭＧ１によって形成された空間を満たす役割を果たす。例えば、第１金属層ＭＧ１は、ＴｉＮ、ＴａＮ、ＴｉＣ、及びＴａＣのうちの少なくとも一つを含む。また、第２金属層ＭＧ２は、Ｗ又はＡｌを含む。或いは、第１ゲート電極１４７は、金属ではないＳｉ、ＳｉＧｅなどからなることもできる。このような第１ゲート電極１４７は、例えば、リプレイスメント（ｒｅｐｌａｃｅｍｅｎｔ）工程により形成され得るが、これに限定されるものではない。
第１ゲート絶縁膜１４５は第１フィンＦ１と第１ゲート電極１４７との間に形成される。図２に示すように、第１ゲート絶縁膜１４５は第１フィンＦ１の上面と側面の上部に形成される。また、第１ゲート絶縁膜１４５は第１ゲート電極１４７と素子分離膜１１０との間に配置される。このような第１ゲート絶縁膜１４５はシリコン酸化膜より高い誘電定数を有する高誘電体物質を含む。例えば、第１ゲート絶縁膜１４５は、ＨｆＯ２、ＺｒＯ２、又はＴａ２Ｏ５を含む。
第１リセス１２５は第１ゲート電極１４７の両側の第１フィンＦ１内に形成される。第１リセス１２５の側壁は傾斜しており、第１リセス１２５の形状は基板１００から遠ざかるほど広くなる。図１に示すように、第１リセス１２５の幅は第１フィンＦ１の幅より広い。
第１ソース／ドレイン１６１は第１リセス１２５内に形成される。第１ソース／ドレイン１６１は上昇した（ｅｌｅｖａｔｅｄ）ソース／ドレイン形態である。即ち、第１ソース／ドレイン１６１の上面は第１層間絶縁膜１５５の下面より高い。また、第１ソース／ドレイン１６１と第１ゲート電極１４７とはスペーサ１５１によって絶縁される。
第１フィン型トランジスタ１０１がＰＭＯＳトランジスタの場合、第１ソース／ドレイン１６１は圧縮応力物質を含む。例えば、圧縮応力物質はＳｉに比べて格子定数が大きい物質であり、例えばＳｉＧｅである。圧縮応力物質は第１フィンＦ１に圧縮応力を加えてチャネル領域のキャリアの移動度（ｍｏｂｉｌｉｔｙ）を向上させる。
これとは異なり、第１フィン型トランジスタ１０１がＮＭＯＳトランジスタの場合、第１ソース／ドレイン１６１は基板１００と同一物質又は引張応力物質である。例えば、基板１００がＳｉである場合、第１ソース／ドレイン１６１はＳｉであるか又はＳｉより格子定数が小さい物質（例えば、ＳｉＣ）である。
スペーサ１５１は、窒化膜、酸窒化膜のうちの少なくとも一つを含む。
基板１００は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、及びＩｎＰで形成される郡から選択される一つ以上の半導体材料からなる。また、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。
第２フィン型トランジスタ２０１は、第２フィンＦ２、第２ゲート電極２４７、第２リセス２２５、第２ソース／ドレイン２６１などを含む。第２ゲート電極２４７は第２フィンＦ２上に第２フィンＦ２と交差して形成され、第２リセス２２５は第２ゲート電極２４７の両側の第２フィンＦ２内に形成され、第２ソース／ドレイン２６１は第２リセス２２５内に形成される。第２フィン型トランジスタ２０１は第１フィン型トランジスタ１０１と全体的に類似しており、異なる点を中心に説明する。
図１で、説明の便宜上、第１フィンＦ１と第２フィンＦ２が並ぶように第２方向（Ｙ１、Ｙ２）に沿って延びるものとして図示するが、これに限定されるものではない。例えば、第１フィンＦ１は第２方向Ｙ１に沿って長く延び、第２フィンＦ２は第１方向Ｘ２に沿って長く延びることもできる。
同様に、第１ゲート電極１４７と第２ゲート電極２４７が並ぶように第１方向（Ｘ１、Ｘ２）に沿って長く延びるものとして図示するが、これに限定されるものではない。例えば、第１ゲート電極１４７は第１方向Ｘ１に沿って長く延び、第２フィンＦ２は第２方向Ｙ２に沿って長く延びることもできる。
第１フィン型トランジスタ１０１と第２フィン型トランジスタ２０１は同一の導電型（例えば、Ｐ型又はＮ型）である。或いは、第１フィン型トランジスタ１０１は第１導電型（例えば、Ｐ型）であり、第２フィン型トランジスタ２０１は第２導電型（例えば、Ｎ型）であり得る。
説明していない図面符号２００は基板であり、２４５は第２ゲート絶縁膜であり、２５１は第２スペーサであり、２５５は第２層間絶縁膜であり、ＭＧ３は第３金属層であり、ＭＧ４は第４金属層である。
図３を参照すると、上述したように、第１フィン型トランジスタ１０１の第１応力近接度と第２フィン型トランジスタ２０１の第２応力近接度は互いに異なる。具体的に、第１ゲート電極１４７と第１ソース／ドレイン１６１との間の第１距離Ｌ１と、第２ゲート電極２４７と第２ソース／ドレイン２６１との間の第２距離Ｌ２は互いに異なる。ここで、「ａとｂの距離」はａとｂの最短距離を意味する。図示するように、第２距離Ｌ２は第１距離Ｌ１より短い。
上述したように、第１フィン型トランジスタ１０１及び第２フィン型トランジスタ２０１内の互いに異なる応力近接度効果は、ソース／ドレイン領域とそれぞれの第１又は第２フィン型トランジスタ（１０１、２０１）のゲート電極の特定部分との間によって明示されることよりは、それぞれのトランジスタのソース／ドレイン領域とチャネル中心との間の距離によって明示される。
図３で、距離Ｌ２及びＬ４は、それぞれ第２フィン型トランジスタ２０１に付随する第２ソース／ドレイン領域２６１とチャネル領域とのインターフェースが第２フィン型トランジスタ２０１の下にアンダーカット領域を定義するように第２チャネル領域内のそれぞれの第２ゲート電極２４７の最外側の下段コーナーを通って拡張するという点から距離Ｌ１及びＬ３より少ない。
第１リセス１２５及び第２リセス２２５内にそれぞれ第１ソース／ドレイン１６１及び第２ソース／ドレイン２６１が形成されるため、第１リセス１２５及び第２リセス２２５の位置を調整することによって第１距離Ｌ１及び第２距離Ｌ２を調整することができる。
例えば、第１フィン型トランジスタ１０１及び第２フィン型トランジスタ２０１が何れもＰ型トランジスタの場合、基板１００はＳｉであり、第１ソース／ドレイン１６１及び第２ソース／ドレイン２６１はＳｉＧｅである。このような場合、ＳｉＧｅはＳｉより格子定数が大きいため、第１ソース／ドレイン１６１は第１フィン型トランジスタ１０１のチャネルに圧縮応力を与え、第２ソース／ドレイン２６１は第２フィン型トランジスタ２０１のチャネルに圧縮応力を与える。しかし、第１距離Ｌ１が第２距離Ｌ２より長いため、第１ソース／ドレイン１６１が第１フィン型トランジスタ１０１のチャネルに与える圧縮応力は、第２ソース／ドレイン２６１が第２フィン型トランジスタ２０１のチャネルに与える圧縮応力より小さい。従って、第１フィン型トランジスタ１０１の電流量より第２フィン型トランジスタ２０１の電流量が大きい。
フィンの幅が非常に薄い場合（例えば、２０ｎｍ以下の場合）、フィンを形成するために通常のフォト工程を使用できない場合もある。例えば、一定の幅を有するフィンが反復して形成される側壁イメージ伝送（ＳＩＴ：Ｓｉｄｅｗａｌｌ Ｉｍａｇｅ Ｔｒａｎｓｆｅｒ）工程を使用することができるが、このような場合、実効チャネル幅（ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｗｉｄｔｈ）の調整が難しい。即ち、通常のプレーナトランジスタ（ｐｌａｎａｒ ｔｒａｎｓｉｓｔｏｒ）の場合にはフォト工程を利用してチャネル幅を簡単に変更して電流量を簡単に調整することができる。しかし、ＳＩＴ工程により生成されたフィンを利用するフィン型トランジスタの場合、チャネル幅が固定されるため電流量の調整をすることが難しかった。即ち、電流量の調整には、フィンの個数を変更させる手段のみが使用された。例えば、１個のフィンを使用するときのフィン型トランジスタの電流量はｋになり、２個のフィンを使用するときのフィン型トランジスタの電流量は２ｋとなる。即ち、微細な電流量の調整は難しかった。
しかし、本発明の第１実施形態による半導体装置で、ゲート電極（１４７、２４７）とソース／ドレイン（１６１、２６１）の間の距離（Ｌ１、Ｌ２）を調整することによってフィン型トランジスタ（１０１、２０１）の電流量を簡単に調整することができる。
図４は、本発明の第２実施形態による半導体装置を説明するための断面図である。説明の便宜上、本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
図４を参照すると、第１フィン型トランジスタ１０２における第１ゲート電極１４７と第１ソース／ドレイン１６１との間の第１距離Ｌ１と、第２フィン型トランジスタ２０２における第２ゲート電極２４７と第２ソース／ドレイン２６１との間の第２距離Ｌ２は互いに異なる。第１リセス１２５のアンダーカット量と第２リセス２２５のアンダーカット量は互いに異なる。図示するように、第２リセス２２５のアンダーカット量は、第１リセス１２５のアンダーカット量より相対的に多い。
更に、第１フィン型トランジスタ１０２上には第１応力膜１６９が形成され、第２フィン型トランジスタ２０２上には第２応力膜２６９が形成される。
第１応力膜１６９及び第２応力膜２６９は、例えばＳｉＮ膜である。ＳｉＮ膜が引張応力を与えるか又は圧縮応力を与えるかは、ＳｉＮ膜内のＮ−Ｈボンディング（ｂｏｎｄｉｎｇ）とＳｉ−Ｈボンディングの比率によって決定される。例えば、Ｎ−Ｈボンディング／Ｓｉ−Ｈボンディングの比率が約１〜５である場合に引張応力を与え、約５〜２０である場合に圧縮応力を与える。
例えば、第１フィン型トランジスタ１０２と第２フィン型トランジスタ２０２が同一ＰＭＯＳトランジスタの場合、第２フィン型トランジスタ２０２の電流量が第１フィン型トランジスタ１０２の電流量より大きい。第１応力膜１６９及び第２応力膜２６９の影響により、第１フィン型トランジスタ１０２と第２フィン型トランジスタ２０２の電流量も増加する。
図５Ａは、本発明の第３ａ実施形態による半導体装置を説明するための断面図である。説明の便宜上、本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
図５Ａを参照すると、第１フィン型トランジスタ１０３の第１ゲート電極１４７の側壁に第１スペーサ１５１が配置される。また、第２フィン型トランジスタ２０３の第２ゲート電極２４７の側壁に第２スペーサ２５１が配置される。図示するように、第１スペーサ１５１の第１厚さと第２スペーサ２５１の第２厚さは互いに異なる。
第１スペーサ１５１と第２スペーサ２５１の厚さを異なるようにするため、第１スペーサはｎ（但し、ｎは自然数）個の層を含み、第２スペーサはｎ＋ｍ（但し、ｍは自然数）個の層を含む。図面では、例示的に第１スペーサ１５１は２層の絶縁膜（１５１ａ、１５１ｂ）を含み、第２スペーサ２５１は３層の絶縁膜（２５１ａ、２５１ｂ、２５１ｃ）を含む。
第１リセス１２５は第１スペーサ１５１をマスクとして利用して形成され、第２リセス２２５は第２スペーサ２５１をマスクとして利用して形成される。即ち、第１リセス１２５は第１スペーサ１５１に整列（ａｌｉｇｎ）され、第２リセス２２５は第２スペーサ２５１に整列されるが、これに限定されない。例えば、第１リセス１２５はアンダーカットを含み、第１スペーサ１５１の下まで延び、第２リセス２２５もアンダーカットを含み、第２スペーサ２５１の下まで延びる。
第１スペーサ１５１と第２スペーサ２５１の厚さが互いに異なるため、第１リセス１２５と第２リセス２２５の位置が互いに異なる。図示するように、第２スペーサ２５１の厚さがより厚いため、第２距離Ｌ２が第１距離Ｌ１より長い。このような場合、第１フィン型トランジスタ１０３と第２フィン型トランジスタ２０３がＰＭＯＳトランジスタの場合に第１フィン型トランジスタ１０３の電流量が第２フィン型トランジスタ２０３の電流量より大きい。
図５Ｂは、本発明の第３ｂ実施形態による半導体装置を説明するための断面図である。説明の便宜上、本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
図５Ｂを参照すると、第１フィン型トランジスタ１０３ａにおける第１ゲート電極１４７と第１ソース／ドレイン１６１との間の距離Ｌ１と、第２フィン型トランジスタ２０３ａにおける第２ゲート電極２４７と第２ソース／ドレイン２６１との間の距離Ｌ２は互いに同一である。
しかし、第１スペーサ１５１が第１フィン型トランジスタ１０３ａのチャネルに与える応力と、第２スペーサ２５１が第２フィン型トランジスタ２０３ａのチャネルに与える応力は互いに異なる。例えば、第１スペーサ１５１と第２スペーサ２５１で使用される物質は互いに異なる。例えば、第１スペーサ１５１の絶縁膜（１５１ａ、１５１ｂ）と第２スペーサ２５１の絶縁膜２５１ｂは、チャネルに応力を与える物質でなくてもよい。しかし、第２スペーサ２５１ｄは第２フィン型トランジスタ２０３ａのチャネルに応力を印加する物質である。その結果、第１フィン型トランジスタ１０３ａの電流量と第２フィン型トランジスタ２０３ａの電流量を異なるように調整することができる。
図６は、本発明の第４実施形態による半導体装置を説明するための断面図である。説明の便宜上、本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
図６を参照すると、第１フィン型トランジスタ１０４の第１距離Ｌ１と第２フィン型トランジスタ２０４の第２距離Ｌ２は、実質的に同一である。
ここで、第１フィン型トランジスタ１０４と第２フィン型トランジスタ２０４が互いに同一な導電型のトランジスタであり、第１リセス１２５内に形成された第１ソース／ドレイン１６１の不純物濃度と第２リセス２２５内に形成された第２ソース／ドレイン２６１の不純物濃度が互いに異なる。例えば、第２ソース／ドレイン２６１の不純物濃度が第１ソース／ドレイン１６１の不純物濃度より高い場合、第２ソース／ドレイン２６１の抵抗が第１ソース／ドレイン１６１の抵抗より小さい。従って、第２フィン型トランジスタ２０４の電流量が第１フィン型トランジスタ１０４の電流量より多い。即ち、第１及び第２ソース／ドレイン（１６１、２６１）の不純物濃度を調整して電流量を調整することもできる。
図７は、本発明の第５実施形態による半導体装置を説明するための断面図である。説明の便宜上、本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
図７を参照すると、本発明の第５実施形態による半導体装置において、上述した様々な方法（ゲート電極とソース／ドレインとの間の距離の調整、不純物濃度の調整、応力膜の利用など）を組み合わせてフィン型トランジスタの電流量を調整することができる。
即ち、第１フィン型トランジスタ１０５の第１ゲート電極１４７の側壁に第１スペーサ１５１が配置される。また、第２フィン型トランジスタ２０５の第２ゲート電極２４７の側壁に第２スペーサ２５１が配置される。第１スペーサ１５１の第１厚さと第２スペーサ２５１の第２厚さは互いに異なる。
また、第１リセス１２５内に形成された第１ソース／ドレイン１６１の不純物濃度と第２リセス２２５内に形成された第２ソース／ドレイン２６１の不純物濃度が互いに異なる。
更に、第１フィン型トランジスタ１０５上には第１応力膜１６９が形成され、第２フィン型トランジスタ２０５上には第２応力膜２６９が形成される。
図７では、第１ソース／ドレイン１６１の不純物濃度と第２ソース／ドレイン２６１の不純物濃度が異なるものを例示するが、これに限定されるものではない。例えば、第１ソース／ドレイン１６１に埋め込まれる物質（例えば、ＳｉＧｅ）自体の濃度が、第２ソース／ドレイン２６１に埋め込まれる物質自体の濃度と互いに異なってもよい。このような場合にも、第１フィン型トランジスタ１０５のチャネルに与える応力と、第２フィン型トランジスタ２０５のチャネルに与える応力を互いに異なるように調整することができる。
図８及び図９は、本発明の第６実施形態による半導体装置を説明するための回路図とレイアウト図であり、図１０Ａは、図９のレイアウト図の多数のフィンと多数のゲート電極のみを図示し、図１０Ｂは、図９のＤ−Ｄ′、Ｅ−Ｅ′に沿って切断した断面図である。上述した本発明のいくつかの実施形態による半導体装置は、フィン型トランジスタを使用する全ての装置に適用することができるが、図８〜図１０Ｂでは例示的にＳＲＡＭを図示する。
先ず、図８を参照すると、本発明の第６実施形態による半導体装置は、電源ノードＶｃｃと接地ノードＶｓｓとの間に並列連結された一組のインバータ（ｉｎｖｅｒｔｅｒ）（ＩＮＶ１、ＩＮＶ２）と、それぞれのインバータ（ＩＮＶ１、ＩＮＶ２）の出力ノードに連結された第１パストランジスタＰＳ１及び第２パストランジスタＰＳ２を含む。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２は、それぞれビットラインＢＬと相補ビットライン／ＢＬとに連結される。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２のゲートはワードラインＷＬに連結される。
第１インバータＩＮＶ１は直列連結された第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１を含み、第２インバータＩＮＶ２は直列連結された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２を含む。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２はＰＭＯＳトランジスタであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２はＮＭＯＳトランジスタである。
また、第１インバータＩＮＶ１及び第２インバータＩＮＶ２は、一つのラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）を構成するため、第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードに連結され、第２インバータＩＮＶ２の入力ノードが第１インバータＩＮＶ１の出力ノードに連結される。
ここで、図８〜図１０Ｂを参照すると、互いに離隔された第１フィン３１０、第２フィン３２０、第３フィン３３０、第４フィン３４０は、一方向（例えば、図９の上下方向）に長く延びるように形成される。第２フィン３２０及び第３フィン３３０は、第１フィン３１０及び第４フィン３４０より延びる長さが短い。
また、第１ゲート電極３５１、第２ゲート電極３５２、第３ゲート電極３５３、第４ゲート電極３５４は、他方向（例えば、図９の左右方向）に長く延び、第１フィン３１０〜第４フィン３４０と交差するように形成される。具体的に、第１ゲート電極３５１は、第１フィン３１０及び第２フィン３２０と完全に交差して第３フィン３３０の終端と一部オーバーラップする。第３ゲート電極３５３は、第４フィン３４０及び第３フィン３３０と完全に交差して第２フィン３２０の終端と一部オーバーラップする。第２ゲート電極３５２及び第４ゲート電極３５４は、それぞれ第１フィン３１０及び第４フィン３４０と交差するように形成される。
図示するように、第１プルアップトランジスタＰＵ１は第１ゲート電極３５１と第２フィン３２０が交差する領域周辺に定義され、第１プルダウントランジスタＰＤ１は第１ゲート電極３５１と第１フィン３１０が交差する領域周辺に定義され、第１パストランジスタＰＳ１は第２ゲート電極３５２と第１フィン３１０が交差する領域周辺に定義される。第２プルアップトランジスタＰＵ２は第３ゲート電極３５３と第３フィン３３０が交差する領域周辺に定義され、第２プルダウントランジスタＰＤ２は第３ゲート電極３５３と第４フィン３４０が交差する領域周辺に定義され、第２パストランジスタＰＳ２は第４ゲート電極３５４と第４フィン３４０が交差する領域周辺に定義される。
明確に図示していないが、第１〜第４ゲート電極（３５１〜３５４）と、第１〜第４フィン（３１０、３２０、３３０、３４０）が交差する領域の両側にはリセスが形成され、リセス内にソース／ドレインが形成される。
また、多数のコンタクト３５０が形成される。
更に、共有コンタクト（ｓｈａｒｅｄ ｃｏｎｔａｃｔ）３６１は、第２フィン３２０及び第３ゲート電極３５３と配線３７１とを一緒に連結する。共有コンタクト３６２は、第３フィン３３０及び第１ゲート電極３５１と配線３７２とを一緒に連結する。
第１プルアップトランジスタＰＵ１、第１プルダウントランジスタＰＤ１、第１パストランジスタＰＳ１、第２プルアップトランジスタＰＵ２、第２プルダウントランジスタＰＤ２、第２パストランジスタＰＳ２は、何れもフィン型トランジスタで具現することができ、図１〜図７を参照して上述した構成を有することができる。
例えば、図１０Ｂのような構成を有する。第１プルアップトランジスタＰＵ１は、第２フィン３２０、第２フィン３２０と交差する第１ゲート電極３５１、第１ゲート電極３５１の両側の第２フィン３２０内に形成された第１リセス３２１ａ、及び第１リセス３２１ａ内に形成された第１ソース／ドレイン３２１を含む。第１プルダウントランジスタＰＤ１は、第１フィン３１０、第１フィン３１０と交差する第１ゲート電極３５１、第１ゲート電極３５１の両側の第１フィン３１０内に形成された第２リセス３１１ａ、及び第２リセス３１１ａ内に形成された第２ソース／ドレイン３１１を含む。
このような場合、第１プルアップトランジスタＰＵ１の第１ゲート電極３５１と第１ソース／ドレイン３２１との間の距離Ｌ３は、第１プルダウントランジスタＰＤ１の第１ゲート電極３５１と第２ソース／ドレイン３１１との間の距離Ｌ４と互いに異なってもよい。例えば、電流消耗を減らすため、第１プルアップトランジスタＰＵ１は電流量が少なくなるようにする。従って、第１プルアップトランジスタＰＵ１の第１ゲート電極３５１と第１ソース／ドレイン３２１との間の距離Ｌ３は、第１プルダウントランジスタＰＤ１の第１ゲート電極３５１と第２ソース／ドレイン３１１との間の距離Ｌ４より長い。
第１パストランジスタＰＳ１は、第１フィン３１０、第１フィン３１０と交差する第２ゲート電極３５２、第２ゲート電極３５２の両側の第１フィン３１０内に形成された第３リセス、及び第３リセス内に形成された第３ソース／ドレインを含む。図示するように、第２ソース／ドレインと第３ソース／ドレインは１個のノードを互いに共有する。第１プルアップトランジスタＰＵ１の第１ゲート電極３５１と第１ソース／ドレイン３２１との間の距離Ｌ３は、第１パストランジスタＰＳ１の第２ゲート電極３５２と第３ソース／ドレインとの間の距離と互いに異なってもよい。また、第１プルアップトランジスタＰＵ１の第１ゲート電極３５１と第１ソース／ドレイン３２１との間の距離Ｌ３は、第１パストランジスタＰＳ１の第２ゲート電極３５２と第３ソース／ドレインとの間の距離より長くてもよい。
図１０Ａに示すように、第１領域Ｉにある第１プルアップトランジスタＰＵ１、第２プルアップトランジスタＰＵ２のリセスを形成することと、第２領域ＩＩにある第１プルダウントランジスタＰＤ１、第２プルダウントランジスタＰＤ２、第１パストランジスタＰＳ１、第２パストランジスタＰＳ２のリセスを形成することを別途の工程により行うことができる。
このようにすることにより、第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２の電流量を相対的に減らすことができる。
図１１Ａは、本発明の第７ａ実施形態による半導体装置を説明するための概念図である。
図１１Ａを参照すると、本発明の第７ａ実施形態による半導体装置において、ロジック領域４１０にフィン型トランジスタ４１１が配置され、ＳＲＡＭ形成領域４２０にフィン型トランジスタ４２１が配置される。
フィン型トランジスタ４１１のゲート電極とソース／ドレインとの間の距離と、フィン型トランジスタ４２１のゲート電極とソース／ドレインとの間の距離を異なるようにすることができる。或いは、フィン型トランジスタ４１１のチャネルが受ける応力と、フィン型トランジスタ４２１のチャネルが受ける応力を異なるように調整することができる。
図１１Ａでは、例示的にロジック領域４１０とＳＲＡＭ形成領域４２０を図示するが、これに限定されるものではない。例えば、ロジック領域４１０と異なるメモリが形成される領域（例えば、ＤＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＰＲＡＭなど）にも本発明を適用することができる。
図１１Ｂは、本発明の第７ｂ実施形態による半導体装置を説明するための概念図である。
図１１Ｂを参照すると、本発明の第７ｂ実施形態による半導体装置において、ロジック領域４１０内に互いに異なるフィン型トランジスタ（４１２、４２２）が配置される。
即ち、フィン型トランジスタ４１２のゲート電極とソース／ドレインとの間の距離と、フィン型トランジスタ４２２のゲート電極とソース／ドレインとの間の距離を異なるようにすることができる。或いは、フィン型トランジスタ４１２のチャネルが受ける応力と、フィン型トランジスタ４２２のチャネルが受ける応力を異なるように調整することができる。
図１１Ｃは、本発明の第７ｃ実施形態による半導体装置を説明するための概念図である。
図１１Ｃを参照すると、本発明の第７ｃ実施形態による半導体装置において、基板に多数のブロック（例えばＢＬＫ１、ＢＬＫ２）が定義される。ここで、多数のブロック（ＢＬＫ１、ＢＬＫ２）ごとに互いに異なるフィン型トランジスタが配置される。図示するように、各ブロック（ＢＬＫ１、ＢＬＫ２）には少なくとも一つのフィン（Ｆ５、Ｆ６）が配置される。ブロックＢＬＫ１内に配置されたフィン型トランジスタのゲート電極とソース／ドレインとの間の距離と、ブロックＢＬＫ２内に配置されたフィン型トランジスタのゲート電極とソース／ドレインとの間の距離を異なるようにすることができる。或いは、ブロックＢＬＫ１内に配置されたフィン型トランジスタのチャネルが受ける応力と、ブロックＢＬＫ２内に配置されたフィン型トランジスタのチャネルが受ける応力を異なるように調整することができる。
図１２は、本発明の第８実施形態による半導体装置を説明するための概念図である。説明の便宜上、本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
図１２を参照すると、本発明の第８実施形態による半導体装置において、使用するフィン（Ｆ１１、Ｆ１２、Ｆ２１、Ｆ２２）の個数を調整してフィン型トランジスタ（１０６，１０６ａ）の電流量を調整する。
フィン型トランジスタ１０６は、互いに離隔して平行するように配置された多数の第１フィン（Ｆ１１、Ｆ１２）を含む。第１ゲート電極１４７は多数の第１フィンＦ１と交差するように配置される。フィン型トランジスタ１０６ａは互いに離隔して平行するように配置された多数の第２フィン（Ｆ２１、Ｆ２２）を含む。第２ゲート電極２４７は多数の第２フィンＦ２と交差するように配置される。
フィン型トランジスタ１０６の第１ゲート電極１４７とソース／ドレインとの距離は、フィン型トランジスタ１０６ａの第２ゲート電極２４７とソース／ドレインとの距離と異なってもよい。或いは、フィン型トランジスタ１０６のソース／ドレインの不純物濃度と、フィン型トランジスタ１０６ａのソース／ドレインの不純物濃度は異なってもよい。
フィン型トランジスタ１０６が使用するフィン（Ｆ１１、Ｆ１２）の個数が増加すると、電流量を増加させることができる。即ち、１個のフィンを使用する場合にフィン型トランジスタの電流量がｊであるとすると、２個のフィン（Ｆ１１、Ｆ１２）を使用する場合にフィン型トランジスタの電流量は２ｊとなる。また、上述したように、フィン型トランジスタ１０６ａの電流量は、フィン型トランジスタ１０６の電流量と多少異なるように調整することができる。例えば、フィン型トランジスタ１０６ａの電流量は２ｊ＋α又は２ｊ−α程度になる。
従って、本発明の第８実施形態によると、多様な種類の電流量を有するフィン型トランジスタ（１０６，１０６ａ）の具現が可能である。
図１３は、本発明の第９実施形態による半導体装置を説明するための概念図である。説明の便宜上、本発明の第８実施形態による半導体装置と異なる点を中心に説明する。
図１３を参照すると、本発明の第９実施形態による半導体装置は、使用するフィン（Ｆ１ａ、Ｆ１ｂ、Ｆ２ａ、Ｆ２ｂ、Ｆ３ａ、Ｆ３ｂ、Ｆ４ａ、Ｆ４ｂ）の個数を調整してフィン型トランジスタ（１０８、１０７、１０６、１０１）の電流量を調整する。
フィン型トランジスタ（１０８，１０８ａ）は４個のフィン（Ｆ１ａ、Ｆ２ａ）を使用する。１個のフィンを使用する場合のフィン型トランジスタの電流量がｊであるとすると、４個のフィンＦ１ａを使用するフィン型トランジスタ１０８の電流量は４ｊとなる。また、フィン型トランジスタ１０８ａの電流量は４ｊ＋α又は４ｊ−α程度になる。
フィン型トランジスタ（１０７，１０７ａ）は３個のフィン（Ｆ１ｂ、Ｆ２ｂ）を使用する。３個のフィンＦ１ｂを使用するフィン型トランジスタ１０７の電流量は３ｊとなる。また、フィン型トランジスタ１０７ａの電流量は３ｊ＋α又は３ｊ−α程度になる。
フィン型トランジスタ（１０６，１０６ａ）は２個のフィン（Ｆ１ｃ、Ｆ２ｃ）を使用する。２個のフィンＦ２ｂを使用するフィン型トランジスタ１０６の電流量は２ｊとなる。また、フィン型トランジスタ１０６ａの電流量は２ｊ＋α又は２ｊ−α程度になる。
フィン型トランジスタ（１０１，１０１ａ）は１個のフィン（Ｆ１ｄ、Ｆ２ｄ）を使用する。１個のフィンＦ１ｄを使用するフィン型トランジスタ１０１の電流量はｊとなる。また、フィン型トランジスタ１０１ａの電流量はｊ＋α又はｊ−α程度になる。
従って、本発明の第９実施形態によると、多様な種類の電流量を有するフィン型トランジスタ（１０８，１０８ａ、１０７，１０７ａ、１０６，１０６ａ、１０１，１０１ａ）の具現が可能である。
以下、図１４〜図２６、図１〜図３を参照して、本発明の第１実施形態による半導体装置の製造方法について説明する。
図１４〜図２６は、本発明の第１実施形態による半導体装置の製造方法について説明するための中間段階図である。図１４〜図２０は、第１フィン型トランジスタ（図１の１０１を参照）についてのみ図示する。図１４〜図２０の過程で、第１フィン型トランジスタ１０１と第２フィン型トランジスタ（図１の２０１を参照）の製造過程が実質的に同一であるからである。図２１〜図２６は、第１フィン型トランジスタ１０１と第２フィン型トランジスタ２０１を別途図示する。図２２、図２５は、それぞれ図２１、図２４のＡ−Ａ′に沿って切断した断面図であり、図２３、図２６は、それぞれ図２４のＢ−Ｂ′、Ｃ−Ｃ′に沿って切断した断面図である。
図１４を参照すると、第１領域Ｉに第１フィンＦ１を形成する。
具体的には、基板１００上にマスクパターン２１０３を形成した後、エッチング工程を行い、第１フィンＦ１を形成する。第１フィンＦ１は第２方向Ｙ１に沿って延びる。第１フィンＦ１の周辺にはトレンチ１２１が形成される。マスクパターン２１０３は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のうちの少なくとも一つを含む物質で形成される。
図１５を参照すると、トレンチ１２１を埋める素子分離膜１１０を形成する。素子分離膜１１０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜のうちの少なくとも一つを含む物質で形成される。
図１６を参照すると、素子分離膜１１０の上部をリセスし、第１フィンＦ１の上部を露出させる。リセス工程は選択的エッチング工程を含み得る。マスクパターン２１０３は素子分離膜１１０を形成する前に除去するか、又はリセス工程後に除去する。
一方、素子分離膜１１０の上に突出した第１フィンＦ１の一部は、エピタキシャル工程によって形成されてもよい。具体的には、素子分離膜１１０形成後、リセス工程なしに素子分離膜１１０によって露出した第１フィンＦ１の上面をシードとするエピタキシャル工程によって第１フィンＦ１の一部が形成される。
また、第１フィンＦ１にしきい電圧調整用ドーピングが行われる。フィン型トランジスタ１０１がＮＭＯＳトランジスタの場合、不純物はホウ素（Ｂ）であり得る。フィン型トランジスタ１０１がＰＭＯＳトランジスタの場合、不純物はリン（Ｐ）又はヒ素（Ａｓ）であり得る。
図１７を参照すると、マスクパターン２１０４を利用してエッチング工程を行い、第１フィンＦ１と交差して第１方向Ｘ１に延びるダミーゲート絶縁膜１４１及び第１ダミーゲート電極１４３を形成する。
例えば、ダミーゲート絶縁膜１４１はシリコン酸化膜であり、第１ダミーゲート電極１４３はポリシリコンである。
図１８を参照すると、第１ダミーゲート電極１４３の側壁及び第１フィンＦ１の側壁に第１スペーサ１５１を形成する。
例えば、第１ダミーゲート電極１４３が形成された結果物上に絶縁膜を形成した後エッチバック工程を行い、第１スペーサ１５１を形成する。第１スペーサ１５１は、マスクパターン２１０４の上面及び第１フィンＦ１の上面を露出する。第１スペーサ１５１はシリコン窒化膜又はシリコン酸窒化膜であり得る。
図１９を参照すると、第１スペーサ１５１が形成された結果物上に、層間絶縁膜１５５を形成する。層間絶縁膜１５５はシリコン酸化膜であり得る。
次いで、第１ダミーゲート電極１４３の上面が露出するまで、層間絶縁膜１５５を平坦化する。その結果、マスクパターン２１０４が除去されて第１ダミーゲート電極１４３の上面が露出する。
図２０を参照すると、ダミーゲート絶縁膜１４１及び第１ダミーゲート電極１４３を除去する。ダミーゲート絶縁膜１４１及び第１ダミーゲート電極１４３を除去することによって素子分離膜１１０を露出するトレンチ１２３が形成される。
図２１〜図２３を参照すると、トレンチ１２３内に第１ゲート絶縁膜１４５及び第１ゲート電極１４７を形成する。
第１ゲート絶縁膜１４５はシリコン酸化膜より高い誘電定数を有する高誘電体物質を含む。例えば、第１ゲート絶縁膜１４５は、ＨｆＯ２、ＺｒＯ２、又はＴａ２Ｏ５を含む。第１ゲート絶縁膜１４５はトレンチ１２３の側壁及び下面に沿って実質的にコンフォーマルに形成される。
第１ゲート電極１４７は金属層（ＭＧ１、ＭＧ２）を含む。第１ゲート電極１４７は、図示するように、２層以上の金属層（ＭＧ１、ＭＧ２）が積層される。第１金属層ＭＧ１は仕事関数調整を行い、第２金属層ＭＧ２は第１金属層ＭＧ１により形成された空間を埋める役割を果たす。例えば、第１金属層ＭＧ１は、ＴｉＮ、ＴａＮ、ＴｉＣ、及びＴａＣのうちの少なくとも一つを含む。また、第２金属層ＭＧ２はＷ又はＡｌを含む。或いは、第１ゲート電極１４７は、金属ではないＳｉ、ＳｉＧｅなどからなることもできる。
上述した方式と同様の方式により、第２領域ＩＩに第２ゲート絶縁膜２４５及び第２ゲート電極２４７を形成する。第２ゲート電極２４７は金属層（ＭＧ３、ＭＧ４）を含む。
図２４〜図２６を参照すると、第１領域Ｉに第１ゲート電極１４７の両側の第１フィンＦ１内に第１リセス１２５を、第２領域ＩＩに第２ゲート電極２４７の両側の第２フィンＦ２内に第２リセス２２５を形成する。
このとき、第１ゲート電極１４７と第１リセス１２５との間の第１距離Ｌ１と、第２ゲート電極２４７と第２リセス２２５との間の第２距離Ｌ２が異なるように形成する。第１リセス１２５を形成することと、第２リセス２２５を形成することを別途行うことができる。
例えば、第１領域Ｉを露出して第２領域ＩＩを露出しない第１マスクを利用し、第１時間の間に第１湿式エッチングを行う。その後、第２領域ＩＩを露出して第１領域Ｉを露出しない第２マスクを利用して第１時間と異なる第２時間の間に第２湿式エッチングを行う。
或いは、第１リセス１２５をエッチングするときに使用するエッチング液と、第２リセス２２５をエッチングするときに使用するエッチング液が互いに異なってもよい。
例えば、第１リセス１２５はアンダーカットを含まず、第２リセス２２５はアンダーカットを含む。或いは第１リセス１２５のアンダーカット量と第２リセス２２５のアンダーカット量が異なるように調整する。このようにすることにより、第１距離Ｌ１と第２距離Ｌ２が異なるようにすることができる。
再び、図１〜図３を参照すると、第１リセス１２５内に第１ソース／ドレイン１６１を形成し、第２リセス２２５内に第２ソース／ドレイン２６１を形成する。例えば、第１ソース／ドレイン１６１は上昇した（ｅｌｅｖａｔｅｄ）ソース／ドレイン形態である。即ち、第１ソース／ドレイン１６１の上面は第１層間絶縁膜１５５の下面より高い。
第１ソース／ドレイン１６１と第２ソース／ドレイン２６１の形成は、エピタキシャル工程によって形成することができる。また、第１フィン型トランジスタ１０１及び第２フィン型トランジスタ２０１がＰＭＯＳ又はＮＭＯＳトランジスタであるかによって、第１ソース／ドレイン１６１と第２ソース／ドレイン２６１の物質が変わる。
また、必要に応じてエピタキシャル工程時の不純物をｉｎ ｓｉｔｕドーピングすることもできる。
以下、図２７〜図３０を参照して、本発明の第３実施形態による半導体装置の製造方法について説明する。
図２７〜図３０は、本発明の第３実施形態による半導体装置の製造方法について説明するための中間段階図である。説明の便宜上、図１４〜図２６を利用して説明した部分と異なる点を中心に説明する。本発明の第３実施形態による半導体装置の製造方法は、本発明の第１実施形態による半導体装置の製造方法とスペーサ形成段階（即ち、図１８）のみが異なり、実質的に同一である。
図２７を参照すると、第１領域Ｉと前記第２領域ＩＩ上に、例えばｎ（但し、ｎは自然数）層の絶縁膜（４５１ａ、４５１ｂ）を形成する。図面では、ｎが２の場合を例示するが、これに限定されるものではない。
図２８を参照すると、第１領域Ｉを露出して第２領域ＩＩを露出しない第１マスク４６０を利用して２層の絶縁膜（４５１ａ、４５１ｂ）をエッチバックして第１ダミーゲート電極１４３の側壁に第１スペーサ１５１を形成する。その次に、第１マスク４６０を除去する。
図２９を参照すると、第２領域ＩＩを露出して第１領域Ｉを露出しない第２マスク４７０を形成する。その次に、第２領域ＩＩ上に、例えばｍ（但し、ｍは自然数）層の絶縁膜４５１ｃを形成する。図面では、ｍが１の場合を例示するが、これに限定されるものではない。
図３０を参照すると、第２マスク４７０を利用して絶縁膜（４５１ａ、４５１ｂ、４５１ｃ）をエッチバックして第２ダミーゲート電極２４３の側壁に第２スペーサ２５１を形成する。
整理すると、第１領域Ｉの第１スペーサ１５１の厚さと第２領域ＩＩの第２スペーサ２５１の厚さを異なるようにするため、第１領域Ｉに形成されたｎ個の絶縁膜（４５１ａ、４５１ｂ）をエッチバックして第１スペーサ１５１を形成した後、第２領域ＩＩに形成されたｎ＋ｍ個の絶縁膜（４５１ａ、４５１ｂ、４５１ｃ）をエッチバックして第２スペーサ２５１を形成する。
以下、図３１及び図３２、図６を参照して、本発明の第４実施形態による半導体装置の製造方法について説明する。
図３１及び図３２は、本発明の第４実施形態による半導体装置の製造方法を説明するための中間段階図である。説明の便宜上、図１４〜図２６を参照して説明した部分と異なる点を中心に説明する。本発明の第４実施形態による半導体装置の製造方法は、本発明の第１実施形態による半導体装置の製造方法とリセスの形成段階（即ち、図２４〜図２６を参照）とソース／ドレインの形成段階（即ち、エピタキシャル工程）のみが異なり、他は実質的に同一である。
図３１を参照すると、図２４〜図２６とは異なり、第１ゲート電極１４７と第１リセス１２５との間の第１距離と、第２ゲート電極２４７と第２リセス２２５との間の第２距離は実質的に同一である。
図３２を参照すると、第１領域Ｉを露出して第２領域ＩＩを露出しない第３マスク４８０を形成する。第１リセス１２５内に第１不純物濃度でｉｎ ｓｉｔｕドーピングをしながらエピタキシャル工程を行い、第１ソース／ドレイン１６１を形成する。その次に、第３マスク４８０を除去する。
図６を参照すると、第２領域ＩＩを露出して第１領域Ｉを露出しない第４マスク（図示せず）を形成する。第２リセス２２５内に第２不純物濃度でｉｎ ｓｉｔｕドーピングをしながらエピタキシャル工程を行い、第２ソース／ドレイン２６１を形成する。
以下、図３３〜図３５を参照して、本発明のいくつかの実施形態による半導体装置の製造方法で使用可能なフィンの製造方法について説明する。図３３〜図３５で提示する方法は、図１２に示した多数のフィンを形成する方法である。例えば、ＳＩＴ（Ｓｉｄｅｗａｌｌ Ｉｍａｇｅ Ｔｒａｎｓｆｅｒ）工程である。図３３〜図３５では、例示的に２個のフィンを製造する方法について説明するが、これに限定されるものではない。
図３３を参照すると、基板１００上に犠牲パターン５０１を形成する。その後、犠牲パターン５０１が形成された基板１００上にマスク層５０５を形成する。マスク層５０５は、犠牲パターン５０１が形成された基板１００の上面に沿ってコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）形成される。犠牲パターン５０１とマスク層５０５は互にエッチング選択性を有する物質で形成される。例えば、マスク層５０５は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、又はＳＯＨ（Ｓｐｉｎ Ｏｎ Ｈａｒｄ ｍａｓｋ）のうちから選択される少なくとも一つを含み、犠牲パターン５０１は上述した物質中のマスク層５０５と異なる物質で形成される。
また、犠牲パターン５０１及びマスク層５０５は、物理気相蒸着工程（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｐｒｏｃｅｓｓ：ＰＶＤ）、化学気相蒸着工程（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｐｒｏｃｅｓｓ：ＣＶＤ）、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、又はスピンコーティング方法のうちから選択される少なくとも一つによって形成される。
図３４を参照すると、エッチバック工程を利用して犠牲パターン５０１の側壁にスペーサ形状のマスクパターン５０６を形成する。その次に、犠牲パターン５０１を除去する。マスクパターン５０６は実質的に同一な幅を有する。マスクパターン５０６の間にはトレンチ５１１が形成される。
図３５を参照すると、マスクパターン５０６をエッチングマスクとして利用して基板１００をエッチングする。その結果、一定の幅を有するフィン（Ｆ１１、Ｆ１２）が形成される。エッチング工程によって、隣接したフィン（Ｆ１１、Ｆ１２）の間にトレンチ５１２が形成される。エッチング工程によってマスクパターン５０６の上部が共にエッチングされる。マスクパターン５０６の上部はラウンド形状である。
マスクパターン５０６を除去すると、互いに離隔して一定の幅を有する多数のフィン（Ｆ１１、Ｆ１２）が完成する。
図３６は、本発明のいくつかの実施形態による半導体装置を含む電子システムのブロック図である。
図３６を参照すると、本実施形態による電子システム１１００は、コントローラ（ｃｏｎｔｒｏｌｌｅｒ）１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０、インターフェース（ｉｎｔｅｒｆａｃｅ）１１４０、及びバス（ｂｕｓ）１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又はインターフェース１１４０は、バス１１５０によって結合される。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、及びこれらと同様の機能を行うことができる論理素子の中の少なくとも一つを含む。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置などを含む。記憶装置１１３０は、データ及び／又は命令語などを保存する。インターフェース１１４０は、通信ネットワークでデータを伝送するか又は通信ネットワークからデータを受信する機能を行う。インターフェース１１４０は、有線又は無線形態である。例えば、インターフェース１１４０は、アンテナや有線無線トランシーバーなどを含む。図示していないが、電子システム１１００は、コントローラ１１１０の動作を向上させるための動作メモリとして、高速のＤＲＡＭ及び／又はＳＲＡＭなどを更に含むこともできる。本発明によるフィン電界効果トランジスタは、記憶装置１１３０内に提供されるか、又はコントローラ１１１０、入出力装置１１２０などの一部として提供される。
電子システム１１００は、個人携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ、ウェブタブレット、無線電話、携帯電話、デジタル音楽プレーヤー、メモリカード、又は情報を無線環境で送信及び／又は受信できる全ての電子製品に適用され得る。
図３７及び図３８は、本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。図３７は、タブレットＰＣであり、図３８はノートブックを図示する。本発明の実施形態による半導体装置のうちの少なくとも一つはタブレットＰＣ、ノートブックなどに使用され得る。本発明のいくつかの実施形態による半導体装置は例示していない他の集積回路装置にも適用できることは当業者に自明である。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００、２００ 基板
１０１、１０２、１０３、１０３ａ、１０４、２０５ 第１フィン型トランジスタ
１０６、１０６ａ、１０７、１０７ａ、１０８、１０８ａ、４１１、４１２、４２１、４２２ フィン型トランジスタ
１１０、２１０ 素子分離膜
１２１、１２３、５１１、５１２ トレンチ
１２５、３２１ａ 第１リセス
１４１ ダミーゲート絶縁膜
１４３ 第１ダミーゲート電極
１４５ 第１ゲート絶縁膜
１４７、３５１ 第１ゲート電極
１５１ 第１スペーサ
１５１ａ、１５１ｂ、２５１ａ、２５１ｂ、２５１ｃ、４５１ａ、４５１ｂ、４５１ｃ 絶縁膜
１５５ 第１層間絶縁膜
１６１、３２１ 第１ソース／ドレイン
１６９ 第１応力膜
２０１、２０２、２０３、２０３ａ、２０４、２０５ 第２フィン型トランジスタ
２２５、３１１ａ 第２リセス
２４５ 第２ゲート絶縁膜
２４７、３５２ 第２ゲート電極
２５１、２５１ｄ 第２スペーサ
２５５ 第２層間絶縁膜
２６１、３１１ 第２ソース／ドレイン
２６９ 第２応力膜
３１０ 第１フィン
３２０ 第２フィン
３３０ 第３フィン
３４０ 第４フィン
３５０ コンタクト
３５３ 第３ゲート電極
３５４ 第４ゲート電極
３６１、３６２ 共有コンタクト
３７１、３７２ 配線
４１０ ロジック領域
４２０ ＳＲＡＭ形成領域
４６０ 第１マスク
４７０ 第２マスク
４８０ 第３マスク
５０１ 犠牲パターン
５０５ マスク層
５０６、２１０３、２１０４ マスクパターン
１１００ 電子システム
１１１０ コントローラ
１１２０ 入出力装置
１１３０ 記憶装置
１１４０ インターフェース
１１５０ バス
Ｆ１ 第１フィン
Ｆ２ 第２フィン
Ｌ１ 第１距離
Ｌ２ 第２距離

Claims (49)

  1. 基板上に特定導電型の第１ＦＥＴ及び第２ＦＥＴを有し、
    前記第１ＦＥＴの第１ソース／ドレイン領域から前記第１ＦＥＴの第１チャネル領域の中心までの距離は、前記第２ＦＥＴの第２ソース／ドレイン領域から前記第２ＦＥＴの第２チャネル領域の中心までの距離より近いことを特徴とする集積回路。
  2. 前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースから前記第１チャネル領域の中心までの距離は、前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースから前記第２チャネル領域の中心までの距離より近いことを特徴とする請求項１に記載の集積回路。
  3. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、特定格子定数を含み、
    前記第１ソース／ドレイン領域は、前記第２ソース／ドレイン領域が前記第２チャネル領域に適用する応力より更に大きい応力を前記第１チャネル領域に適用することを特徴とする請求項１に記載の集積回路。
  4. 前記第１ソース／ドレイン領域は、前記第１ＦＥＴのゲート構造の最外側の下段コーナーを通り前記第１チャネル領域に拡張して前記第１ＦＥＴの下にアンダーカット領域を定義し、
    前記第２ソース／ドレイン領域は、前記第２ＦＥＴのゲート構造に整列（ａｌｉｇｎ）されることを特徴とする請求項３に記載の集積回路。
  5. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、それぞれ第１上昇した（ｒａｉｓｅｄ）ソース／ドレイン領域及び第２上昇したソース／ドレイン領域を含み、
    前記第１ソース／ドレイン領域は、前記第１ＦＥＴのゲート構造の最外側の下段コーナーを通り前記第１チャネル領域に拡張して前記第１ＦＥＴの下に第１アンダーカット領域を定義し、
    前記第２ソース／ドレイン領域は、前記第２ＦＥＴのゲート構造の最外側の下段コーナーを通り前記第２チャネル領域に拡張して前記第２ＦＥＴの下に第２アンダーカット領域を定義することを特徴とする請求項１に記載の集積回路。
  6. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含むことを特徴とする請求項１に記載の集積回路。
  7. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、それぞれ第１上昇した（ｒａｉｓｅｄ）ソース／ドレイン領域及び第２上昇したソース／ドレイン領域を含み、
    前記第１ソース／ドレイン領域は、前記第１チャネル領域に入り前記第１ＦＥＴのゲート構造の最外側の下段コーナーを囲んで前記第１ＦＥＴの下にアンダーカット領域を定義し、
    前記第２ソース／ドレイン領域は、前記第２ＦＥＴのゲート構造に整列（ａｌｉｇｎ）されて形成されることを特徴とする請求項１に記載の集積回路。
  8. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、それぞれ第１上昇した（ｒａｉｓｅｄ）ソース／ドレイン領域及び第２上昇したソース／ドレイン領域を含み、
    前記第１ソース／ドレイン領域は、前記第１チャネル領域に入り前記第１ＦＥＴのゲート構造の最外側の下段コーナーを囲んで前記第１ＦＥＴの下に第１アンダーカット領域を定義し、
    前記第２ソース／ドレイン領域は、前記第２チャネル領域に入り前記第２ＦＥＴのゲート構造の最外側の下段コーナーを囲んで前記第２ＦＥＴの下に第２アンダーカット領域を定義することを特徴とする請求項１に記載の集積回路。
  9. 前記第１ＦＥＴのゲート構造の外部側壁を含んで第１厚さを提供する第１スペーサと、
    前記第２ＦＥＴのゲート構造の外部側壁を含んで第１厚さより大きい第２厚さを提供する第２スペーサを更に含むことを特徴とする請求項１に記載の集積回路。
  10. 前記第１ソース／ドレイン領域は、前記第１スペーサに自己整合的に形成され、
    前記第２ソース／ドレイン領域は、前記第２スペーサに自己整合的に形成されることを特徴とする請求項９に記載の集積回路。
  11. 前記第１スペーサ内に含まれる多数の層は、前記第２スペーサ内に含まれる多数の層より少ないことを特徴とする請求項９に記載の集積回路。
  12. 前記第１ソース／ドレイン領域は、前記第１スペーサに自己整合的に形成され、
    前記第２ソース／ドレイン領域は、前記第２スペーサに自己整合的に形成されることを特徴とする請求項１１に記載の集積回路。
  13. 前記第１ＦＥＴ及び前記第２ＦＥＴは、ＰＭＯＳＦＥＴを含み、
    前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、
    前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より大きい第２格子定数を含む第２物質を含むことを特徴とする請求項１に記載の集積回路。
  14. 前記第１物質は、Ｓｉを含み、
    前記第２物質は、ＳＩＧｅを含むことを特徴とする請求項１３に記載の集積回路。
  15. 前記第１ＦＥＴ及び前記第２ＦＥＴは、ＮＭＯＳＦＥＴを含み、
    前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、
    前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より少ない第２格子定数を含む第２物質を含むことを特徴とする請求項１に記載の集積回路。
  16. 前記第１物質は、Ｓｉを含み、
    前記第２物質は、ＳｉＣを含むことを特徴とする請求項１５に記載の集積回路。
  17. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項１に記載の集積回路。
  18. 前記第１チャネル領域及び前記第２チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域間に位置するそれぞれのフィンの上部側壁及び上面を提供することを特徴とする請求項１に記載の集積回路。
  19. 前記それぞれのフィンのうちの一つ以上は、前記上部側壁間で測定される２０ｎｍ又はそれ以下の幅を含むことを特徴とする請求項１８に記載の集積回路。
  20. 前記それぞれのフィンのうちの一つ以上は、側壁イメージ伝送フィンを含むことを特徴とする請求項１９に記載の集積回路。
  21. 前記第１ＦＥＴ及び前記第２ＦＥＴ内にそれぞれ含まれる第１ゲート電極構造及び第２ゲート電極構造を更に含み、
    前記第１ゲート電極構造及び前記第２ゲート電極構造のそれぞれは、第１導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極構造の外部の第１導電型ゲート層及び前記それぞれのゲート電極構造の内部の第２導電型ゲート層を含むことを特徴とする請求項１に記載の集積回路。
  22. 前記第１導電型ゲート層及び前記第２導電型ゲート層は、それぞれ第１金属層及び第２金属層を含むことを特徴とする請求項２１に記載の集積回路。
  23. 前記第１金属層は、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、Ｓｉ、又はＳｉＧｅを含み、
    前記第２金属層は、Ｗ及びＡｌのいずれか１つ以上を含むことを特徴とする請求項２１に記載の集積回路。
  24. 前記基板は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を含むことを特徴とする請求項１に記載の集積回路。
  25. 基板と、
    前記基板上に形成された特定導電型の第１ＦＥＴとして、第１ゲート電極構造、第１ソース／ドレイン領域、及び第１チャネル領域を含み、前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースが前記第１チャネル領域の中心から前記基板内の第１距離で前記第１ゲート電極構造に整列（ａｌｉｇｎ）された第１ＦＥＴと、
    前記基板上に形成された特定導電型の第２ＦＥＴとして、第２ゲート電極構造、第２ソース／ドレイン領域、及び第２チャネル領域を含み、前記第２ソース／ドレイン領域が前記第２ゲート電極構造の下段外周コーナーを囲み、前記第２チャネル領域の中心から前記第１距離より少ない第２距離で前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースを前記基板内に形成する第２ＦＥＴと、を有することを特徴とする集積回路。
  26. 前記第１ＦＥＴ及び前記第２ＦＥＴは、ＰＭＯＳＦＥＴを含み、
    前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、
    前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より大きい第２格子定数を含む第２物質を含むことを特徴とする請求項２５に記載の集積回路。
  27. 前記第１物質は、Ｓｉを含み、
    前記第２物質は、ＳｉＧｅを含むことを特徴とする請求項２６に記載の集積回路。
  28. 前記第１ＦＥＴ及び前記第２ＦＥＴは、ＮＭＯＳＦＥＴを含み、
    前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、
    前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より少ない第２格子定数を含む第２物質を含むことを特徴とする請求項２５に記載の集積回路。
  29. 前記第１物質は、Ｓｉを含み、
    前記第２物質は、ＳｉＣを含むことを特徴とする請求項２８に記載の集積回路。
  30. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項２５に記載の集積回路。
  31. 前記第１チャネル領域及び前記第２チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上面を提供することを特徴とする請求項２５に記載の集積回路。
  32. 前記第１ＦＥＴ及び前記第２ＦＥＴ内にそれぞれ含まれる第１ゲート電極構造及び第２ゲート電極構造を更に含み、
    前記第１ゲート電極構造及び前記第２ゲート電極構造のそれぞれは、第１導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極構造の外部の第１導電型ゲート層及び前記それぞれのゲート電極構造の内部の第２導電型ゲート層を含むことを特徴とする請求項２５に記載の集積回路。
  33. 前記第１導電型ゲート層及び前記第２導電型ゲート層は、それぞれ第１金属層及び第２金属層を含むことを特徴とする請求項３２に記載の集積回路。
  34. 前記第１金属層は、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、Ｓｉ、又はＳｉＧｅを含み、
    前記第２金属層は、Ｗ及びＡｌのいずれか１つ以上を含むことを特徴とする請求項３２に記載の集積回路。
  35. 前記基板は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を含むことを特徴とする請求項２５に記載の集積回路。
  36. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含むことを特徴とする請求項２５に記載の集積回路。
  37. 基板と、
    前記基板上に形成された特定導電型の第１ＦＥＴとして、第１ゲート電極構造、第１ソース／ドレイン領域、及び第１チャネル領域を含み、前記第１ソース／ドレイン領域が前記第１ゲート電極構造の下段外周コーナーを囲み、前記第１チャネル領域の中心からの第１距離で前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースを前記基板内に形成する第１ＦＥＴと、
    前記基板上に形成された特定導電型の第２ＦＥＴとして、第２ゲート電極構造、第２ソース／ドレイン領域、及び第２チャネル領域を含み、前記第２ソース／ドレイン領域が前記第２ゲート電極構造の下段外周コーナーを囲み、前記第１距離より少ない第２距離で前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースを前記基板内に形成し、前記第１ソース／ドレイン領域が前記第１チャネル領域に適用する応力より大きい応力を前記第２ソース／ドレイン領域が前記第２チャネル領域に適用する第２ＦＥＴと、を有することを特徴とする集積回路。
  38. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含み、
    前記集積回路は、前記第１ＦＥＴ上の第１応力薄膜及び前記第２ＦＥＴ上の第２応力薄膜を含むことを特徴とする請求項３７に記載の集積回路。
  39. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１チャネル領域及び前記第２チャネル領域と異なる格子定数を含むことを特徴とする請求項３７に記載の集積回路。
  40. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項３７に記載の集積回路。
  41. 基板と、
    前記基板上に形成された特定導電型の第１ＦＥＴとして、第１ゲート電極構造、第１ゲート電極構造側壁上の第１スペーサ構造、第１ソース／ドレイン領域、及び第１チャネル領域を含み、前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェースが前記第１チャネル領域の中心から前記基板内の第１距離で前記第１スペーサ構造に整列（ａｌｉｇｎ）された第１ＦＥＴと、
    前記基板上に形成された特定導電型の第２ＦＥＴとして、第２ゲート電極構造、前記第１スペーサ構造より多いスペーサ層を含む前記第２ゲート電極構造側壁上の第２スペーサ構造、第２ソース／ドレイン領域、及び第２チャネル領域を含み、前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースが前記第２チャネル領域の中心から前記基板内の前記第１距離より大きい第２距離で前記第２スペーサ構造に整列（ａｌｉｇｎ）された第２ＦＥＴと、を有することを特徴とする集積回路。
  42. 前記第１ＦＥＴ及び前記第２ＦＥＴは、ＰＭＯＳＦＥＴを含み、
    前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、
    前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より大きい第２格子定数を含む第２物質を含むことを特徴とする請求項４１に記載の集積回路。
  43. 前記第１物質は、Ｓｉを含み、
    前記第２物質は、ＳｉＧｅを含むことを特徴とする請求項４２に記載の集積回路。
  44. 前記第１ＦＥＴ及び前記第２ＦＥＴは、ＮＭＯＳＦＥＴを含み、
    前記第１チャネル領域及び前記第２チャネル領域は、第１格子定数を含む第１物質を含み、
    前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記第１格子定数より少ない第２格子定数を含む第２物質を含むことを特徴とする請求項４１に記載の集積回路。
  45. 前記第１物質は、Ｓｉを含み、
    前記第２物質は、ＳｉＣを含むことを特徴とする請求項４４に記載の集積回路。
  46. 前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項４１に記載の集積回路。
  47. 前記第１チャネル領域及び前記第２チャネル領域は、それぞれ前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上段面を提供するために素子分離膜から突出するように前記基板から拡張するそれぞれのフィンを含むことを特徴とする請求項４１に記載の集積回路。
  48. 基板のロジック領域内に含まれる特定導電型の第１ＦＥＴと、
    前記基板のＳＲＡＭ領域内に含まれる特定導電型の第２ＦＥＴと、を有し、
    前記第１ＦＥＴの第１ソース／ドレインが前記第１ＦＥＴの第１チャネル領域から離れた距離は、前記第２ＦＥＴの第１ソース／ドレインが前記第２ＦＥＴの第２チャネル領域から離れた距離と異なることを特徴とする集積回路。
  49. 前記第１ソース／ドレイン領域と前記第１チャネル領域との間の第１インターフェース、及び前記第２ソース／ドレイン領域と前記第２チャネル領域との間の第２インターフェースは、前記第１チャネル領域及び前記第２チャネル領域の中心から異なるように分離されることを特徴とする請求項４８に記載の集積回路。
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