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CN107431044A - 半导体器件 - Google Patents

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CN107431044A
CN107431044A CN201580077422.1A CN201580077422A CN107431044A CN 107431044 A CN107431044 A CN 107431044A CN 201580077422 A CN201580077422 A CN 201580077422A CN 107431044 A CN107431044 A CN 107431044A
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CN
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fin
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region
pwtap
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薮内诚
石井雄郎
石井雄一郎
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Original Assignee
Renesas Electronics Corp
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Abstract

根据实施例的半导体器件(1)包括：半导体衬底；在所述半导体衬底上形成的第一阱(15)；在所述半导体衬底上形成的第二阱(15)；在所述第一阱中形成的第一鳍(11)；在所述第二阱中形成的第二鳍(21)；和连接到所述第一鳍和所述第二鳍中的每一个鳍的第一电极(12a)。所述第一阱和所述第一鳍(11)具有相同的导电类型，并且所述第二阱和所述第二鳍(21)具有不同的导电类型。

Description

半导体器件
技术领域
本公开涉及半导体器件。例如，本公开涉及具有鳍型FET结构的半导体器件。
背景技术
平面FET结构是典型的MOSFET(金属氧化物半导体场效应晶体管)结构之一。在平面FET结构中，源极区域、漏极区域和沟道区域平面地设置在衬底上。PTL 1公开了具有平面FET结构的半导体器件。在PTL 1中公开的半导体器件中，在半导体衬底上的n型阱区域和p型阱区域中分别形成多个p沟道型场效应晶体管(PMOS)和多个n沟道型场效应晶体管(NMOS)。
PMOS和NMOS各自包括在半导体衬底上形成的栅极电极，在半导体衬底和栅极电极之间插入有栅极绝缘膜。在平面FET结构中，通过半导体衬底上的栅极电极从上方控制沟道。这些MOSFET与栅极电极上方的第一层中的导线连接，使得构成期望的电路。
此外，在半导体衬底上，形成被称为“抽头(tap)”的用于供电的扩散层，使得沿一个方向延伸。抽头包括用于向其中形成PMOS的n型阱区域提供电源电位VDD的n阱抽头和用于向其中形成NMOS的p型阱区域提供电源电位VSS的P阱抽头。n阱抽头经由第一层中的导线连接到一个PMOS源极区域，而P阱抽头经由第一层中的导线连接到一个NMOS源极区域。
引用列表
专利文献
日本未审专利申请公开No.2010-141187
发明内容
技术问题
在上述的平面FET结构中，栅极电极不延伸到其中形成抽头的区域。因此，当半导体元件被连接成跨越抽头时，需要使用在栅极电极上方的层中的导线。然而，当栅极电极上方的层中的导线被用于连接半导体元件时，存在如下问题：可用导线迹线的数量减少，这导致导线的拥塞和半导体器件的面积的增加。
本公开内容的新颖特征和要解决的其它问题从下面的描述和附图中变得明显。
问题的解决方案
根据一个实施例，一种半导体器件包括：第一鳍，形成在衬底上的第一阱上且具有与第一阱相同的导电类型；第二鳍，形成在第二阱上且具有不同于第二阱的导电类型；以及第一电极，连接到第一鳍和第二鳍中的每一个鳍。
发明的有益效果
根据一个实施例，可以提供一种半导体器件，其包括能够减轻导线拥塞并避免半导体器件的面积增加的鳍。
附图说明
图1是示出根据第一实施例的半导体器件的配置的平面图；
图2是示出根据第一实施例的半导体器件的电路图；
图3是示出图1所示的鳍、电极和布线层之间的关系的透视图；
图4是沿图1的IV-IV线所取的截面图；
图5是沿图1的V-V线所取的截面图；
图6是示出根据第二实施例的半导体器件的配置的平面图；
图7是示出根据第二实施例的半导体器件的电路图；
图8是沿图6的VIII-VIII线所取的截面图；
图9是示出根据第三实施例的半导体器件的配置的平面图；
图10是示出根据第三实施例的半导体器件的电路图；
图11是沿图9的XI-XI线所取的截面图；
图12是示出根据第四实施例的半导体器件的配置的平面图；
图13是示出根据第四实施例的半导体器件的电路图；
图14是沿图12的XVI-XVI线所取的截面图；
图15是沿图12的XV-XV线所取的截面图；
图16是示出根据第五实施例的半导体器件的配置的平面图；
图17是示出根据第五实施例的半导体器件的电路图；
图18是沿图16的XVIII-XVIII线所取的截面图；
图19是示出根据第六实施例的半导体器件的配置的平面图；
图20是示出根据第六实施例的半导体器件的电路图；
图21是沿图19的XXI-XXI线所取的截面图；
图22是示出根据第七实施例的半导体器件的配置的平面图；
图23是沿着从图22的XXIII-XXIII线的箭头方向的视图；
图24是沿着从图22的XXIV-XXIV线的箭头方向的视图；
图25是当图1所示的NM第一电极和NM第二电极只在n型鳍的纵向方向与侧表面的端部和上表面的端部接触时、沿着VV线所取的截面图；
图26是示出根据比较示例的半导体器件的配置的平面图；以及
图27是沿图26的XXVI-XXVI线所取的截面图。
具体实施方式
以下参照附图对实施例进行描述。为了使本说明书清楚，适当地缩写或简化了以下描述以及附图。以下实施例中描述的具体数值仅仅是示例性的，以便于实施例的理解，并且除非特别指出，否则不限于此。在各附图中，相同的部件由相同的附图标记表示，并且适当地省略其重复的描述。
在以下的实施方式中，代表场效应晶体管的MOSFET(金属氧化物半导体场效应晶体管)简称为MOS。p沟道型MOSFET简称为PMOS，n沟道型MOSFET简称为NMOS。用于供电的衬底接触的扩散层在下文中称为抽头。
根据以下实施例的半导体器件可以具有如下配置：其中半导体衬底、半导体层、扩散层(扩散区域)等的导电类型(p型或n型)被反转。因此，假设n型和p型的导电类型中的一种是第一导电类型，并且另一种导电类型是第二导电类型，则可以使用p型作为第一导电类型且可以使用n型作为第二导电类型。相反，可以使用n型作为第一导电类型，p型可以用作第二导电类型。
在给出根据实施例的半导体器件的描述之前，将参照图26和图27描述根据比较示例的半导体器件。图26是示出根据比较示例的半导体器件的配置的平面图。图27是沿图26的XXVI-XXVI线所取的截面图。图26和图27所示的比较示例示出了具有平面FET结构的半导体器件。注意，在图27中，省略了栅极绝缘膜等的图示。
如图27所示，在根据比较示例的半导体器件100中，在半导体衬底上形成p型阱区域101和n型阱区域102。此外，在半导体衬底上形成元件隔离膜103。元件隔离膜103限定其中形成半导体元件的有源区域。
如图26所示，在p型阱区域101中形成两个n沟道型场效应晶体管(NMOS)区域110。在每个NMOS区域110中形成多个NMOS。NMOS由栅极电极111控制，栅极电极111形成在NMOS区域110上方，在栅极电极111与NMOS区域110之间插入有栅极绝缘膜。在两个NMOS区域110之间形成用于将电源电位VSS提供给p型阱区域101的PW(p型阱)TAP(抽头)区域120。PWTAP区域120被形成为在两个NMOS区域110之间沿一个方向延伸。
在n型阱区域102中，形成两个p沟道场效应晶体管(PMOS)区域130。在每个PMOS区域130中，形成多个PMOS。PMOS由栅极电极131控制，栅极电极131形成在PMOS区域130上方，在栅极电极131和PMOS区域130之间插入有栅极绝缘膜。在两个PMOS区域110之间形成用于将电源电位VDD提供给n型阱区域102的NW(n型阱)TAP区域120。NWTAP区域140被形成为在两个PMOS区域130之间沿一个方向延伸。
每个NMOS的源极区域和漏极区域分别由低浓度n型半导体区域(未示出)和高浓度n型半导体区域N+形成，这些区域形成于n型阱区域101中。在PWTAP区域120的表面上形成高浓度p型半导体区域P+，高浓度p型半导体区域P+形成于p型阱区域101中。每个PMOS的源极区域和漏极区域分别由低浓度n型半导体区域(未示出)和高浓度n型半导体区域P+形成，这些区域形成于p型阱区域102中。在NWTAP区域140的表面上形成高浓度n型半导体区域N+，高浓度n型半导体区域N+形成于n型阱区域102中。
在这些区域上，形成未图示的层间绝缘膜。层间绝缘膜设置有接触孔，并且插塞104形成在相应的接触孔中。通过PWTAP区域120彼此相对设置的两个NMOS的漏极通过上布线层105连接。通过NWTAP区域140彼此相对设置的两个PMOS的漏极通过上布线层105连接。上布线层105由形成在栅极电极上方的第一金属层M1形成。
上布线层105沿着与PWTAP区域120和NWTAP区域140延伸的方向基本垂直的方向延伸。上布线层105形成为跨越PWTAP区域120和NWTAP区域140。因此，在根据比较示例的半导体器件中，形成在栅极电极上方的层中的布线层被用于连接PMOS和NMOS，这导致如下的问题：可用导线迹线的数量减少，这导致导线的拥塞和半导体器件的面积的增加。
随着近年来元件的微制造，如上所述的平面FET具有诸如由于杂质浓度的增加而导致迁移率劣化、以及泄漏电流增加之类的问题。作为对这些问题的对策，提出了鳍型FET。鳍型FET具有如下的结构：其中通过U形栅极电极夹住形成在半导体衬底上的鳍型沟道区域，并且从三个方向控制鳍型FET的沟道。因此，可以有效地抑制作为现有技术的平面FET中固有问题的泄漏电流。
因此，传统的布局规则随着鳍型FET被平面FET替代而大大改变。一个示例是用作晶体管栅极的电极形成在用于衬底接触的扩散层(抽头)上。本发明人研究了如何通过使用形成在用于抽头的扩散层上的电极作为导线来减轻作为平面FET固有问题的、布线层的拥塞。
下面将描述根据实施例的半导体器件。根据实施例的半导体器件包括具有鳍型FET结构的晶体管，并且可以应用于微计算机和片上系统(SoC)产品。
第一实施例
将参考图1至图5来描述根据第一实施例的半导体器件1。图1是示出半导体器件1的配置的平面图。图2是示出半导体器件1的电路图。图3是示出图1所示的鳍、电极和布线层之间的关系的透视图。图4是沿图1的IV-IV线所取的截面图。图5是沿图1的V-V线所取的截面图。
如图1所示，半导体器件1包括两个NMOS区域10和PWTAP区域20。两个NMOS区域10被形成为通过PWTAP区域20彼此相对。如图4和图5所示，半导体衬底在每个NMOS区域10中设置有p型阱区域15。此外，半导体衬底在PWTAP区域20中设置有p型阱区域15。因此，在第一实施例中，分别形成在NMOS区域10和PWTAP区域20中的阱区域具有相同的导电类型。
半导体衬底设置有元件隔离膜16。元件隔离膜16限定其中形成半导体元件的有源区域，并且具有防止形成在半导体衬底上的元件彼此干扰的功能。元件隔离膜16通过例如STI(浅沟槽隔离)方法形成，在STI方法中在半导体衬底中形成沟槽并且在沟槽中埋入诸如氧化硅膜之类的绝缘膜。
在NMOS区域10中，n型鳍11形成在p型阱区域15上。p型阱区域15和n型鳍11具有不同的导电类型。n型鳍11各自具有窄条状(长方体形状)。在图1所示的示例中，以预定间隔设置三个n型鳍11。将n型鳍11延伸的方向称为x方向。
在每个n型鳍11上形成三个电极(NM第一电极12a、NM第二电极12b和NM第三电极12c)。三个电极沿y方向延伸，该y方向垂直于x方向并与三个n型鳍11相交。因此，在n型鳍11和三个电极12a至12c中的每一个电极之间形成栅极绝缘膜17。栅极绝缘膜17例如由氧化硅膜形成。栅极绝缘膜17的厚度等于或小于2nm，优选为约1nm。元件隔离膜16的厚度大于栅极绝缘膜17的厚度。
现在将参考图3描述n型鳍11和NM第二电极12b之间的关系。NM第二电极12b形成为经由栅极绝缘膜17跨越n型鳍11的表面。覆盖有n型鳍11的NM第二电极12b的区域用作沟道区域。具体地，每个NMOS具有三栅极结构，其中每个n型鳍11的两个侧表面和上表面用作沟道区域。NM第二电极12b是NMOS的栅极电极。未被n型鳍11的NM第二电极12b覆盖的区域用作源极区域或漏极区域。
三个电极12a至12c各自由导电膜例如多晶硅膜形成。可以将n型导电杂质(例如磷或砷)引入p型阱区域15上的作为NMOS的栅极电极的NM第二电极12b中。此外，诸如钨的栅极金属材料可以用作电极12a至12c的材料。
如图4所示，NM第一电极12a和NM第三电极12c被形成为覆盖n型鳍11的端部。具体而言，n型鳍11的端部被设置在NM第一电极12a和NM第三电极12c中。换句话说，NM第一电极12a和NM第三电极12c在纵向方向上与n型鳍11的侧表面的端部接触，并且在横向方向上与其上表面的端部和其侧表面接触。注意，NM第一电极12a和NM第三电极12c的布置不限于此。例如，NM第一电极12a和NM第三电极12c可以被设置成仅在横向方向上与每个n型鳍11的侧表面接触。此外，NM第一电极12a和NM第二电极12b可以以如下的方式形成：使得NM第一电极12a和NM第二电极12b仅在纵向方向上与n型鳍11的侧表面的端部接触，而在横向方向上不与其侧表面接触。也就是说，每个n型鳍11的端部可以位于图4中的虚线所示的范围内。图25示出当图1所示的NM第一电极和NM第二电极仅在纵向方向上与n型鳍的侧表面的端部接触、而在横向方向上不与其侧表面接触时、沿VV线所取的截面图。如图25所示，每个n型鳍11在横向方向上的侧表面从NM第一电极12a露出。
在NM第一电极12a和NM第二电极12b之间形成NM第一布线层13a。NM第一布线层13a通过NM连接布线层14而连接到NM第一电极12a。此外，在NM第二电极12b和NM第三电极12c之间形成NM第二布线层13b。注意，与在比较示例中描述的在栅极电极上方的上布线层105不同，NM第一布线层13a、NM第二布线层13b和NM连接布线层14均由新添加在鳍型FET中的金属层M0形成。
在比较示例中，金属层M0是在栅极和金属层M1之间形成的层。NM第一布线层13a和NM第二布线层13b是在n型鳍11上垂直延伸的布线层，且被称为金属层M0_V。NM连接布线层14是在与n型鳍11平行的水平方向延伸的导线，并且被称为金属层M0_H。因此，尽管在本实施例中未示出，但是通过插塞连接的第一层的金属膜M1被设置在金属层M0上方。
金属层M0通过例如将主要由阻挡金属膜和铜形成的导电膜埋入到形成在未示出的层间绝缘膜中的沟槽中而形成。阻挡金属膜由钽、氮化钽或其叠层膜形成。注意，形成在金属层M0上方的第一布线层(金属层M1)和后续层也可以具有相同的结构。注意，设置在金属层M0上方的布线层和插塞可以一体形成。
如图3所示，NM第一布线层13a被形成为跨越n型鳍11的表面。尽管图3中未示出，NM第二布线层13b也被形成为跨越n型鳍11的表面。
如图5所示，在PWTAP区域20中，在p型阱区域15上形成p型鳍21。p型阱区域15和p型鳍21具有相同的导电类型。与n型鳍11类似，p型鳍21均具有窄条状(长方体形状)。在图1所示的示例中，以预定间隔设置两个p型鳍21。p型鳍21在与n型鳍11延伸的方向相同的x方向上延伸。
在每个p型鳍21上形成三个电极(NM第一电极12a、PWTAP第一电极22a和PWTAP第二电极22b)。栅极绝缘膜17被形成为覆盖p型鳍21。因此，栅极绝缘膜17被形成在每个p型鳍21和三个电极中的每一个电极之间。PWTAP第一电极22a和PWTAP第二电极22b在垂直于x方向的y方向上延伸，并与两个p型鳍21相交。也可以利用与用于三个电极12a至12c的材料相同的材料形成PWTAP第一电极22a和PWTAP第二电极22b。
注意，如图5所示，栅极绝缘膜17不仅形成在每个电极和每个鳍之间，而且形成在鳍之间的元件隔离膜上。换句话说，栅极绝缘膜17形成在三个电极(NM第一电极12a、PWTAP第一电极22a和PWTAP第二电极22b)中的每个电极下方的整个表面中。对于其他实施例也是如此。
PWTAP第一电极22a和PWTAP第二电极22b被形成为覆盖每个p型鳍21的端部。以与上面参照图4和图25关于n型鳍11描述的相同方式，每个p型鳍21的端部可以被设置在从PWTAP第一电极22a和PWTAP第二电极22b中的每个电极的内端到其外端的范围内。
NM第一电极12a延伸为从NMOS区域10之一穿过PWTAP区域20并到达另一个NMOS区域10。NN第一电极12a也经由NM连接布线层14连接到该另一个NMOS区域10的NM第一布线层13a。因此，分别形成在PWTAP区域20的两端处的两个NMOS的漏极连接在一起，以形成图2所示的电路配置。
具体地，将通过与用作PWTAP区域20中的NMOS的栅极的电极(NM第二电极12b)相同的工艺形成的电极(NM第一电极12a)用作导线，用于传输形成在PWTAP区域20的两侧的NMOS的信号。具体地说，PWTAP区域20上的NM第一电极12a是连接PWTAP区域20中的上NMOS和下NMOS的导线，并且作为不是电源的信号节点。NM第一电极12a通过PWTAP区域20中的p型鳍21连接到半导体衬底。
PWTAP第一布线层23a设置在NM第一电极12a和PWTAP第一电极22a之间。此外，PWTAP第二电极22b设置在NM第一电极12a和PWTAP第二电极22b之间。PWTAP第一布线层23a和PWTAP第二布线层23b均与电源电位VSS连接。电源电位VSS可以用作参考电位(接地电位)GND。
p型鳍21每个都向p型阱区域15供给电源电位VSS，且p型阱区域15被固定在特定电位处。与比较示例的上布线层105不同，PWTAP第一布线层23a和PWTAP第二布线层23b由金属层M0_V形成。
因此，与比较示例中不同，在根据第一实施例的半导体器件中，PWTAP区域20上的NM第一电极12a可以用作用于传输除电源之外的信号的导线，而无需使用上布线层。因此，可以防止导线的拥塞，并且可以减小半导体器件的面积。
第二实施例
将参考图6至图8描述根据第二实施例的半导体器件1A。图6是示出半导体器件1A的配置的平面图。图7是示出半导体器件1A的电路图。图8是沿图6的VIII-VIII线所取的截面图。
如图6所示，半导体器件1A包括一个NMOS区域10和一个PWTAP区域20。如图8所示，在NMOS区域10中，在半导体衬底上形成p型阱区域15。此外，在PWTAP区域20中，在半导体衬底上形成p型阱区域15。因此，在第二实施例中，分别形成在NMOS区域10和PWTAP区域20中的阱区域具有相同的导电类型。限定有源区域的元件隔离膜16形成在半导体衬底上。
在NMOS区域10中，三个n型鳍11以n型鳍11在x方向延伸的方式形成在p型阱区域15上。在PWTAP区域20中，两个p型鳍21以p型鳍21沿x方向延伸的方式形成在p型阱区域15上。在图6所示的示例中，每个p型鳍21的长度大致为每个n型鳍11的长度的一半。尽管未示出，但以栅极绝缘膜17覆盖n型鳍11和p型鳍21的方式，将该栅极绝缘膜形成在这些鳍上。
在每个n型鳍11上，形成三个电极(NM第一电极12a、NM第二电极12b和NM第三电极12c)。三个电极以如下方式形成：使得电极在垂直于x方向的y方向上延伸并且跨越三个n型鳍11。NM第二电极12b用作NMOS的栅极电极。此外，NM第一电极12a和NM第三电极12c形成为覆盖每个n型鳍11的端部。
在第二实施例中，用作栅极电极的NM第二电极12b延伸到PWTAP区域20。NM第二电极12b设置成覆盖每个p型鳍21的一端。PWTAP电极22形成在每个p型鳍21的另一端。PWTAP电极22被形成为覆盖每个p型鳍21的另一端。注意，如上参考图4和图25所述，每个n型鳍11的端部可以设置在沿着纵向方向延伸的NM第一电极12a和NM第三电极12c的两个侧表面之间。此外，每个p型鳍21的端部可以设置在沿纵向方向延伸的PWTAP电极22的两个侧表面之间以及在沿纵向方向延伸的NM第二电极12b的两个侧表面之间。
NM第一布线层13a形成在NM第一电极12a和NM第二电极12b之间。此外，NM第二布线层13b形成在NM第二电极12b和NM第三电极12c之间。在PWTAP区域20中，PWTAP布线层23形成在PWTAP电极22和NM第二电极12b之间。PWTAP布线层23连接到电源电位VSS。
栅极接触24连接到PWTAP区域20的NM第二电极12b。与PWTAP布线层23相比，栅极接触24形成在更远离NMOS区域10的位置处，该PWTAP布线层23用于将电源电位VSS提供给PWTAP区域20中的p型阱区域15。栅极接触24由上述金属层M0_V形成。根据第二实施例的半导体器件具有图7所示的电路配置。
因此，在第二实施例中，可以经由PWTAP区域20上的NM第二电极12b向NMOS的栅极施加电压。这允许用于栅极接触的金属层与源极和漏极分离。因此，可以防止布线层的拥塞，并且可以减小半导体器件的面积。
第三实施例
将参考图9至图11描述根据第三实施例的半导体器件1B。图9是示出半导体器件1B的配置的平面图。图10是示出半导体器件1B的电路图。图11是沿图9的XI-XI线所取的截面图。
如图9所示，半导体器件1B包括NMOS区域10、PWTAP区域20和PMOS区域30。如图11所示，在NMOS区域10中，p型阱区域15形成在半导体衬底上。在PWTAP区域20中，p型阱区域15形成在半导体衬底上。在PMOS区域30中，n型阱区域35形成在半导体衬底上。因此，在第三实施例中，分别形成在NMOS区域10和PWTAP区域20中的阱区域具有相同的导电类型，并且形成在NMOS区域10和PWTAP区域20中的阱区域的导电类型不同于形成在PMOS区域30中的阱区域。限定有源区域的元件隔离膜16形成在半导体衬底上。
在NMOS区域10中，以使得n型鳍沿x方向延伸的方式，在p型阱区域15上形成三个n型鳍11。在PWTAP区域20中，以使得p型鳍沿x方向延伸的方式，在p型阱区域15上形成两个p型鳍21。在PMOS区域30中，以使得p型鳍沿x方向延伸的方式，在n型阱区域35上形成三个p型鳍31。在图9所示的示例中，每个n型鳍11的长度与每个p型鳍31的长度基本相同。每个p型鳍21的长度大致为n型鳍11和p型鳍31中的每个鳍的长度的一半。虽然没有示出，但以使得栅极绝缘膜17覆盖n型鳍11、p型鳍21和p型鳍31的方式，将该栅极绝缘膜形成在这些鳍上。
在n型鳍11上形成三个电极(NM第一电极12a、NM第二电极12b和NM第三电极12c)。三个电极在垂直于x方向的y方向上延伸，并且形成为跨越三个n型鳍11。NM第二电极12b用作NMOS的栅极电极。NM第一电极12a和NM第三电极12c形成为覆盖每个n型鳍11的端部。
在第三实施例中，三个电极(NM第一电极12a、NM第二电极12b和NM第三电极12c)从NMOS区域10延伸穿过PWTAP区域20并到达PMOS区域30。NN第一电极12a被设置成覆盖每个p型鳍21的一端和每个p型鳍31的一端。NM第二电极12b被设置成覆盖每个p型鳍21的另一端并跨越p型鳍31。NM第二电极12b用作NMOS的栅极电极，并且还用作PMOS的栅极电极。
NM第三电极12c被设置成覆盖每个p型鳍31的另一端。每个n型鳍11的端部和每个p型鳍31的端部可以设置在沿纵向方向延伸的NM第一电极12a和NM第三电极12c中的每个电极的两个侧表面之间。每个p型鳍21的端部可以设置在沿纵向方向延伸的NM第二电极12b和NM第三电极12c中的每个电极的两个侧表面之间。
在NMOS区域10中，NM第一布线层13a形成在NM第一电极12a和NM第二电极12b之间。NM第一电极12a经由NM连接布线层14连接到NM第一布线层13a。在NMOS区域10中，NM第二布线层13b形成在NM第二电极12b与NM第三电极12c之间。在PWTAP区域20中，PWTAP布线层23形成在NM第一电极12a和NM第二电极12b之间。PWTAP布线层23连接到电源电位VSS。
在PMOS区域30中，在NM第一电极12a与NM第二电极12b之间形成PM第一布线层33a。NM第一电极12a经由PM连接布线层34连接到PM第一布线层33a。在PMOS区域30中，在NM第二电极12b与NM第三电极12c之间形成PM第二布线层33b。
栅极接触24连接到NM第二电极12b。栅极接触24形成在PWTAP区域20和PMOS区域30之间的边界上。因此，半导体器件1B具有如图10所示的电路配置，其中形成在PWTAP区域20两侧处的NMOS和PMOS的栅极电极彼此连接并且其漏极彼此连接。
因此，在第三实施例中，PWTAP区域20上的NM第一电极12a可以用作用于传输除电源之外的信号的导线。此外，用于栅极接触的金属层可以与源极和漏极分离。因此，可以防止导线的拥塞，并且可以减小半导体器件的面积。
注意，在第三实施例中，扩散层(p型鳍21)在PWTAP区域20中的NM第一电极12a和NM第二电极12b下方是断开的。具体地，p型鳍21设置在从NM第一电极12a到NM第二电极12b的范围内。因此，当将第三实施例与下面描述的第四实施例进行比较时，第三实施例具有另外的优点，即连接到电源电位VSS的PWTAP布线层23没有形成在NM第二电极12b的左侧上，从而可以减小该区域中的寄生电容。注意，该优点类似于图6所示的PWTAP区域20中的优点。
第四实施例
将参照图12至图15描述根据第四实施例的半导体器件1C。图12是示出半导体器件1C的配置的平面图。图13是示出半导体器件1C的电路图。图14是沿图12的XIV-XIV线所取的截面图。图15是沿图12的XV-XV线所取的截面图。第四实施例的半导体器件1C是根据第三实施例的半导体器件1B的修改示例。
如图12所示，半导体器件1C除了半导体器件1B的三个电极12a至12c之外还包括NM第四电极12d。NM第四电极12d在x方向上设置在NM第一电极12a的NM第二电极12b的相对侧。四个电极12a至12d以预定间隔在x方向上并排设置。四个电极12a至12d从NMOS区域10延伸穿过PWTAP区域20并到达PMOS区域30。NM第一电极12a连接NMOS的漏极和PMOS的漏极。NM第二电极12b用作NMOS和PMOS中的每一个的栅极电极。因此，半导体器件1C具有图13所示的电路配置。
与半导体器件1B不同，在半导体器件1C中，p型鳍21在连接NMOS和PMOS的漏极的NM第一电极12a和用作NMOS和PMOS中每个的栅极电极的NM第二电极12b下方不是断开的。具体地说，p型鳍21从NM第三电极12c延伸穿过NM第二电极12b和NM第一电极12a下方的区域并到达NM第四电极12d。
在PWTAP区域20中，PWTAP布线层23设置在NM第一电极12a和NM第四电极12d之间。PWTAP布线层23连接到电源电位VSS。尽管在图14和图15中未示出，但以使得栅极绝缘膜17覆盖n型鳍11、p型鳍21和p型鳍31的方式，将该栅极绝缘膜形成在这些鳍上。
因此，在第四实施例中，也可以防止用于漏极接触的引入(lead-in)金属导线和用于栅极接触的引入金属导线的拥塞，并且可以减小半导体器件的面积。
第五实施例
将参照图16至图18描述根据第五实施例的半导体器件1D。图16是示出半导体器件1D的配置的平面图。图17是示出半导体器件1D的电路图。图18是沿图16的XVIII-XVIII线所取的截面图。
在NMOS区域10中，在p型阱区域15上形成三个n型鳍11，使得沿x方向延伸。在PWTAP区域20中，在p型阱区域15上形成两个p型鳍21，使得沿x方向延伸。在PMOS区域30中，在n型阱区域35上形成三个p型鳍31，使得沿x方向延伸。在图16所示的示例中，n型鳍11、p型鳍21和p型鳍31具有相同的长度。尽管未示出，但以栅极绝缘膜17覆盖n型鳍11、p型鳍21和p型鳍31的方式，将该栅极绝缘膜形成在这些鳍上。
在每个n型鳍11上形成三个电极(NM第一电极12a、NM第二电极12b和NM第三电极12c)。三个电极被形成为在垂直于x方向的y方向上延伸并且跨越三个n型鳍11。NM第二电极12b用作NMOS的栅极电极。NM第一电极12a和NM第三电极12c被形成为覆盖每个n型鳍11的端部。
在第五实施例中，NM第一电极12a和NM第三电极12c从NMOS区域10延伸穿过PWTAP区域20并到达PMOS区域30。NN第一电极12a覆盖p型鳍21和p型鳍31中的每个鳍的一端。NN第三电极12c覆盖p型鳍21和p型鳍31中的每个鳍的另一端。如上所述，n型鳍11、p型鳍21和p型鳍31中的每个鳍的端部的位置没有特别限制，只要如上所述位置位于沿纵向方向延伸的NM第一电极12a或NM第三电极12c的两个侧表面之间即可。
在NMOS区域10中，NM第一布线层13a形成在NM第一电极12a和NM第二电极12b之间。NM第一电极12a经由NM连接布线层14连接到NM第一布线层13a。在NMOS区域10中，NM第二布线层13b形成在NM第二电极12b与NM第三电极12c之间。
在PWTAP区域20中，每个PWTAP电极22被形成为跨越每个p型鳍21的大致中心部分。尽管图18中未示出，但栅极绝缘膜17被形成在p型鳍21和PWTAP电极22之间。PWTAP第一布线层23a形成在PWTAP电极22和NM第一电极12a之间，PWTAP第二布线层23b形成在PWTAP电极22和NM第三电极12c之间。PWTAP第一布线层23a、PWTAP第二布线层23b和PWTAP电极22通过PWTAP连接布线层25连接。PWTAP连接布线层25连接到电源电位VSS。
在PMOS区域30中，形成PM电极32，以跨越每个p型鳍31的大致中央部分。尽管图18中未示出，但栅极绝缘膜17形成在p型鳍31和PM电极32之间。PM第一布线层33a形成在PM电极32与NM第一电极12a之间，PM第二布线层33b形成在PM电极32与NM第三电极12c之间。NM第一电极12a经由PM连接布线层34连接到PM第一布线层33a。NM第一电极12a将NMOS的漏极和PMOS的漏极彼此连接。因此，半导体器件1D具有如图17所示的电路配置。
因此，在第五实施例中，PWTAP区域20上的PWTAP电极22被分离成PMOS的栅极电极和NMOS的栅极电极。PWTAP电极22仅设置在PWTAP区域20上并连接到电源。同样在这种配置中，可以防止用于漏极接触的引入金属线的拥塞，并且可以减小半导体器件的面积。
第六实施例
将参照图19至图21描述根据第六实施例的半导体器件1E。图19是示出半导体器件1E的配置的平面图。图20是示出半导体器件1E的电路图。图21是沿图19的XXI-XXI线所取的截面图。根据第六实施例的半导体器件1E是根据第五实施例的半导体器件1D的修改示例，并且因此省略第六实施例中与第五实施例相似部件的描述。
如图19所示，在半导体器件1E中，NMOS区域10上的NM第二布线层13b延伸到PWTAP区域20。具体地，NMOS的源极通过金属层M0_V连接到电源电位VSS。NMOS的漏极和PMOS的漏极由NM第一电极12a连接。因此，半导体器件1E具有图20所示的电路配置。虽然在图21的截面图中省略了元件隔离膜16和栅极绝缘膜17的图示，但栅极绝缘膜17被形成在n型鳍11、p型鳍21和p型鳍31中的每个鳍上，如上述实施例中那样。
因此，只要金属层M0_V不连接到不同的电源，每个区域中的金属层M0_V就可以彼此连接。同样在第一至第五实施例中，每个区域中的金属层M0_V可以彼此连接。
第七实施例
将参考图22至图24描述根据第七实施例的半导体器件1F。图22是示出半导体器件1F的配置的平面图。图23是沿着从图22的XXIII-XXIII线的箭头方向的视图。图24是沿着从图22的XXIV-XXIV线的箭头方向的视图。
如图22所示，半导体器件1F包括PWTAP区域20和NWTAP区域40，并且不包括任何晶体管。PWTAP区域20和NWTAP区域40被设置成彼此面对。如图23所示，在PWTAP区域20中，在半导体衬底上形成p型阱区域15。如图24所示，在NWTAP区域40中，n型阱区域42形成在半导体衬底上。因此，在第七实施例中，形成在PWTAP区域20中的阱区域和形成在NWTAP区域40中的阱区域具有不同的导电类型。
限定有源区域的元件隔离膜16和元件隔离膜45分别形成在p型阱区域15和n型阱区域42中。在PWTAP区域20中，p型鳍21设置在p型阱区域15上。在图22所示的示例中，在x方向上延伸的三个p型鳍21以预定间隔并排地形成在y方向上。p型鳍21和p型阱区域15具有相同的导电类型。在NWTAP区域40中，n型鳍41设置在n型阱区域42上。在图22所示的示例中，在x方向上延伸的三个n型鳍41以预定的间隔并排地形成在y方向上。n型鳍41和n型阱区域42具有相同的导电类型。
在每个p型鳍21上形成六个PWTAP电极22。每个PWTAP电极22在垂直于x方向的y方向上延伸并且与三个p型鳍21相交。每个PWTAP电极22被形成为跨越p型鳍21，如上参考图3所述。尽管在图23中未示出，但栅极绝缘膜17被形成在PWTAP电极22的整个下表面上以覆盖p型鳍21。
六个PWTAP电极22从PWTAP区域20延伸到NWTAP区域40。每个PWTAP电极22被设置成跨越n型鳍41。尽管图24中未示出，但栅极绝缘膜17被形成在PWTAP电极22的整个下表面上以覆盖n型鳍41。因此，栅极绝缘膜17被形成在p型鳍21、n型鳍41和PWTAP电极22之间。
布置在六个PWTAP电极22的两端的PWTAP电极22被形成为覆盖每个p型鳍21的端部和每个n型鳍41的端部。类似于图4和图25中那样，每个p型鳍21的端部和每个n型鳍41的端部可以被设置在从PWTAP第一电极22a和PWTAP第二电极22b中的每个电极的内端到其外端的范围内。
在PWTAP区域20中，PWTAP布线层23形成在PWTAP电极22之间。PWTAP布线层23由上述金属层M0_V形成。在设置于中心处的p型鳍21上，在位于从右侧的第一、第三和第五位置处的PWTAP电极22上形成PWTAP连接布线层25。PWTAP连接布线层25连接到电源电位VSS。PWTAP连接布线层25由上述金属层M0_H形成。每个p型鳍21向p型阱区域15提供电源电位VSS，并且p型阱区域15被固定在特定电位处。
此外，在NWTAP区域40中，在PWTAP电极22之间形成NWTAP布线层43。NWTAP布线层43也由上述金属层M0_V形成。在设置于中心处的n型鳍41上，在位于从右侧的第二、第四和第六位置的PWTAP电极22上形成NWTAP连接布线层44。NWTAP连接布线层44连接到电源电位VDD。n型阱区域42向n型阱区域42提供电源电位VDD，并且n型阱区域42被固定在特定电位处。NWTAP连接布线层44也由上述金属层M0_H形成。
因此，在第七实施例中，连接到电源电位VSS的PWTAP连接布线层25和连接到电源电位VDD的NWTAP连接布线层44交替地布置在PWTAP电极22上。这种配置使得能够形成用于具有相同抽头面积的VDD/VSS的变容二极管元件。因此，可以增加去耦合能力，并且可以增加电源的稳定性。
以上，基于实施例对本发明人作出的本发明进行了详细描述。然而，本公开内容不限于上述实施例，并且可以以各种方式进行修改而不脱离本发明的范围。
(附记1)
一种半导体器件，包括：
半导体衬底；
第一阱，形成在所述半导体衬底上；
第二阱，形成在所述半导体衬底上；
第一鳍，形成在所述第一阱上；
第二鳍，形成在所述第二阱上；和
第一电极，连接到所述第一鳍和所述第二鳍中的每一个鳍，其中
所述第一阱和所述第一鳍具有相同的导电类型，并且所述第二阱和所述第二鳍具有不同的导电类型。
(附记2)
根据附记1的半导体器件，其中所述第一阱和所述第二阱具有相同的导电类型。
(附记3)
根据附记1的半导体器件，其中所述第一阱和所述第二阱具有不同的导电类型。
(附记4)
根据附记1的半导体器件，还包括：
第三鳍，形成在所述第二阱上；和
第二电极，连接到所述第二鳍和所述第三鳍中的每个鳍。
(附记5)
根据附记4的半导体器件，其中所述第二电极还连接到所述第一鳍。
(附记6)
根据附记4的半导体器件，还包括第三电极，所述第三电极连接到所述第二鳍和所述第三鳍中的每个鳍，并且在平面图中形成在所述第一电极和所述第二电极之间。
(附记7)
根据附记6的半导体器件，其中所述第三电极还连接到所述第一鳍。
(附记8)
根据附记1的半导体器件，还包括：
第三鳍，形成在所述第一阱上；和
第二电极，连接到所述第一鳍和所述第三鳍中的每个鳍。
(附记9)
根据附记8的半导体器件，其中所述第二电极还连接到所述第二鳍。
(附记10)
根据附记8的半导体器件，还包括第三电极，所述第三电极连接到所述第一鳍和所述第三鳍中的每个鳍，并且在平面图中形成在所述第一电极和所述第二电极之间。
(附记11)
根据附记10的半导体器件，其中所述第三电极还连接到所述第二鳍。
(附记12)
根据附记10的半导体器件，其中所述第三电极连接到第一电位。
(附记13)
一种半导体器件，包括：
半导体衬底；
第一阱，形成在所述半导体衬底上；
第二阱，形成在所述半导体衬底上；
第一鳍型晶体管，形成在所述第一阱中；和
鳍，形成在所述第二阱中，其中
所述第一鳍型晶体管的电极连接到形成在所述第二阱中的鳍，
所述第一阱和第一鳍型晶体管具有不同的导电类型，并且
所述第二阱和所述鳍具有相同的导电类型。
(附记14)
一种半导体器件，包括：
半导体衬底；
第一阱，形成在所述半导体衬底上；
第二阱，形成在所述半导体衬底上；
第一鳍，形成在所述第一阱上；
第二鳍，形成在所述第二阱上；和
第一电极，连接到所述第一鳍和所述第二鳍中的每个鳍，其中
所述第一阱和所述第一鳍具有相同的导电类型，
所述第二阱和所述第二鳍具有相同的导电类型，并且
所述第一阱和所述第二阱具有不同的导电类型。
(附记15)
一种半导体器件，包括：
半导体衬底；
第一导电类型的阱，形成在所述半导体衬底上；
第一导电类型的第一鳍，形成在所述第一导电类型的阱上；
第一导电类型的第二鳍，形成在所述第一导电类型的阱上；
第二导电类型的第三鳍，形成在所述第一导电类型的阱上；
第一电极，连接到所述第一鳍和所述第二鳍中的每个鳍；和
第二电极，连接到所述第一鳍和所述第三鳍中的每个鳍。
(附记16)
一种半导体器件，
半导体衬底；
第一导电类型的阱，形成在所述半导体衬底上；
第二导电类型的阱，形成在所述半导体衬底上；
第一导电类型的第一鳍，形成在所述第一导电类型的阱上；
第一导电类型的第二鳍，形成在所述第一导电类型的阱上；
第一导电类型的第三鳍，形成在所述第二导电类型的阱上；
第一电极，连接到所述第一鳍和所述第二鳍中的每个鳍；和
第二电极，连接到所述第一鳍和所述第三鳍中的每个鳍。
(附记17)
根据附记4的半导体器件，其中所述第一电极还连接到所述第三鳍。
(附记18)
根据附记8的半导体器件，其中所述第一电极还连接到所述第三鳍。
附图标记列表
1 半导体器件
1A至1F 半导体器件
10 NMOS区域
11 N型鳍
12a NM第一电极
12b NM第二电极
12c NM第三电极
12d NM第四电极
13a NM第一布线层
13b NM第二布线层
14 NM连接布线层
15 P型阱区域
16 元件隔离膜
17 栅极绝缘膜
20 PWTAP区域
21 P型鳍
22 PWTAP电极
22a PWTAP第一电极
22b PWTAP第二电极
23 PWTAP布线层
23a PWPAP第一布线层
23b PWTAP第二布线层
24 栅极接触
25 PWTAP连接布线层
30 PMOS区域
31 P型鳍
32 PM电极
33a PM第一布线层
33b PM第二布线层
34 PM连接布线层
35 N型阱区域
40 NWTAP区域
41 N型鳍
42 N型阱区域
43 NWTAP布线层
44 NWTAP连接布线层
45 元件隔离膜

Claims (14)

1.一种半导体器件，包括：
半导体衬底；
第一阱，形成在所述半导体衬底上；
第二阱，形成在所述半导体衬底上；
第一鳍，形成在所述第一阱上；
第二鳍，形成在所述第二阱上；和
第一电极，连接到所述第一鳍和所述第二鳍中的每一个鳍，
其中所述第一阱和所述第一鳍具有相同的导电类型，并且所述第二阱和所述第二鳍具有不同的导电类型。
2.根据权利要求1所述的半导体器件，其中所述第一阱和所述第二阱具有相同的导电类型。
3.根据权利要求1所述的半导体器件，其中所述第一阱和所述第二阱具有不同的导电类型。
4.根据权利要求1所述的半导体器件，还包括：
第三鳍，形成在所述第二阱上；和
第二电极，连接到所述第二鳍和所述第三鳍中的每一个鳍。
5.根据权利要求4所述的半导体器件，其中所述第二电极还连接到所述第一鳍。
6.根据权利要求4所述的半导体器件，还包括第三电极，所述第三电极连接到所述第二鳍和所述第三鳍中的每一个鳍，并且在平面图中形成在所述第一电极和所述第二电极之间。
7.根据权利要求6所述的半导体器件，其中所述第三电极还连接到所述第一鳍。
8.根据权利要求1所述的半导体器件，还包括：
第三鳍，形成在所述第一阱上；和
第二电极，连接到所述第一鳍和所述第三鳍中的每一个鳍。
9.根据权利要求8所述的半导体器件，其中所述第二电极还连接到所述第二鳍。
10.根据权利要求8所述的半导体器件，还包括第三电极，所述第三电极连接到所述第一鳍和所述第三鳍中的每一个鳍，并且在平面图中形成在所述第一电极和所述第二电极之间。
11.根据权利要求10所述的半导体器件，其中所述第三电极还连接到所述第二鳍。
12.根据权利要求10所述的半导体器件，其中所述第三电极连接到第一电位。
13.一种半导体器件，包括：
半导体衬底；
第一阱，形成在所述半导体衬底上；
第二阱，形成在所述半导体衬底上；
第一鳍型晶体管，形成在所述第一阱中；和
鳍，形成在所述第二阱中，其中
所述第一鳍型晶体管的电极连接到形成在所述第二阱中的所述鳍，
所述第一阱和所述第一鳍型晶体管具有不同的导电类型，并且
所述第二阱和所述鳍具有相同的导电类型。
14.一种半导体器件，包括：
半导体衬底；
第一阱，形成在所述半导体衬底上；
第二阱，形成在所述半导体衬底上；
第一鳍，形成在所述第一阱中；
第二鳍，形成在所述第二阱中；和
第一电极，连接到所述第一鳍和所述第二鳍中的每一个鳍，其中
所述第一阱和所述第一鳍具有相同的导电类型，
所述第二阱和所述第二鳍具有相同的导电类型，并且
所述第一阱和所述第二阱具有不同的导电类型。
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