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JP7259944B2 - 半導体装置 - Google Patents

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JP7259944B2 JP2021515419A JP2021515419A JP7259944B2 JP 7259944 B2 JP7259944 B2 JP 7259944B2 JP 2021515419 A JP2021515419 A JP 2021515419A JP 2021515419 A JP2021515419 A JP 2021515419A JP 7259944 B2 JP7259944 B2 JP 7259944B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路及び電源スイッチ回路が含まれる。
電源スイッチ回路は、例えば供給されるＶＤＤの電位の電源線と論理回路のトランジスタにＶＶＤＤの電源を供給する電源線との間に設けられ、当該トランジスタへのＶＶＤＤの電源電位の供給のオン／オフを切り替える。電源スイッチ回路を用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
半導体装置によっては、スタンダードセル領域内に、静電気放電（electro-static discharge：ＥＳＤ）やラッチアップに伴う誤動作や故障の防止等の目的で、ウェルタップが設けられている。
近年では、相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）とよばれる素子が知られている。ＣＦＥＴでは、ｎチャネルＦＥＴとｐチャネルＦＥＴとが基板上に積層される。ＣＦＥＴは半導体装置の微細化に好適である。
特開２０１６－１６５２号公報 米国特許出願公開第２０１７／０３３１４７２号明細書 国際公開第２０１７／２０８８８８号 米国特許第９５７０３９５号明細書 米国特許第９８３７４１４号明細書 米国特許出願公開第２０１７／００４０３２１号明細書 米国特許第９１２９８２９号明細書 特開２０１８－２６５６５号公報
2018 Symposium on VLSI Technology Digest of Technical Papers, P141-P142 2018 Symposium on VLSI Technology Digest of Technical Papers, P147-148
これまでのところ、ウェルタップを含む半導体装置にＣＦＥＴを用いる場合の具体的な構成について、詳細な検討はされていない。
本発明の目的は、ウェルタップ及びＣＦＥＴを共存させることができる半導体装置を提供することにある。
開示の技術に係る半導体装置は、基板と、前記基板から突出する第１のフィン及び第２のフィンと、前記第１のフィンを含む第１のトランジスタと、前記第１のトランジスタの上方の第２のトランジスタと、前記第２のフィンを介して前記第１のフィンに電気的に接続された第１の電源線と、を有する。前記第１のトランジスタは、前記第１のフィンに形成された第１の不純物領域及び第２の不純物領域と、前記第１のフィン上に形成され、平面視で前記第１の不純物領域と前記第２の不純物領域との間に位置する第１のゲート絶縁膜と、を有する。前記第２のトランジスタは、前記第１のフィン上方に形成された第１の半導体領域と、前記第１の半導体領域に形成され、前記第１の不純物領域の上方に位置する第３の不純物領域と、前記第１の半導体領域に形成され、前記第２の不純物領域の上方に位置する第４の不純物領域と、前記第１の半導体領域上に形成され、平面視で前記第３の不純物領域と前記第４の不純物領域との間に位置する第２のゲート絶縁膜と、を有する。前記第１のトランジスタ及び前記第２のトランジスタは、前記第１のゲート絶縁膜上および前記第２のゲート絶縁膜上に形成された共通のゲートを有する。
開示の技術によれば、ウェルタップ及びＣＦＥＴを共存させることができる。
図１は、第１の実施形態に係る半導体装置のレイアウトを示す図である。 図２は、第１の実施形態に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。 図３は、第１の実施形態におけるウェルタップ及びスタンダードセルの平面構成を示す模式図（その１）である。 図４は、第１の実施形態におけるウェルタップ及びスタンダードセルの平面構成を示す模式図（その２）である。 図５は、第１の実施形態におけるウェルタップ及びスタンダードセルを示す断面図（その１）である。 図６は、第１の実施形態におけるウェルタップ及びスタンダードセルを示す断面図（その２）である。 図７は、第１の実施形態におけるウェルタップの配置の例を示す模式図である。 図８は、第２の実施形態に係る半導体装置に含まれる電源スイッチ回路の構成を示す回路図である。 図９は、第２の実施形態におけるバッファ及びスイッチトランジスタの構成を示す回路図である。 図１０は、第２の実施形態における電源スイッチ回路の平面構成を示す模式図（その１）である。 図１１は、第２の実施形態における電源スイッチ回路の平面構成を示す模式図（その２）である。 図１２は、第２の実施形態における電源スイッチ回路を示す断面図（その１）である。 図１３は、第２の実施形態における電源スイッチ回路を示す断面図（その２）である。 図１４は、第２の実施形態の第１の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図１５は、第２の実施形態の第１の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。 図１６は、第２の実施形態の第１の変形例に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。 図１７は、第２の実施形態の第２の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図１８は、第２の実施形態の第２の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。 図１９は、第２の実施形態の第２の変形例における電源スイッチ回路を示す断面図である。 図２０は、第２の実施形態の第３の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図２１は、第２の実施形態の第３の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。 図２２は、第２の実施形態の第４の変形例における電源スイッチ回路の平面構成を示す模式図である。 図２３は、スタンダードセル領域の構成の例を示す模式図である。 図２４は、第２の実施形態の第５の変形例におけるウェルタップの平面構成を示す模式図（その１）である。 図２５は、第２の実施形態の第５の変形例におけるウェルタップの平面構成を示す模式図（その２）である。 図２６は、第２の実施形態の第５の変形例におけるウェルタップを示す断面図である。 図２７は、第３の実施形態におけるバッファ及びスイッチトランジスタの構成を示す回路図である。 図２８は、第３の実施形態における電源スイッチ回路の平面構成を示す模式図（その１）である。 図２９は、第３の実施形態における電源スイッチ回路の平面構成を示す模式図（その２）である。 図３０は、第３の実施形態に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。 図３１は、第３の実施形態の第１の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図３２は、第３の実施形態の第１の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。 図３３は、第３の実施形態の第２の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図３４は、第３の実施形態の第２の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。 図３５は、第３の実施形態の第３の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図３６は、第３の実施形態の第３の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。 図３７は、第３の実施形態の第３の変形例に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。 図３８は、第４の実施形態に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。 図３９は、第４の実施形態におけるウェルタップ及びスタンダードセルの平面構成を示す模式図（その１）である。 図４０は、第４の実施形態におけるウェルタップ及びスタンダードセルの平面構成を示す模式図（その２）である。 図４１は、第４の実施形態におけるウェルタップ及びスタンダードセルを示す断面図（その１）である。 図４２は、第４の実施形態におけるウェルタップ及びスタンダードセルを示す断面図（その２）である。 図４３は、第４の実施形態におけるバッファ及びスイッチトランジスタの構成を示す回路図である。 図４４は、第４の実施形態における電源スイッチ回路の平面構成を示す模式図（その１）である。 図４５は、第４の実施形態における電源スイッチ回路の平面構成を示す模式図（その２）である。 図４６は、第４の実施形態の第１の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図４７は、第４の実施形態の第１の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。 図４８は、第４の実施形態の第２の変形例における電源スイッチ回路の平面構成を示す模式図（その１）である。 図４９は、第４の実施形態の第２の変形例における電源スイッチ回路の平面構成を示す模式図（その２）である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置のレイアウトを示す図である。図２は、第１の実施形態に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。
図１に示すように、第１の実施形態に係る半導体装置１は、複数のスタンダードセル領域１０及びその周辺に配置された入出力（Ｉ／Ｏ）セル領域２０を含む。なお、スタンダードセル領域１０の配置数は１でも良いし、３以上であっても良い。スタンダードセル領域１０は、図２に示すように、ウェルタップ６１０Ｐ及びスタンダードセル１２０を含む。スタンダードセル１２０は、例えば、ＮＡＮＤ回路、インバータ回路等の各種論理回路を含む。スタンダードセル領域１０には、スタンダードセル１２０に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＶＤＤ配線が配置されている。スタンダードセル１２０は、基板の表面の導電型がＰ型のＰ型領域１０Ｐに設けられている。Ｐ型領域１０Ｐは、例えばＰウェル又はＰ型基板である。ウェルタップ６１０Ｐは、Ｐ型領域１０Ｐへの給電用の領域である。スタンダードセル領域１０は、更に、外部から電源電位が供給されるＶＤＤ配線（図示せず）と、ＶＤＤ配線とＶＶＤＤ配線との間の電源スイッチ回路（図示せず）とを有してもよい。また、スタンダードセル１２０内には、ＶＶＤＤ配線に代わってＶＤＤ配線が配置されるものとしても良い。ＶＳＳ配線は接地線と呼ばれることもあり、ＶＶＤＤ配線およびＶＤＤ配線はそれぞれ電源線と呼ばれることがある。
詳細は後述するが、スタンダードセル１２０は、ＰチャネルＭＯＳトランジスタ１３４１Ｐ及びＮチャネルＭＯＳトランジスタ１３４１Ｎを含むインバータを有する。ウェルタップ６１０Ｐは、ＮチャネルＭＯＳトランジスタのソース及びドレインがＰ型となった疑似トランジスタ構造６１１Ｐと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとを有する。ＰチャネルＭＯＳトランジスタ１３４１ＰはＮチャネルＭＯＳトランジスタ１３４１Ｎ上に形成されている。ＰチャネルＭＯＳトランジスタ１３３１Ｐは疑似トランジスタ構造６１１Ｐ上に形成されている。
次に、ウェルタップ６１０Ｐ及びスタンダードセル１２０の構成について説明する。図３及び図４は、第１の実施形態におけるウェルタップ６１０Ｐ及びスタンダードセル１２０の平面構成を示す模式図である。図３は、主として、ＮチャネルＭＯＳトランジスタ１３４１Ｎと、疑似トランジスタ構造６１１Ｐとのレイアウトを示す。図４は、主として、ＰチャネルＭＯＳトランジスタ１３４１Ｐと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとのレイアウトを示す。図３及び図４の両方に示す構造物を除き、図４に示す構造物は、図３に示す構造物の上方に位置する。図５及び図６は、第１の実施形態におけるウェルタップ６１０Ｐ及びスタンダードセル１２０を示す断面図である。図５は、図３及び図４中のＸ１１－Ｘ２１線に沿った断面図に相当する。図６は、図３及び図４中のＹ１１－Ｙ２１線に沿った断面図に相当する。
Ｐ型の基板１０１Ｐの表面に素子分離膜１０２が形成されている。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。基板１０１Ｐ及び素子分離膜１０２にＸ方向に延びる複数の溝が形成され、これら溝内に絶縁膜１０４を介して電源線９１０及び９２０が形成されている。例えば、電源線９１０及び９２０の表面は絶縁膜１０３により覆われている。例えば、素子分離膜１０２の表面及び絶縁膜１０３の表面は基板１０１Ｐの表面と面一であっても良いし、面一でなくても良い。このような構造の電源線９１０及び９２０は、ＢＰＲ（Buried Power Rail）とよばれることがある。例えば、電源線９１０はＶＤＤ配線またはＶＶＤＤ配線に相当し、電源線９２０はＶＳＳ配線に相当する。
電源線９１０と電源線９２０との間で素子分離膜１０２から露出した基板１０１Ｐ上に、Ｘ方向に延び、Ｚ方向に立ち上がるフィン１８３及び１８４が形成されている。フィン１８３はウェルタップ６１０Ｐに含まれ、フィン１８４はスタンダードセル１２０に含まれる。
フィン１８４は、Ｘ方向に並ぶＮ型領域１８４ＮＡと、Ｎ型領域１８４ＮＢとを含む。Ｎ型領域１８４ＮＡは、ＮチャネルＭＯＳトランジスタ１３４１Ｎのソースとなる。Ｎ型領域１８４ＮＢは、ＮチャネルＭＯＳトランジスタ１３４１Ｎのドレインとなる。フィン１８４の、Ｎ型領域１８４ＮＡとＮ型領域１８４ＮＢとの間のＰ型の部分がＮチャネルＭＯＳトランジスタ１３４１Ｎのチャネル１８４Ｃとなる。また、ＮチャネルＭＯＳトランジスタ１３４１Ｎは、フィン１８４中であってゲート電極１３３の下方にバックゲートを有する。
フィン１８３は、Ｘ方向に並ぶＰ型領域１８３ＰＡと、Ｐ型領域１８３ＰＢとを含む。フィン１８３の、Ｐ型領域１８３ＰＡとＰ型領域１８３ＰＢとの間の部分の導電型はＰ型である。Ｐ型領域１８３ＰＡ及び１８３ＰＢは、Ｐ型の基板１０１Ｐよりも高い濃度でＰ型不純物を含有する。
Ｎ型領域１８４ＮＡからＹ方向に延びるローカル配線１９４ＢＡと、Ｎ型領域１８４ＮＢからＹ方向に延びるローカル配線１９４ＢＢとが、素子分離膜１０２上に形成されている。ローカル配線１９４ＢＡは、電源線９２０の上方まで延びる。ローカル配線１９４ＢＢは、電源線９１０の上方まで延びる。
ローカル配線１９４ＢＡと電源線９２０との間で、絶縁膜１０３にコンタクトホール５１４Ａが形成されており、ローカル配線１９４ＢＡはコンタクトホール５１４Ａ内の導電体を通じて電源線９２０に接続されている。ローカル配線１９４ＢＡは、電源線９２０とＮ型領域１８４ＮＡとを電気的に接続する。
Ｐ型領域１８３ＰＡからＹ方向に延びるローカル配線１９３ＢＡと、Ｐ型領域１８３ＰＢからＹ方向に延びるローカル配線１９３ＢＢとが、素子分離膜１０２上に形成されている。ローカル配線１９３ＢＡ及び１９３ＢＢは、電源線９２０の上方まで延びる。
図６に示すように、ローカル配線１９３ＢＡと電源線９２０との間で、絶縁膜１０３にコンタクトホール５１３Ａが形成されており、ローカル配線１９３ＢＡはコンタクトホール５１３Ａ内の導電体を通じて電源線９２０に接続されている。ローカル配線１９３ＢＡは、電源線９２０とＰ型領域１８３ＰＡとを電気的に接続する。同様に、ローカル配線１９３ＢＢと電源線９２０との間で、絶縁膜１０３にコンタクトホール５１３Ｂが形成されており、ローカル配線１９３ＢＢはコンタクトホール５１３Ｂ内の導電体を通じて電源線９２０に接続されている。ローカル配線１９３ＢＢは、電源線９２０とＰ型領域１８３ＰＢとを電気的に接続する。
ローカル配線１９４ＢＡ、１９４ＢＢ、１９３ＢＡ及び１９３ＢＢ上に絶縁膜１０６が形成されている。絶縁膜１０６を介して、ローカル配線１９４ＢＡ上にローカル配線２９４ＴＡが形成され、ローカル配線１９４ＢＢ上にローカル配線２９４ＴＢが形成されている。絶縁膜１０６を介して、ローカル配線１９３ＢＡ上にローカル配線２９３ＴＡが形成され、ローカル配線１９３ＢＢ上にローカル配線２９３ＴＢが形成されている。
フィン１８４の上方に、Ｘ方向に延び、ローカル配線２９４ＴＡ及び２９４ＴＢと平面視で重なって配置される半導体領域２８４が設けられている。フィン１８３の上方に、Ｘ方向に延び、ローカル配線２９３ＴＡ及びローカル配線２９３ＴＢと平面視で重なって配置される半導体領域２８３が設けられている。
半導体領域２８４は、Ｘ方向に並ぶＰ型領域２８４ＰＡとＰ型領域２８４ＰＢとを含む。Ｐ型領域２８４ＰＡは、ＰチャネルＭＯＳトランジスタ１３４１Ｐのソースとなる。Ｐ型領域２８４ＰＢは、ＰチャネルＭＯＳトランジスタ１３４１Ｐのドレインとなる。半導体領域２８４の、Ｐ型領域２８４ＰＡとＰ型領域２８４ＰＢとの間の部分がＰチャネルＭＯＳトランジスタ１３４１Ｐのチャネル２８４Ｃとなる。
半導体領域２８３は、Ｘ方向に並ぶＰ型領域２８３ＰＡとＰ型領域２８３ＰＢとを含む。Ｐ型領域２８３ＰＡは、ＰチャネルＭＯＳトランジスタ１３３１Ｐのソース又はドレインとなる。Ｐ型領域２８３ＰＢは、ＰチャネルＭＯＳトランジスタ１３３１Ｐのドレイン又はソースとなる。半導体領域２８３の、Ｐ型領域２８３ＰＡとＰ型領域２８３ＰＢとの間の部分がＰチャネルＭＯＳトランジスタ１３３１Ｐのチャネル２８３Ｃとなる。
ローカル配線１９４ＢＡ及びローカル配線２９４ＴＡの積層体と、ローカル配線１９４ＢＢ及びローカル配線２９４ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ１３１４Ｎ及びＰチャネルＭＯＳトランジスタ１３４１Ｐに共通のゲート電極１３４が形成されている。ローカル配線１９３ＢＡ及びローカル配線２９３ＴＡの積層体と、ローカル配線１９３ＢＢ及びローカル配線２９３ＴＢの積層体との間に、ＰチャネルＭＯＳトランジスタ１３３１Ｐのゲート電極１３３が形成されている。ゲート電極１３３とチャネル２８３Ｃとの間と、ゲート電極１３４とチャネル２８４Ｃとの間と、ゲート電極１３４とチャネル１８４Ｃとの間とに、ゲート絶縁膜１３５が形成されている。
基板１０１Ｐ及び素子分離膜１０２の上方に絶縁膜１５１が形成されている。ローカル配線１９４ＢＡ、１９４ＢＢ、１９３ＢＡ、１９３ＢＢ、２９４ＴＡ、２９４ＴＢ、２９３ＴＡ及び２９３ＴＢと、ゲート電極１３３及び１３４とは絶縁膜１５１に埋め込まれている。
電源線９１０の上方で、ローカル配線２９４ＴＡと電源線９１０との間で絶縁膜１５１及び１０３にコンタクトホール５５４Ａが形成されている。ローカル配線２９４ＴＡと電源線９１０とは、コンタクトホール５５４Ａ内の導電体を通じて互いに電気的に接続されている。ローカル配線２９４ＴＡは、電源線９１０とＰ型領域２８４ＰＡとを電気的に接続する。
電源線９１０の上方で、ローカル配線２９４ＴＢとローカル配線１９４ＢＢとの間で絶縁膜１０６にコンタクトホール５２４Ｂが形成されている。ローカル配線２９４ＴＢとローカル配線１９４ＢＢとは、コンタクトホール５２４Ｂ内の導電体を通じて互いに電気的に接続されている。
図６に示すように、電源線９２０の上方で、ローカル配線２９３ＴＡとローカル配線１９３ＢＡとの間で絶縁膜１０６にコンタクトホール５２３Ａが形成されている。ローカル配線２９３ＴＡとローカル配線１９３ＢＡとは、コンタクトホール５２３Ａ内の導電体を通じて互いに電気的に接続されている。
電源線９２０の上方で、ローカル配線２９３ＴＢとローカル配線１９３ＢＢとの間で絶縁膜１０６にコンタクトホール５２３Ｂが形成されている。ローカル配線２９３ＴＢとローカル配線１９３ＢＢとは、コンタクトホール５２３Ｂ内の導電体を通じて互いに電気的に接続されている。
絶縁膜１５１と、ローカル配線２９４ＴＡ、２９４ＴＢ、２９３ＴＡ及び２９３ＴＢと、ゲート電極１３３及び１３４との上に絶縁膜１５３が形成され、絶縁膜１５３の上に絶縁膜１５４が形成されている。
図４に示すように、絶縁膜１５３の電源線９１０の上方に、ローカル配線２９４ＴＢに達するコンタクトホール５３４Ｂが形成されている。絶縁膜１５３の電源線９２０の上方に、ゲート電極１３４に達するコンタクトホール５４４が形成されている。
電源線９２０の上方で信号線９５３が絶縁膜１５４内に形成されている。信号線９５３は、コンタクトホール５４４内の導電体を通じてゲート電極１３４に接続される。電源線９１０の上方で信号線９５４が絶縁膜１５４内に形成されている。信号線９５４は、コンタクトホール５３４Ｂ内の導電体を通じてローカル配線２９４ＴＢに接続される。信号線９５３に、ＰチャネルＭＯＳトランジスタ１３４１Ｐ及びＮチャネルＭＯＳトランジスタ１３４１Ｎを含むインバータへの入力信号が入力される。信号線９５４から、ＰチャネルＭＯＳトランジスタ１３４１Ｐ及びＮチャネルＭＯＳトランジスタ１３４１Ｎを含むインバータからの出力信号が出力される。
例えば、電源線９１０及び９２０の材料には、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。例えば、信号線９５３及び９５４の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）又はコバルト（Ｃｏ）等が用いられる。銅又はコバルトを用いる場合、導電性の下地膜（バリアメタル膜）、例えばタンタル（Ｔａ）膜又は窒化タンタル（ＴａＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、ローカル配線の材料には、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。コバルト又はタングステンを用いる場合、導電性の下地膜（バリアメタル膜）、例えばチタン（Ｔｉ）膜又は窒化チタン（ＴｉＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。例えば、コンタクトホール内の導電膜（ビア）には、例えばローカル配線の材料と同様の材料、又は信号線９５３及び９５４の材料と同様の材料を用いることができる。
例えば、基板１０１Ｐには、シリコン（Ｓｉ）等の半導体を用いることができる。例えば、フィン１８３及び１８４は、基板１０１Ｐをパターニングすることで形成することができる。フィン１８３及び１８４のローカル配線と接する部分にニッケル（Ｎｉ）又はコバルト（Ｃｏ）等の高融点金属のシリサイドを設けてもよい。例えば、半導体領域２８３及び２８４のチャネルには、シリコン（Ｓｉ）等の半導体のナノワイヤを用いることができる。また、半導体領域２８３及び２８４のＰ型領域及びＮ型領域には、チャネルのナノワイヤの端面からエピタキシャル成長させた、Ｓｉ、炭化シリコン（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）等の半導体を用いることが できる。
例えば、ゲート電極１３３及び１３４には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、多結晶シリコン（ポリＳｉ）等の導電材料を用いることができる。例えば、ゲート絶縁膜１３５には、ハフニウム酸化物、アルミニウム酸化物、ハフニウム及びアルミニウムの酸化物等の高誘電体材料を用いることができる。
例えば信号線９５３及び９５４は、それらの下部に配置されるコンタクトホールとともに、デュアルダマシン法により形成されている。また、信号線９５３及び９５４は、それらの下部に配置されるコンタクトホールとは別個に、シングルダマシン法で形成されていてもよい。これらの変形を、他の実施形態や変形例に適用してもよい。
第１の実施形態では、Ｐ型領域１８３ＰＡ及び１８３ＰＢを含むフィン１８３が、ローカル配線１９３ＢＡ及び１９３ＢＢを介して、ＶＳＳ配線に相当する電源線９２０に接続されている。従って、Ｐ型の基板１０１ＰにＶＳＳの電位が供給され、スタンダードセル１２０内のＮチャネルＭＯＳトランジスタ１３４１ＮのバックゲートにＶＳＳの電位が供給される。
１つのＰ型領域１０Ｐ内では、ウェルタップ６１０Ｐが配置されているスタンダードセル１２０の行（ロウ）と、ウェルタップ６１０Ｐが配置されていないスタンダードセル１２０のロウとが電気的に接続されている。具体的には、１つのＰ型領域１０Ｐ内において、各ロウの全体を電気的に分断するＮ型の不純物領域を配置しないようにすることが出来る。このため、ウェルタップ６１０Ｐが配置されていないスタンダードセル１２０のロウにおいても、ウェルタップ６１０Ｐから各スタンダードセル１２０のＮチャネルＭＯＳトランジスタ１３４１ＮのバックゲートにＶＳＳの電位を供給することができる。従って、スタンダードセル１２０のすべての行（ロウ）に電源スイッチ回路が配置された構成と比較して、回路面積を低減することができる。
疑似トランジスタ構造６１１Ｐは、その構造及び導電型は限定されない。例えば、半導体領域２８３やローカル配線２９３ＴＡ、２９３ＴＢが設けられていなくてもよい。但し、ＰチャネルＭＯＳトランジスタ１３４１Ｐを形成する際のパターンの均一性等の観点から、各半導体領域の導電型や各パターンのピッチはＰチャネルＭＯＳトランジスタ１３４１Ｐのそれらと同様になっていることが好ましい。
電源線９１０、９２０の一方又は両方が、基板１０１Ｐに埋め込まれず、基板１０１Ｐの上方の配線層に含まれていてもよい。コンタクトホール５２３Ａ及び５２３Ｂが絶縁膜１０６に形成されていなくてもよい。
ウェルタップ６１０Ｐの配置は特に限定されない。但し、ウェルタップ６１０ＰはＰ型領域１０Ｐの全体に、均一にＶＳＳの電位が供給されるように配置されていることが好ましい。図７は、第１の実施形態におけるウェルタップ６１０Ｐの配置の例を示す模式図である。図７に示す例では、Ｘ方向に延びる仮想の直線ＬがＹ方向に並んで複数設けられ、ウェルタップ６１０Ｐは、複数の直線Ｌ上にそれぞれ複数並んで配置され、Ｙ方向で隣り合う２本の直線Ｌの間で、Ｘ方向におけるウェルタップ６１０Ｐの位置がずれている。例えば、平面視で、最近接の３つのウェルタップ６１０Ｐが三角格子状に配置されていることが好ましく、特に正三角形を構成するように配置されていることが好ましい。この場合、各ウェルタップ６１０Ｐから電位を供給できる円形の範囲の半径をＲとすると、正三角形の一辺の長さはＲ×√３以下の範囲内で、Ｒ×√３に近いことが好ましい。半径Ｒは、ウェルタップ有効距離と称することができる。
また、Ｙ方向で隣り合う２本の直線Ｌの間に、電源線９１０及び９２０の複数の対がＸ方向に延びるように設けられていてもよい。つまり、Ｙ方向で隣り合う２本の直線Ｌの間に、ウェルタップ６１０Ｐが設けられていないスタンダードセル１２０の行（ロウ）があってもよい。
第１の実施形態では、隣り合う電源線９１０と電源線９２０との間にウェルタップ６１０Ｐが配置されている。すなわち、ウェルタップ６１０Ｐがシングルハイトセルとなっている。これに対し、ウェルタップ６１０Ｐがダブルハイトセルとなっていてもよい。すなわち、電源線９１０及び電源線９２０がＹ方向に交互に並べて複数設けられ、隣り合う２本の電源線９１０の間又は隣り合う２本の電源線９２０の間にウェルタップ６１０Ｐが配置されていてもよい。
また、各半導体領域の導電型が逆の導電型になっていてもよい。すなわち、第１の実施形態ではＰ型になっている部分がＮ型になり、Ｎ型になっている部分がＰ型になっていてもよい。
以降に説明する他の実施形態や変更例のスタンダードセル１２０に、第１の実施形態と同様のウェルタップ６１０Ｐが含まれていてもよい。
（第２の実施形態）
次に、第２の実施形態について説明する。図８は、第２の実施形態に係る半導体装置に含まれる電源スイッチ回路の構成を示す回路図である。
図８に示すように、スタンダードセル領域１０は、ＶＤＤ配線と電源スイッチ回路１１０とを有する。電源スイッチ回路１１０は、スイッチトランジスタ１１１と、電源スイッチ制御回路１１３とを含む。スイッチトランジスタ１１１は、例えばＰチャネルＭＯＳトランジスタであり、ＶＤＤ配線とＶＶＤＤ配線との間に接続されている。電源スイッチ制御回路１１３は、スイッチトランジスタ１１１のゲートに接続され、スイッチトランジスタ１１１の動作を制御する。電源スイッチ制御回路１１３によりスイッチトランジスタ１１１のオン／オフが切り替えられ、ＶＤＤ配線とＶＶＤＤ配線との間の導通が制御される。電源スイッチ制御回路１１３は、例えばバッファを含む。
次に、電源スイッチ制御回路１１３に用いられるバッファ及びスイッチトランジスタ１１１の構成について説明する。図９は、第２の実施形態におけるバッファ及びスイッチトランジスタの構成を示す回路図である。
図９に示すように、電源スイッチ制御回路１１３に用いられるバッファ１３００は、インバータ１３１０及び１３２０を有する。インバータ１３１０に入力信号ＩＮが入力され、インバータ１３１０の出力がスイッチトランジスタ１１１のゲートと、インバータ１３２０とに入力され、インバータ１３２０から出力信号ＯＵＴが出力される。インバータ１３１０は、１対のＰチャネルＭＯＳトランジスタ１３１１Ｐ及びＮチャネルＭＯＳトランジスタ１３１１Ｎを含む。インバータ１３２０は、１対のＰチャネルＭＯＳトランジスタ１３２１Ｐ及びＮチャネルＭＯＳトランジスタ１３２１Ｎを含む。なお、インバータ１３１０及び１３２０の構成は一例であり、例えば、インバータ１３１０及び１３２０に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。スイッチトランジスタ１１１は、１対のＰチャネルＭＯＳトランジスタ１１１Ｔ及びＰチャネルＭＯＳトランジスタ１１１Ｂを含む。
ＰチャネルＭＯＳトランジスタ１１１ＴはＰチャネルＭＯＳトランジスタ１１１Ｂ上に形成されている。ＰチャネルＭＯＳトランジスタ１３１１ＰはＮチャネルＭＯＳトランジスタ１３１１Ｎ上に形成されている。ＰチャネルＭＯＳトランジスタ１３２１ＰはＮチャネルＭＯＳトランジスタ１３２１Ｎ上に形成されている。
詳細は後述するが、電源スイッチ回路１１０はＰ型領域１０Ｐに設けられている。スイッチトランジスタ１１１はＰ型領域１０Ｐの内側の、基板の表面の導電型がＮ型のＮ型領域１０Ｎに設けられている。Ｎ型領域１０Ｎは、例えばＮウェルである。スイッチトランジスタ１１１と電源スイッチ制御回路１１３との間にウェルタップ６２０Ｎが設けられている。ウェルタップ６２０Ｎは、Ｎ型領域１０Ｎへの給電用の領域である。ウェルタップ６２０Ｎは、ＰチャネルＭＯＳトランジスタのソース及びドレインがＮ型となった疑似トランジスタ構造６２１Ｎと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとを有する。ＰチャネルＭＯＳトランジスタ１３３１Ｐは疑似トランジスタ構造６２１Ｎ上に形成されている。Ｐ型領域１０Ｐには、ウェルタップ６１０ＰからＶＳＳの電位が供給される。
図１０及び図１１は、第２の実施形態における電源スイッチ回路１１０の平面構成を示す模式図である。図１０は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、ＰチャネルＭＯＳトランジスタ１１１Ｂと、疑似トランジスタ構造６２１Ｎとのレイアウトを示す。図１１は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとのレイアウトを示す。図１０及び図１１の両方に示す構造物を除き、図１１に示す構造物は、図１０に示す構造物の上方に位置する。図１２及び図１３は、第２の実施形態における電源スイッチ回路１１０を示す断面図である。図１２は、図１０及び図１１中のＸ１２－Ｘ２２線に沿った断面図に相当する。図１３は、図１０及び図１１中のＹ１２－Ｙ２２線に沿った断面図に相当する。
Ｐ型の基板１０１Ｐの表面に素子分離膜１０２が形成されている。素子分離膜１０２により画定されたフィンのうち、フィン１８２および１８３にわたってＮウェル１０１Ｎが形成されている。基板１０１Ｐ、Ｎウェル１０１Ｎ及び素子分離膜１０２にＸ方向に延びる複数の溝が形成され、これら溝内に絶縁膜１０４を介して電源線９１０及び９２０が形成されている。例えば、電源線９１０及び９２０の表面は絶縁膜１０３により覆われている。例えば、素子分離膜１０２の表面及び絶縁膜１０３の表面は基板１０１Ｐの表面と面一であっても良いし、面一でなくても良い。
電源線９１０と電源線９２０との間で素子分離膜１０２から露出した基板１０１Ｐ上に、Ｘ方向に延び、Ｚ方向に立ち上がるフィン１８１、１８２及び１８３が形成されている。Ｘ方向で、フィン１８３はフィン１８１とフィン１８２との間に位置する。フィン１８１はＮチャネルＭＯＳトランジスタ１３１１Ｎ及びＮチャネルＭＯＳトランジスタ１３２１Ｎにわたって形成され、フィン１８２はＰチャネルＭＯＳトランジスタ１１１Ｂに形成されている。フィン１８３はウェルタップ６２０Ｎに含まれる。
フィン１８１は、Ｎ型領域１８１ＮＡと、Ｎ型領域１８１ＮＣと、Ｎ型領域１８１ＮＡとＮ型領域１８１ＮＣとの間のＮ型領域１８１ＮＢとを含む。Ｎ型領域１８１ＮＡは、ＮチャネルＭＯＳトランジスタ１３１１Ｎのドレインとなる。Ｎ型領域１８１ＮＣは、ＮチャネルＭＯＳトランジスタ１３２１Ｎのドレインとなる。Ｎ型領域１８１ＮＢは、ＮチャネルＭＯＳトランジスタ１３１１Ｎのソース及びＮチャネルＭＯＳトランジスタ１３２１Ｎのソースとなる。フィン１８１の、Ｎ型領域１８１ＮＡとＮ型領域１８１ＮＢとの間の部分がＮチャネルＭＯＳトランジスタ１３１１Ｎのチャネル１８１Ｃとなる。フィン１８１の、Ｎ型領域１８１ＮＢとＮ型領域１８１ＮＣとの間の部分がＮチャネルＭＯＳトランジスタ１３２１Ｎのチャネル１８１Ｃとなる。
フィン１８２は、Ｘ方向に並ぶＰ型領域１８２ＰＡと、Ｐ型領域１８２ＰＢとを含む。Ｐ型領域１８２ＰＡは、ＰチャネルＭＯＳトランジスタ１１１Ｂのドレインとなる。Ｐ型領域１８２ＰＢは、ＰチャネルＭＯＳトランジスタ１１１Ｂのソースとなる。フィン１８２の、Ｐ型領域１８２ＰＡとＰ型領域１８２ＰＢとの間の部分がＰチャネルＭＯＳトランジスタ１１１Ｂのチャネル１８２Ｃとなる。
フィン１８３は、Ｘ方向に並ぶＮ型領域１８３ＮＡと、Ｎ型領域１８３ＮＢとを含む。フィン１８３の、Ｎ型領域１８３ＮＡとＮ型領域１８３ＮＢとの間の部分の導電型はＮ型である。Ｎ型領域１８３ＮＡ及び１８３ＮＢは、Ｎウェル１０１Ｎよりも高い濃度でＮ型不純物を含有する。
Ｎ型領域１８１ＮＡからＹ方向に延びるローカル配線１９１ＢＡと、Ｎ型領域１８１ＮＢからＹ方向に延びるローカル配線１９１ＢＢと、Ｎ型領域１８１ＮＣからＹ方向に延びるローカル配線１９１ＢＣとが、素子分離膜１０２上に形成されている。ローカル配線１９１ＢＡ及び１９１ＢＢは、電源線９２０の上方まで延びる。ローカル配線１９１ＢＣは、電源線９１０の上方まで延びる。
ローカル配線１９１ＢＢと電源線９２０との間で、絶縁膜１０３にコンタクトホール５１１Ｂが形成されており、ローカル配線１９１ＢＢはコンタクトホール５１１Ｂ内の導電体を通じて電源線９２０に接続されている。ローカル配線１９１ＢＢは、電源線９２０とＮ型領域１８１ＮＢとを電気的に接続する。
Ｐ型領域１８２ＰＡからＹ方向に延びるローカル配線１９２ＢＡと、Ｐ型領域１８２ＰＢからＹ方向に延びるローカル配線１９２ＢＢとが、素子分離膜１０２上に形成されている。ローカル配線１９２ＢＡは、電源線９１０の上方まで延びる。ローカル配線１９２ＢＢは、電源線９２０の上方まで延びる。
ローカル配線１９２ＢＡと電源線９１０との間で、絶縁膜１０３にコンタクトホール５１２Ａが形成されており、ローカル配線１９２ＢＡはコンタクトホール５１２Ａ内の導電体を通じて電源線９１０に接続されている。ローカル配線１９２ＢＡは、電源線９１０とＰ型領域１８２ＰＡとを電気的に接続する。
Ｎ型領域１８３ＮＡからＹ方向に延びるローカル配線１９３ＢＡと、Ｎ型領域１８３ＮＢからＹ方向に延びるローカル配線１９３ＢＢとが、素子分離膜１０２上に形成されている。ローカル配線１９３ＢＡ及び１９３ＢＢは、電源線９１０の上方まで延びる。
ローカル配線１９１ＢＡ、１９１ＢＢ、１９１ＢＣ、１９２ＢＡ、１９２ＢＢ、１９３ＢＡ及び１９３ＢＢ上に絶縁膜１０６が形成されている。
絶縁膜１０６を介して、ローカル配線１９１ＢＡ上にローカル配線２９１ＴＡが形成され、ローカル配線１９１ＢＢ上にローカル配線２９１ＴＢが形成され、ローカル配線１９１ＢＣ上にローカル配線２９１ＴＣが形成されている。
電源線９２０の上方で、ローカル配線２９１ＴＡとローカル配線１９１ＢＡとの間で絶縁膜１０６にコンタクトホール５２１Ａが形成されている。ローカル配線２９１ＴＡとローカル配線１９１ＢＡとは、コンタクトホール５２１Ａ内の導電体を通じて互いに電気的に接続されている。
電源線９１０の上方で、ローカル配線２９１ＴＣとローカル配線１９１ＢＣとの間で絶縁膜１０６にコンタクトホール５２１Ｃが形成されている。ローカル配線２９１ＴＣとローカル配線１９１ＢＣとは、コンタクトホール５２１Ｃ内の導電体を通じて互いに電気的に接続されている。
ローカル配線２９１ＴＢとローカル配線１９１ＢＢとは、絶縁膜１０６により互いに電気的に絶縁分離されている。
絶縁膜１０６を介して、ローカル配線１９２ＢＡ上にローカル配線２９２ＴＡが形成され、ローカル配線１９２ＢＢ上にローカル配線２９２ＴＢが形成されている。
電源線９１０の上方で、ローカル配線２９２ＴＡとローカル配線１９２ＢＡとの間で絶縁膜１０６にコンタクトホール５２２Ａが形成されている。ローカル配線２９２ＴＡとローカル配線１９２ＢＡとは、コンタクトホール５２２Ａ内の導電体を通じて互いに電気的に接続されている。
電源線９２０の上方で、ローカル配線２９２ＴＢとローカル配線１９２ＢＢとの間で絶縁膜１０６にコンタクトホール５２２Ｂが形成されている。ローカル配線２９２ＴＢとローカル配線１９２ＢＢとは、コンタクトホール５２２Ｂ内の導電体を通じて互いに電気的に接続されている。
図１３に示すように、電源線９１０の上方で、ローカル配線２９３ＴＡとローカル配線１９３ＢＡとの間で絶縁膜１０６にコンタクトホール５２３Ａが形成されている。ローカル配線２９３ＴＡとローカル配線１９３ＢＡとは、コンタクトホール５２３Ａ内の導電体を通じて互いに電気的に接続されている。
電源線９１０の上方で、ローカル配線２９３ＴＢとローカル配線１９３ＢＢとの間で絶縁膜１０６にコンタクトホール５２３Ｂが形成されている。ローカル配線２９３ＴＢとローカル配線１９３ＢＢとは、コンタクトホール５２３Ｂ内の導電体を通じて互いに電気的に接続されている。
フィン１８１の上方に、Ｘ方向に延び、ローカル配線２９１ＴＡ、２９１ＴＢ及び２９１ＴＣと平面視で重なって配置される半導体領域２８１が設けられている。フィン１８２の上方に、Ｘ方向に延び、ローカル配線２９２ＴＡ及びローカル配線２９２ＴＢと平面視で重なって配置される半導体領域２８２が設けられている。フィン１８３の上方に、Ｘ方向に延び、ローカル配線２９３ＴＡ及びローカル配線２９３ＴＢと平面視で重なって配置される半導体領域２８３が設けられている。
半導体領域２８１は、Ｐ型領域２８１ＰＡと、Ｐ型領域２８１ＰＣと、Ｐ型領域２８１ＰＡとＰ型領域２８１ＰＣとの間のＰ型領域２８１ＰＢを含む。Ｐ型領域２８１ＰＡは、ＰチャネルＭＯＳトランジスタ１３１１Ｐのドレインとなる。Ｐ型領域２８１ＰＣは、ＰチャネルＭＯＳトランジスタ１３２１Ｐのドレインとなる。Ｐ型領域２８１ＰＢは、ＰチャネルＭＯＳトランジスタ１３１１Ｐのソース及びＰチャネルＭＯＳトランジスタ１３２１Ｐのソースとなる。半導体領域２８１の、Ｐ型領域２８１ＰＡとＰ型領域２８１ＰＢとの間の部分がＰチャネルＭＯＳトランジスタ１３１１Ｐのチャネル２８１Ｃとなる。半導体領域２８１の、Ｐ型領域２８１ＰＢとＰ型領域２８１ＰＣとの間の部分がＰチャネルＭＯＳトランジスタ１３２１Ｐのチャネル２８１Ｃとなる。
半導体領域２８２は、Ｘ方向に並ぶＰ型領域２８２ＰＡとＰ型領域２８２ＰＢとを含む。Ｐ型領域２８２ＰＡは、ＰチャネルＭＯＳトランジスタ１１１Ｔのドレインとなる。Ｐ型領域２８２ＰＢは、ＰチャネルＭＯＳトランジスタ１１１Ｔのソースとなる。半導体領域２８２の、Ｐ型領域２８２ＰＡとＰ型領域２８２ＰＢとの間の部分がＰチャネルＭＯＳトランジスタ１１１Ｔのチャネル２８２Ｃとなる。
半導体領域２８３は、Ｘ方向に並ぶＰ型領域２８３ＰＡとＰ型領域２８３ＰＢとを含む。Ｐ型領域２８３ＰＡは、ＰチャネルＭＯＳトランジスタ１３３１Ｐのソース又はドレインとなる。Ｐ型領域２８３ＰＢは、ＰチャネルＭＯＳトランジスタ１３３１Ｐのドレイン又はソースとなる。半導体領域２８３の、Ｐ型領域２８３ＰＡとＰ型領域２８３ＰＢとの間の部分がＰチャネルＭＯＳトランジスタ１３３１Ｐのチャネル２８３Ｃとなる。
ローカル配線１９１ＢＡ及びローカル配線２９１ＴＡの積層体と、ローカル配線１９１ＢＢ及びローカル配線２９１ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及びＰチャネルＭＯＳトランジスタ１３１１Ｐに共通のゲート電極１３１Ａが形成されている。ローカル配線１９１ＢＣ及びローカル配線２９１ＴＣの積層体と、ローカル配線１９１ＢＢ及びローカル配線２９１ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ１３２１Ｎ及びＰチャネルＭＯＳトランジスタ１３２１Ｐに共通のゲート電極１３１Ｂが形成されている。ローカル配線１９２ＢＡ及びローカル配線２９２ＴＡの積層体と、ローカル配線１９２ＢＢ及びローカル配線２９２ＴＢの積層体との間に、ＰチャネルＭＯＳトランジスタ１１１Ｂ及び１１１Ｔに共通のゲート電極１３２が形成されている。ローカル配線１９３ＢＡ及びローカル配線２９３ＴＡの積層体と、ローカル配線１９３ＢＢ及びローカル配線２９３ＴＢの積層体との間に、ＰチャネルＭＯＳトランジスタ１３３１Ｐのゲート電極１３３が形成されている。
ゲート電極１３１Ａ及び１３１Ｂとチャネル１８１Ｃとの間と、ゲート電極１３１Ａ及び１３１Ｂとチャネル２８１Ｃとの間とに、ゲート絶縁膜１３５が形成されている。ゲート電極１３２とチャネル１８２Ｃとの間と、ゲート電極１３２とチャネル２８２Ｃとの間と、ゲート電極１３３とチャネル２８３Ｃとの間とにも、ゲート絶縁膜１３５が形成されている。
基板１０１及び素子分離膜１０２の上方に絶縁膜１５１が形成されている。ローカル配線１９１ＢＡ、１９１ＢＢ、１９１ＢＣ、１９２ＢＡ、１９２ＢＢ、１９３ＢＡ、１９３ＢＢ、２９１ＴＡ、２９１ＴＢ、２９１ＴＣ、２９２ＴＡ、２９２ＴＢ、２９３ＴＡ及び２９３ＴＢは絶縁膜１５１に埋め込まれている。ゲート電極１３１Ａ、１３１Ｂ、１３２及び１３３も絶縁膜１５１に埋め込まれている。
絶縁膜１５１と、ローカル配線２９１ＴＡ、２９１ＴＢ、２９１ＴＣ、２９２ＴＡ、２９２ＴＢ、２９３ＴＡ及び２９３ＴＢと、ゲート電極１３１Ａ、１３１Ｂ、１３２及び１３３との上に絶縁膜１５３が形成され、絶縁膜１５３の上に絶縁膜１５４が形成されている。
絶縁膜１５３の電源線９２０の上方に、ローカル配線２９１ＴＡに達するコンタクトホール５３１Ａが形成されている。絶縁膜１５３の電源線９１０の上方に、ゲート電極１３１Ａに達するコンタクトホール５４１Ａが形成されている。絶縁膜１５３のＮ型領域１８１ＮＢ及びＰ型領域２８１ＰＢの上方に、ローカル配線２９１ＴＢに達するコンタクトホール５３１Ｂが形成されている。絶縁膜１５３の電源線９２０の上方に、ゲート電極１３１Ｂに達するコンタクトホール５４１Ｂが形成されている。絶縁膜１５３の電源線９１０の上方に、ローカル配線２９１ＴＣに達するコンタクトホール５３１Ｃが形成されている。
絶縁膜１５３のＰ型領域１８２ＰＢ及びＰ型領域２８２ＰＢの上方に、ローカル配線２９２ＴＢに達するコンタクトホール５３２Ｂが形成されている。絶縁膜１５３の電源線９２０の上方に、ゲート電極１３３に達するコンタクトホール５４２が形成されている。
図１３に示すように、絶縁膜１５３のＮ型領域１８３ＮＡ及びＰ型領域２８３ＰＡの上方に、ローカル配線２９３ＴＡに達するコンタクトホール５３３Ａが形成されている。絶縁膜１５３のＮ型領域１８３ＮＢ及びＰ型領域２８３ＰＢの上方に、ローカル配線２９３ＴＢに達するコンタクトホール５３３Ｂが形成されている。
電源線９１０の上方では、信号線９５１および信号線９５２が絶縁膜１５４内に形成されている。信号線９５１は、コンタクトホール５４１Ａ内の導電体を通じてゲート電極１３１Ａに接続される。信号線９５２は、コンタクトホール５３１Ｃ内の導電体を通じてローカル配線２９１ＴＣに接続される。信号線９５１及び９５２は、Ｘ方向に延びる。信号線９５１にインバータ１３１０への入力信号ＩＮが入力され、信号線９５２からインバータ１３２０からの出力信号ＯＵＴが出力される。
電源線９２０の上方では、制御信号線９４０が絶縁膜１５４内に形成されている。制御信号線９４０は、コンタクトホール５３１Ａ内の導電体を通じてローカル配線２９１ＴＡに接続され、コンタクトホール５４１Ｂ内の導電体を通じてゲート電極１３１Ｂに接続され、コンタクトホール５４２内の導電体を通じてゲート電極１３２に接続される。制御信号線９４０は、Ｘ方向に延びる。制御信号線９４０を通じて、電源スイッチ制御回路１１３からスイッチトランジスタ１１１（ＰチャネルＭＯＳトランジスタ１１１Ｔ及び１１１Ｂ）への制御信号が伝達される。
Ｙ方向の信号線９５１及び９５２と制御信号線９４０との間では、絶縁膜１５４内に形成された電源線９３０が配置される。電源線９３０は、コンタクトホール５３１Ｂ内の導電体を通じてローカル配線２９１ＴＢに接続され、コンタクトホール５３２Ｂ内の導電体を通じてローカル配線２９２ＴＢに接続される。電源線９３０は、コンタクトホール５３３Ａ内の導電体を通じてローカル配線２９３ＴＡにも接続され、コンタクトホール５３３Ｂ内の導電体を通じてローカル配線２９３ＴＢにも接続される。
例えば、電源線９３０、制御信号線９４０並びに信号線９５１及び９５２の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）又はコバルト（Ｃｏ）等が用いられる。銅又はコバルトを用いる場合、導電性の下地膜（バリアメタル膜）、例えばタンタル（Ｔａ）膜又は窒化タンタル（ＴａＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、フィン１８１及び１８２は、Ｎウェル１０１Ｎを含む基板１０１Ｐをパターニングすることで形成することができる。フィン１８１及び１８２のローカル配線と接する部分にニッケル（Ｎｉ）又はコバルト（Ｃｏ）等の高融点金属のシリサイドを設けてもよい。例えば、半導体領域２８１及び２８２のチャネルには、シリコン（Ｓｉ）等の半導体のナノワイヤを用いることができる。また、半導体領域２８１及び２８２のＰ型領域及びＮ型領域には、チャネルのナノワイヤの端面からエピタキシャル成長させた、Ｓｉ、炭化シリコン（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）等の半導体を用いることができる。
例えば、ゲート電極１３１Ａ、１３１Ｂ及び１３２には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、多結晶シリコン（ポリＳｉ）等の導電材料を用いることができる。
信号線９５１及び９５２は、例えばデュアルダマシン法により形成されている。なお、信号線９５１及び９５２は、シングルダマシン法により形成されてもよい。
第２の実施形態では、Ｎ型領域１８３ＮＡ及び１８３ＮＢを含むフィン１８３が、ローカル配線１９３ＢＡ、１９３ＢＢ、２９３ＴＡ及び２９３ＴＢを介して、ＶＤＤ配線に相当する電源線９３０に接続されている。従って、Ｎウェル１０１ＮにＶＤＤの電位が供給され、スイッチトランジスタ１１１のＰチャネルＭＯＳトランジスタ１１１ＢのバックゲートにＶＤＤの電位が供給される。
また、図示は省略するが、ウェルタップ６１０Ｐを通じて、Ｐ型の基板１０１ＰにＶＳＳの電位が供給され、電源スイッチ制御回路１１３内のＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１ＮのバックゲートにＶＳＳの電位が供給される。
（第２の実施形態の第１の変形例）
次に、第２の実施形態の第１の変形例について説明する。第１の変形例は、セルの高さの点で第２の実施形態と相違する。図１４及び図１５は、第２の実施形態の第１の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図１４は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、ＰチャネルＭＯＳトランジスタ１１１Ｂと、疑似トランジスタ構造６２１Ｎとのレイアウトを示す。図１５は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとのレイアウトを示す。図１４及び図１５の両方に示す構造物を除き、図１５に示す構造物は、図１４に示す構造物の上方に位置する。
第１の変形例では、図１４及び図１５に示すように、電源スイッチ回路１１０がダブルハイトセルとなっている。つまり、Ｙ方向で電源線９２０を挟んで配置される２つの電源線９１０にわたって電源スイッチ回路１１０が形成されている。そして、ＮチャネルＭＯＳトランジスタ１３１１ＮとＮチャネルＭＯＳトランジスタ１３２１ＮとがＹ方向で隣り合い、ＰチャネルＭＯＳトランジスタ１３１１ＰとＰチャネルＭＯＳトランジスタ１３２１ＰとがＹ方向で隣り合っている。電源線９２０の上方に制御信号線９４０が配置され、電源線９１０の上方と、Ｙ方向で電源線９１０と電源線９２０との間の上方とに電源線９３０が配置されている。電源線９２０は、ウェルタップ６２０Ｎ及びスイッチトランジスタ１１１には設けられていない。つまり、電源線９２０は、平面視でフィン１８３と重なる領域とフィン１８２と重なる領域とで途切れている。そして、電源線９２０が途切れた領域に一部のフィン１８３と一部のフィン１８２とが配置されている。なお、電源線９２０が疑似トランジスタ構造６２１Ｎのある領域まで延伸し、スイッチトランジスタ１１１がＸ方向で電源線９２０の間に配置されるものとしてもよい。この場合、ＮチャネルＭＯＳトランジスタ１３１１ＮとＮチャネルＭＯＳトランジスタ１３２１Ｎのそれぞれのフィン１８１のように、疑似トランジスタ構造６２１Ｐの２つのフィン１８３に挟まれて電源線９２０が配置されてもよい。
電源スイッチ制御回路１１３に関しては、フィン１８１及び半導体領域２８１の対が例えば２つ配置されている。信号線９５１は一方の電源線９１０の上方に設けられ、信号線９５２は他方の電源線９１０の上方に設けられている。また、ＰチャネルＭＯＳトランジスタ１３１１ＰのドレインとＰチャネルＭＯＳトランジスタ１３２１Ｐのゲートとを接続するローカル配線２９１ＴＤが形成されている。制御信号線９４０が、コンタクトホール５３１Ｄ内の導電体を通じてローカル配線２９１ＴＤに接続される。
ウェルタップ６２０Ｎに関しては、フィン１８３及び半導体領域２８３の対が例えば２つ配置されている。フィン１８３及び半導体領域２８３は、Ｘ方向で電源線９２０の延長線上に配置されている。コンタクトホール５２３Ａ及び５２３Ｂは、Ｙ方向で電源線９１０と電源線９２０との間の上方に配置されている。
スイッチトランジスタ１１１に関しては、フィン１８２及び半導体領域２８２の対が例えば４つ配置されている。フィン１８２及び半導体領域２８２の対は、Ｘ方向で電源線９２０の延長線上に配置されている。
他の構成は第２の実施形態と同様である。
第１の変形例によっても第２の実施形態と同様の効果を得ることができる。また、ダブルハイトセルとした場合、電源線９２０の延長線上にスイッチトランジスタ１１１のフィン１８２および半導体領域２８２の対を配置することができる。そのため、シングルハイトセルのスイッチトランジスタを２つ設けた場合と比べて、同一面積にスイッチトランジスタ１１１を大規模に配置することが出来る。他の実施形態や変更例においても、電源スイッチ回路１１０を第１の変形例のようなダブルハイトセルとすることができる。
図１６は、第２の実施形態の第１の変形例に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。図１６に示すように、Ｐ型領域１０Ｐ内に電源スイッチ回路１１０が設けられ、電源スイッチ回路１１０内にＮ型領域１０Ｎが設けられている。Ｎ型領域１０Ｎ内にウェルタップ６２０Ｎが設けられている。Ｐ型領域１０Ｐ内にはウェルタップ６１０Ｐが設けられている。ウェルタップ６１０Ｐから、スタンダードセル１２０のＮチャネルＭＯＳトランジスタ１３４１ＮのバックゲートにＶＳＳの電位が供給される。また、ウェルタップ６１０Ｐから、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１ＮのバックゲートにＶＳＳの電位が供給される。また、ウェルタップ６２０Ｎから、スイッチトランジスタ１１１のＰチャネルＭＯＳトランジスタ１１１ＢのバックゲートにＶＤＤの電位が供給される。この例でも、平面視で、最近接の３つのウェルタップ６１０Ｐが三角格子状に配置されていることが好ましく、特に正三角形を構成するように配置されていることが好ましい。
なお、電源スイッチ回路１１０がシングルハイトになっていてもよい。
（第２の実施形態の第２の変形例）
次に、第２の実施形態の第２の変形例について説明する。第２の変形例は、電源線９２０の配置等の点で第２の実施形態の第１の変形例と相違する。図１７及び図１８は、第２の実施形態の第２の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図１７は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、ＰチャネルＭＯＳトランジスタ１１１Ｂと、疑似トランジスタ構造６２１Ｎとのレイアウトを示す。図１８は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとのレイアウトを示す。図１７及び図１８の両方に示す構造物を除き、図１８に示す構造物は、図１７に示す構造物の上方に位置する。図１９は、第２の実施形態の第２の変形例における電源スイッチ回路１１０を示す断面図である。図１９は、図１７及び図１８中のＹ１３－Ｙ２３線に沿った断面図に相当する。
第２の変形例では、ウェルタップ６２０Ｎ及びスイッチトランジスタ１１１にも電源線９２０が設けられている。ウェルタップ６２０Ｎでは、フィン１８３及び半導体領域２８３の対がＹ方向で電源線９１０と電源線９２０との間に配置されている。スイッチトランジスタ１１１では、フィン１８２及び半導体領域２８２の対がＹ方向で電源線９１０と電源線９２０との間に配置されている。コンタクトホール５２３Ａ及び５２３Ｂは、電源線９２０の上方に配置されている。
他の構成は第１の変形例と同様である。
第２の変形例によっても第２の実施形態と同様の効果を得ることができる。また、第２の変形例では電源線９２０が切断されておらず、第２の実施形態の第１の変形例と比べて電源線９１０および９２０の配置が均一となっている。また、フィン１８１、１８２および１８３のＹ方向の配置も第２の実施形態の第１の変形例と比べて均一となっている。そのため、電源線９１０および９２０や、フィン１８１、１８２および１８３の寸法ばらつきといった製造時のばらつきを抑制することが出来る。他の実施形態や変更例においても、電源スイッチ回路１１０を第２の変形例のようなダブルハイトセルとすることができる。
図１９では、２本の電源線９２０が共通化により太い１本の電源線９２０として図示しているため、電源線９２０が電源線９１０より太くなっている。Ｙ方向で電源スイッチ回路１１０に隣接するセルに含まれる電源線９１０が電源スイッチ回路１１０の電源線９１０と隣接する場合、これら２本の電源線９１０が共通化により太い１本の電源線９１０となってもよい。他の実施形態や変形例でも同様である。
（第２の実施形態の第３の変形例）
次に、第２の実施形態の第３の変形例について説明する。第３の変形例は、電源線９１０と電源線９２０との位置関係等の点で第２の実施形態の第２の変形例と相違する。図２０及び図２１は、第２の実施形態の第３の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図２０は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、ＰチャネルＭＯＳトランジスタ１１１Ｂと、疑似トランジスタ構造６２１Ｎとのレイアウトを示す。図２１は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとのレイアウトを示す。図２０及び図２１の両方に示す構造物を除き、図２１に示す構造物は、図２０に示す構造物の上方に位置する。
第３の変形例では、図２０及び図２１に示すように、Ｙ方向で電源線９１０を挟んで配置される２つの電源線９２０にわたって電源スイッチ回路１１０が形成されている。
他の構成は第２の変形例と同様である。
第３の変形例によっても第２の実施形態と同様の効果を得ることができる。他の実施形態や変更例においても、電源スイッチ回路１１０を第３の変形例のようなダブルハイトセルとすることができる。
（第２の実施形態の第４の変形例）
次に、第２の実施形態の第４の変形例について説明する。第４の変形例は、電源スイッチ制御回路１１３の構成の点で第２の実施形態の第３の変形例と相違する。図２２は、第２の実施形態の第４の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図２２は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとのレイアウトを示す。
第４の変形例では、図２２に示すように、ゲート電極１３１ＢがＰチャネルＭＯＳトランジスタ１３１１Ｐ側の制御信号線９４０の下方にまで延びている。そして、制御信号線９４０とゲート電極１３１Ｂとの間で絶縁膜１５３にコンタクトホール５４１Ｂが形成され、このコンタクトホール５４１Ｂ内の導電体を通じて制御信号線９４０がゲート電極１３１Ｂに接続されている。
他の構成は第３の変形例と同様である。
第４の変形例によっても第２の実施形態と同様の効果を得ることができる。第２の実施形態の第１、第２の変形例において、電源スイッチ制御回路１１３が第４の変形例と同様の構成を有していてもよい。
図２３は、スタンダードセル領域の構成の例を示す模式図である。図２３に示すように、電源スイッチ回路１１０に含まれる電源スイッチ回路として、ＶＳＳ配線を共有する２つのセルにわたって形成された電源スイッチ回路１１０Ａと、ＶＶＤＤ配線を共有する２つのセルにわたって形成された電源スイッチ回路１１０Ｂと、が混在していてもよい。電源スイッチ回路１１０Ａは、例えば第２の実施形態の第１、第２の参考例に含まれる電源スイッチ回路である。電源スイッチ回路１１０Ｂは、例えば第２の実施形態の第３、第４の参考例に含まれる電源スイッチ回路である。
（第２の実施形態の第５の変形例）
次に、第２の実施形態の第５の変形例について説明する。第５の変形例は、ウェルタップ６２０Ｎの構成の点で第２の実施形態と相違する。すなわち、ＰチャネルＭＯＳトランジスタ１３３１Ｐに代えて、ＰチャネルＭＯＳトランジスタ１３３１Ｐのソース及びドレインが除かれた疑似トランジスタ構造６２１Ｐが設けられている。図２４及び図２５は、第２の実施形態の第５の変形例におけるウェルタップ６２０Ｎの平面構成を示す模式図である。図２４は、主として、疑似トランジスタ構造６２１Ｎのレイアウトを示す。図２５は、主として、疑似トランジスタ構造６２１Ｐのレイアウトを示す。図２５及び図２４の両方に示す構造物を除き、図２５に示す構造物は、図２４に示す構造物の上方に位置する。図２６は、第２の実施形態の第５の変形例におけるウェルタップ６２０Ｎを示す断面図である。図２６は、図２４及び図２５中のＸ１３－Ｘ２３線に沿った断面図に相当する。
第５の変形例では、図２４～図２６に示すように、ローカル配線２９３ＴＡ及び２９３ＴＢと、Ｐ型領域２８３ＰＡ及び２８３ＰＢが形成されていない。フィン１８３の上方で、絶縁膜１５３及び１５１に、ローカル配線１９３ＢＡに達するコンタクトホール５６３Ａと、ローカル配線１９３ＢＢに達するコンタクトホール５６３Ｂとが形成されている。電源線９３０は、コンタクトホール５６３Ａ内の導電体を通じてローカル配線１９３ＢＡに接続され、コンタクトホール５６３Ｂ内の導電体を通じてローカル配線１９３ＢＢに接続されている。
なお、形成プロセスにおいて、ローカル配線２９３ＴＡ及び２９３ＴＢとＰ型領域２８３ＰＡ及び２８３ＰＢとを形成した後に、ローカル配線２９３ＴＡ及び２９３ＴＢとＰ型領域２８３ＰＡ及び２８３ＰＢとを除去してもよい。他の実施形態や変更例においても、電源線９３０が直接ローカル配線１９３ＢＡ及び１９３ＢＢに接する構成とすることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、電源スイッチ回路１１０の構成の点で第２の実施形態と相違している。図２７は、第３の実施形態におけるバッファ及びスイッチトランジスタの構成を示す回路図である。
図２７に示すように、電源スイッチ制御回路１１３は、第２の実施形態と同様の構成を有する。一方、スイッチトランジスタ１１１は、ＰチャネルＭＯＳトランジスタ１１１Ｂに代えて、ＮチャネルＭＯＳトランジスタのソース及びドレインがＶＳＳ配線に接続された疑似トランジスタ構造１１１Ｄを含む。ＰチャネルＭＯＳトランジスタ１１１Ｔは疑似トランジスタ構造１１１Ｄ上に形成されている。
図２８及び図２９は、第３の実施形態における電源スイッチ回路１１０の平面構成を示す模式図である。図２８は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、疑似トランジスタ構造１１１Ｄとのレイアウトを示す。図２９は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔとのレイアウトを示す。図２８及び図２９の両方に示す構造物を除き、図２９に示す構造物は、図２８に示す構造物の上方に位置する。
図２８及び図２９に示すように、第３の実施形態でも、電源スイッチ回路１１０はＰ型領域１０Ｐに設けられている。Ｐ型領域１０Ｐには、ウェルタップ６１０ＰからＶＳＳの電位が供給される。また、電源スイッチ制御回路１１３は、第２の実施形態と同様の構成を有する。
一方、スイッチトランジスタ１１１においては、ローカル配線１９２ＢＡが、Ｐ型領域１８２ＰＡから電源線９２０の上方まで延びる。ローカル配線１９２ＢＡと電源線９２０との間で、絶縁膜１０３にコンタクトホール５１２Ａが形成されており、ローカル配線１９２ＢＡはコンタクトホール５１２Ａ内の導電体を通じて電源線９２０に接続されている。ローカル配線１９２ＢＡは、電源線９２０とＰ型領域１８２ＰＡとを電気的に接続する。ローカル配線１９２ＢＢと電源線９２０との間で、絶縁膜１０３にコンタクトホール５１２Ｂが形成されており、ローカル配線１９２ＢＢはコンタクトホール５１２Ｂ内の導電体を通じて電源線９２０に接続されている。ローカル配線１９２ＢＢは、電源線９２０とＰ型領域１８２ＰＢとを電気的に接続する。
電源線９１０の上方で、ローカル配線２９２ＴＡと電源線９１０との間で絶縁膜１５１及び１０３にコンタクトホール５５２Ａが形成されている。ローカル配線２９２ＴＡと電源線９１０とは、コンタクトホール５５２Ａ内の導電体を通じて互いに電気的に接続されている。ローカル配線２９２ＴＡは、電源線９１０とＰ型領域２８２ＰＡとを電気的に接続する。
ローカル配線２９２ＴＡとローカル配線１９２ＢＡとの間の絶縁膜１０６にはコンタクトホールは形成されていない。これにより、ローカル配線２９２ＴＡとローカル配線１９２ＢＡとは互いに電気的に絶縁分離されている。また、ローカル配線２９２ＴＢとローカル配線１９２ＢＢとの間の絶縁膜１０６にはコンタクトホールは形成されていない。これにより、ローカル配線２９２ＴＢとローカル配線１９２ＢＢとは互いに電気的に絶縁分離されている。
図３０は、第３の実施形態に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。図３０に示すように、Ｐ型領域１０Ｐ内にウェルタップ６１０Ｐ及び電源スイッチ回路１１０が設けられている。ウェルタップ６１０Ｐから、スタンダードセル１２０のＮチャネルＭＯＳトランジスタ１３４１ＮのバックゲートにＶＳＳの電位が供給される。また、ウェルタップ６１０Ｐから、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１ＮのバックゲートにＶＳＳの電位が供給される。この例でも、平面視で、最近接の３つのウェルタップ６１０Ｐが三角格子状に配置されていることが好ましく、特に正三角形を構成するように配置されていることが好ましい。
第３の実施形態では、ウェルタップ６１０Ｐを通じて、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１ＮのバックゲートにＶＳＳの電位が供給される。また、動作はしないが、疑似トランジスタ構造１１１Ｄのバックゲートに相当する領域にもＶＳＳの電位が供給される。
このように、第３の実施形態では、Ｐ型領域１０Ｐ内にＮウェルが存在せず、ＰウェルとＮウェルとを互いから隔離するための領域は必要とされない。また、Ｎウェルへの給電のためのウェルタップは必要とされない。従って、第３の実施形態によれば、回路面積を更に低減することができる。
（第３の実施形態の第１の変形例）
次に、第３の実施形態の第１の変形例について説明する。第１の変形例は、セルの高さの点で第３の実施形態と相違する。図３１及び図３２は、第３の実施形態の第１の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図３１は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、疑似トランジスタ構造１１１Ｄとのレイアウトを示す。図３２は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔとのレイアウトを示す。図３１及び図３２の両方に示す構造物を除き、図３２に示す構造物は、図３１に示す構造物の上方に位置する。
第１の変形例では、図３１及び図３２に示すように、電源スイッチ回路１１０がダブルハイトセルとなっている。つまり、Ｙ方向で電源線９２０を挟んで配置される２つの電源線９１０にわたって電源スイッチ回路１１０が形成されている。そして、ＮチャネルＭＯＳトランジスタ１３１１ＮとＮチャネルＭＯＳトランジスタ１３２１ＮとがＹ方向で隣り合い、ＰチャネルＭＯＳトランジスタ１３１１ＰとＰチャネルＭＯＳトランジスタ１３２１ＰとがＹ方向で隣り合っている。電源線９２０の上方に制御信号線９４０が配置され、電源線９１０の上方と、Ｙ方向で電源線９１０と電源線９２０との間の上方とに電源線９３０が配置されている。
電源スイッチ制御回路１１３は、第２の実施形態の第２の変形例と同様の構成を有する。
スイッチトランジスタ１１１に関しては、フィン１８２及び半導体領域２８２の対が、電源線９１０の一方と電源線９２０との間、および電源線９１０の他方と電源線９２０との間のそれぞれに、例えば１対ずつ配置されている。
他の構成は第３の実施形態と同様である。
第１の変形例によっても第３の実施形態と同様の効果を得ることができる。
（第３の実施形態の第２の変形例）
次に、第３の実施形態の第２の変形例について説明する。第２の変形例は、電源線９１０と電源線９２０との位置関係等の点で第３の実施形態の第１の変形例と相違する。図３３及び図３４は、第３の実施形態の第２の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図３３は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、疑似トランジスタ構造１１１Ｄとのレイアウトを示す。図３４は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔとのレイアウトを示す。図３３及び図３４の両方に示す構造物を除き、図３４に示す構造物は、図３３に示す構造物の上方に位置する。
第２の変形例では、図３３及び図３４に示すように、Ｙ方向で電源線９１０が隣り合う２つのセルにわたって電源スイッチ回路１１０が形成されている。つまり、Ｙ方向で、２本の電源線９２０の間に、２本の電源線９１０が互いに接するようにして配置されている。
他の構成は第１の変形例と同様である。
第２の変形例によっても第１の変形例と同様の効果を得ることができる。
（第３の実施形態の第３の変形例）
次に、第３の実施形態の第３の変形例について説明する。第３の変形例は、電源スイッチ回路１１０がウェルタップ６１０Ｐを含む点で第３の実施形態と相違する。図３５及び図３６は、第３の実施形態の第３の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図３５は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、疑似トランジスタ構造１１１Ｄと、疑似トランジスタ構造６１１Ｐとのレイアウトを示す。図３６は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｔと、ＰチャネルＭＯＳトランジスタ１３３１Ｐとのレイアウトを示す。図３５及び図３６の両方に示す構造物を除き、図３６に示す構造物は、図３５に示す構造物の上方に位置する。
第３の変形例では、図３５及び図３６に示すように、電源スイッチ回路１１０が、ＰチャネルＭＯＳトランジスタ１３３１Ｐ及び疑似トランジスタ構造６１１Ｐを含むウェルタップ６１０Ｐを有する。
図３７は、第３の実施形態の第３の変形例に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。図３７に示すように、ウェルタップ６１０Ｐが電源スイッチ回路１１０に含まれている。この例でも、平面視で、最近接の３つのウェルタップ６１０Ｐが三角格子状に配置されていることが好ましく、特に正三角形を構成するように配置されていることが好ましい。ウェルタップ６１０Ｐの一部が電源スイッチ回路１１０を含んでもよく、ウェルタップ６１０Ｐの全部が電源スイッチ回路１１０を含んでもよい。
なお、図３７に示す配置の例を、ウェルタップ６１０Ｐが一部の電源スイッチ回路１１０に隣接した配置とみなしてもよい。
他の構成は第３の実施形態と同様である。
第３の変形例によっても第３の実施形態と同様の効果を得ることができる。
第３の変形例の電源スイッチ回路１１０がダブルハイトとなっていてもよい。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、主に、スタンダードセル１２０に含まれるトランジスタの点で第１の実施形態と相違する。図３８は、第４の実施形態に係る半導体装置に含まれるスタンダードセル領域の構成を示す模式図である。
第４の実施形態では、スタンダードセル領域１０は、図３８に示すように、ウェルタップ６３０Ｎ及びスタンダードセル１２０を含む。スタンダードセル１２０は、例えば、ＮＡＮＤ回路、インバータ回路等の各種論理回路を含む。スタンダードセル領域１０には、スタンダードセル１２０に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＶＤＤ配線が配置されている。スタンダードセル１２０は、Ｎ型領域１０Ｎに設けられている。ウェルタップ６３０Ｎは、Ｎ型領域１０Ｎへの給電用の領域である。スタンダードセル領域１０は、更に、外部から電源電位が供給されるＶＤＤ配線（図示せず）と、ＶＤＤ配線とＶＶＤＤ配線との間の電源スイッチ回路１１０とを有する。
詳細は後述するが、スタンダードセル１２０は、ＰチャネルＭＯＳトランジスタ１３４１Ｐ及びＮチャネルＭＯＳトランジスタ１３４１Ｎを含むインバータを有する。ウェルタップ６３０Ｎは、ＰチャネルＭＯＳトランジスタのソース及びドレインがＮ型となった疑似トランジスタ構造６３１Ｎと、ＮチャネルＭＯＳトランジスタ１３３１Ｎとを有する。第１の実施形態とは異なり、ＮチャネルＭＯＳトランジスタ１３４１ＮがＰチャネルＭＯＳトランジスタ１３４１Ｐ上に形成されている。
次に、ウェルタップ６３０Ｎ及びスタンダードセル１２０の構成について説明する。図３９及び図４０は、第４の実施形態におけるウェルタップ６３０Ｎ及びスタンダードセル１２０の平面構成を示す模式図である。図３９は、主として、ＰチャネルＭＯＳトランジスタ１３４１Ｐと、疑似トランジスタ構造６３１Ｎとのレイアウトを示す。図４０は、主として、ＮチャネルＭＯＳトランジスタ１３４１Ｎと、ＮチャネルＭＯＳトランジスタ１３３１Ｎとのレイアウトを示す。図３９及び図４０の両方に示す構造物を除き、図４０に示す構造物は、図３９に示す構造物の上方に位置する。図４１及び図４２は、第４の実施形態におけるウェルタップ６３０Ｎ及びスタンダードセル１２０を示す断面図である。図４１は、図３９及び図４０中のＸ１４－Ｘ２４線に沿った断面図に相当する。図４２は、図３９及び図４０中のＹ１４－Ｙ２４線に沿った断面図に相当する。
図３９～図４２に示すように、第４の実施形態では、電源スイッチ回路１１０がＮ型領域１０Ｎに設けられている。Ｎ型領域１０Ｎには、ウェルタップ６２０ＮからＶＤＤの電位が供給される。
第４の実施形態では、電源線９１０と電源線９２０との間で素子分離膜１０２から露出したＮウェル１０１Ｎ上に、Ｘ方向に延び、Ｚ方向に立ち上がるフィン１８３及び１８４が形成されている。フィン１８３はウェルタップ６３０Ｎに含まれ、フィン１８４はスタンダードセル１２０に含まれる。
フィン１８４は、Ｘ方向に並ぶＰ型領域１８４ＰＡと、Ｐ型領域１８４ＰＢとを含む。Ｐ型領域１８４ＰＡは、ＰチャネルＭＯＳトランジスタ１３４１Ｐのソースとなる。Ｐ型領域１８４ＰＢは、ＰチャネルＭＯＳトランジスタ１３４１Ｐのドレインとなる。フィン１８４の、Ｐ型領域１８４ＰＡとＰ型領域１８４ＰＢとの間のＮ型の部分がＰチャネルＭＯＳトランジスタ１３４１Ｐのチャネル１８４Ｃとなる。ＰチャネルＭＯＳトランジスタ１３４１Ｐは、フィン１８４中であってゲート電極１３４の下方にバックゲートを有する。
フィン１８３は、Ｘ方向に並ぶＮ型領域１８３ＮＡと、Ｎ型領域１８３ＮＢとを含む。フィン１８３の、Ｎ型領域１８３ＮＡとＮ型領域１８３ＮＢとの間の部分の導電型はＮ型である。
Ｐ型領域１８４ＰＡからＹ方向に延びるローカル配線１９４ＢＡと、Ｐ型領域１８４ＰＢからＹ方向に延びるローカル配線１９４ＢＢとが、素子分離膜１０２上に形成されている。ローカル配線１９４ＢＡ及び１９４ＢＢは、電源線９１０の上方まで延びる。
ローカル配線１９４ＢＡと電源線９１０との間で、絶縁膜１０３にコンタクトホール５１４Ａが形成されており、ローカル配線１９４ＢＡはコンタクトホール５１４Ａ内の導電体を通じて電源線９１０に接続されている。ローカル配線１９４ＢＡは、電源線９１０とＰ型領域１８４ＰＡとを電気的に接続する。
半導体領域２８４は、Ｘ方向に並ぶＮ型領域２８４ＮＡとＮ型領域２８４ＮＢとを含む。Ｎ型領域２８４ＮＡは、ＮチャネルＭＯＳトランジスタ１３４１Ｎのソースとなる。Ｎ型領域２８４ＮＢは、ＮチャネルＭＯＳトランジスタ１３４１Ｎのドレインとなる。半導体領域２８４の、Ｎ型領域２８４ＮＡとＮ型領域２８４ＮＢとの間の部分がＮチャネルＭＯＳトランジスタ１３４１Ｎのチャネル２８４Ｃとなる。
半導体領域２８３は、Ｘ方向に並ぶＮ型領域２８３ＮＡとＮ型領域２８３ＮＢとを含む。Ｎ型領域２８３ＮＡは、ＮチャネルＭＯＳトランジスタ１３３１Ｎのソース又はドレインとなる。Ｎ型領域２８３ＮＢは、ＮチャネルＭＯＳトランジスタ１３３１Ｎのドレイン又はソースとなる。半導体領域２８３の、Ｎ型領域２８３ＮＡとＮ型領域２８３ＮＢとの間の部分がＮチャネルＭＯＳトランジスタ１３３１Ｎのチャネル２８３Ｃとなる。
ローカル配線１９４ＢＡ及びローカル配線２９４ＴＡの積層体と、ローカル配線１９４ＢＢ及びローカル配線２９４ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ１３１４Ｎ及びＰチャネルＭＯＳトランジスタ１３４１Ｐに共通のゲート電極１３４が形成されている。ローカル配線１９３ＢＡ及びローカル配線２９３ＴＡの積層体と、ローカル配線１９３ＢＢ及びローカル配線２９３ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ１３３１Ｎのゲート電極１３３が形成されている。ゲート電極１３３とチャネル２８３Ｃとの間と、ゲート電極１３４とチャネル２８４Ｃとの間と、ゲート電極１３４とチャネル１８４Ｃとの間とに、ゲート絶縁膜１３５が形成されている。
電源線９２０の上方で、ローカル配線２９４ＴＡと電源線９２０との間で絶縁膜１５１及び１０３にコンタクトホール５５４Ａが形成されている。ローカル配線２９４ＴＡと電源線９２０とは、コンタクトホール５５４Ａ内の導電体を通じて互いに電気的に接続されている。ローカル配線２９４ＴＡは、電源線９２０とＮ型領域２８４ＮＡとを電気的に接続する。
図４２に示すように、電源線９２０の上方で、ローカル配線２９３ＴＡとローカル配線１９３ＢＡとの間で絶縁膜１０６にコンタクトホール５２３Ａが形成されている。ローカル配線２９３ＴＡとローカル配線１９３ＢＡとは、コンタクトホール５２３Ａ内の導電体を通じて互いに電気的に接続されている。絶縁膜１５３の電源線９２０の上方に、ローカル配線２９３ＴＡに達するコンタクトホール５３３Ａが形成されている。
電源線９２０の上方で、ローカル配線２９３ＴＢとローカル配線１９３ＢＢとの間で絶縁膜１０６にコンタクトホール５２３Ｂが形成されている。ローカル配線２９３ＴＢとローカル配線１９３ＢＢとは、コンタクトホール５２３Ｂ内の導電体を通じて互いに電気的に接続されている。絶縁膜１５３の電源線９２０の上方に、ローカル配線２９３ＴＢに達するコンタクトホール５３３Ｂが形成されている。
図４２に示すように、絶縁膜１５３の電源線９２０の上方に、ローカル配線２９３ＴＡに達するコンタクトホール５３３Ａが形成されている。絶縁膜１５３の電源線９２０の上方に、ローカル配線２９３ＴＢに達するコンタクトホール５３３Ｂが形成されている。コンタクトホール５３３Ａ内の導電体を通じてローカル配線２９３ＴＡに接続され、コンタクトホール５３３Ｂ内の導電体を通じてローカル配線２９３ＴＢに接続される電源線９３０が絶縁膜１５４内に形成されている。ローカル配線２９３ＴＡは、電源線９３０とＮ型領域２８３ＮＡとを電気的に接続し、ローカル配線２９３ＴＢは、電源線９３０とＮ型領域２８３ＮＢとを電気的に接続する。
次に、電源スイッチ制御回路１１３に用いられるバッファ及びスイッチトランジスタ１１１の構成について説明する。図４３は、第４の実施形態におけるバッファ及びスイッチトランジスタの構成を示す回路図である。
図４３に示すように、バッファ１３００は、第２の実施形態と同様に、インバータ１３１０及び１３２０を有する。但し、ＮチャネルＭＯＳトランジスタ１３１１ＮがＰチャネルＭＯＳトランジスタ１３１１Ｐ上に形成され、ＮチャネルＭＯＳトランジスタ１３２１ＮがＰチャネルＭＯＳトランジスタ１３２１Ｐ上に形成されている。また、スイッチトランジスタ１１１は、１対のＰチャネルＭＯＳトランジスタ１１１Ｔ及びＰチャネルＭＯＳトランジスタ１１１Ｂを含み、ＰチャネルＭＯＳトランジスタ１１１ＴはＰチャネルＭＯＳトランジスタ１１１Ｂ上に形成されている。
図４４及び図４５は、第４の実施形態における電源スイッチ回路１１０の平面構成を示す模式図である。図４４は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｂとのレイアウトを示す。図４５は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、ＰチャネルＭＯＳトランジスタ１１１Ｔとのレイアウトを示す。図４４及び図４５の両方に示す構造物を除き、図４５に示す構造物は、図４４に示す構造物の上方に位置する。
図４４及び図４５に示すように、第４の実施形態では、電源スイッチ回路１１０もＮ型領域１０Ｎに設けられている。電源線９３０が電源線９１０の上方に配置され、制御信号線９４０が電源線９２０の上方に配置されている。また、信号線９５１及び９５２が、Ｙ方向で電源線９３０と制御信号線９４０との間に配置されている。
電源線９２０の上方で、ローカル配線２９１ＴＢと電源線９２０との間で絶縁膜１５１及び１０３にコンタクトホール５５１Ｂが形成されている。ローカル配線２９１ＴＢと電源線９２０とは、コンタクトホール５５１Ｂ内の導電体を通じて互いに電気的に接続されている。電源線９１０の上方で、絶縁膜１５３及び１５１に、ローカル配線１９１ＢＢに達するコンタクトホール５６１Ｂが形成されている。電源線９３０は、コンタクトホール５６１Ｂ内の導電体を通じてローカル配線１９１ＢＢに接続されている。
半導体領域２８１の上方で、信号線９５２がコンタクトホール５３１Ａ内の導電体を通じてローカル配線２９１ＴＡに接続され、信号線９５１がコンタクトホール５３１Ｃ内の導電体を通じてゲート電極１３１Ｂに接続されている。
電源線９１０の上方で、電源線９３０がコンタクトホール５３２Ｂ内の導電体を通じてローカル配線２９２ＴＢに接続されている。
電源スイッチ回路１１０の他の構成は第２の実施形態と同様である。
第４の実施形態では、ウェルタップ６３０Ｎを通じてＮ型領域１０ＮにＶＤＤの電位が供給され、スタンダードセル１２０内のＰチャネルＭＯＳトランジスタ１３４１ＰのバックゲートにＶＤＤの電位が供給される。ＶＤＤの電位は、更に、電源スイッチ制御回路１１３内のＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐの各バックゲートと、スイッチトランジスタ１１１のＰチャネルＭＯＳトランジスタ１１１Ｂのバックゲートにも供給される。
第４の実施形態では、Ｎ型領域１０Ｎ内にＰウェルが存在せず、ＰウェルとＮウェルとを互いから隔離するための領域は必要とされない。また、Ｐウェルへの給電のためのウェルタップは必要とされない。従って、第４の実施形態によれば、回路面積を更に低減することができる。
（第４の実施形態の第１の変形例）
次に、第４の実施形態の第１の変形例について説明する。第１の変形例は、セルの高さの点で第４の実施形態と相違する。図４６及び図４７は、第４の実施形態の第１の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図４６は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｂとのレイアウトを示す。図４７は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、ＰチャネルＭＯＳトランジスタ１１１Ｔとのレイアウトを示す。図４６及び図４７の両方に示す構造物を除き、図４７に示す構造物は、図４６に示す構造物の上方に位置する。
図４６及び図４７に示すように、Ｎ型領域１０Ｎ内に電源スイッチ回路１１０が設けられ、電源スイッチ回路１１０内に電源スイッチ制御回路１１３及びスイッチトランジスタ１１１が設けられている。図示しないが、Ｎ型領域１０Ｎ内にウェルタップ６２０Ｎが設けられている。
第１の変形例では、図４６及び図４７に示すように、電源スイッチ回路１１０がダブルハイトセルとなっている。つまり、Ｙ方向で電源線９２０を挟んで配置される２つの電源線９１０にわたって電源スイッチ回路１１０が形成されている。そして、ＰチャネルＭＯＳトランジスタ１３１１ＰとＰチャネルＭＯＳトランジスタ１３２１ＰとがＹ方向で隣り合い、ＮチャネルＭＯＳトランジスタ１３１１ＮとＮチャネルＭＯＳトランジスタ１３２１ＮとがＹ方向で隣り合っている。電源線９２０の上方に制御信号線９４０が配置される。２つの電源線９１０の上方と、Ｙ方向で電源線９１０と電源線９２０との間の上方とに電源線９３０が配置されている。電源線９２０は、スイッチトランジスタ１１１には設けられていない。
電源スイッチ制御回路１１３に関しては、フィン１８１及び半導体領域２８１の対が、一方の電源線９１０と電源線９２０との間と、他方の電源線９１０と電源線９２０との間とのそれぞれに配置されている。信号線９５１は一方の電源線９１０と電源線９２０との間の半導体領域２８１の上方に設けられている。信号線９５２は他方の電源線９１０の上方に設けられている。また、ＮチャネルＭＯＳトランジスタ１３１１ＮのドレインとＮチャネルＭＯＳトランジスタ１３２１Ｎのゲートとを接続するローカル配線２９１ＴＤが形成されている。
スイッチトランジスタ１１１に関しては、フィン１８２及び半導体領域２８２の対が２つの電源線９１０の間に４つ配置されている。
他の構成は第４の実施形態と同様である。
第１の変形例によっても第４の実施形態と同様の効果を得ることができる。
（第４の実施形態の第２の変形例）
次に、第４の実施形態の第２の変形例について説明する。第２の変形例は、電源線９１０と電源線９２０との位置関係等の点で第４の実施形態の第１の変形例と相違する。図４８及び図４９は、第４の実施形態の第２の変形例における電源スイッチ回路１１０の平面構成を示す模式図である。図４８は、主として、ＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐと、ＰチャネルＭＯＳトランジスタ１１１Ｂとのレイアウトを示す。図４９は、主として、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎと、ＰチャネルＭＯＳトランジスタ１１１Ｔとのレイアウトを示す。図４８及び図４９の両方に示す構造物を除き、図４９に示す構造物は、図４８に示す構造物の上方に位置する。
第２の変形例では、図４８及び図４９に示すように、Ｙ方向で電源線９１０を挟んで配置される２つの電源線９２０にわたって電源スイッチ回路１１０が形成されている。つまり、Ｙ方向で、２本の電源線９２０の間に、２本の電源線９１０が互いに接するようにして配置されている。また、スイッチトランジスタ１１１にも電源線９２０が設けられている。
他の構成は第１の変形例と同様である。
第２の変形例によっても第１の変形例と同様の効果を得ることができる。
なお、ウェルタップ６３０Ｎを電源スイッチ回路１１０内に配置してもよい。
各実施形態において、基板１０１Ｐの、ＮチャネルＭＯＳトランジスタのチャネルとして機能する部分は、Ｐウェルであってもよい。また、各実施形態および変形例において、フィン１８１、１８２、１８３，１８４および半導体領域２８１、２８２、２８３、２８４のそれぞれのＹ方向に配置される数は、適宜変更することができ、１つでもよく複数であってもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１：半導体装置
１０：スタンダードセル領域
１０Ｐ：Ｐ型領域
１０Ｎ：Ｎ型領域
１０１Ｐ：基板
１０１Ｎ：Ｎウェル
１１０、１１０Ａ、１１０Ｂ：電源スイッチ回路
１１１：スイッチトランジスタ
１１３：電源スイッチ制御回路
１２０：スタンダードセル
１８１、１８２、１８３、１８４：フィン
６１０Ｐ、６２０Ｎ、６３０Ｎ：ウェルタップ

Claims (20)

  1. 基板と、
    前記基板から突出する第１のフィン及び第２のフィンと、
    前記第１のフィンを含む第１のトランジスタと、
    前記第１のトランジスタの上方の第２のトランジスタと、
    前記第２のフィンを介して前記第１のフィンに電気的に接続された第１の電源線と、
    を有し、
    前記第１のトランジスタは、
    前記第１のフィンに形成された第１の不純物領域及び第２の不純物領域と、
    前記第１のフィン上に形成され、平面視で前記第１の不純物領域と前記第２の不純物領域との間に位置する第１のゲート絶縁膜と、
    を有し、
    前記第２のトランジスタは、
    前記第１のフィン上方に形成された第１の半導体領域と、
    前記第１の半導体領域に形成され、前記第１の不純物領域の上方に位置する第３の不純物領域と、
    前記第１の半導体領域に形成され、前記第２の不純物領域の上方に位置する第４の不純物領域と、
    前記第１の半導体領域上に形成され、平面視で前記第３の不純物領域と前記第４の不純物領域との間に位置する第２のゲート絶縁膜と、
    を有し、
    前記第１のトランジスタ及び前記第２のトランジスタは、前記第１のゲート絶縁膜上および前記第２のゲート絶縁膜上に形成された共通のゲートを有することを特徴とする半導体装置。
  2. 前記第１のフィンは第１の導電型を有し、
    前記第１の不純物領域および前記第２の不純物領域は、前記第１の導電型とは異なる第２の導電型を有し、
    前記第２のフィンは前記第１の導電型を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のフィン上に形成された第１のローカル配線と、
    を有し、
    前記第１の電源線は、前記第１のローカル配線を介して前記第２のフィンに電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の電源線は、前記基板に埋め込まれていることを特徴とする請求項２又は３に記載の半導体装置。
  5. 第２の電源線と、
    第３の電源線と、
    前記第２の電源線と前記第３の電源線との間に接続され、前記第１のトランジスタ及び前記第２のトランジスタを含むインバータと電気的に接続されるゲートを有する第３のトランジスタと、
    を有することを特徴とする請求項４に記載の半導体装置。
  6. 前記インバータは、前記第１の電源線と前記第２の電源線との間に接続され、
    前記第３の電源線は、前記基板に埋め込まれ、
    前記第２の電源線は、前記基板の上方に設けられていることを特徴とする請求項５に記載の半導体装置。
  7. 前記基板から突出する第３のフィンと、
    前記第３のフィンの上方に形成された第２の半導体領域と、
    前記第２の半導体領域を含む第４のトランジスタと、
    を有し、
    前記第３のトランジスタは、
    前記第３のフィンと、
    前記第３のフィンに形成されたＰ型の第５の不純物領域および第６の不純物領域と、
    前記第３のフィン上に形成され、平面視で前記第５の不純物領域と前記第６の不純物領域との間に形成された第３のゲート絶縁膜と、
    を有し、
    前記第４のトランジスタは、
    前記第２の半導体領域に形成され、前記第５の不純物領域の上方に位置するＰ型の第７の不純物領域と、
    前記第２の半導体領域に形成され、前記第６の不純物領域の上方に位置するＰ型の第８の不純物領域と、
    前記第２の半導体領域上に形成され、平面視で前記第７の不純物領域と前記第８の不純物領域との間に位置する第４のゲート絶縁膜と、
    を有し、
    前記第３のトランジスタ及び前記第４のトランジスタは、前記第３のゲート絶縁膜および前記第４のゲート絶縁膜上に形成された共通のゲートを有することを特徴とする請求項６に記載の半導体装置。
  8. 前記基板から突出する第３のフィンと、
    前記第３のフィンを含む疑似トランジスタと、
    前記第３のフィンの上方に形成された第２の半導体領域と、
    を有し、
    前記疑似トランジスタは、前記第３のフィンに形成されたＮ型の第５の不純物領域及び第６の不純物領域を有し、
    前記第３のトランジスタは、
    前記第２の半導体領域に形成され、前記第５の不純物領域の上方に位置するＰ型の第７の不純物領域と、
    前記第２の半導体領域に形成され、前記第６の不純物領域の上方に位置するＰ型の第８の不純物領域と、
    前記第２の半導体領域上に形成され、平面視で前記第７の不純物領域と前記第８の不純物領域との間に位置する第４のゲート絶縁膜及びゲートと、
    を有することを特徴とする請求項６に記載の半導体装置。
  9. 前記第２の導電型はＰ型であり、
    前記第１の導電型はＮ型であり、
    前記第１の電源線は、前記基板の上方に設けられ、前記第２のフィンに電気的に接続されていることを特徴とする請求項２又は３に記載の半導体装置。
  10. 第２の電源線と、
    第３の電源線と、
    前記第１の電源線と前記第３の電源線との間に接続され、前記第１のトランジスタ及び前記第２のトランジスタを含むインバータと電気的に接続されるゲートを有する第３のトランジスタと、
    を有することを特徴とする請求項９に記載の半導体装置。
  11. 前記インバータは、前記第１の電源線と前記第２の電源線との間に接続され、
    前記第２の電源線及び前記第３の電源線は、前記基板に埋め込まれていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記基板から突出する第３のフィンと、
    前記第３のフィンの上方に形成された第２の半導体領域と、
    前記第２の半導体領域を含む第４のトランジスタと、
    を有し、
    前記第３のトランジスタは、
    前記第３のフィンに形成された第５の不純物領域及び第６の不純物領域と、
    前記第３のフィン上に形成され、平面視で前記第５の不純物領域と前記第６の不純物領域との間の位置する第３のゲート絶縁膜と、
    を有し、
    前記第４のトランジスタは、
    前記第２の半導体領域に形成され、前記第５の不純物領域の上方に位置する第７の不純物領域と、
    前記第２の半導体領域に形成され、前記第６の不純物領域の上方に位置する第８の不純物領域と、
    前記第２の半導体領域上に形成され、平面視で前記第７の不純物領域と前記第８の不純物領域との間に位置する第４のゲート絶縁膜と、
    を有し、
    前記第４のトランジスタは、前記第３のゲート絶縁膜および前記第４のゲート絶縁膜上に形成された共通のゲートを有することを特徴とする請求項１１に記載の半導体装置。
  13. 基板と、
    前記基板から突出する第１のフィン、第２のフィン及び第３のフィンと、
    第１の電源線と、
    第２の電源線と、
    第３の電源線と、
    前記第１の電源線と前記第２の電源線との間に設けられたスイッチ制御回路と、
    前記第２の電源線と前記第３の電源線との間に設けられた第３のトランジスタおよび第４のトランジスタと、
    を有し、
    前記第１のフィンは第１の導電型を有し、
    前記スイッチ制御回路は、
    前記第１のフィンを含む第１のトランジスタと、
    前記第１のトランジスタの上方に位置し、第１の半導体領域を含む第２のトランジスタと、
    を有し、
    前記第１のトランジスタは、
    前記第１のフィンに形成され、前記第１の導電型とは異なる第２の導電型の第１の不純物領域及び第２の不純物領域と、
    前記第１のフィン上に形成され、平面視で前記第１の不純物領域と前記第２の不純物領域との間に位置する第１のゲート絶縁膜と、
    を有し、
    前記第２のトランジスタは、
    前記第１の半導体領域に形成され、前記第１の不純物領域の上方に位置された前記第１の導電型の第３の不純物領域と、
    前記第１の半導体領域に形成され、前記第２の不純物領域の上方に位置された前記第１の導電型の第４の不純物領域と、
    前記第１の半導体領域上に形成され、平面視で前記第３の不純物領域と前記第４の不純物領域との間に位置する第２のゲート絶縁膜と、
    を有し、
    前記第３のトランジスタは、
    前記第３のフィンに形成された第５の不純物領域及び第６の不純物領域と、
    前記第３のフィン上に形成され、平面視で前記第５の不純物領域と前記第６の不純物領域との間に位置する第３のゲート絶縁膜と、
    を有し、
    前記第４のトランジスタは、
    前記第３のフィンの上方に形成された第２の半導体領域と、
    前記第２の半導体領域に形成され、前記第５の不純物領域の上方に位置する第７の不純物領域と、
    前記第２の半導体領域に形成され、前記第６の不純物領域の上方に位置する第８の不純物領域と、
    前記第２の半導体領域上に形成され、平面視で前記第７の不純物領域と前記第８の不純物領域との間に位置する第４のゲート絶縁膜と、
    を有し、
    前記第１のトランジスタ及び前記第２のトランジスタは、前記第１のゲート絶縁膜および前記第２ゲート絶縁膜上に形成された共通のゲートを有し、
    前記第４のトランジスタは、前記第３のゲート絶縁膜および前記第４のゲート絶縁膜上に形成された共通のゲートを有し、
    前記第２のフィンの導電型と前記第３のフィンの導電型とは互いに同一であり、
    前記第２の電源線は、前記第２のフィンを介して前記第３のフィンに電気的に接続されていることを特徴とする半導体装置。
  14. 前記第２のフィン上に形成された第１のローカル配線を有し
    前記第２の電源線は、前記第１のローカル配線を介して前記第２のフィンに電気的に接続されていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記第１の導電型はＮ型であり、
    前記第２の導電型はＰ型であり、
    前記第２のフィンの導電型及び前記第３のフィンの導電型はＮ型であることを特徴とする請求項１３または１４に記載の半導体装置。
  16. 前記第１の電源線及び前記第３の電源線は、平面視で前記第１の電源線及び前記第３の電源線が延びる方向に垂直な方向に交互に並べて複数設けられており、
    前記スイッチ制御回路は、平面視で隣り合う前記第１の電源線と前記第３の電源線との間に配置されていることを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置。
  17. 前記第１の電源線及び前記第３の電源線は、平面視で前記第１の電源線及び前記第３の電源線が延びる方向に垂直な方向に交互に並べて複数設けられており、
    前記スイッチ制御回路は、平面視で前記第３の電源線を挟んで配置される２本の前記第１の電源線の間、又は平面視で前記第１の電源線を挟んで配置される２本の前記第３の電源線の間に配置されていることを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置。
  18. 前記第１の電源線は平面視で前記第２のフィンの延びる方向に延びており、
    前記第１の電源線は、平面視で、前記第２のフィンと重なる領域と、前記第３のフィンと重なる領域とでは、途切れていることを特徴とする請求項１３乃至１７のいずれか１項に記載の半導体装置。
  19. 前記第１の電源線は平面視で前記第２のフィンの延びる方向に延びており、
    前記第２のフィン及び前記第３のフィンは、平面視で前記第２のフィンの延びる方向とは異なる方向において、前記第１の電源線からずれた位置に配置されていることを特徴とする請求項１３乃至１７のいずれか１項に記載の半導体装置。
  20. 前記基板の表面に平行な第１の方向に延びる第１の直線が、前記基板の表面に平行かつ前記第１の方向に垂直な第２の方向に並んで複数設けられ、
    前記第２のフィンは、複数の前記第１の直線上にそれぞれ複数並んで配置され、
    前記第２の方向で隣り合う２本の前記第１の直線の間で、前記第１の方向における前記第２のフィンの位置がずれていることを特徴とする請求項１乃至１９のいずれか１項に記載の半導体装置。
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