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CN115088081B - 感应超结晶体管 - Google Patents

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Abstract

一种装置包括：位于衬底(102)上的第一漏/源区(116)和第二漏/源区(126)；第一栅极(134)，与第一漏/源区(116)相邻且包括形成第一梳状结构的多个第一指状部；以及第二栅极(136)，与第二漏/源区(126)相邻且包括形成第二梳状结构的多个第二指状部，其中多个第一指状部和多个第二指状部以交替的方式布置，且第一漏/源区(116)、第二漏/源区(126)、第一栅极(134)和第二栅极(136)形成背对背连接的两个晶体管。

Description

感应超结晶体管
本申请要求于2020年12月29日提交的名为“感应超结晶体管”的美国临时申请No.63/131,658的优先权，该美国临时申请No.63/131,658的内容通过引用并入本文。
技术领域
本发明涉及反向电流保护装置(例如，负载开关)，尤其是，在一些实施例中涉及包含背对背(back-to-back)连接的一对晶体管的负载开关。
背景技术
随着半导体技术的发展，金属氧化物半导体场效应晶体管(metal oxidesemiconductor field effect transistor,MOSFET)在集成电路中得到了广泛的应用。MOSFET是一种由电压控制的器件。当控制电压施加到MOSFET的栅极，并且该控制电压大于MOSFET的阈值电压时，MOSFET的漏极和源极之间会建立导电通道。该导电通道建立之后，电流会在MOSFET的漏极和源极之间流动。另一方面，当施加到栅极上的控制电压小于MOSFET的阈值电压时，MOSFET会相应地关断。
MOSFET可以包括N沟道型MOSFET和P沟道型MOSFET两大类。根据结构的不同，MOSFET又可分为平面型(Planar)MOSFET、侧向双扩散金属氧化物半导体(lateral double-diffused metal oxide semiconductor,LDMOS)器件和垂直双扩散(vertical double-diffused)MOSFET三个子类。与其他类型的MOSFET相比，LDMOS器件能够在单位面积上提供更大的电流，这是由于LDMOS器件所具有的非对称结构在LDMOS器件的漏极和源极之间提供了短沟道。为了进一步提高LDMOS器件的性能，在漂移区采用了降低表面场(REducedSURface Field,RESURF)扩散技术，以在给定LDMOS器件的特征导通电阻(specific-on-resistance,简称为Rsp)的情况下提高该LDMOS器件的击穿电压。
随着半导体技术的进一步发展，超结MOSFET应运而生，以进一步改善关键性能，例如降低导通电阻和提高功率转换效率等。在平面型MOSFET中，通过增加漂移层的长度和/或降低漂移层的掺杂浓度来提高平面型MOSFET的额定电压。随着漂移层长度的增加和掺杂浓度的降低，导通电阻呈指数式增长。相比之下，超结MOSFET在轻掺杂的N型外延层中具有多个P型深柱状结构。这多个P型深柱状结构与N型外延层形成多个垂直PN结。这多个垂直PN结有助于限制轻掺杂的N型外延层中的电场。与平面型MOSFET相比，超结MOSFET因具有多个P型深柱状结构而具有更低的N型外延层电阻，同时维持相同的击穿电压。多个垂直PN结还实现了特有的非线性寄生电容特性，这有助于降低开关功率损耗。
负载开关用于将负载连接到电源或将负载与电源断开。负载开关可由外部信号控制。在工作过程中，当负载开关被关断时，负载开关能够在两个方向上阻止电流流动。另一方面，当负载开关被导通时，导电通路会建立在负载和电源之间。电流经由该导电通路从电源流向负载。负载开关可以由隔离开关来实现，其中，隔离开关具有背对背连接的两个晶体管。在高电压(例如，24V)应用中，每个晶体管可以分别由LDMOS器件实现。背对背连接的LDMOS器件能够实现双向电流阻断。
现有的高压负载开关存在以下不足：由于器件面积和导通电阻同时增加了一倍，LDMOS器件背对背连接的结构将有效地导致负载开关的特征导通电阻Rsp提高至四倍。随着半导体工业的进一步发展，负载开关可以在集成电路上实现。希望减少负载开关所占的面积，以提高集成电路的效率和成本。
发明内容
本公开提供了一种负载开关，包括背对背连接的一对晶体管，在本公开的一些优选实施例中，上述问题和其他问题通常可以被解决或规避，并且可实现技术优势。
根据一个实施例，本公开提供了一种装置，包括：位于衬底上的第一漏/源区和第二漏/源区；与所述第一漏/源区相邻的第一栅极，所述第一栅极包括形成第一梳状结构的多个第一指状部；以及与所述第二漏/源区相邻的第二栅极，所述第二栅极包括形成第二梳状结构的多个第二指状部，其中，所述多个第一指状部和所述多个第二指状部交替布置，且所述第一漏/源区、所述第二漏/源区、所述第一栅极和所述第二栅极形成背对背连接的两个晶体管。
根据又一实施例，本公开提供了一种方法，包括：在第一导电类型的衬底上生长第一导电类型的外延层；在所述外延层上形成第二导电类型的漂移层；在所述漂移层中形成第一导电类型的第一体区和第二体区；注入第二导电类型的离子，以在所述第一体区中形成第一源区、在所述第二体区中形成第二源区；形成与所述第一源区相邻的第一栅极，所述第一栅极具有包括多个第一指状部的第一梳状结构；以及形成与所述第二源区相邻的第二栅极，所述第二栅极具有包括多个第二指状部的第二梳状结构。
根据又一实施例，提供了一种负载开关，包括：第一晶体管和第二晶体管，所述第二晶体管背对背地连接到所述第一晶体管，所述第一晶体管的源极和所述第二晶体管的源极形成于衬底上方，所述第一晶体管的栅极与所述第一晶体管的源极相邻，所述第一晶体管的栅极具有包括多个第一指状部的第一梳状结构，所述第二晶体管的栅极与所述第二晶体管的源极相邻，所述第二晶体管的栅极具有包括多个第二指状部的第二梳状结构。
以上描述宽泛地概括了本公开的特征和技术优点，使得下面对本公开的详细描述可以被更好地理解。下面会对本公开的附加特征和优点进行描述，这些附加特征和优点构成了本公开的权利要求保护的主题。本领域技术人员应当理解，基于本公开的构思和具体实施例，对那些与本公开具有相同目的的其它结构或工艺进行修改或设计是容易实现的。本领域技术人员还应认识到，这些等效结构未偏离如所附权利要求中所阐述的本公开的精神和范围。
附图说明
为了更完整地理解本公开及其优点，现将结合附图提供以下描述以供参考，其中：
图1示出了根据本公开各实施例的共漏极晶体管的示意图；
图2示出了根据本公开各实施例的由共漏极LDMOS晶体管形成的负载开关的俯视示意图；
图3示出了根据本公开各实施例的如图2所示的负载开关的第一截面示意图；
图4示出了根据本公开各实施例的如图2所示的负载开关的第二截面示意图；
图5示出了根据本公开各实施例的如图2所示的负载开关的第三截面示意图；
图6示出了根据本公开各实施例的如图2所示的栅极结构的第一实现方式的俯视示意图；
图7示出了根据本公开各实施例的如图2所示的栅极结构的第二实现方式的俯视示意图；
图8示出了根据本公开各种实施例的在漂移层中形成积聚层之后的图2中所示的负载开关的截面示意图；
图9示出了根据本公开各实施例的在漂移层中形成耗尽区之后的图2中所示的负载开关的截面示意图；以及
图10示出了根据本公开各实施例用于制造如图1所示的负载开关的方法流程示意图。
在不同附图中，相对应的数字和符号一般用于指示相对应的部分，除非另有说明。这些附图是为了清楚地示出各实施例的相关方面，不一定且不必按比例绘制。
具体实施方式
下面将详细讨论本公开优选实施例的实现和使用。然而，应当理解，本公开提供了许多可应用的发明构思，这些发明构思可以在多种具体的上下文描述中有所体现。所讨论的具体实施例仅仅是对实现和应用本公开的一些具体方式的说明，并且不用于限制本公开的范围。
本公开将在具体上下文中描述一些实施例，即负载开关，其包括背对背连接的一对侧向双扩散金属氧化物半导体(lateral double-diffused metal oxidesemiconductor,LDMOS)器件。然而，本公开的实施例也可应用于由金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor,MOSFET)形成的各种反向电流保护装置中。
图1示出了根据本公开各实施例的共漏极晶体管的示意图。负载开关可以由背对背连接的两个LDMOS器件实现。这两个LDMOS器件共用一个漏极。在本公开的描述中，负载开关也可被称为共漏极晶体管。应当注意的是，图1中所示的负载开关仅仅是一个示例，其不应当用于过度限制权利要求的范围。本领域普通技术人员可以认识到许多变换、替代和修改方案。例如，本公开的各种实施例可应用于各种反向电流保护装置。
如图1所示，共漏极晶体管100包括背对背连接的两个N型晶体管。第一晶体管包括第一漏极D1、第一栅极G1和第一源极S1。第二晶体管包括第二漏极D2、第二栅极G2和第二源极S2。这两个N型晶体管的漏极直接连接在一起，如图1所示。图1所示的背对背连接的N型晶体管可用作负载开关。负载开关能够实现双向电流阻断。因此，负载开关也称为隔离开关。
在工作过程中，第二晶体管的源极可以连接到高压电位，例如偏置电压。第一晶体管的源极可以连接到低压电位。在这种配置中，当第二栅极被高于该高压电位的电压驱动时，第二开关可以导通。电荷泵可以用来提供高于该高压电位的栅极驱动电压。
在一些实施例中，图1所示的每个晶体管可以由侧向双扩散MOS(LDMOS)器件实现。共漏极晶体管100可以仅具有四个端子，即第一栅极端、第一源极端、第二栅极端和第二源极端。如图1所示，背对背连接的两个N型晶体管的漏极相互连接。也就是说，漏极被第一晶体管和第二晶体管共用。被共用的漏极是浮地的，如图1所示。因此，共漏极晶体管100不包括漏极端。通过移除不必要的漏极区域(例如漏极扩散区、漏极接触孔、漏极金属区等)，共漏极晶体管100的布局得以改进。在确保两个栅极(G1和G2)之间的间距满足设计规则规定的最小间距的前提下，通过移除不必要的漏极区域，图1所示的两个晶体管可以尽可能地相互靠近。下面将参照图2至5来描述共漏极晶体管100的详细布局。
图2示出了根据本公开各实施例的由共漏极LDMOS晶体管形成的负载开关的俯视示意图。两个U形N+区彼此相邻设置。在左侧，第一U形N+区的端部和第二U形N+区的端部形成第一源区114。第一源区114形成在第一体区112内。类似地，在右侧，第一U形N+区的端部和第二U形N+区的端部形成第二源区124。第二源区124形成在第二体区122内。
第一P+区115形成在第一体区112内，并且位于第一源区114的两个N+区之间。第一P+区115可以与P型的第一体区接触。多个第一源极接触孔116形成在第一P+区115和相邻的N+区上。至少一个源极接触孔116将第一P+区115耦合至相邻的N+区。
应当注意的是，虽然在左侧示出了一个P+区115，但该半导体器件可能包括多个P+区115。更具体地，根据设计需要(例如，基于沟道宽度的增加，可能需要设置更多的P+区)，多个N+区和多个P+区可以交替布置。
第二P+区125形成在第二体区122内，并且位于第二源区124的两个N+区之间。第二P+区125可以与P型的第二体区接触。多个第二源极接触孔126形成在第二P+区125和相邻的N+区上。至少一个源极接触孔126将第二P+区125耦合至相邻的N+区。
应当注意的是，虽然在右侧示出了一个P+区125，但该半导体器件可能包括多个P+区125。更具体地，多个N+区和多个P+区可以交替布置。
高压氧化区132位于第一体区112和第二体区122之间。如图2所示，共漏极LDMOS晶体管的有源区120与高压氧化区132垂直设置。
第一栅极134与第一源区114相邻布置。第一栅极134具有第一梳状结构，该第一梳状结构包括第一轴部(shaft)和多个第一指状部(finger)。多个第一栅极接触孔137形成在第一栅极134上。第二栅极136与第二源区124相邻布置。第二栅极136为第二梳状结构，该第二梳状结构包括第二轴部和多个第二指状部。多个第二栅极接触孔139形成在第二栅极136上。如图3所示，第一栅极134和第二栅极136彼此分开。第一栅极134的多个第一指状部和第二栅极136的多个第二指状部交替布置。
图2进一步示出了在后续图中采用的截面参考线。截面参考线A-A′沿着第二栅极136的第二指状部延伸。截面参考线B-B′沿着两个相邻指状部之间的间隔区延伸。截面参考线C-C′沿着第一栅极134的第一指状部延伸。为了清楚起见，后续图示出的截面示意图参照了这些截面参考线。
图3示出了根据本公开各实施例的如图2所示的负载开关的第一截面示意图。第一截面示意图是沿着图2所示的截面参考线A-A′截取的。共漏极LDMOS晶体管200包括衬底102、第一层104、第一体区112、第二体区122以及形成在第一层104上的漂移层106。
共漏极LDMOS晶体管200还包括：形成在第一体区112中的第一源区114；形成在第二体区122中的第二源区124；第一栅电介质层133、高压氧化区132、第二栅电介质层135、第一源极接触孔116、第一栅极134、第二栅极136和第二源极接触孔126。在本公开的描述中，第一源区114也可被称为第一漏/源区。第二源区114也可被称为第二漏/源区。
在一些实施例中，衬底102、第一层104、第一体区112和第二体区122具有第一导电类型。漂移层106、第一源区114和第二源区124具有第二导电类型。在一些实施例中，第一导电类型是P型，第二导电类型是N型。共漏极LDMOS晶体管200由两个N型晶体管形成。在另一些实施例中，第一导电类型为N型，第二导电类型为P型。共漏极LDMOS晶体管200由两个P型晶体管形成。
衬底102可以由诸如硅、硅锗、碳化硅等合适的半导体材料形成。根据不同的应用和设计需要，衬底102可以是N型或P型。在一些实施例中，衬底102是P型衬底。衬底102中掺杂有适当的P型掺杂剂，例如硼等。在另一些实施例中，衬底102是N型衬底。衬底102中掺杂有适当的N型掺杂剂，例如磷等。
第一层104可以用作P型外延层。在本公开的描述中，第一层104也可被称为P型外延层104。P型外延层104基于衬底102生长。P型外延层104的外延生长可以通过采用诸如化学气相沉积(chemical vapor deposition,CVD)等的任何合适的半导体制造工艺来实现。在一些实施例中，P型外延层104的掺杂浓度约处于1014/cm3至1016/cm3的范围内。
漂移层106是形成在第一层104上的N型层。在一些实施例中，漂移层106可以采用诸如磷的N型掺杂剂，掺杂浓度约处于1015/cm3至1017/cm3的范围内。应当注意的是，也可以替代性地采用其他N型掺杂剂，例如砷、锑等。还应注意，漂移层106也可以被称为延伸的漏区。
第一体区112和第二体区122是P型体区。P型体区可以通过注入P型掺杂材料(例如硼等)来形成。或者，P型体区可以通过扩散过程形成。在一些实施例中，P型材料(例如硼)可以按照约1016/cm3至1018/cm3的掺杂浓度被注入。第一体区112也可以被称为第一沟道区。第二体区122也可以被称为第二沟道区。
第一源区114是在第一体区112中形成的第一N+区。第一源区114也可以被称为第一N+区114。第一源区114可以通过注入N型掺杂物(例如：磷和砷等)来形成，掺杂浓度约为1019/cm3至1020/cm3。此外，源极接触孔116形成于第一N+区114上。
应当注意的是，未示出的P+区(在图2中示出)与在第一体区112中的第一N+区114相邻。该P+区可以通过注入P型掺杂剂(例如硼等)来形成，掺杂浓度约为1019/cm3至1020/cm3。该P+区可以与P型体区接触。为了消除体效应，该P+区可以直接通过第一源极接触孔116连接到第一源区(第一N+区114)。
第二源区124是在第二体区122中形成的第二N+区124。第二源区124也可以被称为第二N+区124。第二源区124可以通过注入N型掺杂物(例如磷和砷等)来形成，掺杂浓度约为1019/cm3至1020/cm3。此外，第二源极接触孔126形成于第二N+区124上。
应当注意的是，未示出的P+区(在图2中示出)与第二体区122中的第二N+区124相邻。该P+区可以通过注入P型掺杂剂(例如，硼等)来形成，掺杂浓度约为1019/cm3至1020/cm3。该P+区可以与P型体区接触。为了消除体效应，该P+区可以直接通过第二源极接触孔126连接到第二源区(第二N+区124)。
第一栅电介质层133、高压氧化区132和第二栅电介质层135形成在漂移层106上。如图3所示，第一栅电介质层133包括位于第一体区112之上的部分，以及位于漂移层106之上的部分。同样，第二栅电介质层135包括位于第二体区122之上的部分，以及位于漂移层106之上的部分。高压氧化区132形成于第一栅电介质层133和第二栅电介质层135之间。
如图3所示，高压氧化区132的厚度比第一栅介质层133和第二栅介质层135的厚度大得多。在一些实施例中，第一栅电介质层133和第二栅电介质层135的厚度约在100埃和200埃之间。高压氧化区132的厚度约为5000埃。在一些实施例中，第一栅电介质层133、高压氧化区132和第二栅电介质层135可以由合适的氧化物材料制成，例如氧化硅、氧氮化硅、氧化铪、氧化锆等。
第一栅极134形成于第一栅电介质层133和高压氧化区132上。第二栅极136形成于第二栅电介质层135和高压氧化区132上。第一栅极134和第二栅极136可以由多晶硅、多晶硅锗、硅化镍或其他金属、金属合金材料制成。
如图3所示，第一栅极134向上延伸至高压氧化区132上方。第一栅极134和高压氧化区132的组合作为第一场板(field plate)。该第一场板有助于维持共漏极LDMOS晶体管200中第一晶体管的击穿电压。同样，第二栅极136向上延伸至高压氧化区132上方。第二栅极136和高压氧化区132的组合作为第二场板。该第二场板有助于维持共漏极LDMOS晶体管200中第二晶体管的击穿电压。
再参照图2，截面参考线A-A′经由第一栅极134的梳状结构的轴部和第二栅极136的梳状结构的指状部延伸。因此，高压氧化区132上表面上的大部分区域被第二栅极136覆盖。
第一栅极134和第二栅极136可以通过以下步骤形成：在栅电介质层和高压氧化区上方沉积厚度约为4000埃的多晶硅层，在该多晶硅层上沉积光刻胶层，显影光刻胶层以限定出第一栅极134和第二栅极136的区域，蚀刻多晶硅层以形成第一栅极134和第二栅极136。如图3所示，第一源区114和第二源区124相对于中心线101对称布置，中心线101穿过高压氧化区132。
在传统的共漏极LDMOS晶体管中，两个LDMOS晶体管相对于共漏极以对称的方式布置。每个LDMOS晶体管分别有各自的高压氧化区。两个高压氧化区被漏极接触孔隔开。基于24V LDMOS器件的设计规则，单个LDMOS晶体管的尺寸约为2.2um。两个LDMOS晶体管的尺寸约为4.4um。应当注意的是，在前面的示例中选择的尺寸仅仅作为示例，并不意味着将本发明各实施例限制为任何特定的尺寸。本领域技术人员将理解，根据不同的制造工艺，LDMOS器件的尺寸可以有所不同。
如图3所示，本公开实施例采用单个高压氧化区132替代传统共漏极LDMOS晶体管所采用的两个高压氧化区。此外，漏区和漏极接触孔被移除。由于两个高压氧化区被合并成一个高压氧化区，且漏区和漏极接触孔被移除，因此两个LDMOS晶体管能够彼此靠近。另外，再参见图2，多个第一指状部和多个第二指状部以交替的方式布置。第一栅极134的指状部和第二栅极136的指状部的这种布置方式有助于进一步减小第一源极接触孔116和第二源极接触孔126之间的距离。
如图3所示，共漏极LDMOS晶体管200的尺寸用D表示。具体地，D指的是第一源极接触孔116和第二源极接触孔126之间的距离。根据24V LDMOS器件的设计规则，D约为2.6um。共漏极LDMOS晶体管200的尺寸比传统共漏极LDMOS晶体管的尺寸(4.4um)小得多。
对于由24V LDMOS器件形成的共漏极LDMOS晶体管，如图3所示的共漏极LDMOS晶体管的面积约为单个晶体管面积的1.18倍。特征导通电阻Rsp等于半导体器件的面积乘以该半导体器件的导通电阻。有效的特征导通电阻Rsp可以通过归一化过程得到。基于归一化过程，单个24V LDMOS器件的有效的特征导通电阻Rsp等于1。图2所示的栅极的梳状结构有助于降低共漏极LDMOS晶体管200的导通电阻，这是由于栅极的梳状结构形成了类超结型晶体管(super-junction like transistor)器件。这种类超结型晶体管器件的等效导通电阻远小于单个24V LDMOS器件的导通电阻的两倍。基于同样的归一化过程，图3所示的共漏极LDMOS晶体管的有效的特征导通电阻Rsp远小于2.36(2乘以1.18)。在传统器件中，有效的特征导通电阻Rsp等于4。因此，图3所示的共漏极LDMOS晶体管相对于传统器件的特征导通电阻Rsp降低了50％以上。
在工作过程中，当第一栅极电压和第二栅极电压分别施加到第一栅极134和第二栅极136上，并且各栅极电压分别大于相应晶体管的阈值电压时，第一体区112中形成第一反型层。第一反型层将第一N+区114耦合到漂移层106。第二反型层形成于第二体区122中。第二反型层将第二N+区124耦合到漂移层106。由于第一反型层和第二反型层的存在，第一源区和第二源区之间建立起导电沟道。电流在共漏极LDMOS晶体管的第一源区和第二源区之间流动。另一方面，当各栅极电压小于相应晶体管的阈值电压时，共漏极LDMOS晶体管相应地关断。
图4示出了根据本公开各实施例的如图2所示的负载开关的第二截面示意图。第二截面示意图是沿着图2所示的截面参考线B-B′截取的。图4中所示的第二截面示意图与图3中所示的第一截面示意图相似，只是截面参考线B-B′不经过第一栅极134和第二栅极136的指状部延伸。如图4所示，第一栅极134和第二栅极136均仅覆盖高压氧化区132上表面的边缘部分。
图5示出了根据本公开各实施例的如图2所示的负载开关的第三截面示意图。图5所示的第三截面示意图与图3所示的第一截面示意图相似，只是截面参考线C-C′经由第一栅极134的指状部和第二栅极136的轴部延伸。如图5所示，第一栅极134覆盖高压氧化区132上表面的大部分区域。
图6示出了根据本公开各实施例的如图2所示的栅极结构的第一实施方式的俯视示意图。第一栅极134包括第一轴部和多个第一指状部。第二栅极136包括第二轴部和多个第二指状部。第一栅极134的第一轴部与第二栅极136的第二轴部平行。如图6所示，多个第一指状部和多个第二指状部以交替的方式布置。
图3至5所示的LDMOS晶体管是采用二维(2D)RESURF原理设计的，其在N型漂移层和P型外延层之间形成了垂直PN结构。图6所示的栅极结构有利于实现三维(3D)RESURF效应。三维RESURF效应有助于在纵向源漏方向(图6所示x方向)上形成均匀电场，并让横向(图6所示y方向)电场周期性地变化。应当注意，下面描述的z方向与由x和y方向形成的平面垂直。电场满足泊松方程：
式(1)中，Ex,Ey和Ez表示电场在x、y、z方向上的分量；q表示电荷；∈si表示硅的介电常数；Nd表示浮地漂移区的掺杂浓度；n表示电子浓度。
周期性变化的横向电场可以由第一栅极134和第二栅极136的梳状结构产生。第一栅极134和第二栅极136作为负载开关的栅极，耦合在高电平(high voltage,简称为HV)和地(0V)之间。当两个晶体管都关断时，第一栅极电压(作用于第一栅极134)和第一源极电压(作用于源极114)等于0V。第二栅极电压(作用于第二栅极136)和第二源极电压(作用于源极124)等于高电平HV。浮地漂移层的电压在0V和高电平HV之间摆动，如图6所示。第一栅极134的梳状结构的指状部被配置为在漂移层中产生多个耗尽区。第二栅极136的梳状结构的指状部被配置为在漂移层中产生多个积聚层(accumulation layer)。多个耗尽区和多个积聚层在漂移层中形成交替布置且带有相反电荷的柱状体。这种交替布置且带有相反电荷的柱状体建立了类超结的结构，让方程(1)中的项可以最大化。最大化的项可以进一步增强x方向上的RESURF效应。
由于具有三维RESURF结构，x方向的电场Ex基本是均匀的。击穿电压可根据以下公式计算：
式(2)中，BV表示击穿电压；Ecr表示击穿点处的临界电场；p表示器件间距(即，负载开关的两个源区之间的距离)。三维RESURF结构可以提高击穿电压。更具体地说，当共漏极LDMOS晶体管处于关断状态时，三维RESURF结构有助于提高共漏极LDMOS晶体管的击穿电压。在一些实施例中，共漏极LDMOS晶体管由24V LDMOS器件形成。在没有梳状结构的情况下，击穿电压约为37V。在具有如图6所示的梳状结构的情况下，击穿电压约为56V。
图7示出了根据本公开各实施例的如图2所示的栅极结构的第二实现方式的俯视示意图。图7所示的第二实施方式类似于图6所示的实施方式，不同之处在于：位于最外侧的指状部是第二栅极136的指状部。
图8示出了根据本公开各实施例的在漂移层中形成积聚层之后的图2中所示的负载开关的截面示意图。图8的截面示意图类似于图3所示的截面示意图，不同之处在于，高栅极驱动电压被施加到第二栅极136上。在一些实施例中，高栅极驱动电压约为20V。响应于高栅极驱动电压，第二栅极136上会产生正电荷。第二栅极136上的正电荷吸引电子以形成积聚层802，如图8所示。
图9示出了根据本公开各实施例的在漂移层中形成耗尽区之后的图2中所示的负载开关的截面示意图。图9的截面示意图类似于图5所示的截面示意图，不同之处在于，低栅极驱动电压被施加到第一栅极134上。在一些实施例中，低栅极驱动电压约为0V。此外，高栅极驱动电压被施加到第二栅极136上。响应于施加到第一栅极134的低栅极驱动电压和施加到第二栅极136的高栅极驱动电压，电子被耗尽，已电离的施主在第一栅极134下方形成带正电的耗尽区902。
图8所示的积聚层802用作N型柱状体。图9所示的耗尽区902用作P型柱状体。再参照图7所示，第一栅极134的梳状结构的指状部被配置为在漂移层中产生多个耗尽区(例如，图9所示的耗尽区902)。第二栅极136的梳状结构的指状部被配置为在漂移层中产生多个积聚层(例如，图8所示的积聚层802)。多个耗尽区和多个积聚层在漂移层中形成交替布置且具有相反电荷的柱状体(P型柱状体和N型柱状体)。这种交替布置且带有相反电荷的柱状体形成了感应超结晶体管结构。
图10示出了根据本公开各实施例用于制造如图1所示的负载开关的方法流程示意图。图10所示的流程图只是一个示例，不应用于过度限制权利要求的范围。本领域普通技术人员可以认识到许多变换、替代和修改方案。例如，图10中所示的各步骤可以被添加、删除、替换、重新排列和重复。
再参照图1和图2，负载开关包括第一晶体管和第二晶体管。第二晶体管与第一晶体管背对背地连接。第一晶体管的源极和第二晶体管的源极形成在衬底上。第一晶体管的栅极与第一晶体管的源极相邻。第一晶体管的栅极具有第一梳状结构，该第一梳状结构包括多个第一指状部。第二晶体管的栅极与第二晶体管的源极相邻。第二晶体管的栅极具有第二梳状结构，该第二梳状结构包括多个第二指状部。
负载开关还包括位于衬底上的外延层、位于外延层上的漂移层、位于漂移层中的第一体区和第二体区以及位于漂移层上的高压氧化区。多个第一指状部和多个第二指状部以交替的方式布置在高压氧化区上。
在步骤1002，在第一导电类型的衬底上生长第一导电类型的外延层。
在步骤1004，在外延层上形成第二导电类型的漂移层。在一些实施例中，第一导电类型是P型。第二导电类型是N型。
在步骤1006，在漂移层中形成第一导电类型的第一体区和第二体区。
在步骤1008，在第一体区和第二体区中注入第二导电类型的离子，以分别形成第一源区和第二源区。
在步骤1010，形成与第一源区相邻的第一栅极。第一栅极具有第一梳状结构，该第一梳状结构包括多个第一指状部。
在步骤1012，形成与第二源区相邻的第二栅极。第二栅极具有第二梳状结构，该第二梳状结构包括多个第二指状部。
参考图2，该方法还包括：对第一栅极和第二栅极进行配置，使得多个第一指状部和多个第二指状部以交替的方式布置。
参考图2，该方法还包括：在漂移层上形成高压氧化区；形成栅电介质层，该栅电介质层由第一源区的边缘延伸至第二源区的边缘；沿着第一源区的边缘形成第一栅极，该第一栅极覆盖高压氧化区的第一侧壁和第一边缘部分；以及沿着第二源区的边缘形成第二栅极，该第二栅极覆盖高压氧化区的第二侧壁和第二边缘部分。
参考图8和图9，该方法还包括：向第二栅极的多个第二指状部施加高栅极驱动电压，以在漂移层中形成多个积聚层；以及向第一栅极的多个第一指状部施加低栅极驱动电压，以在漂移层中形成多个耗尽区。这多个耗尽区和多个积聚层在漂移层中形成交替布置且带有相反电荷的柱状体，其中，这些交替布置且带有相反电荷的柱状体形成感应超结晶体管结构。
尽管已经详细描述了本公开的实施例及其优点，但应当理解，在不脱离由所附权利要求定义的本公开的精神和范围的情况下，可以对本公开各实施例进行各种变换、替换和修改。
此外，本申请的范围不限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。正如本领域普通技术人员可以容易地从本公开中理解到的那样，与本文所述的相应实施例具有基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、装置、方法或步骤可以根据本公开被采用，这些工艺、机器、制造、物质组成、装置、方法或步骤可以是目前存在的或未来被开发的。基于此，所附权利要求书旨在将这样的工艺、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

Claims (19)

1.一种装置，包括：
位于衬底上的第一漏/源区和第二漏/源区；
与所述第一漏/源区相邻的第一栅极，所述第一栅极包括形成第一梳状结构的多个第一指状部；以及
与第二漏/源区相邻的第二栅极，所述第二栅极包括形成第二梳状结构的多个第二指状部，
其中，所述多个第一指状部和所述多个第二指状部以交替的方式布置，且所述第一漏/源区、所述第二漏/源区、所述第一栅极和所述第二栅极形成背对背连接的两个晶体管。
2.根据权利要求1所述的装置，其中，所述第一漏/源区是所述背对背连接的两个晶体管的第一源极，所述第二漏/源区是所述背对背连接的两个晶体管的第二源极。
3.根据权利要求1所述的装置，其中，还包括：
第一导电类型的外延层，位于第一导电类型的所述衬底上；
第二导电类型的漂移层，位于所述外延层上；
第一导电类型的第一体区，形成于所述漂移层中，第二导电类型的所述第一漏/源区形成于所述第一体区中；
第一导电类型的第二体区，形成于所述漂移层中，第二导电类型的所述第二漏/源区形成于所述第二体区中；
高压氧化区，位于所述漂移层上方；
第一栅电介质层，形成于所述高压氧化区与所述第一漏/源区之间；以及
第二栅电介质层，形成于所述高压氧化区与所述第二漏/源区之间。
4.根据权利要求3所述的装置，其中，所述第一导电类型是P型，所述第二导电类型为N型。
5.根据权利要求3所述的装置，还包括：
第一体接触区，形成于所述第一体区中；以及
第二体接触区，形成于所述第二体区中，
其中，所述第一体接触区经由第一源极接触孔耦合到所述第一漏/源区，所述第二体接触区经由第二源极接触孔耦合到所述第二漏/源区。
6.根据权利要求3所述的装置，其中，所述第一漏/源区和所述第二漏/源区相对于中心线对称布置，所述中心线穿过所述高压氧化区。
7.根据权利要求1所述的装置，其中，在所述背对背连接的两个晶体管被关断之后，所述多个第一指状部被配置为产生多个耗尽区，且所述多个第二指状部被配置为产生多个积聚层。
8.根据权利要求7所述的装置，其中，所述多个耗尽区和所述多个积聚层以交替的方式形成。
9.根据权利要求1所述的装置，其中，在所述背对背连接的两个晶体管被关断之后，所述多个第一指状部具有第一电压电位，且所述多个第二指状部具有第二电压电位，所述第二电压电位高于所述第一电压电位。
10.根据权利要求9所述的装置，其中，所述多个第一指状部和所述多个第二指状部交替布置且带有相反的电荷，交替布置且带有相反电荷的所述第一指状部和所述第二指状部形成超结结构。
11.一种方法，其中，包括：
在第一导电类型的衬底上生长第一导电类型的外延层；
在所述外延层上形成第二导电类型的漂移层；
在所述漂移层中形成第一导电类型的第一体区和第二体区；
注入第二导电类型的离子，以在所述第一体区中形成第一源区，并在所述第二体区中形成第二源区；
形成与所述第一源区相邻的第一栅极，所述第一栅极具有包括多个第一指状部的第一梳状结构；以及
形成与所述第二源区相邻的第二栅极，所述第二栅极具有包括多个第二指状部的第二梳状结构，所述多个第一指状部和所述多个第二指状部以交替的方式布置。
12.根据权利要求11所述的方法，其中，还包括：
在所述漂移层上形成高压氧化区；
形成栅电介质层，所述栅电介质层从所述第一源区的边缘延伸至所述第二源区的边缘；
沿着所述第一源区的边缘形成所述第一栅极，所述第一栅极覆盖所述高压氧化区的第一侧壁和第一边缘部分；以及
沿着所述第二源区的边缘形成所述第二栅极，所述第二栅极覆盖所述高压氧化区的第二侧壁和第二边缘部分。
13.根据权利要求11所述的方法，其中，所述第一源区、所述第二源区、所述第一栅极和所述第二栅极形成背对背连接的两个晶体管。
14.根据权利要求11所述的方法，其中，还包括：
向所述第二栅极的所述多个第二指状部施加高栅极驱动电压，以在所述漂移层中形成多个积聚层；以及
向所述第一栅极的所述多个第一指状部施加低栅极驱动电压，以在所述漂移层中形成多个耗尽区。
15.根据权利要求14所述的方法，其中，所述多个耗尽区和所述多个积聚层在所述漂移层中形成交替布置且带有相反电荷的柱状体，且所述交替布置且带有相反电荷的柱状体形成感应超结晶体管结构。
16.一种负载开关，包括：
第一晶体管；以及
与所述第一晶体管背对背连接的第二晶体管，
其中：
所述第一晶体管的源极和所述第二晶体管的源极形成于衬底上；
所述第一晶体管的栅极与所述第一晶体管的源极相邻，且所述第一晶体管的栅极具有包括多个第一指状部的第一梳状结构；
所述第二晶体管的栅极与所述第二晶体管的源极相邻，且所述第二晶体管的栅极具有包括多个第二指状部的第二梳状结构，所述多个第一指状部和所述多个第二指状部以交替的方式布置。
17.根据权利要求16所述的负载开关，其中，还包括：
位于所述衬底上的外延层；
位于所述外延层上的漂移层；
位于所述漂移层中的第一体区和第二体区；以及
位于所述漂移层上方的高压氧化区，
其中，所述多个第一指状部和所述多个第二指状部以交替的方式布置在所述高压氧化区上方。
18.根据权利要求17所述的负载开关，其中，还包括：
位于所述漂移层中的多个积聚层，所述多个积聚层是通过向所述第二晶体管的栅极的所述多个第二指状部施加高栅极驱动电压形成的；以及
位于所述漂移层中的多个耗尽区，所述多个耗尽区是通过向所述第一晶体管的栅极的所述多个第一指状部施加低栅极驱动电压而形成的。
19.根据权利要求18所述的负载开关，其中，还包括：所述多个耗尽区和多个积聚层形成感应超结晶体管结构。
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