[go: up one dir, main page]

KR920013454A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR920013454A
KR920013454A KR1019910023957A KR910023957A KR920013454A KR 920013454 A KR920013454 A KR 920013454A KR 1019910023957 A KR1019910023957 A KR 1019910023957A KR 910023957 A KR910023957 A KR 910023957A KR 920013454 A KR920013454 A KR 920013454A
Authority
KR
South Korea
Prior art keywords
voltage
bit line
potential
circuit
control means
Prior art date
Application number
KR1019910023957A
Other languages
English (en)
Other versions
KR950002295B1 (ko
Inventor
히로아키 다나카
마사루 고야나키
Original Assignee
아오이 죠이치
가부시기가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시기가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR920013454A publication Critical patent/KR920013454A/ko
Application granted granted Critical
Publication of KR950002295B1 publication Critical patent/KR950002295B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 발명의 제1실시예에 따른 DRAM의 일부를 도시하는 회로도

Claims (7)

  1. 행렬 행상으로 배치된 복수개의 다이내믹형 메모리 셀(11,12)과, 동일행의 헤모리 셀에 접속되는 워드선(WL)과, 동일열의 메모리 셀어 접속되는 비트선(BL/BL)과, 외부 또는 내부에서 입력되는 어드레스 신호에 따라 워드선 선택 신호를 출력하는 워드선 선택회로(13)와, 워드선 구동용 전압원과 상기 워드선의 일단측과의 사이에 접속되어, 상기 워드선 선택 회로의 출력 신호에 따라 상기 워드선을 구동하는 워드선 구동용 회로(14)와, 상기 워드선과 접지 전위와의 사이에 접속된 노이즈 킬러용 회로(26)와, 전압 스트레스 시험시에 외부에서 스트레서 전압을 유입하는 전압 스트레스 시험용 단자(22)와, 이 전압 스트레스 시험용 단자에 스트레스 전압이 인가 되지 않을 때에는 오프 상태로 되며, 상기 전압 스트레스 시험용 단자에 스트레스 전압이 인가되었을때에는 통상 동작시에 상기 어드레스 신호에 따라 선택되는 갯수보다 많은 워드선에 상기 스트레스 전압을 전달하는 전압 전달 수단(23)과, 전압 스트레스 시험시에 상기 스트레스 전압이 전달되는 상기 워드선에 접속되어 있는 상기 노이즈 킬러용 회로를 오프 상태로 제어하는 노이즈 킬러 제어수단(38)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 비트선(BL/BL)과 비트선 선충전 전원선(16)과의 사이에 접속되어, 비트선 선충전 신호에 의해 제어되는 비트선 선충전회로(15)와, 상기 비트선 선충전 전원선에 공급하기 위한 비트선 선충전 전압을 발생하는 비트선 선충전 전압회로(18)를 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 전압 스트레스 시험시에 상기 비트선 선충전 전원선의 전위를 제어하는 비트선 전위 제어수단(20)를 추가로 구비한 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 노이즈 킬러 제어수단은 상기 비트선 전원 제어 수단의 제어신호 또는 상기 전압 스트레스 시험용 단자에 인가되는 스트레스 전압에 의해 결정되는 제어신호 또는 상기 스트레스 전압 전달 수단에서 사용되는 신호를 이용하여 상기 노이즈 킬러용 회로를 제어하는 제어수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 비트선 전위 제어수단은 전압 스트레스 시험시에 상기 비트선 선충전 전압 발생 회로의 출력을 오프상태로 제어하여 외부에서 입력하는 비트선 전위를 상기 비트선 선충전 전원선에 전달하거나, 상기 비트선 선충전 전압 발생회로의 출력전위를 변화시키거나, 또는 상기 비트선 선충전 전압 발생회로의 출력을 오프 상태로 제어하여 상기 비트선 선충전 전원선을 소정의 고정 전위단에 접속하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항 내지 제5항중의 어느 한 항에 있어서, 비트선 전위 제어 수단의 제어신호 또는 상기 전압 스트레스 시험용 단자에서 인가되는 스트레스 전압에 의해 결정되는 제어신호나 상기 스트레스 전압 전달 수단에서 사용되는 신호를 이용하여, 상기 다이내믹형 메모리 셀의 캐패시터 플레이트에 공급하기 위한 플레이트 전위를 발생하는 플레이트 전위발생회로(19)의 출력을 제어하는 플레이트 전위 제어 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 플레이트 전위 제어수단은 전압 스트레스 시험시에 상기 플레이트 전위 발생회로의 출력을 오프 상태로 제어하여 외부에서 입력하는 플레이트 전위를 상기 다이내믹형 메모리 셀의 캐패시터 플레이트에 전달하거나, 상기 플레이트 전위 발생 회로의 출력 전위를 변화시키거나, 또는 상기 플레이트 전위 발생회로의 출력을 오프 상태로 제어하여 상기 다이내믹형 메모리 셀의 캐패시터 플레이트를 소정의 고정 전위단에 접속하는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910023957A 1990-12-27 1991-12-23 반도체 기억 장치 KR950002295B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2418761A JP2829134B2 (ja) 1990-12-27 1990-12-27 半導体記憶装置
JP90-418761 1990-12-27

Publications (2)

Publication Number Publication Date
KR920013454A true KR920013454A (ko) 1992-07-29
KR950002295B1 KR950002295B1 (ko) 1995-03-16

Family

ID=18526547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910023957A KR950002295B1 (ko) 1990-12-27 1991-12-23 반도체 기억 장치

Country Status (5)

Country Link
US (1) US5255229A (ko)
EP (1) EP0492610B1 (ko)
JP (1) JP2829134B2 (ko)
KR (1) KR950002295B1 (ko)
DE (1) DE69119732T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334532B1 (ko) * 1999-04-03 2002-05-02 박종섭 워드라인 구동장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2533221B2 (ja) * 1990-05-11 1996-09-11 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH04225182A (ja) * 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
US5400343A (en) * 1992-02-28 1995-03-21 Intel Corporation Apparatus and method for defective column detection for semiconductor memories
JP3147991B2 (ja) * 1992-05-25 2001-03-19 株式会社東芝 半導体記憶装置
JP2885597B2 (ja) * 1993-03-10 1999-04-26 株式会社東芝 半導体メモリ
US5297087A (en) * 1993-04-29 1994-03-22 Micron Semiconductor, Inc. Methods and devices for accelerating failure of marginally defective dielectric layers
KR100220949B1 (ko) * 1996-11-06 1999-09-15 김영환 웨이퍼 번-인 회로
KR100220950B1 (ko) * 1996-11-06 1999-09-15 김영환 웨이퍼 번인회로
KR19980034731A (ko) * 1996-11-08 1998-08-05 김영환 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법
US6122760A (en) * 1998-08-25 2000-09-19 International Business Machines Corporation Burn in technique for chips containing different types of IC circuitry
KR100400309B1 (ko) 2001-05-04 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법
JP7035276B2 (ja) * 2019-03-28 2022-03-14 株式会社図研 情報処理装置、プログラムおよびシミュレーション方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3030852A1 (de) * 1980-08-14 1982-03-11 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung fuer die pruefung von speicherzellen programmierbarer mos-integrierter halbleiterspeicher
JPS59500840A (ja) * 1982-05-17 1984-05-10 モトロ−ラ・インコ−ポレ−テツド メモリの加速試験用のパッド
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
JPS60235455A (ja) * 1984-05-09 1985-11-22 Toshiba Corp ダイナミツクメモリ−
JPH051040Y2 (ko) * 1985-04-09 1993-01-12
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory
JPH06105548B2 (ja) * 1987-02-02 1994-12-21 三菱電機株式会社 ダイナミツク形半導体記憶装置
US4860261A (en) * 1988-02-17 1989-08-22 Intel Corporation Leakage verification for flash EPROM
US5062079A (en) * 1988-09-28 1991-10-29 Kabushiki Kaisha Toshiba MOS type random access memory with interference noise eliminator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334532B1 (ko) * 1999-04-03 2002-05-02 박종섭 워드라인 구동장치

Also Published As

Publication number Publication date
JP2829134B2 (ja) 1998-11-25
US5255229A (en) 1993-10-19
DE69119732D1 (de) 1996-06-27
DE69119732T2 (de) 1996-10-31
JPH04230047A (ja) 1992-08-19
KR950002295B1 (ko) 1995-03-16
EP0492610B1 (en) 1996-05-22
EP0492610A1 (en) 1992-07-01

Similar Documents

Publication Publication Date Title
KR920013456A (ko) 반도체 기억장치
KR890017706A (ko) 다이나믹형 반도체 기억장치
KR920018759A (ko) 반도체 메모리장치에서의 워드라인 구동회로
KR920013457A (ko) 반도체 기억장치
KR920018772A (ko) 반도체 기억장치
KR940010103A (ko) 이중 워드라인 구조인 반도체 메모리 디바이스
KR920013454A (ko) 반도체 기억장치
KR970012728A (ko) 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이
KR960006039A (ko) 반도체 기억 장치
KR930006730A (ko) 저 전력소비의 단순화된 메모리셀 회로를 포함하는 스테틱랜덤 액세스 메모리 장치
KR100286913B1 (ko) 번인 테스트 기능을 갖는 반도체 메모리 장치
KR890008826A (ko) 다이나믹 랜덤 액세스 메모리에 있어서의 센스앰프 구동장치 및 센스앰프 구동방법
KR930005017A (ko) 반도체 dram 장치
KR940026955A (ko) 승압신호를 사용한 반도체장치
KR920020720A (ko) 소비 전류를 증가시키지 않고 검사용이성을 개량한 동적 랜덤 억세스 메모리 디바이스
KR920006974A (ko) 다이너믹형 반도체기억장치
KR920006983A (ko) 저잡음 감지 구조를 가진 반도체 메모리 장치
KR970067366A (ko) 복수 비트 데이타를 기억하는 메모리 셀을 가진 디램
KR940007888A (ko) 반도체 기억장치
KR940016263A (ko) 반도체 메모리 장치
KR940007873A (ko) 반도체 메모리장치의 플레시 라이트 회로
KR930005036A (ko) 반도체 메모리 장치의 리던던트 셀어레이 배열방법
KR970023432A (ko) 신속한 랜덤 액세스를 위한 반도체 메모리 소자
KR960025776A (ko) 셰어드 센스앰프 방식의 센스 램프로 소비되는 전력을 경감한 반도체 기억 장치
US4896299A (en) Static semiconductor memory device having function of resetting stored data

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19911223

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19911223

Comment text: Request for Examination of Application

PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19950220

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19950529

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19950821

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19950821

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19971229

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19990225

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20000127

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20010226

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20020228

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20030228

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20030228

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee