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KR930006730A - 저 전력소비의 단순화된 메모리셀 회로를 포함하는 스테틱랜덤 액세스 메모리 장치 - Google Patents

저 전력소비의 단순화된 메모리셀 회로를 포함하는 스테틱랜덤 액세스 메모리 장치 Download PDF

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KR930006730A
KR930006730A KR1019920017204A KR920017204A KR930006730A KR 930006730 A KR930006730 A KR 930006730A KR 1019920017204 A KR1019920017204 A KR 1019920017204A KR 920017204 A KR920017204 A KR 920017204A KR 930006730 A KR930006730 A KR 930006730A
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아나미 겐지
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시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

이 발명은 일반적으로 스테틱 램덤 액세스 메모리장치에 관한 것이고, 특히 고집적과 저전력소비의 스테틱 랜덤 액세스 메모리장치에 관한 것이다.
이발명의 목적은 저전력소비하에서 스테틱 랜덤 액세스 메모리의 집적도를 개량하는 것과, 스테틱 랜덤 액세스 메모리의 고집적의 과정에서 제공되는 전압에 의해 파괴되는 메모리셀을 방지하는 것이다.
이 발명은 로우와 컬럼으로 배열되는 복수의 메모리셀(MC)을 포함하는 메모리셀 어레이와, 상기 메모리셀 어레이내의 상기 커럼의 대응하는 1개의 제공되는 그리고 상기 컬럼중의 상기 대응하는 한개내의 메모리셀에 접속되는 복수의 비트선(BL1, BL2, …)을 포함하고, 각 상기 메모리셀은 상기 입/출력노드를 통하여 제공되는 데이터신호를 기억하는 단일의 입/출력노드(N1)를 가지는 출력수단을 포함하는 데이터 기억수단(R1, Q1, R2, Q2)과, 로우어드레스신호에 응답하고 도전이 만들어지는 대응하는 컬럼과 상기 입/출력노드내의 비트선 사이에 접속되는 단일 스위칭수단(Q3)을 포함하고, 상기 데이터 기억수단은 제어가능한 전원전압으로 공급되고, 상기 장치는 액세스되지 않는 적어도 하나의 컬럼내에 제공되는 메모리셀에 적용되는 사기 전원전압 소정의 전압치로 선택적으로 감소하는 컬럼어드레스 신호에 응답하는 전원전압 감소수단(8)을 포함하는 스테틱 랜덤 액세스 메모리장치이다.

Description

저 전력소비의 단순화된 메모리셀 회로를 포함하는 스테틱랜덤 액세스 메모리 장치.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 1실시예를 표시하는 SRAM의 블록도,
제3도는 제1도에 표시되는 메모리셀의 회로의 동작을 설명하는 타이밍 챠트,
제4도는 제2도세 표시된 소스선 전위 제어회로의 1예를 표시하는 부분 회로도.

Claims (26)

  1. 로우와 컬럼으로 배열되는 복수의 메모리셀(MC)을 포함하는 메모리셀 어레이와, 상기 메모리셀 어레이내의 상기 컬럼의 대응하는 1개의 제공되는 그리고 상기 컬럼중의 상기 대응하는 한개내의 메모리셀에 접속되는 복수의 비트선(BL1, BL2, …)을 포함하고, 각 상기 메모리셀은 상기 입/출력노드를 통하여 제공되는 데이터신호를 기억하는 단일의 입/출력노드(N1)를 가지는 출력수단을 포함하는 데이터 기억수단(R1, Q1, R2, Q2)과, 로우어드레스신호에 응답하고 도전이 만들어지는 대응하는 컬럼과 상기 입/츨력노드내의 비트선 사이에 접속되는 단일 스위칭수단(Q3)을 포함하고, 상기 데이터 기억수단은 제어가능한 전원 전압으로 공급되고, 상기 장치는 액세스되지 않는 적어고 하나의 컬럼내에 제공되는 메모리셀에 적용되는 상기 전원전압 소정의 전압치로 선택적으로 감소하는 컬럼어드레스신호에 응답하는 전원전압 감소수단(8)을 포함하는 스테틱 램덤액세스 메모리장치.
  2. 제1항에 있어서, 상기 전원전압 감소수단은, 한개의 대응하는 컬럼내에 메모리셀에 상기 제어가능한 전원전압을 각각 제공하는 상기 메모리셀내에 복수의 컬럼을 따라 각각 제공되는 복수의 제어가능한 전압 공급선과, 액세스되지 않은 상기 적어도 1개의 컬럼내에 제공되는 제어가능한 전압공급선에 상기 소정의 전압치를 가지는 감소된 전압을 선택적으로 공급하는 컬럼어드레스신호에 응답하는 감소된 전압공급수단(8)을 포함하는 스테틱랜덤 액세스 메모리장치.
  3. 제2항에 있어서, 상기 전원전압 감소수단은 더욱 상기 메모리셀 어레이내의 로우를 따라 각각 제공되고 그리고 상기 복수의 제어가능한 전압공급선에 각각 접속되는 복수의 연장된 전압공급선(ESL1, ESL2, …)을 포함하는 스테틱 랜덤 액세스 메모리장치.
  4. 제2항에 있어서, 그곳에 형성되는 상기 메모리셀 어레이를 가지는 반도체 기판(1b)과, 그리고 액세스되어야하는 메모리셀을 포함하는 컬럼을 선택하는 컬럼어드레스 신호에 응답하는 컬럼선택 수단을 포함하고, 상기 감소된 전압공급수단(8e)과 컬럼선택수단(6)은 상기 기판상에서 상기 메모리셀 어레이를 사이에 두고 서로 대향하는 위치에 놓여지는 스테틱 랜던 액세스 메모리장치.
  5. 제4항에 있어서, 액세스 되어야 하는 메모리셀을 포함하는 로우를 선택하는 로우어드레스 신호에 응답하는 로우선택수단(5)을 포함하고, 상기 로우선택 수단과 상기 컬럼선택수단(6')은 상기 기판상에서 상기 메모리셀 어레이를 사이에 두고 서로 대향하는 위치에 놓여지는 스테틱 랜덤 액세스 메모리장치.
  6. 제1항에 있어서, 상기 전원전압 감소수단은 액세스되지 않은 적어도 하나의 컬럼과 그 다음의 다른 컬럼내의 메모리셀에 제공되는 상기 전원전압의 상기 소정 전원전압치로 선택적으로 감소하는 컬럼어드레스 신호에 응답하는 스텍틱 랜던 액세스 메모리장치.
  7. 제1항에 있어서, 상기 데이터 기억수단은 상기 전원전압으로서 제1과 제2전원전위로 적용되는 2개 교차결합된 인버터수단(R1, Q1, R2, Q2)을 포함하고, 그리고 상기 전원전압 감소수단은 상기 제1가 제2전원전위 사이의 차인 상기 소정의 전압치에 선택적으로 감소하는 상기 컬럼 어드레스신호에 응답하는 전원전위차 감소수단(8)을 포함하는 스태틱 랜덤 액세스 메모리장치.
  8. 제7항에 잇어서, 상기 전원전위차 감소수단은 상기 제1과 제2전원전위의 다른 하나에 상기 제1과 제2전원전위증 하나의 상기 소정의 전압치에 의해 변화하는 상기 컬럼어드레스 신호에 응답하는 수단(833)을 포함하는 스테틱 랜덤 액세스 메모리장치.
  9. 제5항에 있어서, 상기 로우선택수단은 상기 복수의 워드선중의 하나를 선택적으로 활성화 하기 위해 로우어드레스신호를 디코드 하는 로우디코더수단(5)을 포함하고, 그리고 상기 컬럼선택수단은 상기 복수의 비트선상에 데이터 신호를 선택적으로 제공하기 위해 컬럼어드레스 신호를 디코드하는 컬럼디코더수단(6)을 포함하는 스테틱 랜덤 액세스 메모리장치.
  10. 제1항에 있어서, 상기 메모리셀 어레이내의 상기 로우중 대응하는 하나에 제공고 그리고 상기 로우중상기 대응하는 하나의 복구의 메모리에 접속되는 복수의 워드선(WL1, WL2)과, 그리고 상기 복수의 워드선중 하나를 선택적으로 활성화 하기 위해 로우어드레스 신호를 디코드 하는 로우디코더수단(5)을 포함하고, 각 메모리셀에 제공되는 상기 단일 스위칭수단은 하나의 대응하는 컬럼내에 제공되는 워드선상의 신호에 응답하고 턴온되는 스테틱 랜덤 액세스 메모리장치.
  11. 제10항에 있어서, 상기 디코더 수단의 출력과 상기 복수의 워드선 사이에 접속되고 그리고 활성화된 워드선의 전압을 제어하는 외부적용 기록이네이블 신호에 응답하는 워드선전압 제어수단(7, 7')을 더욱 포함하는 스테틱 랜덤 액세스 메모리장치.
  12. 제11항에 있어서, 상기 워드선전압 제어수단은, 데이터 기록동작에서, 데이터 기록에 접합한 제1소정의 전압레벨과 데이터 파괴가 발생하지 않은 제2의 소정 전압레벨에 활성화된 워드선의 전압레벨을 변화하는 스테틱랜덤 액세스 메모리장치.
  13. 제13항에 있어서, 상기 워드선전압 제어수단은 상기 제1소정의 전압레벨에 활성화된 워드선의 전압을 승압하는 외부적용 기록 이네이블 신호에 응답하는 전압승압수단(7)을 포함하는 스테틱 랜덤 액세스 메모리장치.
  14. 제12항에 있어서, 상기 워드선전압 제어수단은 상기 제2소정의 전압레벨에 활성화된 워드선의 전압을 축소하는 외부적용 기록이네이블 신호에 응답하는 전압축소수단(7')을 포함하는 스테틱 랜덤 액세스 메모리장치.
  15. 제13항에 있어서, 상기 전압승압 수단은, 전원전압레벨보다 높은 승압전압을 발생하는 외부적용 기록이네이블 신호에 응답하는 숭압된 전압발생수단(7a)과, 승압된 전압을 전송하는 상기 로우디코더 수단에서 출력 신호에 응답하느 전송수단(7b)와, 그리고 상기 전송수단과 전원전압에서 적용되는 승압전압의 하나를 선택적으로 출력하는 기록이네이블 신호에 응답하는 스위칭수단(7c)을 포함하는 스테틱 랜덤 액세스 메모리장치.
  16. 제3항에 있어서, 상기 복수의 제어가능한 전압공급선과 상기 복수의 연장된 전압공급선은 2개의 다른 배선층(106, 108)에 형성되는 스테틱 랜덤 엑세스 메모리장치.
  17. 제7항에 있어서, 상기 2개교차 결합 인버터 수단은 2개교차 결합 NMOS 인버터 수단(R1, Q1, R2, Q2)를 포함하는 스테틱 랜덤 액세스 메모리장치.
  18. 제7항에 있어서, 상기 2개교차 결합 인버터수단은 2개교차 결합 CMOS 인버터수단(Q5, Q1, Q6, Q2)을 포함하는 스테틱 랜덤 액세스 메모리장치.
  19. 1컬럼을 따라 제공되는 단일비트선(BLj)과 그리고 상기 단일비트선에 각각 접속되는 복수의 메모리셀을 포함하고, 각 상기 메모리셀은 상기 입/출력노드를 통하여 제공되는 데이터 신호를 기억하는 단일 입/출력노드(N1)를 가지는 데이터 기억수단(R1, Q1, R2, Q2)과, 로우어드레스 신호에 응답하고 턴온되는 입/출력 노드와 상기 단일 비트선 사이에 접속되는 단일 스위치수단(Q3)과, 제어가능한 전원전압에 의해 공급되는 상기 데이터 기억수단을 포함하고, 상기 메모리 수단은 상기 비선택의 1컬럼을 검출하는 컬럼어드레스 신호에 응답하는 비트선택 컬럼 검출수단(8aj)와, 그리고 소정의 전압치에 상기 전원전압을 감소하는 상기 비선택 검출수단에 응답하는 전원전압 감소수단(8)을 포함하는 스테틱 랜덤 액세스 메모리장치.
  20. 제1항에 있어서, 상기 전원감소수단은, 어드레스신호에 응답하고 제어신호를 공급하는 어드레스 디코딩수단과, 인버터신호를 공급하고 상기 제어신호를 받던 인버터와, 그리고 전원신호를 받고 그리고 상기 소정의 전압치를 각각 공급하는 상기 인버터 신호에 응답하는 직렬접속의 제1과 제2필드 효과장치를 포함하는 스테틱 랜덤액세스 메모리장치.
  21. 제20항에 있어서, 상기 제1필드효과 장치는 공통으로 접속된 드레인고 상기 전원신호를 받는 제어 게이트를 가지고 그리고 상기 반전신호는 상기 제2필드효과 장치의 제어게이트에 공급되는 스테틱 랜덤 액세스 메모리장치.
  22. 제1항에 있어서, 상기 전원감소수단은, 각 어드레스 신호를 받는 제어 게이트를 각각 가지는 직렬접속의 복수의 제1필드 효과장치와, 공통으로 접속된 드레인과 전원신호를 받는 게이트 단자와 상기 직렬접속의 제1필드효과장치에 접속되는 소스단자를 가지는 제2필드효과 장치를 포함하는 스테틱 랜덤 액세스 메모리장치.
  23. 컬럼에 배열되는 복수의 비트선과 소스선과, 로우로 배열되는 복수의 워드선과, 상기 비트선과 워드선의 각 교차에 배열되는 복수의 메모리셀을 포함하고, 각 상기 메모리셀은 (ⅰ)데이터를 기억하는 단일 입/출력노드를 포함하는 데이터 입/출력 수단을 포함하는 데이터 기억수단과, 상기 데이터 기억수단은 소스전위를 받는 상기 소스선중 대응하는 하나에 접속되고 그리고, (ⅱ)대응하는 컬럼내의 비트선과 입/출력노드 사이에 접속되고 데이터를 기억하는 상기 워드선중 대응하는 하나의 어드레스 신호에 응답하고, 그리고 각 데이터 기억 수단에서 데이터를 판독하는 스위칭 수단과, 상기 워드선에 워드선신호를 공급하는 판독/기록제어 신호 그리고 어드레스신호에 응답하는 워드선 제어스단, 그리고 상기 소스선에 소스선 전위를 공급하는 상기 어드레스 신호에 응답하는 소스선 제어수단을 포함하는 반도체 기억장치.
  24. 컬럼으로 배열되는 복수의 단일 비트선과, 로우로 배열되는 복수의 워드선과, 로우와 컬럼으로 배열되는 복수의 메모리셀을 포함하고, 각 메모리셀은, (ⅰ)데이터 기억노드와 소스노드 사이에 접속되는 제1드라이버 트랜지스터와, 제1노드에 접속되는 상기 제1드라이버 트랜지스터의 제어전극과, (ⅱ)상기 제1노드와 상기 소스노드 사이에 접속되는 제2드라이버 트랜지스터와, 상기 데이터 기억노드에 접속 되는 상기 제2드라이버 트랜지스터의 제어전극과, (ⅲ)전원전위와 상기 기억노드 사이에 접속되는 제1 부하소자와, (ⅳ)상기 전원전위 노드와 상기 제1노드 사이에 접속되는 제2부하소자와, 그리고 (ⅴ)대응하는 컬럼에 배열되는 상기 데이터 기억노드와 단일 비트선 사이에 접속되는 전송트랜지스터와, 대응하는 로우로 배열되는 워드선에 접속되는 상기 전송 트랜지스터의 제어전극과, 복수의 워드선중 하나를 선택하고 그리고 로우로 배열되는 복수의 워드선 디코더 부분을 가지는 워드선 디코더와, 비선택의 시각에 제2레벨전위와 선택의 시각에 제1레벨전위를 출력하는 로우어드레스 신호에 응답하는 각 워드선 디코더 부분과, 열로 배열되는 복수의 워드선전위 공급수단과, 각 워드선전위 공급수단은 대응하는 워드선 디코더부분의 출력이 제1레벨전위와 상기 판독/기록신호 지정판독일때 대응하는 워드선에 3번째 레벨전위와 대응하는 워드선 디코더부분의 출력이 제1레벨전위와 상기 판독/기록 신호 지정기록일때 대응하는 워드선에 상기 3번째 레벨 전위보다 높은 4번째 레벨전위, 그리고 대응하는 워드선 디코더부분의 출력이 2번째 레벨전위일때, 대응하는 워드에 5번째 레벨전위를 출력하는 대응하는 로우는 베열되는 워드선 디코더부분의 출력신호와 판독/기록 신호에 응답하는 것을 더욱 포함하는 스테틱 랜덤 액세스 메모리장치.
  25. 제24항에 있어서, 컬럼으로 배열되는 복수의 소스선을 포함하고, 각 소스선은 대응하는 컬럼으로 배열되는 상기 복수의 메모리셀의 소스노드에 접속되는 스테틱 랜덤 액세스 메모리장치
  26. 제25항에 있어서, 선택된 비트선에 대응하는 소스선에 7번째 레벨전위와 비선택된 비트선에 대응하는 소스선에 8번째 레벨전위를 제공하는 소스선전위 공급수단을 포함하는 스테틱 랜덤 액세스 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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