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KR940007888A - 반도체 기억장치 - Google Patents

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KR940007888A
KR940007888A KR1019930019178A KR930019178A KR940007888A KR 940007888 A KR940007888 A KR 940007888A KR 1019930019178 A KR1019930019178 A KR 1019930019178A KR 930019178 A KR930019178 A KR 930019178A KR 940007888 A KR940007888 A KR 940007888A
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Abstract

고속의 판독 동작을 수행할 수 있는 반도체 기억장치가 제공한다.
전압인가 제어회로(21)는 ATD 제어회로(7)의 ATD 제어신호(S7)와 출력버퍼(6)의 출력 신호(OUT)를 얻어들이고 ATD 제어신호(S7)의 H레벨 기간동안에 출력 신호(OUT)을 근거로 하여 전압인가 회로(22)에 제어 신호(S21)를 출력한다.
전압인가 회로(22)는 제어신호(S21)를 근거로 하여 비트선쌍(BL과 (★스캔))이 가능한한 단기간에 등화되도록 비트선(BL)과 비트선(★스캔)에 전압을 인가한다.
등화 처리가 고속으로 행하여지기 때문에, 고속 판독 동작이 가능하다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예의 SRAM의 구성을 표시하는 회로 구성도, 제2도는 제1도의 전압 인가 제어회로의 구성을 표시하는 회로도, 제3도는 제1도의 전압 인가회로의 구성을 표시하는 회로도, 제7도는 본 발명의 제2의 실시예의 SRAM의 다른 방식에 있어서 메모리 셀의 구성을 표시하는 회로 구성도.

Claims (21)

  1. 제1의 비트선과 제2의 비트선을 포함하는 비트선쌍과; 제1 및 제2의 단자를 가지고, 상기 제1의 단자는 상기 제1의 비트선에 접속되고 상기 제2의 단자는 상기 제2의 비트선에 접속되고, 상기 제1 및 제2의 단자중에서 하나를 제1의 전위에 설정하고 다른 단자를 상기 제1의 전위보다 낮은 레벨으 제2의 전위에 설정하기 위하여 저장된 데이터를 근거로 하여 선택되었을때 전위 설정동작을 수행하는 각각의 복수의 메모리셀과; 어드레스 신호를 제공하기 위한 어드레스 신호 제공수단과; 상기 어드레스 신호를 근거로 하여 상기 복수의 메모리 셀중에서 하나를 선택하기 위한 메모리 셀 선택수단고; 상기 비트선쌍 사이에 생기는 전위차를 검출하고 전위차를 근거로 하여 판독 데이터를 출력하기 위한 판독 데이터 출력수단과; 상기 어드레스의 변화가 검출되었을때 소정기간내에 활성화 상태에서 어드레스 변화 검출 신호를 출력하기 위한 어드레스 변화 검출 수단과; 상기 어드레스 변화 검출 신호의 활성화 상태기간 동안에 상기 제1의 비트선과 상기 제2의 비트선을 전기적으로 접속하기 위한 등화 수단과; 상기 어드레스 변화 검출 신호의 활성화 상태 기간동안에 상기 판독 데이터를 근거로 하여 상기 제1의 비트선과 제2의 비트선에 존재하는 전위 레벨을 인식하고 상기 비트선쌍내의 고전위측상의 비트선에 저레벨 전압을 인가하고 저전위측상의 비트선에 고레벨 전압을 인가하기 위한 전압인가수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 전압인가수단은 상기 어드레스 변화 검출 신호의 활성화 상태 기간동안에 상기 판독 데이타를 근거로 하여 현재시간에서 상기 제1의 비트선과 상기 제2의 비트선사이의 고레벨 및 저레벨을 가리키는 바르선쌍 전위쌍 전위차 검출 신호를 출력하기 위한 제어부와 그리고 상기 어드레스 변화 검출 신호의 활성화 상태 기간동안에 상기 비트선쌍 전위차 검출 신호를 근거로 하여 상기 비트선쌍의 고전위측상의 비트선에 상기 저레벨 전압을 인가하고 저전위측상의 비트선에 상기 고레벨 전압을 인가하기 위한 전압 인가를 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 판독 데이터 출력수단은 상기 비트선쌍의 상기 제1의 비트선에 접속된 제1의 데이터 입출력선과 상기 비트선쌍의 상기 제2의 비트선에 접속된 제2의 데이터 입출력선을 포함하는 데이터 입출력선쌍, 그리고 상기 제1의 데이터 입출력선과 상기 제2의 데이터 입출력선의 전위치를 검출하고 증폭하여 상기 판독 데이터를 출력하기 위하여 상기 데이터 입출력선쌍 사이에 접속된 감지 증폭기를 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 어드레스 변화 검출신호와 상기 판독 데이터는 논리 신호이고, 그리고 상기 제어부가 입력으로 상기 어드레스 변화 검출신호와 상기 판독 데이터를 수신하고 상기 제1의 비트선과 상기 제2의 비트선사이의 고저인 논리 신호로서 나타나는 상기 비트선상 전위차 검출신호를 출력으로 제공하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 전압 인가부가 상기 고레벨 전압을 발생하는 제1의 전원과 상기 저레벨 전압을 발생하는 제2의 전원에 접속되고, 그리고 상기 비트선쌍 전위차 검출신호를 근거로 하여 상기 제1 및 제2의 전원 중에 하나를 상기 제1의 비트선에 전기적으로 접속하고 다른 전원을 상기 제2의 비트선에 전기적으로 접속하는 반도체 기억장치.
  6. 제항에 있어서, 상기 전압인가 수단은 상기 어드레스 변호 검출신호의 활성화 상태 기간동안에 상기 판독데이터를 근거로 하여 현재의 시간에서 상기 제1의 비트선과 제2의 비트선 사이의 고저를 나타내는 비트선쌍 전위차 검출신호를 출력하기 위한 제어부와, 상기 어드레스 변화 검출신호의 활성화 상태 기간동안에 상기 비트선쌍 전위차 검출신호를 근거로 하여 상기 비트선쌍의 고전위측상의 비트선에 상기 저레벨 전압을 인가하고 저전위측상의 비트선에 상기 고레벨 전압을 인가하기 위한 저전압인가부와, 그리고 상기 고레벨 전압과 상기 저레벨 전압인가를 동작과 관련된 부분에서 적어도 상기 메모리 셀과 동등한 구성을 가지는 상기 전압인가부를 포함하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 전압인가부가 상기 고레벨 전압을 발생하는 제1의 전원과 상기 저레벨 전압을 발생하는 제2의 전원에 접속되고, 그리고 상기 비트선쌍 전위차 검출신호를 근거로 하여 상기 제1 및 제2의 전원중에 하나를 상기 제1의 비트선에 전기적으로 접속하고 다른 전원을 상기 제2의 비트선에 접속하는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 메모리셀이 4개의 MOS트랜지스터와 2개의 저항을 포함하는 고저항 부하형 셀 구조의 SRAM을 가지는 것을 특징으로하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 메모리셀이 4개의 MOS트랜지스터와 2개의 PMOS 트랜지스터를 포함하는 6개의 트랜지스터 CMOS 셀 구조의 SRAM을 가지는 것을 특징으로하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 전압인가 수단에서 적어도 상기 고레벨 전압과 상기 저레벨 전압인가 동작에 관한 부분이 상기 메모리 셀과 동등한 구성을 가지는 것을 특징으로 하는 반도체 기억장치.
  11. 제1 및 제2의 단자를 가지고, 상기 제1 및 제2의 단자주에서 하나의 단자를 제1의 전위에 설정하고 다른 단자를 상기 제1의 전위보다 낮은 레벨의 제2의 전위에 설정하기 위하여 저장된 데이터를 근거로 하여 선택되었을때 전위 설정동작을 수행하고 매트릭스내에 배열된 각각의 복수의 메모리셀과; 제1의 비트선과 제2의 비트선을 가지고 동일한 열내에서 상기 메모리 셀에 공통으로 접속되고, 상기 메모리 셀의 상기 제1의 단자에 접속된 상기 제1의 비트선과 상기 메모리 셀의 상기 제2의 단자에 접속된 상기 제2의 비트선을 가지는 각각의 복수의 비트선상과; 복수의 워드선 각각은 활성화 상태에서 상기 메모리 셀을 선택된 상태에 이르게 하기 위하여 동일한 형태의 상기 메모리 셀에 공통으로 접속되는 각각의 복수의 워드선과; 행 어드레스 신호를 제공하기 위한 행 어드레스 신호 제공수단과; 열 어드레스 신호를 제공하기 위한 열 어드레스 신호 제공수단과; 상기 열 어드레스 신호를 근거로 하여 선택된 비트선쌍으로서 상기 복수의 워드선과; 행 어드레스 신호를 제공하기 위한 행 어드레스 신호 제공수단과; 열 어드레스 신호를 제공하기 위한 열 어드레스 신호 제공수단과; 상기 행 어드레스 신호를 근거로 하여 상기 복수의 워드선 중에서 하나를 선택적으로 활성화하기 위한 워드선 선택수단과; 상기 열 어드레스 신호를 근거로 하여 선택된 비트선쌍으로서 상기 복수의 비트선쌍 중에서 하나를 선택하기 위한 비트선쌍 선택 수단과; 상기 비트선쌍 사이에 생기는 전위차를 검출하고 전위차를 근거로 하여 비트선쌍 사이의 판독데이터를 출력하기 위하여 각각의 상기 복수의 비츠선쌍에 대응하여 설치된 복수의 비트선쌍 판독 데이터 출력 수단과; 상기 선택된 비트선쌍 사이에 생기는 전위차를 검출하고 전위차를 근거로 하여 외부 출력에 대한 판독 데이터를 출력하기 위한 의부적으로 출력된 판독 데이터 출력수단과; 상기 행 어드레스 신호 또는 상기 열 어드레스 신호의 어드레스 변화를 검출하는 소정기간 동안에 활성화 상태에서 어드레스 변화 검출신호를 츨력하기 위한 어드레스 변화 검출수단과; 상기 어드레스 변화 검출신호의 활성화 상태 기간동안 대응하는 비트선쌍의 상기 제1의 비트선과 제2의 비트선을 전기적으로 접속하기 위하여 각각의 상기 복수의 비트선상에 대응하여 설치된 복수의 등화수단과; 그리고 상기 어드레스 변화 검출 신호의 활성화 상태 기간동안에 대응하는 상기 비트선상 판독 데이터를 근거로 하여 대응하는 비트선쌍에서 상기 제1의 비트선과 제2의 비트선사이에 존재하는 전위 레벨의 고저를 인식하고 상기 비트선쌍에서 고전위축상의 비트선에 저레벨 전압을 인가하고 상기 비트선쌍에서 저전위측상의 비트선에 고레벨 전압을 인가하기 위하여 각각의 상기 복수의 비트선쌍 각각에 대응하여 설치된 각각의 복수의 전압인가 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 복수의 전압인가수단 각각은 상기 어드레스 변화 검출 신호의 활성화 상태 기간동안에 상기 비트 선쌍 판독 데이터를 근거로 하여 대응하는 비트선쌍의 상기 제1의 비트선과 상기 제2의 비트선 사이의 일반적으로 고저를 가리키는 비트선쌍 전위차 검출신호를 출력하기 위한 제어부와, 그리고 상기 어드레스 변호 검출 신호의 활성화 상태 기간동안에 상기 비트선쌍 전위차 검출신호를 근거로 하여 상기 비트선상의 고전위측상의 비트선에 상기 저레벨 전압을 인가하고 저전위측상의 비트선에 상기 고레벨 전압을 인가하기 위한 전압 인가부를 포함하는 것을 특징으로하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 비트선상 판독 데이터 출력수단은 상기 비트선쌍 사이에 접속된 비트선쌍에 대하여 상기 제1의 비트선과 제2의 비트선 사이의 전위차를 감지하고 증폭하기 위한 가미 증폭기를 포함하는 것을 특징으로하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 외부에서 출력된 데이터 판독 수단은 제1의 데이터 입출력선과 제2의 데이터 입출력선 각각을 포함하는 복수의 데이터 입출력선쌍과; 활성화 상태에서 상기 복수 비트선쌍내의 대응하는 비트선쌍의 상기 제1의 비트선과 상기 데이터 입출력선쌍의 상기 제1의 데이터 입출력선 사이의 전기적 접속과 상기 대응하는 비트선쌍의 상기 제2의 비트선과 상기 데이터 입출력선쌍의 상기 제2의 데이터 입출력선 사이의 전기적 접속을 형성하기 위하여 상기 복수의 비트선쌍에 대응하여 설치된 복수의 스위칭 수단과, 상기 제1의 데이터 입출력선과 제2의 뎅터 입출력선의 전위차를 감지하고 증폭하여 데이터 입출력선 사이의 판독 데이터를 출력하기 위하여 상기 데이터 입출력선쌍 사이에 접속된 데이터 입출력선쌍을 위한 감지 증폭기와, 상기 열 어드레스 신호를 근거로 하여 상기 복수의 스위칭 수단의 선택적 활성화에 의해 상기 선택된 비트선쌍을 상기 데이터 입출력선쌍에 전기적으로 접속하는 상기 비트선쌍 선택 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 어드레스 변화 검출신호와 상기 비트선상 판독 데이터는 논리 신호이고, 그리고 상기 제어부는 입력으로 상기 어드레스 변화 검출신호와 상기 판독 데이터를 수신하고 상기 제1의 비트선과 상기 제2의 비트선사이의 고저를 나타내는 논리신호 상기 비트선쌍 전위차 검출신호로 출력하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 전압 인가부는 상기 고레벨 전압을 제공하는 제1의 전원과 상기 저레벨 전압을 제공하는 제2의 전원을 접속되고, 그리고 상기 비트선쌍 전위차 검출신호를 근거로 하여 상기 제1및 제2의 전원 중에 하나를 상기 제1의 비트선에 전기적으로 접속하고 다른 전원을 상기 제2으 비트선에 전기적으로 접속하는 반도체 기억장치.
  17. 제11항에 있어서, 상기 상기 복수의 전압인가 수단 각각은 상기 어드레스 변호 검출신호의 활성호 상태 기간동안에 상기 비트선 쌍 판독 데이터를 근거로 하여 대응하는 비트선쌍내의 현재의 시간에서 상기 제1의 비트선과 제2의 비트선 사이의 고저를 나타내는 비트선쌍 전위차 검출신호를 출력하기 위한 제어부와, 상기 어드레스 변화 검출신호의 활성화 상태 기간동안에 상기 비트선쌍 전위차 검출신호를 근거로 하여 상기 비트선쌍의 고전위측상의 비트선에 상기 저레벨 전압을 인가하고 저전위측상의 비트선에 상기 고레벨 전압을 인가하기 위한 전압 인가부와, 그리고 상기 고레벨 전압과 상기 저레벨 전압인가 동작과 관련된 부분에서 적어도 상기 메모리 셀과 동등한 구성을 가지는 상기 전압인가부를 포함하는 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 전압인가부는 상기 비트선쌍 전위차 검출신호를 근거로 하여 상기 제1 및 제2의 전원중에 하나를 상기 제1의 비트선에 전기적으로 접속하고 다른 전원을 상기 제2의 비트선에 전기적으로 접속하기 위하여 상기 고레벨 전압을 발생하는 제1의 전원과 상기 저레벨 전압을 발생하는 제2의 전우너에 접속되는 것을 특징으로 하는 반도체 기억장치.
  19. 제18항에 있어서, 상기 메모리셀이 4개의 MOS트랜지스터와 2개의 저항을 포함하는 고저항 부하형 셀 구조의 SRAM을 가지는 것을 특징으로 하는 반도체 기억장치.
  20. 제18항에 있어서, 상기 메모리셀이 4개의 MOS트랜지스터와 2개의 PMOS를 포함하는 6개의 트랜지스터 CMOS셀 구조의 SRAM을 가지는 것을 특징으로하는 반도체 기억장치.
  21. 제11항에 있어서, 상기 복수의 전압인가 수단 각각이 상기 고레벨 전압과 상기 저레벨 전압인가 동작에 관한 부분이 적얻 상기 메모리 셀과 동등한 구성르 가지는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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